CN102347064A - 可变电阻存储器件 - Google Patents

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Abstract

在此公开了可变电阻存储器件，包括：存储单元阵列，其采用多个存储单元，每一个存储单元均包括具有根据施加到存储元件的电压的方向而变化的电阻的存储元件并且包括在位线和源线之间与所述存储元件串联连接的存取晶体管；以及电压提供电路，用于在将读电压提供到所选择的位线的操作中，设置对于读出连接到用作读对象的所述存储单元的所选择的位线上的所述存储元件的电阻所使用的读电压。

Description

可变电阻存储器件
技术领域
本公开涉及采用存储单元的可变电阻存储器件，其中每一个存储单元均包括具有根据施加到存储元件的电压而变化的电阻的存储元件和与该存储元件串联连接的存取晶体管。本公开还涉及用于驱动可变电阻存储器件的方法。
背景技术
如诸如K.Aratani，K.Ohba，T.Mizuguchi，S.Yasuda，T.Shiimoto，T.Tsushima，T.Sone，K.Endo，A.Kouchiyama，S.Sasaki，A.Maesaka，N.Yamada和H.Narisawa：‘A Novel Resistance Memory with High Scalability andNanosecond Switching’，Technical Digest IEDM 2007，pp.783-786之类的文献中描述的那样，已知采用每一个均包括存储元件的存储单元的可变电阻存储器件。在每一个存储单元中，通过将导电离子注入存储元件的绝缘膜或者从绝缘膜提取导电离子，可以改变存储元件的电阻。
存储元件具有通过将导电离子提供层(其用作用于提供导电离子的层)堆叠在两个电极之间的绝缘层上而创建的结构。存储单元均配置为具有这种存储元件以及在第一和第二公共线(其可以通过采用有源矩阵法来驱动)之间与该存储元件串联连接的存取晶体管。
由于这种存储元件由此具有存储元件的一个可变电阻器R和一个晶体管T，因此可变电阻存储器件是1T1R型电流驱动存储器之一。该可变电阻存储器件称为ReRAM。
在ReRAM中，存储元件的电阻量值指示数据是已经写入存储元件还是已经从存储元件中删除。具有纳秒量级的短持续时间的脉冲可用于执行将数据写入存储元件或者从存储元件擦除数据的操作。因此，由于用作能够像RAM(随机存取存储器)那样高速工作的NVM(非易失性存储器)，ReRAM吸引了很多关注。
在对ReRAM执行的读或读校验(read-to-verify)操作中，在存储元件的两个电极之间施加电压，并且读出作为施加电压的结果而流经存储元件的电流。在下面的描述中，读校验操作也简称为校验操作。校验操作可以是擦除操作之后执行的校验操作或者写操作之后执行的校验操作。然而，后擦除校验操作基本上与后写校验操作相同，尽管前一校正操作中的施加电压的极性与后一校正操作中的施加电压的极性不同。也就是说，后擦除校验操作中流动电流的方向与后写校验操作中流动电流的方向不同。
另外，不考虑校验操作的类型，必须将校验操作中施加的电压限制到相对低的读电压VR，以便防止无意地出现干扰。这是由于校验操作中施加的过大电压可能引起使得数据无意地从存储元件擦除或者无意地写入存储元件的这种干扰。
作为在校验期间控制施加到位线的电压的方法，已知下面描述的日本专利特开No.2006-127672(专利文献1)和日本专利特开No.2005-310196(专利文献2)中公开的方法。
根据专利文献1中公开的方法，在读电流路径上提供具有设置到VBIAS的栅极电压的NMOS晶体管。NMOS晶体管的源极电极连接到位线，以便控制位线上出现的BL电位。此时，NMOS晶体管用作源极跟随器，其将BL电压控制到(VBIAS-Vgs)，其中符号Vgs表示出现在NMOS晶体管的源极和栅极电极之间的电压。
另一方面，根据专利文献2中公开的方法，产生读电压VR，其为作为对预先确定的节点进行充电的结果而获得的电压的分数。该分数由电容比值确定。然后，在动态保持读电压VR的状态下，负反馈运算放大器用以将BL电压箝位到读电压VR。也就是说，负反馈运算放大器用作用于将BL电压控制到读电压VR的放大器。因此，根据专利文献2中公开的方法，将流经存储单元的单元电流的量值检测为如下关系确定出的值：
单元电流＝读电压VR/存储元件电阻
发明内容
在专利文献1中公开的方法的情况下，需要VBIAS产生电路，并且VBIAS产生电路必须是高精度模拟电路。因此，即使在待机状态下，DC电流仍流动，作为试图降低功耗的阻碍的原因之一。
另一方面，在专利文献2中公开的方法的情况下，需要用于产生仅作为电容比确定的几分之一(fraction)的低读电压VR的模拟电路。在这种情况下，可以降低功耗。
然而，由于用作反馈元件的运算放大器产生DC电流，因此待机电流没有变得完全等于0。因此，也存在试图进一步降低功耗的障碍。
因此本公开的目的是实施不需要用于降低功耗的模拟电路的可变电阻存储器件。
根据本公开的可变电阻存储器件采用：
存储单元阵列，其包括多个存储单元，每一个存储单元均包括具有根据施加到存储元件的电压的方向而变化的电阻的存储元件并且包括在位线和源线之间与所述存储元件串联连接的存取晶体管；以及
电压提供电路，用于通过将电荷预充电至任意数量的公共线和/或任意数量的前述位线，其中所述任意数量的公共线的每一条均连接到多条所述位线，作为对于所述位线公共的公共线，并且通过将所述预充电的电荷放电到任意数量的其它前述位线，其中所述任意数量的其它所述位线包括所选择的位线以便在电荷共享处理中共享电荷，从而在将读电压提供到所述所选择的位线的操作中，设置读出连接到用作读对象的所述存储单元的所述所选择的位线上的所述存储元件的所述电阻所使用的读电压。
在上述配置中，由用于存储电荷从公共线和位线以及其它位线放电之前和之后的电荷的线电容器的电容率来确定读电压。因此，通过执行控制以选择预充电对象和放电对象以便将比率设置在适当的值，可以任意地设置读电压的量值。
根据本公开，可以实施不需要模拟电路且因此能够降低功耗的可变电阻存储器件。
附图说明
图1A和1B是每一个均示出了对于各实施例共同的存储单元的等效电路的图；
图2是可变电阻存储器件的两个相邻的存储单元的结构的剖面图；
图3A和3B是每一个均示出了流经存储单元中采用的可变电阻存储元件的电流的方向以及施加到可变电阻存储元件的电压的典型量值的模型图；
图4是示出根据第一实施例的可变电阻存储器件的框图；
图5是示出图4中所示的可变电阻存储器件中采用的存储单元阵列的放大图；
图6是示出X选择器的逻辑电路的图；
图7是示出Y选择器的逻辑电路的图；
图8是示出WL驱动器单元的逻辑电路的图；
图9是示出CSW驱动器单元的逻辑电路的图；
图10是示出单端型灵敏放大器的电路图；
图11A到11E是示出第一典型操作的波形的时序图；
图12A到12F是示出第二典型操作的波形的时序图；
图13A到13G是示出第三典型操作的波形的时序图；
图14A到14G是示出第四典型操作的波形的时序图；
图15A到15E是示出第四典型操作中灵敏放大器的操作的波形的时序图；
图16A到16E是示出第四典型操作中灵敏放大器的操作的波形的时序图；
图17是示出根据第二实施例的存储单元阵列的放大图；
图18是示出灵敏放大器的电路图；
图19A到19E是示出存储块以与如之前参照图11A到11E所说明的第一实施例执行的第一典型操作类似的方式经历读电压的设置的情况的操作的波形的时序图；
图20A到20D是示出LRS中用于感测操作的波形的时序图；
图21A到21D是示出HRS中用于感测操作的波形的时序图；
图22是示出根据第三实施例的存储单元阵列的配置以及灵敏放大器与存储块之间的连接的图；
图23A到23H是示出了对于对所有存储块的任意本地位线执行读电压的设置并且将存储块1_0的字线WL_0<0>作为读对象的字线WL的情况的操作的波形的时序图；
图24是示出典型地作为IC芯片实施的可变电阻存储器件的配置的框图；
图25A到25K是示出在第四实施例中执行的典型操作的波形的时序图；
图26是示出根据第五实施例的存储单元阵列的配置的框图；
图27A到27H是示出根据第五实施例执行的典型操作的波形的时序图；以及
图28A到28H是示出由修改版本执行的操作的波形的时序图。
具体实施方式
通过参照附图，以安排如下的章节说明本公开的实施例：
1：第一实施例
2：第二实施例
3：第三实施例
4：第四实施例
5：第五实施例
6：修改
1：第一实施例
存储单元配置
图1A和1B是每一个均示出了对于各实施例共同的存储单元的等效电路的图。要注意的是，图1A示出了具有写电流的等效电路，而图1B示出了具有擦除电流的等效电路。然而，图中所示的存储单元配置本身彼此相同。
图1A和1B中所示的存储单元MC采用用作存储元件的可变电阻存储电阻器Re和存取晶体管AT。在下面的描述中，可变电阻存储电阻器Re也称为可变电阻存储元件Re。
可变电阻存储元件Re的两端之一连接到源线SL，而另一端连接到存取晶体管AT的源极电极。存取晶体管AT的漏极电极连接到位线BL，而存取晶体管AT的栅极电极连接到字线WL。
在图1A和1B所示的配置中，位线BL和源线SL彼此平行。然而，要注意的是，位线BL和源线SL并非必须彼此平行。
在第一实施例中，在作为前提给出的3线配置中，如上所述，存储单元MC连接到用于控制存取晶体管AT的三条线，即位线BL、源线SL和字线WL。
图2是示出可变电阻存储器件的两个相邻存储单元MC的结构的剖面图。图2是示出无阴影部分的模型剖面图。图2的空白部分是填满了绝缘膜的部分或其它配置部分，尽管图中没有示出这些。
在图2所示的存储单元MC中，存储单元MC的存取晶体管AT创建在衬底100上。
具体而言，用作存取晶体管AT(其为AT1或AT2)的源极电极S和存取晶体管AT的漏极电极D的两个掺杂区域分别创建在衬底100上，而栅极电极G由多晶硅等创建在源极S和漏极D之间的衬底区域上。栅极电极G通过栅极绝缘膜与衬底100上的栅极区域分离。栅极电极G形成行方向(即，图2中的水平方向)上带阴影的字线WL。用作漏极电极D的掺杂区域置于字线WL的前侧，而用作源极电极S的掺杂区域置于字线WL的后侧。字线WL的前侧是与示出该图的页面垂直的方向上的前侧，而字线WL的后侧是与示出该图的页面垂直的方向上的后侧。在图2中，用作漏极电极D的掺杂区域和用作源极电极S的掺杂区域的位置在水平方向上彼此移位，以便使得漏极电极D和源极电极S易于识别。然而，用作漏极电极D的掺杂区域和用作源极电极S的掺杂区域的位置也可以在与示出该图的页面垂直的方向上彼此重叠。
漏极电极D经由位线触点BLC连接到由第一布线层(1M)创建的位线BL。
在源极电极S上，通过重复堆积插头(plug)104和着陆垫(landing pad)105来创建源线触点SLC。着陆垫105每一个均从布线层创建。在源线触点SLC上，创建可变电阻存储元件Re。
可以从多层布线结构任意地选择层，以用作要创建可变电阻存储元件Re的层。然而，在这种情况下，选择第四或第五层用作要创建可变电阻存储元件Re的层。
可变电阻存储元件Re在用作源线SL的顶电极和下电极101之间形成膜配置(或层叠体)。膜配置包括绝缘体膜102和导体膜103。
用于制作绝缘体膜102的材料的典型示例通常包括SiN、SiO2和Gd2O3。
用于制作导体膜103的材料的典型示例通常包括金属膜、合金膜和金属复合膜。金属膜包括选自Cu、Ag、Zr和Al的一个或多个元素。合金膜的典型示例是CuTe合金膜。要注意的是，用于制作金属膜的元素也可以选自Cu、Ag、Zr和Al以外的元素，只要该元素具有易于电离的性质即可。另外，期望利用一个或多个元素S、Se和Te来用作要与一个或多个前面提到的元素Cu、Ag、Zr和Al相组合的元素。将导体膜103创建为导电离子供应层。
图2示出了连接到不同源线SL的两个可变电阻存储元件Re。各绝缘体膜102(其每一个均用作在与位线BL相同的方向上彼此分离的相邻存储单元MC的存储层之一)创建在同一层上。同样地，导体膜103(其每一个均用作这些存储单元MC的导电离子供应层之一)也创建在同一层上。以相同的方式，这些存储单元MC的源线SL也创建在同一层上。另外，作为另一配置，在与位线BL相同的方向上彼此分离的各存储单元MC共享源线SL，而针对每一个存储单元MC独立地创建存储层和导电离子供应层。
要注意的是，在第一实施例中，源线SL由位线BL上面的布线层创建。位线BL由第一布线层(1M)创建，而源线SL由第四或第五布线层创建。然而，源线SL可以由第一布线层(1M)创建，而位线BL可以由第四或第五布线层创建。另外，可以任意地选择用于创建源线SL和位线BL的布线层。
图3A和3B是每一个均示出了流经可变电阻存储器件中采用的可变电阻存储元件Re的电流的方向和施加到该可变电阻存储元件的电压的典型量值的模型图。
作为示例，图3A和3B示出了从SiO2创建绝缘体膜102而从Cu-Te基的合金复合材料创建导体膜103的配置。绝缘体膜102具有与下电极101接触的区域。接触的区域由氮化物膜(或SiN膜)104的孔径限定。
更确切地，图3A示出这样的情况：在将绝缘体膜102置于负电极侧且将导体膜103置于正电极侧的方向上，在下电极101和用作源线SL的上电极之间施加电压。例如，通过这种电压，位线BL连接到具有0V电位的参考地，而源线SL设置到+3V的典型电位。
这种状态引起了示出如下现象的性质：导电体膜103中包括的Cu、Ag、Zr或Al被离子化，并且产生的离子被吸引到负电极侧。金属的这些导电离子被注入绝缘体膜102。由此，绝缘体膜102的绝缘能力降低，随之，绝缘体膜102呈现导电特性。结果，具有图3A所示的方向的写电流Iw流动。这种操作称为写操作或置位操作。
与以上描述的相反，图3B示出这样的情况：在将导体膜103置于负电极侧并将绝缘体膜102置于正电极侧的方向上，在下电极101和用作源线SL的上电极之间施加电压。例如，通过这种电压，源线SL连接到具有0V电位的参考地，而位线BL设置到1.7V的典型电位。
这种状态引起了这样的现象：注入到绝缘体膜102的导电离子返回到导体膜103，使得电阻恢复到高的预写值。这种操作称为擦除操作或复位操作。在擦除或复位操作中，具有图3B所示的方向的擦除电流Ie流动。
要注意的是，在下列描述中，将置位操作定义为用以将充足的导电离子注入至绝缘体膜的操作，而将复位操作定义为用以从绝缘体膜提取充足的导电离子的操作。
另一方面，置位操作可以任意地看作数据写入操作，而复位操作可以任意地看作数据擦除操作，反之依然。
在下列描述中，将置位操作看作数据写入操作，而将复位操作看作数据擦除操作。也就是说，将数据写入操作或置位操作定义为用以降低绝缘体膜102的绝缘性质以便将整个可变电阻存储元件Re的电阻降低至足够低的程度的操作，而将数据擦除操作或复位操作定义为用以将绝缘体膜102的绝缘性质恢复到原始的初始状态以便将可变电阻存储元件Re的电阻增大到充分高的程度的操作。
图1A和3A中所示的箭头指示的电流方向是在置位操作中流经可变电阻存储元件Re的写电流Iw的方向，而图1B和3B中所示的箭头指示的电流方向是在复位操作中流经可变电阻存储元件Re的擦除电流Ie的方向。
由此可以实施这样的二进制存储器：对于该二进制存储器重复地进行上述的置位和复位操作以便以可逆的方式将可变电阻存储元件Re的电阻从大值改变到小值，反之亦然。除此之外，由于可变电阻存储元件Re即使在施加到可变电阻存储元件Re的电压予以去除的情况下也维持其电阻或其中存储的数据，因此该二进制存储器用作非易失性存储器。
然而，除了二进制存储器之外，本公开也可以应用于多值存储器，如能够存储三个或更多个值的存储器。
要注意的是，在置位操作中，可变电阻存储元件Re的电阻实际上根据注入绝缘体膜102的金属离子的数量而改变。由此，绝缘体膜102可以看作用于存储和保存数据的存储层。
可以将可变电阻存储器件的存储单元阵列配置为包括多个存储单元MC，其每一个均采用可变电阻存储元件Re。可变电阻存储器件自身配置为包括存储单元阵列和驱动电路(也称为外围电路)。
IC芯片的配置
图4是示出作为IC芯片一般实施的可变电阻存储器件的配置的框图。
图4中所示的可变电阻存储器件采用集成在同一半导体芯片中的存储单元阵列1及其外围电路。通过安置图1A到3B中所示的存储单元MC以形成由N行(其每一个包括安置在行方向上的M个存储单元MC)和M列(其每一个包括安置在列方向上的N个存储单元MC)构成的矩阵来构造存储单元阵列1。在这种情况下，符号M和N均是可以任意设置为具体值的相对大的整数。
要注意的是，图4示出了存储单元阵列1的一部分的典型配置。该部分包括用以形成N行和4列而排列的存储单元MC。在此典型配置中，用一个灵敏放大器读出每一行的行方向上排列的四个存储单元MC的数据。
由于图4中所示的作为一部分存储单元阵列1的部分中存在N行，因此N条字线WL<0>到WL<N-1>分别用于N行。在列方向上以预定间隔布置N条字线WL<0>到WL<N-1>。在图4中，N条字线WL<0>到WL<N-1>用附图标记WL<N:0>表示。N行中每一个的行方向上排列的四个存储单元MC中的存取晶体管AT的栅极电极通过字线WL<N:0>彼此连接。
另外，安置在列方向上的N个存储单元MC中的存取晶体管AT的漏极或源极电极通过位线BL彼此连接。由于在阵列单元阵列1中具有M列，因此使用了M条位线BL<0>到BL<M-1>。M条位线BL<0>到BL<M-1>以预定间隔布置在行方向上。
以相同的方式，安置在列方向上的N个存储单元MC中的可变电阻存储元件Re的特定端通过源线SL彼此连接。由于在存储单元阵列1中具有M列，因此使用了M条源线SL<0>到SL<M-1>(未在图4中示出)。M条源线SL<0>到SL<M-1>以预定间隔布置在行方向上。每一个存储单元MC中采用的可变电阻存储元件Re的特定端是与同一存储单元MC中采用的存取晶体管AT相对一侧的那端。
典型地，作为分别对于四个相邻列提供的四条源线的、M条源线SL<0>到SL<M-1>中包括的四条源线彼此连接。这四条源线可以连接到用于提供基准电压(如GND(参考地)电压)的线。位线BL和源线SL在行方向上交替地布置。
外围电路具有写/擦除驱动器10和灵敏放大器(SA)7。每一个写/擦除驱动器10驱动位线BL和源线SL。SA(灵敏放大器)7从位线BL读出数据。
写/擦除驱动器10和SA(灵敏放大器)7形成列驱动电路。列驱动电路对应于根据本公开的驱动电路的主要部分。要注意的是，根据本公开实施例的驱动电路包括写/擦除驱动器10，但是并非必须包括SA(灵敏放大器)7。
在图4中所示的配置中，每一条源线SL连接到参考地。然而，每一条源线SL到地的连接仅示出了读操作中电压施加状态的模型。实际上，每一条源线SL通过单独分配给源线SL的选择开关而连接到擦除驱动器10。然而，选择开关本身在图4中未示出。
另外，外围电路还具有前置解码器3、行驱动电路4和列开关电路6。
前置译码器3是用于将输入地址信号分成X体系的行地址和Y体系的列地址的电路。
行驱动电路4具有X地址主译码器、Y地址主译码器、列开关控制电路和WL(字线)驱动器。
列开关电路6是用于控制如下操作的电路，所述操作用以将预定多条位线BL连接到公共位线CBL或用于提供基准电压(如GND(参考地)电压)的线，并且用以将位线BL从公共位线CBL或用于提供基准电压的线断开。在图4中所示的配置的情况下，预定多个典型地为4个。也就是说，位线BL是位线BL<0>和BL<3>。
除此之外，外围电路还具有I/O(输入/输出)缓冲器9、控制电路11和逻辑块16。
逻辑块16是用于控制用以输入和输出数据的操作、用以保存数据的操作和缓冲操作的控制系统的逻辑电路部分。如有需要，逻辑块16也可以配置为对于存储单元阵列1的每一列执行写禁止状态的控制。
要注意的是，图4没有示出诸如用于根据电源电压产生多种电压的电路和用于控制时钟信号的产生的电路之类的其它电路。
接下来，图4和图5中所示的列开关电路6的配置说明如下。图5是示出了存储单元阵列1、SA(灵敏放大器)7以及图4所示的每一个其它部分之间的连接的图。
如图4和图5所示，列开关电路6具有公共线隔离开关部分6B和放电开关部分6C。
公共线隔离开关部分6B是用于将四条位线BL<3:0>分别连接到公共位线CBL并且将四条位线BL<3:0>分别从公共位线CBL断开的四个NMOS开关的集合。四条位线BL<3:0>是位线BL<0>到BL<3>。在四条位线BL<3:0>之中，位线BL<0>是具有最小位线编号的位线，而位线BL<3>是具有最大位线编号的位线。在下面的描述中，将四个NMOS开关称为隔离开关61<3:0>。
隔离开关61<0>连接在位线BL<0>和公共线CBL之间，并且由提供到隔离开关61<0>的栅极电极的列选择信号YSW<0>控制。同样地，隔离开关61<1>连接在位线BL<1>和公共线CBL之间，并且由提供到隔离开关61<1>的栅极电极的列选择信号YSW<1>控制。以相同的方式，隔离开关61<2>连接在位线BL<2>和公共线CBL之间，并且由提供到隔离开关61<2>的栅极电极的列选择信号YSW<2>控制。同样地，隔离开关61<3>连接在位线BL<3>和公共线CBL之间，并且由提供到隔离开关61<3>的栅极电极的列选择信号YSW<3>控制。
另一方面，放电开关部分6C是用于将电荷分别从四条位线BL<3:0>放电的四个NMOS开关的集合。在下面的描述中，将四个NMOS开关称为放电开关62<3:0>。
根据基于分别提供到放电开关62<3:0>的翻转列选择信号/YSW<3:0>的控制，放电开关62<3:0>执行与由分别与放电开关62<3:0>相关联的隔离开关61<3:0>执行的操作相反的操作。
放电开关62<0>连接在位线BL<0>与参考地之间，并且由提供到放电开关62<0>的栅极电极的翻转列选择信号/YSW<0>控制。同样地，放电开关62<1>连接在位线BL<1>与参考地之间，并且由提供到放电开关62<1>的栅极电极的翻转列选择信号/YSW<1>控制。以相同的方式，放电开关62<0>连接在位线BL<0>与参考地之间，并且由提供到放电开关62<2>的栅极电极的翻转列选择信号/YSW<2>控制。同样地，放电开关62<3>连接在位线BL<3>与参考地之间，并且由提供到放电开关62<3>的栅极电极的翻转列选择信号/YSW<3>控制。
要注意的是，图4和图5中未示出的第五到第(M-1)条位线BL的部分具有与图中所示的配置相同的阵列配置。
公共位线CBL连接到作为PMOS晶体管的预充电晶体管71。预充电晶体管71典型地连接在用于提供电源电压Vdd或设置在高电平的另一电压的线与用作典型的公共线的公共位线CBL之间。预充电晶体管71由提供到预充电晶体管71的栅极电极的翻转BL预充电信号/BLPRE控制。
每一条位线BL<3:0>具有作为负载电容器连接到位线BL的布线电容器的布线电容。在图4和图5中，连接到位线BL的负载电容器由附图标记Cbl表示，附图标记Cbl也用于表示位线BL的布线电容。
另外，公共位线CBL还具有布线电容以及与隔离开关61<3:0>的接触电容。该布线电容和接触电容是作为负载电容器连接到公共位线的布线/接触电容器的电容。在图4和图5中，连接到公共位线CBL的负载电容器由附图标记Ccbl表示，附图标记Ccbl也用于表示公共位线CBL的布线电容和接触电容。
如上所述，位线BL<3:0>与公共位线CBL或地线之间的连接由列开关电路6实施。因此，可以设置期望的读电压VR，而不利用作为电压产生电路的模拟电路。如稍后详细描述的那样，通过利用预充电晶体管71将在公共位线CBL和任何任意数量的位线BL上预充电的电荷重新分配到任何数量的其它位线BL，可以完成读电压VR的设置。
行驱动电路4具有主解码器的功能。行驱动电路4配置为包括X选择器20和Y选择器30，以便执行此功能。
行驱动电路4还具有CSW(列开关)电路6的控制电路的功能。行驱动电路4配置为包括多个CSW驱动器单元6A，以便执行此功能。
另外，行驱动电路4还具有WL驱动器的功能。行驱动电路4配置为包括与字线WL一样多的WL驱动单元4A以执行此功能。如之前所述，字线的数量是N。
X选择器20、Y选择器30、CSW驱动器单元6A和WL驱动器单元4A的典型具体电路将在稍后描述。
如以上所述，前置解码器3是用于将输入地址信号分为X地址信号(X0、X1等)和Y地址信号(Y0、Y1等)的电路。
X地址信号(X0、X1等)提供到行驱动电路4中采用的X选择器20。X选择器20解码X地址信号。作为解码结果，X选择器20产生X选择信号X_SEL<0>到<N-1>，用于选择WL驱动器单元4A。也就是说，X选择信号X_SEL<0>到<N-1>分别提供到N个WL驱动器单元4A。
另一方面，Y地址信号(Y0、Y1等)提供到行驱动电路4中采用的Y选择器30。Y选择器30解码Y地址信号。作为解码结果，Y选择器30产生Y选择信号Y_SEL，用于选择CSW驱动器单元6A。Y选择信号Y_SEL的数量根据图4中所示的可变电阻存储器件中采用的列开关电路6的配置而变化。因此，用于基于Y选择信号Y_SEL驱动列开关电路6的CSW驱动器单元6A的数量也根据列开关电路6的配置而变化。
当WL驱动器单元6A由X选择信号X_SEL选择时，WL驱动器单元4A将预先确定的电压施加到连接到WL驱动器单元4A的输出的字线WL。WL驱动器单元4A的细节将在稍后描述。
擦除驱动器10是用于将电压输出到公共位线CBL和公共源线(图中均未示出)的电路。此实施例的情况下写操作或置位操作中电压输出的方向与此实施例的情况下擦除操作或复位操作中电压输出的方向相反。
在写和擦除操作的控制中，特别地，列开关电路6中采用的公共线隔离开关部分6B工作，使得可以任意地选择存储单元列，每一个所述存储单元列用作写或擦除操作的对象。
要注意的是，为了控制公共源线(图中均未示出)和存储单元MC的列之间的连接，可以在公共源线和源线SL之间提供与公共线隔离开关部分6B相同的电路。在图4和图5所示的存储单元阵列的每一矩阵行上提供的四个存储单元MC中，对于每一个存储单元MC执行写操作。然而，可以对于每一矩阵行或一起对于所有存储单元MC执行擦除操作。如果对于每一矩阵行或一起对于所有存储单元MC执行擦除操作，则在源线侧不绝对要求与公共线隔离开关部分6B相同的电路。
控制电路11接收写信号WRT、擦除信号ERS以及数据读信号RD，并且基于写信号WRT、擦除信号ERS以及数据读信号RD，控制电路11产生多个信号和多个电压。控制电路11具有如下五种功能。
(1)在读时间，控制电路11产生SA使能信号SAEN或SA禁止信号/SAEN、位线隔离信号BLI和基准电位VREF，将SA使能信号SAEN或SA禁止信号/SAEN、位线隔离信号BLI和基准电位VREF输出到SA(灵敏放大器)7。要注意的是，代替控制电路11，图中均未示出的电压产生电路可以将基准电位VREF提供到SA(灵敏放大器)7。
(2)在读时间，控制电路11将翻转BL预充电信号/BLPRE输出到预充电晶体管71和SA(灵敏放大器)7。
(3)在写或擦除时间，控制电路11控制写/擦除驱动器10。
(4)在写或擦除时间以及读时间，控制电路11对于行驱动电路4和列开关电路6执行整体控制。要注意的是，读时间执行的控制将在稍后具体描述。
(5)如有必要，控制电路11控制逻辑块16，以便控制数据输入/输出操作和数据缓冲。
I/O缓冲器9连接到SA(灵敏放大器)7和写/擦除驱动器10。
逻辑块16执行控制，以便输入来自外部源的数据，并且如有必要，在I/O缓冲器9中缓冲数据。稍后通过预先确定的用于控制写或擦除操作的时刻，将缓冲的数据提供到写/擦除驱动器10。
另外，逻辑块16执行控制，以便将SA(灵敏放大器)7经由写/擦除驱动器10读出的数据通过I/O缓冲器9输出到外部数据接收方。
控制系统电路
接着，如下描述说明X选择器20、Y选择器30、WL驱动单元4A和CSW驱动器单元6A的典型电路。
图6是示出X选择器20的典型逻辑电路的图。
如图6所示，X选择器20采用在前级提供的四个反相器INV0到INV3、在中间级提供的四个NAND电路NAND0到NAND3、以及在后级提供的四个其它的反相器INV4到INV7。
X选择器20接收X地址信号位X0和X1，解码X地址信号位X0和X1。作为解码的结果，X选择器20通过典型地将四个X选择信号X_SEL0到X_SEL3之一提高到高电平来启动四个X选择信号X_SEL0到X_SEL3之一。
图6示出了典型的2位解码器的配置。然而，根据X地址信号位数，图6中所示的配置可以扩展到允许将更多位X地址信号提供到解码器的多位配置。也就是说，可以采用用于解码多于两个X地址信号位的配置。
图7是示出了Y选择器30的典型逻辑电路的图。
如图7所示，Y选择器30采用在前级提供的四个反相器INV8到INV11、在中间级提供的四个NAND电路NAND4到NAND7以及在后级提供的四个其它反相器INV12到INV15。
Y选择器30接收Y地址信号位Y0和Y1，解码Y地址信号位Y0和Y1。作为解码的结果，Y选择器30通过典型地将四个Y选择信号Y_SEL0到Y_SEL3之一提高到高电平来启动四个Y选择信号Y_SEL0到Y_SEL3之一。
图7示出了典型的2位解码器的配置。然而，根据Y地址信号位数，图7中所示的配置可以扩展到允许将更多位Y地址信号提供到解码器的多位配置。也就是说，可以采用用于解码多于两个Y地址信号位的配置。
图8是示出了两个相邻的WL驱动器单元4A的典型逻辑电路的图。
行驱动电路4实际上包括(N-1)个WL驱动器单元4A，在图中示出了其中的两个。数量(N-1)是每一列的列方向上布置的存储单元的数量。通过图6中所示的X选择器20启动的X选择信号X_SEL0或X_SEL1来选择(N-1)个WL驱动器单元4A之一以操作。然后，所选择的WL驱动器单元4A启动分别对应于X选择信号X_SEL0或X选择信号X_SEL1的字线WL<0>或字线WL<1>。
如图8所示，每一个WL驱动器单元4A采用NAND电路(例如，NAND8)和反相器(例如，INV16)。
NAND电路NAND 8的两个输入之一接收WL选择使能信号WLEN，而另一个输入接收图6中所示的X选择器20启动的X选择信号X_SEL0或X_SEL1。NAND电路NAND8的输出连接到反相器INV16的输入。因此，连接到反相器INV16的输出的字线WL<0>或WL<1>被启动或禁止。
图9是示出了两个相邻的CSW驱动器单元6A的典型逻辑电路的图。
如图9所示，每一个CSW驱动器单元6A采用NAND电路(例如，NAND12)和反相器(例如，INV21)。
NAND电路NAND 12的两个输入之一接收Y开关使能信号YSWEN，而另一个输入接收图7中所示的Y选择器30启动的Y选择信号Y_SEL0或Y_SEL1。
当Y选择信号Y_SEL0或Y_SEL1以及Y开关使能信号YSWEN二者均设置到处于启动状态的高电平时，使得NAND电路NAND12输出的信号降至低电平。因此，连接到NAND电路NAND12的输出的反相器INV21所输出的列选择信号YSW<0>或YSW<1>转变到启动电平(在第一实施例的情况下为高电平)。
灵敏放大器
图10是示出了图4和图5中所示的SA(灵敏放大器)7的典型配置的图。
图10中所示的SA(灵敏放大器)7是单端型的灵敏放大器。SA(灵敏放大器)7的基本配置包括锁存电路72，用于将感测位线SABL上出现的电位感测为电压，并且通过将感测位基准线/SABL的电位当作基准来放大该感测的电压。
根据此实施例的锁存电路72采用彼此交叉连接的两个反相器。具体而言，反相器中的特定一个的输出连接到另一个反相器的输入，而另一个反相器的输出连接到特定反相器的输入。每一个反相器均具有PMOS晶体管21和NMOS晶体管22。
PMOS晶体管21连接在由两个PMOS晶体管共享的公共源极电极与用于提供电源电压Vdd的线之间。PMOS晶体管23由提供到PMOS晶体管23的栅极电极的翻转SA使能信号/SAEN控制。翻转SA使能信号/SAEN是低有效信号。另一方面，NMOS晶体管24连接在由两个NMOS晶体管22共享的公共源极电极与用于提供GND(参考地)电压的线之间。NMOS晶体管24由提供到NMOS晶体管24的栅极电极的SA使能信号SAEN控制。SA使能信号SAEN是高有效信号，其通过将翻转SA使能信号/SAEN翻转而获得。从图4中所示的可变电阻存储器件中采用的控制电路11接收SA使能信号SAEN和翻转SA使能信号/SAEN。
要注意的是，通过利用反相器翻转SA使能信号SAEN，翻转SA使能信号/SAEN也可以在SA(灵敏放大器)7中内部地产生。
另外，用作位线隔离开关的NMOS晶体管51连接在感测位线SABL和公共位线CBL之间。
除此之外，用于控制以上所述的基准电位VREF到锁存电路72的施加的NMOS晶体管52连接在感测位基准线/SABL和用于提供基准电位VREF的线之间。NMOS晶体管52由提供到NMOS晶体管52的栅极电极的翻转BL预充电信号/BLPRE/控制。从图4所示的可变电阻存储器件中采用的控制电路11接收翻转BL预充电信号/BLPRE。
在作为前提给出的以上配置的情况下，通过利用图11A和12F中所示的波形并且通过适当地参照图5和图10将两种典型操作说明如下。
要注意的是，作为前提，在写或擦除操作之后，在此实施例和下面所述的所有典型操作的情况下执行读校验操作。然而，本公开的范围绝不限于此方案。也就是说，本公开也可以应用于正常的读操作。
另外，在下面描述的所有典型操作中，将预充电电压设置到电源电压Vdd，而将后放电电压设置到基准电压Vss(其一般为GND(参考地)电压)。然而，本公开绝不限于此电压设置。也就是说，预充电电压和后放电电压均可以设置到任何电平，只要预充电电压高于后放电电压即可。
第一典型操作
在图11A到11E所示的波形图所表示的第一典型操作中，朝着电源电压Vdd将电荷预充电到列选择信号YSW<0>选择的位线BL<0>，之后，将电荷放电到其它位线BL<1>到BL<3>，以便在电荷共享操作中在位线BL<0>到BL<3>之中共享电荷。
首先，如从图11B所示的波形显而易见的那样，通过将列选择信号YSW<0>提高到H电平来启动列选择信号YSW<0>，而如从图11C所示的波形显而易见的那样，通过将其它列选择信号YSW<1>到YSW<3>降低到L电平来禁止其它列选择信号YSW<1>到YSW<3>。如图11C所示，其它列选择信号YSW<1>到YSW<3>由附图标记YSW<3:1>表示。
在这种状态下，在图11A所示波形上的时间T1之前的时段期间，提供到图5所示的存储单元阵列1中采用的预充电晶体管71的栅极电极的翻转BL预充电信号/BLPRE设置到L电平。
因此，将预充电晶体管71置入导通的状态，将公共位线CBL预充电到电源电压Vdd。此时，启动的列选择信号YSW<0>所选择的且通过启动的列选择信号YSW<0>连接到公共位线CBL的位线BL<0>也被预充电到电源电压Vdd。
在该预充电时段期间，仅将翻转列选择信号/YSW<0>置入L电平。因此，图5中所示的存储单元阵列1中采用的放电开关62<0>置入截止的状态，而其它放电开关62<1>到62<3>均置入导通的状态。因此，其它放电开关62<1>到62<3>的每一个上出现的电位设置到基准电压Vss(其一般为GND(参考地)电压)的电平。其它位线BL<1>到BL<3>中的每一条的放电状态称为BL复位状态。
然后，在图11A所示波形上的时间T1，预充电晶体管71截止，以便终止预充电操作。因此，公共位线CBL和位线BL<0>上出现的电位置入浮空状态。结果，开始动态地保持电源电压Vdd的状态。
然后，在图11C所示波形上的时间T2，终止将图5所示的存储单元阵列1的位线BL<1>到BL<3>连接到基准电压Vss的状态，并且选择所有其它列选择信号YSW<3:1>，其设置到表示启动状态的H电平。因此，将图5中所示的存储单元阵列1的所有其它放电开关62<3:0>置入截止状态，而将图5中所示的存储单元阵列1的所有其它隔离开关61<3:0>置入导通状态。
在这种状态下，将公共位线CBL和位线BL<0>上预充电的电荷放电到位线BL<1>到BL<3>，以便在电荷共享操作中，在位线BL<0>到BL<3>之中共享电荷。
在已经完成电荷共享操作之后出现在位线BL<0>上的电压约为预充电时在位线BL<0>上出现的电压的1/4。也就是说，电荷共享操作已经完成之后出现在位线BL<0>上的电压衰减到Vdd/4。以这种方式，在四条位线BL<0>到BL<3>上统一地设置Vdd/4的读电压VR。
电压衰减之后获得的读电压VR由如下给出的等式(1)表示：
VR＝Vdd×(Cbl×Nsel)/(Ccbl+Cbl×(Nsel+Nvss))...  (1)
在以上给出的等式(1)中，附图标记Ccbl表示公共位线CBL的电容，而附图标记Cbl表示每一条位线BL的电容。附图标记Nsel表示在朝着电源电压Vdd将电荷预充电到特定位线BL之后，共享要放电到其它位线BL的电荷的特定位线BL的数量。附图标记Nvss表示前述其它位线BL的数量，其中在到基准电压Vss的放电处理中已经复位了这些其它位线BL的每一条的电荷之后，每一条所述其它位线BL均用作电荷共享的对象。
如从图11E中所示的波形显而易见的那样，由于放电处理，位线BL<0>上出现的电位降低，而由于充电处理，附图标记BL<3:1>表示的其它位线BL<1>到BL<3>上出现的电位增大。同样显而易见的是，位线BL<0>上出现的电位和其它位线BL<1>到BL<3>上出现的电位收敛到读电压VR。
之后，在图11C中所示的波形的时间T3，列选择信号YSW<3:1>上出现的电位降低，而字线WL<0>上出现的电位增大。
结果，充电到读电压VR的位线BL<0>的电荷经由存储单元MC放电到源线SL<0>。
在图11E所示的波形中，附图标记LRS表示可变电阻存储元件Re的低电阻状态，而附图标记HRS表示可变电阻存储元件Re的高电阻状态。
在HRS中，流经存储单元MC中采用的可变电阻存储元件Re的电流的量值没有那么大。另一方面，在LRS中，大电流流经存储单元MC中采用的可变电阻存储元件Re。因此，在这种情况下，在放电处理期间，位线BL上出现的电位降低了一电位差。
对于导致足够的电位差的时刻，图10中所示的SA(灵敏放大器)7执行电压感测操作。
具体而言，图10中所示的SA(灵敏放大器)7中采用的NMOS晶体管52在图11A中所示的波形上的时间T1之后的读时段期间处于导通状态，而基准电位VREF已经设置到锁存电路72的基准节点。SA使能信号SAEN或翻转使能信号/SAEN置入启动状态，以便启动SA(灵敏放大器)7。在这种状态下，如果将位线隔离信号BLI(未在图11A到11E中示出)设置到高电平，则位线BL<0>上出现的电压的降低传播到SA(灵敏放大器)7的感测节点。
该时刻是LRS中降低的电压变得充分低于基准电位VREF一持续余量(sustained margin)的时刻。基准电位VREF设置到LRS中电压降低到的最终电平与HRS中电压降低到的最终电平之间的中间电位，或者设置到比中间电位高了在要考虑感测时段的缩短的情况下认为必要的差值的电平。
在上述第一典型操作中，电荷预充电到位线BL<0>，并且预充电的电荷在电荷共享操作中放电到三条其它位线BL<3:1>。代替位线BL<0>，电荷也可以预充电到位线BL<0>、BL<1>、BL<2>和BL<3>的任意一条，并且预充电的电荷然后放电到三条剩余的位线BL。
另外，也可以将电荷预充电到位线BL<0>、BL<1>、BL<2>和BL<3>中的任意两条，然后将预充电的电荷放电到两条剩余的位线BL。
除此之外，也可以将电荷预充电到位线BL<0>、BL<1>、BL<2>和BL<3>中的任意三条，然后将预充电的电荷放电到剩余位线BL。
第二典型操作
在第一典型操作的情况下，在预充电的位线BL以外的任意位线BL上出现的电位可以当作读对象。
另一方面，在下面所述的第二典型操作的情况下，预充电位线BL<0>，而读出位线BL<1>上出现的电位。
在图12A到12F中，将图11C中所示的对于列选择信号YSW<3:1>的波形分为两个波形，即作为图12C中所示波形的对于列选择信号YSW<1>的波形和作为图12D中所示的波形的对于列选择信号YSW<3:2>的波形。因此，第二典型操作与第一典型操作不同。另外，图12B中所示的对于列选择信号YSW<0>的波形的下降沿的时刻从图11B的改变。
具体而言，图12B中所示的列选择信号YSW<0>的电位在时间T3降低，以便然后建立被取消选择的状态(其中，将位线BL<0>从公共位线CBL分离)。
代之，由于如上所述那样将位线BL<1>上出现的电位当作读对象，因此在时间T3之后的时段期间，图12C中所示的列选择信号YSW<1>上出现的电位维持在启动的状态的H电平。如从图12C所示的波形图显而易见的那样，在时间T2，图12C中所示的列选择信号YSW<1>上出现的电位已经升高到H电平。以这种方式，位线BL<1>上出现的电位可以当作读对象。
在时间T3，位线BL<2>和BL<3>以与第一典型操作相同的方式从公共位线CBL分离。在这种情况下为了清楚起见，请求读者将图11C中所示的波形与图12D中所示的波形相比较。
另外，其它信号的控制和感测操作与第一典型操作的那些基本相同。
第三典型操作
图13A到13G是示出了将电荷预充电到位线BL<0>、BL<1>、BL<2>和BL<3>中的任意两条然后将预充电的电荷放电到两条剩余位线BL所执行的第三典型操作的波形的时序图。
图13A到13G与图11A到11E的不同之处在于，在图13A到13G的情况下，在与预充电操作的开始一致的时间T1，除了列选择信号YSW<0>之外，还已经将列选择信号YSW<1>预先设置到H电平，以便将电荷预充电到两条位线BL，即，将位线BL<1>以及位线BL<0>预充电到电源电压Vdd。
然后，在时间T2，预充电的电荷通过两条其它位线BL<2>和BL<3>共享，以便将读电压VR设置到大约电源电压Vdd的1/2。
之后，在时间T3，为了从读对象的组中去除位线BL<1>，降低在列选择信号YSW<1>上出现的电位。同时，升高在字线WL<0>上出现的电位，以便放电在读时间流动的单元电流。
其它信号的控制和感测操作基本上与第一典型操作的那些相同。
第四典型操作
在目前为止描述的第一到第三典型操作中，共享电荷的位线BL的数量是4，但是共享电荷的位线BL的数量可以减小到2或3。
作为示例，图14A到14G示出了由两条位线BL共享预充电到一条位线BL的电荷的操作的波形。
图14A到14G与图11A到11E的不同之处在于，在图14A到14G的情况下，列选择信号YSW<0>和YSW<3>既不是预充电对象也不是读对象。因此，在读操作期间，列选择信号YSW<0>和YSW<3>维持在L电平，如从图14C和14D中所示的波形显而易见的那样。
因此，在时间T2，由位线BL<2>共享在时间T1预充电到位线BL<0>的电荷，并且在时间T3，取消选择位线BL<2>以便读出在位线BL<0>上出现的电位的变化。
上述典型操作仅是根据第一实施例执行的典型操作的一部分。
即使在上述第一到第四典型操作以外的操作中，如果已经预充电了两条位线BL或三条位线BL，则在预充电的位线BL之中切换位线BL的操作或将用作读对象的位线BL改变到未提前预充电而是将要共享预充电的电荷的位线BL的操作易于从把位线BL从被选择的状态切换到被取消选择的状态(反之亦然)的操作中推断出。
另外，对于图13A到13G所示的情况，共享预充电的电荷的位线BL的数量不限于两个。例如，共享预充电的电荷的位线BL的数量也可以是3个。
基于读电压VR要设置到的电压的量值来确定要预充电的位线BL的数量和共享预充电的电荷的位线BL的数量。
根据此实施例的操作特征在于，通过分割布线电容来执行产生读电压VR的处理。因此，在产生读电压VR的处理中，完全不需要模拟电压。
也就是说，在产生读电压VR的处理中，不存在需要DC待机电流的电路。因此，这种电路的不存在允许小功耗地执行读操作。
图11A到14G的波形图未示出用于控制SA(灵敏放大器)7的信号的波形。
图15A到15E是示出了对于可变电阻存储元件Re处于LRS的情况的读校验操作的波形的图，而图16A到16E是示出了对于可变电阻存储元件Re处于HRS的情况的读校验操作的波形的图。用于执行读校验操作的SA(灵敏放大器)7具有已经参照图10说明的配置。
当在时间T3，在连接到用作读对象的存储单元MC的字线WL上出现的电位升高时，启动通过使单元电流流经存储单元MC来放电位线BL的电位的处理。
在图15A到15E所示的LRS的情况下，放电处理的速度高。在时间T34开始的时段中，感测位线(或公共位线CBL)上出现的电位变为不高于基准电位VREF的电平。时间T4是自从时间T34起已经经过了一时间余量的时间。在时间T4，位线隔离信号BLI关闭，并且将SA使能信号SAEN设置到H电平，以便启动图10中所示的SA(灵敏放大器)7。
经由图4中所示的可变电阻存储器件中采用的I/O缓冲器9，将感测节点上出现的电位提供到外部总线作为输出数据。
在图16A到16E所示的HRS的情况下，即使在时间T4，CBL侧的感测节点也原样维持在高于基准电位VREF的状态。因此，提供到外部总线的输出数据的逻辑是LRS情况的逻辑的翻转。
图10中所示的SA(灵敏放大器)7是交叉锁存(cross latch)型的单端灵敏放大器。SA(灵敏放大器)7仅在需要启动SA(灵敏放大器)7的时段期间被启动。
采用诸如运算放大器之类的组件的灵敏放大器需要置入始终启动的状态。然而，与采用诸如运算放大器之类的组件的灵敏放大器不同，SA(灵敏放大器)7的配置和由此采用的系统被设计为使得灵敏放大器运行本身几乎不需要DC电流。
根据上述第一实施例，在产生读电压VR的操作中，不需要消耗大功率的模拟电路。通过仅改变开关的状态以便允许读电压VR设置在期望的位线BL上，可以完成预充电位线BL的处理。因此，可以减小功耗。
另外，确定读电压VR的布线电容率(ratio)由半导体工艺中作为整批创建的布线的属性确定。在这种情况下，属性包括厚度、深度和材料。因此，可以相对高精度地规定布线电容率。除此之外，即使存在表示预充电到一条或多条位线BL的电荷量的电压的变化，电荷稍后与其它位线BL共享。因此，当产生读电压VR时，表示预充电到一条或多条位线BL的电荷量的电压的误差分量衰减到几分之一。结果，可以以相对高的精度设置读电压VR。
要注意的是，在图10中所示的SA(灵敏放大器)7的配置中，在放大或感测位线BL上出现的电压的处理期间，为了避免由位线BL上出现的电压的幅度引起的干扰，在放大操作中，利用位线隔离信号BLI的电压控制将公共位线CBL和位线侧的负载与SA(灵敏放大器)7的感测节点隔离。因此可以避免这种干扰，从而高速地执行感测操作。
2：第二实施例
图17是示出了根据第二实施例的存储单元阵列的配置以及存储单元阵列的存储块1_0和1_1与SA(灵敏放大器)7之间的连接的放大图。
将根据第二实施例的存储单元阵列的配置划分为两个存储块1_0和1_1，其每一个均具有与图5中所示的存储单元阵列1的存储容量对应的存储容量。两个存储块1_0和1_1连接到一个SA(灵敏放大器)7。
每一个存储块1_0和1_1采用被安排为形成由N行和四列组成的矩阵的存储单元MC。每一个存储块1_0和1_1的存储容量与图5中所示的存储单元阵列1的存储容量相同。
然而，每一个存储块1_0和1_1与图5中所示的存储单元阵列1的不同之处在于，每一个存储块1_0和1_1包括用作具有基准存储单元MCr的基准部分1R的至少一行。
在图17所示的存储单元阵列中，每一个存储块1_0和1_1具有公共线隔离开关部分6B和放电开关6C，其均具有之前已经说明的配置。在存储块1_0中，SA(灵敏放大器)7经由公共线隔离开关部分6B和公共位线CBL0连接到存储单元MC或基准存储单元MCr。同样地，在存储块1_1中，SA(灵敏放大器)7经由公共线隔离开关部分6B和公共位线CBL1连接到存储单元MC或基准存储单元MCr。
要注意的是，在图17中所示的连接中，SA(灵敏放大器)7与公共位线CBL0之间的连接以及SA(灵敏放大器)7与公共位线CBL1之间的连接并不相对于SA(灵敏放大器)7对称。因此，在某些情况下，公共位线CBL0的布线电容Ccbl可能与公共位线CBL1的布线电容Ccbl不同。为了使得公共位线CBL0的布线电容Ccbl与公共位线CBL1的布线电容Ccb1相同，需要使得存储块1_0和存储块1_1相对于SA(灵敏放大器)7对称。也就是说，在SA(灵敏放大器)7当作镜子的情况下，需要布置存储块1_0和存储块1_1，以便存储块1_0变为对象，而存储块1_1变为存储块1_0的镜像图像，反之亦然。
在图17中，为了彼此区分存储块1_0和存储块1_1中的列选择信号YSW，在存储块1_0的情况下，将用作下标的数字0附到表示列选择信号的附图标记YSW，以形成表示存储块1_0中的列选择信号的附图标记YSW0，而另一方面，在存储块1_1的情况下，将用作下标的数字1附到附图标记YSW，以形成表示存储块1_1中的列选择信号的附图标记YSW1。
同样地，为了彼此区分存储块1_0和存储块1_1中的字线WL，在存储块1_0的情况下，将用作下标的数字0附到表示字线的附图标记WL，以形成表示存储块1_0中的字线的附图标记WL0，而另一方面，在存储块1_1的情况下，将用作下标的数字1附到附图标记WL，以形成表示存储块1_1中的字线的附图标记WL1。
要注意的是，附图标记Ref.WL表示用于控制基准存储单元MCr的字线。以与列选择信号YSW和字线WL相同的方式，为了彼此区分存储块1_0和存储块1_1中的用于控制基准存储单元MCr的字线WL，在存储块1_0的情况下，将用作下标的数字0附到附图标记Ref.WL以形成附图标记Ref.WL0，而在存储块1_1的情况下，将用作下标的数字1附到附图标记Ref.WL以形成附图标记Ref.WL1。
由翻转BL预充电信号/BLPRE控制的锁存电路72连接到公共位线CBL0和CBL1二者。
图18是示出了期望可应用于图17中所示的配置的互补信号差分灵敏放大器7的电路的图。
图18中所示的SA(灵敏放大器)7与图10中所示的SA(灵敏放大器)7的不同之处在于，在图18中所示的SA(灵敏放大器)7的情况下，去除了图10中所示的SA(灵敏放大器)7中采用的NMOS晶体管52，而在感测位基准线/SABL与公共位线CBL1之间另外连接了NMOS晶体管51。
位线隔离信号BLI用于同时控制连接在感测位基准线/SABL与公共位线CBL1之间的此NMOS晶体管51以及连接在感测位线SABL与公共位线CBL0之间的NMOS晶体管51。
图18中所示的SA(灵敏放大器)7中采用的锁存电路72的其它配置与图10中所示的SA(灵敏放大器)7中采用的锁存电路72的那些相同。
在如上所述图18中所示的配置中，当从存储块1_0或存储块1_1读出存储单元MC的存储状态时，在将另一公共位线连接到基准存储单元MCr的状态下执行感测操作。此时，还对于基准存储单元MCr执行读操作。因此，基准电位动态地改变。也就是说，基准电位变得更低。通过存储单元的存储状态，暗示了HRS或LRS。
将基准存储单元MCr中采用的可变电阻存储元件Re的电阻预先设置到HRS下MC的电阻与LRS下MC的电阻之间的值。理想地，HRS下MC的电阻与LRS下MC的电阻之间的值是处于HRS下MC的电阻与LRS下MC的电阻之间的大约中间的值。
该感测方法具有的优点在于，即使灵敏放大器7高速工作，也绝不存在故障。一般而言，在某种程度上，存在存储单元MC的特性的变化和偏置电压(如用于产生基准电压的电源电压Vdd)的变化。然而，根据该感测方法，基准电位动态地改变以跟随受变化影响的位线电位。因此，SA(灵敏放大器)7几乎不会执行由这些变化引起的故障，使得不需要花时间确认逻辑。因此，可以高速地进行工作。
要注意的是，例如，关于选择存储块1_0和1_1中的哪一个作为读对象以及选择存储块1_0和1_1中的哪一个作为基准的确定，图4中所示的可变电阻存储器件中采用的前置解码器3识别作为块选择地址的输入地址的预定位。在行驱动电路4中，对于每一个存储块提供WL驱动器单元4A和CSW驱动器单元6A。另外，在行驱动电路4中，提供具有与X选择器20的配置相同配置的块选择器。
块选择器解码从前置解码器3接收到的块选择地址，驱动对于每一块提供的两个WL驱动器单元4A以选择存储单元MC，并且驱动另一WL驱动器单元4A以选择基准存储单元MCr。另外，块选择器控制对于每一块提供的两个CSW驱动器单元6A，以便执行对于包括用作读对象的存储单元MC的块和不包括用作读对象的存储单元MC的块的不同列选择操作。
要注意的是，在另一个实施例的描述中，稍后将说明块选择器的细节。
图19A到19E是示出对于存储块以与之前通过参照图11A到11E说明的第一实施例执行的第一典型操作类似的方式经历读电压VR的设置的情况的操作的波形的时序图。图20A到20D是示出了在LRS中用于感测操作的波形的时序图。图21A到21D是示出了在HRS中用于感测操作的波形的时序图。
在图19A到19E中所示的时间T1，启动预充电操作。在时间T1，已经将列选择信号YSW0<0>和YSW1<0>预先设置到H电平，以便在存储块1_0和1_1二者中，将位线BL<0>预充电到电源电压Vdd。
分别选择存储块1_0和1_1的共计六条其它的位线BL0<3:1>和BL1<3:1>并将其连接到它们的公共位线，以便执行预充电处理。要注意的是，要选择的位线的数量可以任意地确定。也就是说，要选择的位线的数量是最小值0和最大值6之间的范围中的任意数。
在时间T2和T3之间的时段中，产生读电压VR。读电压VR的量值几乎由预充电位线计数与电荷共享位线计数的比值确定。在这种情况下，预充电位线计数是经历预充电处理的位线的数量，而电荷共享位线计数是共享在电荷共享处理中累积的电荷的位线的数量。
在时间T3，存储块1_0中的读对象位线BL0<0>和基准字线Ref.WL上出现的电位同时升高到高电平。因此，读时间的单元电流流入存储单元MC，而基准电流流入基准存储单元MCr。
基准存储单元MCr的基准电阻器Rer的电阻已设置到HRS下可变电阻存储元件Re的电阻与LRS下可变电阻存储元件Re的电阻之间的值。因此，如从图19E中所示的波形显而易见的那样，位线和基准位线上出现的电位改变。
图20D示出了LRS的放电曲线，而图21D示出了HRS的放电曲线。
在时间T4，位线隔离信号BLI的电位降低，同时SA使能信号SAEN的电位增大，以使得启动了SA(灵敏放大器)7的感测操作。
在LRS的情况下，连接到存储单元MC的公共位线CBL0上出现的电位在低侧进行转变。因此，在已经完成感测操作之后，连接到存储单元MC的公共位线CBL0上出现的电位被下拉至基准电压Vss。另一方面，在HRS的情况下，连接到存储单元MC的公共位线CBL0上出现的电位在高侧进行转变。因此，在已经完成感测操作之后，连接到存储单元MC的公共位线CBL0上出现的电位被上拉到电源电压Vdd。
要注意的是，与上述操作相反，如果选择存储块1_1中的存储单元MC，则选择存储块1_0中的基准电阻器Rer。
基本操作与上述操作相同。
在第一实施例的情况下，SA(灵敏放大器)7具有与图10中所示的配置类似的配置。然而，必须提供读电压VR，从而不能说根本不需要模拟电压。
另一方面，在第二实施例的情况下，由于基准存储单元的放电处理，自动地产生模拟基准电压，从而可以利用动态地改变的基准电压来执行差分读操作。因此，不需要从SA(灵敏放大器)7外部的源提供读电压VR，因此根本不需要提供模拟电压。结果，可以执行消耗小功率的读校验操作。
3：第三实施例
在第一实施例的情况下，一个存储块连接到一个SA(灵敏放大器)7。然而，也可以提供这样的配置：预先提供多个存储块，并且要连接到灵敏放大器7的存储块可以从预先提供的多个存储块中任意地选择。这种配置提供了更多的普遍性，并允许要对于读电压VR进行的精细控制。
第三实施例向存储单元阵列提供了给出更好普遍性和读电压VR的更精细设置的结构。
图22是示出根据第三实施例的存储单元阵列的配置以及灵敏放大器7与存储块之间的连接的图。
此实施例具有这样的配置：多个存储块与一条共享位线并联连接。在下面的描述中，多个存储块并联连接到的共享位线称为全局位线GBL，并且每一个存储块中的位线BL称为本地位线LBL。
第三实施例被配置为使得在具有N行和4列的每一个存储块中，全局位线GBL和本地位线LBL<3:0>可以通过利用公共线隔离开关部分6B的隔离开关61<3:0>选择性地彼此连接。通过利用放电开关6C的放电开关62<3:0>，可以将本地位线LBL<3:0>选择为放电对象。
在此实施例中，如图22所示，每一个均具有这种配置的(K-1)个存储块并联连接到对于存储块共同的同一全局位线GBL。(K-1)个存储块分别由附图标记1_0、1_1、......、1_(K-1)和1_K表示。
在位线BL的这种层级结构的设计中，对于所有存储块，存储单元行计数N和存储单元列计数M均可以设置为任何的任意数。另外，存储块计数K也可以设置为任何的任意数。
与图5中所示的存储单元阵列1中采用的SA(灵敏放大器)7非常类似，连接到全局位线GBL的SA(灵敏放大器)7也是单端型的灵敏放大器，由此需要将基准电位VREF从外部源提供到SA(灵敏放大器)7的感测节点。
与图5中所示的存储单元阵列1中采用的公共位线CBL0非常类似，全局位线GBL连接到由提供到预充电晶体管71的栅极电极的翻转BL预充电信号/BLPRE控制的预充电晶体管71。
图23A到23H是示出了对于对所有存储块的任意本地位线执行读电压VR的设置并且将存储块1_0的字线WL_0<0>当作读对象的字线WL的情况的操作的波形的时序图。
在图23A中所示的波形上的时间T1，将全局位线GBL预充电到电源电压Vdd。此时，所有存储块的所有本地位线LBL处于与全局位线GBL断开的状态。因此，将电源电压Vdd仅预充电到全局位线GBL。全局位线LBL已经放电，并且预先设置在基准电压Vss。
在图23B所示的波形上的时间T2，选择包括存储块1_0的本地位线LBL_0<0>的任意本地位线LBL。具体而言，所选择的本地位线LBL包括用作读对象的列选择线YSW_0<0>控制的本地位线LBL_0<0>、以及与列选择线YSW_0<0>相同的存储块1_0的列选择线YSW_0<3:1>和其它存储块的列选择线YSW_i<3:0>(其中，i是1到M范围中的整数)控制的其它本地位线LBL。这些本地位线LBL通过启动它们相应的列选择线YSW来选择。
通过选择这些本地位线LBL，将预充电的电荷放电到所选择的本地位线LBL，以便与所选择的本地位线LBL共享电荷。因此，将具有预先确定的量值的读电压VR设置到每一条所选择的本地位线LBL上。
在已经执行了共享电荷的处理之后，本地位线LBL上出现的电压以布线电容率从预充电时间出现的电压衰减到具有预先确定的量值的读电压VR。
作为衰减结果而获得的读电压VR由如下给出的等式(2)表示：
VR＝Vdd×Cgbl/(Cgbl+Clbl×Nvss)...  (2)
在等式(2)中，符号Cgbl表示全局位线GBL的电容，而符号Clbl表示每一条本地位线LBL的电容。另外，符号Nvss表示在放电处理中复位到基准电压Vss之后共享电荷的位线BL的数量。
然后，从连接到由列选择线YSW_0<0>选择的本地位线LBL_0<0>的存储单元MC读出可变电阻存储元件Re的电阻。
具体而言，在图23A到23H中所示的时间T3，将列选择线YSW_0<0>以外的所有列选择线设置到表示禁止的状态的L电平。因此，本地位线LBL_0<0>以外的所有列选择线与全局位线GBL断开。
在时间t3，仅存储块1_0中的字线WL_0<0>升高到H电平。因此，以取决于连接到字线WL_0<0>的存储单元MC的可变电阻存储元件Re处于LRS还是HRS的速度，执行允许单元电流流动的放电处理。
以与第一实施例相同的方式，启动单端型的SA(灵敏放大器)7，以感测正经历了通过全局位线GBL的放电处理的本地位线LBL上出现的电压的电位。
在该实施例中，全局位线GBL的电容比本地位线LBL的电容大得多，从而仅对于全局位线GBL执行预充电处理。然而，如果期望进一步增大预充电的电荷的量，则可以将任意数量的本地位线LBL当作另外的预充电对象。
在此实施例中，如从图22中显而易见的那样，可以经历电荷共享的本地位线LBL的数量极大。因此，根据以上给出的等式(2)，可以以精细的步长设置任何任意的基准电位VREF。
4：第四实施例
根据第四实施例，提出了能够在第三实施例实施的作为位线BL结构的的层级结构内执行差分读操作的配置。
图24是示出典型地作为IC芯片实施的可变电阻存储器件的配置的框图。
如图22中所示的第三实施例的情况那样，存在K个存储块。如图17中所示的第三实施例的情况那样，每一个存储块包括具有基准存储单元MCr的存储单元行。图24中的附图标记1R表示作为具有基准存储单元MCr的存储单元行的基准部分。
图24中所示的可变电阻存储器件中采用的存储单元阵列的结构与图22和图17中所示的结构的不同之处在于，在图24所示的结构的情况下，向K个存储块提供两条全局位线，即连接到奇数编号存储块的全局位线GBL0和连接到偶数编号存储块的全局位线GBL1。
全局位线GBL0和GBL1分别对应于图17中所示的可变电阻存储器件中采用的公共位线CBL0和CBL1。当全局位线GBL0和GBL1之一连接到读侧的存储单元MC时，另一全局位线经历控制以与基准存储单元MCr进行连接。也就是说，在第四实施例的情况下，将图17中所示的可变电阻存储器件中采用的公共位线CBL0和CBL1置入层级结构，并且将每一条公共位线CBL0和CBL1分配给与公共位线并联连接的(K/2)个存储块。
图24中所示的可变电阻存储器件新近包括行驱动电路4中的附加块解码器40，以用作用于选择存储块的解码器。
块解码器40通常接收为了选择存储块而要解码的地址位X2和X3，代替图6中所示的配置的地址位X0和X1。块解码器40然后从反相器INV4到INV7的输出端输出存储块选择信号。存储块选择信号提供到与一个存储块相关联的WL驱动器单元4A和CSW驱动器单元6A。
图25A到25K是示出在第四实施例中执行的典型操作的波形的时序图。
在这些典型操作中，在时间T1，将全局位线GBL0和GBL1预充电到电源电压Vdd。
然后，将预充电到全局位线GBL0和GBL1的电荷放电到任何任意数量的本地位线LBL(包括作为奇数编号存储块的第一个的存储块1_0的本地位线LBL<0>)以便与本地位线LBL共享电荷。在图25C中所示的波形的情况下，作为偶数编号存储块的第一个的存储块1_1的本地位线LBL<0>和存储块1_0的本地位线LBL<0>作为用于共享电荷的线。然而，任何其它任意的本地位线LBL也可以作为用于共享电荷的线。
作为用于共享电荷的本地位线LBL可以从任何存储块任意地选择。另外，从任何存储块任意选择的要用作共享电荷的线的本地位线LBL的数量也是任意的。
由等式(2)表示读电压VR。如通过该等式所示的那样，根据从任意存储块任意地选择的要用作共享电荷的线的本地位线LBL的数量，读电压VR的量值由布线电容确定。
在这种情况下，存储块1_0的本地位线LBL<0>作为据以要读出数据的对象，而存储块1_1中的基准存储单元MCr作为据以要读出基准电位的对象。因此，如从图25G和25H的波形显而易见的那样，启动两条字线WL上出现的电位。
因此，将连接到基准存储单元MCr的全局位线GBL1的动态降低的电位作为基准，并且在以HRS或LRS从全局位线GBL0读出数据的存储单元MC中，在差分感测操作中感测在放电操作过程中出现的电压电平。
用于选择基准存储单元MCr的方法、要共享电荷的本地位线LBL的位置和这种本地位线LBL的数量可以任意地确定。另外，可以添加任何任意数量的本地位线LBL作为预充电对象。
根据第四实施例，可以执行基于差分感测的稳定操作，以使得读电压VR的精细设置伴有宽调整范围。因此，即使可变电阻存储元件Re的电阻随着时间经过而改变，在精细地调整适于电阻改变的读电压VR的同时，可以高速且高度可靠地执行读操作。
5：第五实施例
图26是示出了根据第五实施例的存储单元阵列的配置的框图。图26中所示的根据第五实施例的存储单元阵列与图24中所示的根据第四实施例的存储单元阵列的不同之处在于，在第五实施例的情况下，每一个存储块不包括基准部分1R。
在第五实施例的情况下，基准电位不能通过利用基准存储单元MCr以跟随由存储单元MC产生的电位来动态地改变。
在第五实施例的情况下，为了将基准电位控制到HRS的电平与LRS的电平之间的电平，使用作为电荷共享的结果所产生的基准电压，代之利用外部源所产生的模拟电压。
图27A到27H是示出了根据第五实施例执行的典型操作的波形的时序图。
在第五实施例的情况下，根据设置读电压VR的必要性，将与图27B中所示的列选择信号YSW_0<0>相关联的用以用作读对象的本地位线LBL<0>作为电荷共享处理的对象。然而，也可以任意地选择本地位线LBL<0>以外的本地位线来用作电荷共享处理的对象。
在这种情况下，读电压VR的电位由连接到全局位线GBL0的本地位线LBL的数量确定，而基准电位VREF的电位由连接到全局位线GBL1的本地位线LBL的数量确定。
通过如图27H的波形所示那样设置到低于读电压VR的适当电平的基准电位VREF，单端型SA的(灵敏放大器)7执行电压感测操作。
在根据第五实施例的系统中，与利用基准存储单元MCr的方法相比，变化对于存储单元MC的特性的影响大。然而，不需要在每一个存储块中提供基准存储单元MCr。因此，位成本减小了与消除的基准存储单元MCr的数量相对应的差。另外，也不需要由存储单元阵列外部的产生器所产生的模拟电压。因此，功耗也同样可以减小与用于产生模拟电压的外部产生器相对应的差。
6：修改
在至此描述的第一到第五实施例中，由用于启动字线WL的触发器来确定放电处理开始的时刻。
然而，放电处理开始的时刻不必须由用于启动字线WL的触发器确定。例如，也可以由用于启动列选择信号YSW的触发器确定放电处理开始的时刻。
图28A到28H是示出图23A到23H中所示的第三实施例的修改版本执行的操作的波形的时序图。
在图28A到28H中所示波形表示的操作中的时间T1，一般通过与用以预充电全局位线GBL的时刻一致的时刻来预先升高连接到用作读对象的存储单元MC的字线WL_0<0>上出现的电位。在该阶段，在本地位线LBL和源线SL之间的电位没有差异。因此，不启动存储单元MC的读时间放电处理。
之后，在时间T2，对于用作读对象的本地位线LBL以外的本地位线LBL执行第一电荷共享处理。在该阶段，未确认读电压VR的最终电位。
然后，在时间T3，第一电荷共享处理之后的电荷与用作读对象的位线BL共享。结果，对于一条本地位线LBL的放电处理进一步降低了读电压VR，并且读时间单元电流流入存储单元MC。
读电压VR的最终量值比第一电荷共享处理确定的电位降低了一向下差(downward difference)。然而，由于已经估计出向下差的量值，因此可以通过预测向下差来确定经历了第一电荷共享处理的本地位线LBL的数量。
在字线触发器开始的校验操作的情况下，由于一般由下层(如，多晶硅层)规定的字线WL的高布局密度，因此字线改变的时间常数很大。因此，在某些情况下可能出现放电校验操作的延迟和对于放电校验操作的地址的依赖性。对于放电校验操作的地址的依赖性是这样的现象：依据存储单元阵列的位置，字线WL上出现的电位的改变对于放电校验操作的延迟的影响大而使得放电处理的速度改变。
在各实施例的情况下，由列选择信号YSW产生的触发器的定时可以改变，以便改变放电处理的开始定时，从而与由字线触发器启动的校验操作的情况相比，可以以快速方式在存储单元阵列中执行统一的校验放电处理。
本公开包含与2010年7月29日向日本专利局提交的日本优先权专利申请JP 2010-170934中公开的主题有关的主题，其全部内容通过引用的方式合并在此。
本领域技术人员应当理解，依据设计要求和其它因素可出现各种修改、组合、部分组合和变更，只要其在所附权利要求或其等同体的范围内即可。

Claims (11)

1.一种可变电阻存储器件，包含：
存储单元阵列，其采用多个存储单元，每一个存储单元均包括：存储元件，其具有根据施加到所述存储元件的电压的方向而变化的电阻；以及存取晶体管，其在位线和源线之间以串联方式连接至所述存储元件；和
电压提供电路，其用于通过将电荷预充电至任何任意数量的公共线和任何任意数量的所述位线中的至少一条，其中所述任何任意数量的公共线的每一条均连接到多条所述位线作为对于所述位线公共的公共线，并且通过将所述预充电的电荷放电到任何任意数量的其它所述位线，其中所述任何任意数量的其它所述位线包括所选择的位线，以便在电荷共享处理中共享所述电荷，从而在将读电压提供到所述所选择的位线的操作中设置所述读电压，读电压用于读出连接到用作读对象的所述存储单元的所述所选择的位线上的所述存储元件的所述电阻。
2.如权利要求1所述的可变电阻存储器件，其中，所述电压提供电路包括：
预充电部分，其配置为将电荷预充电到所述公共线或者与所述公共线连接的任何任意数量的所述位线；
开关组，其配置为控制所述公共线和所述位线之间的连接；
开关控制部分，其配置为控制所述开关组，以使得在设置所述读电压的量值的处理中，将所述预充电部分预充电的所述电荷放电到所述位线中的至少另一个以便与所述其它位线共享所述电荷；以及
灵敏放大器，其配置为感测所述公共线上出现的电位。
3.如权利要求2所述的可变电阻存储器件，其中：
多个存储块连接到所述公共线，所述多个存储块中的每一个均具有被布置为形成矩阵的多个所述存储单元；
每一个所述存储块中的所述位线相对于所述公共线形成层级结构；以及
所述位线相对于其形成层级结构的多条所述公共线连接到所述灵敏放大器。
4.如权利要求3所述的可变电阻存储器件，其中，所述灵敏放大器：
采用由所述存储块的特定一个经由用于所述特定的存储块的所述公共线提供的电位作为基准；以及
感测由所述存储块的另一个经由用于所述另一个存储块的所述公共线提供的位线电位的量值。
5.如权利要求4所述的可变电阻存储器件，其中：
所述存储块被配置为包括基准存储单元，每一个基准存储单元均连接到所述位线之一；以及
所述灵敏放大器执行差分感测操作，以通过采用连接到所述基准存储单元的所述公共线上出现的电位作为基准，感测所述所选择的位线上出现的电位的变化的量值。
6.如权利要求5所述的可变电阻存储器件，其中，通过将用于控制所述存储单元和所述所选择的位线之间的连接的字线置入被选择的状态，所述开关控制部分对于所述所选择的位线之外的任何任意数量的所述位线执行所述电荷共享处理以便与所述其它位线共享电荷，然后，控制所述开关组将与所述其它位线共享的所述电荷中的一些放电到所述所选择的位线，以便将所述读电压提供到所述所选择的位线，并基于单元电流开始对于所述存储单元执行的放电处理。
7.如权利要求6所述的可变电阻存储器件，其中，所述灵敏放大器包括负载隔离开关，其用于在出现所述电位变化之后进一步放大所述位线上出现的电位的幅值的处理中，将连接到所述位线以用作负载的所述公共线与感测节点隔离。
8.如权利要求4所述的可变电阻存储器件，其中，所述灵敏放大器是单端灵敏放大器，其在用以检测在所述存储块的另一个中所述所选择的位线上出现的电位的变化的量值而执行的电压感测操作中，采用通过对所述存储块之一执行所述电荷共享处理所设置的读电压作为基准。
9.如权利要求4所述的可变电阻存储器件，其中，所述灵敏放大器是单端灵敏放大器，其输入来自外部源的基准电位或者输入内部产生的基准电位，并通过采用所述基准电位作为基准，执行电压感测操作以检测所述所选择的位线上出现的电位的变化的量值。
10.如权利要求2所述的可变电阻存储器件，其中，从连接到所述公共线的多条所述位线中，所述开关控制部分选择连接到用作读对象的所述存储单元的所述位线，并选择要经历所述电荷共享处理的所述位线。
11.如权利要求1所述的可变电阻存储器件，其中
所述存储单元是可变电阻存储单元，其在两个电极之间具有：
导电离子提供层，以及
可变电阻层，其与所述导电离子提供层接触，并且根据施加在所述两个电极之间的电压的极性，将导电离子从所述导电离子提供层注入所述可变电阻层，或者将已经注入所述可变电阻层的所述导电离子返回到所述导电离子提供层。
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