CN111788672A - 半导体设备与成像设备 - Google Patents

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CN111788672A CN201980014306.3A CN201980014306A CN111788672A CN 111788672 A CN111788672 A CN 111788672A CN 201980014306 A CN201980014306 A CN 201980014306A CN 111788672 A CN111788672 A CN 111788672A
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横山孝司
冈干生
神田泰夫
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Abstract

提供一种适合于高度集成的结构的半导体设备。该半导体设备具有：晶体管，具有栅极部、第一扩散层、以及第二扩散层；第一导电部；第二导电部，与第一导电部电绝缘；第一存储器元件，位于第一扩散层与第一导电部之间并且电连接至第一扩散层和第一导电部；以及第二存储器元件，位于第二扩散层与第二导电部之间并且电连接至第二扩散层和第二导电部。

Description

半导体设备与成像设备
技术领域
本公开涉及一种包括晶体管和存储元件的半导体设备、以及包括半导体设备的成像设备。
背景技术
对于包括CMOS(互补金属氧化物半导体)晶体管的半导体集成电路，已经研究了其更高的集成及更高的运行速度。近年来，就低功耗的观点而言，已经研究了从易失性存储器至非易失性存储器的切换，并且例如，已经提出了MRAM(磁阻随机访问存储器)的开发(例如，见PTL 1)。
引用列表
专利文献
PTL 1：国际公布号WO 2007/066407
发明内容
顺便提及，期望包括该半导体集成电路的半导体设备更为高度集成化。因此，希望提供一种具有适合于更高集成的结构的半导体设备、及包括半导体设备的成像设备。
作为本公开的实施方式的半导体设备包括：晶体管，包括栅极部、源极部、以及漏极部；第一导电部；第二导电部，与第一导电部电绝缘；第一存储元件，位于源极部与第一导电部之间并且电耦接至源极部和第一导电部中的每个；以及第二存储元件，位于漏极部与第二导电部之间并且电耦接至漏极部与第二导电部中的每个。进一步地，作为本公开的实施方式的成像设备包括上述所述半导体设备。
在作为本公开的实施方式的半导体设备和成像设备中，第一存储元件耦接至晶体管的源极部，并且第二存储元件耦接至晶体管的漏极部。由此，例如，相比于第一存储元件和第二存储元件耦接至源极部的情况，整个占用面积更小。
作为本公开的实施方式的半导体设备和成像设备适合于更高的集成化。应注意，本公开的效果并不局限于此、并且可以是下面所述的任意效果。
附图说明
[图1A]图1A是示出根据本公开的第一实施方式的半导体设备的配置例的横截面图。
[图1B]图1B是示出图1A中示出的半导体设备的配置例的平面图。
[图1C]图1C是示出图1A中示出的半导体设备的配置例的另一平面图。
[图1D]图1D是图1A中示出的半导体设备的电路图。
[图2]图2是示出图1A中示出的存储元件的存储部的配置的实施例的横截面图。
[图3]图3是示出图2中示出的存储部的每个层的配置的实施例的横截面图。
[图4A]图4A是描述将第一信息写入图1A中示出的半导体设备的第一存储元件中的方法的说明图。
[图4B]图4B是描述将第二信息写入图1A中示出的半导体设备的第一存储元件中的方法的说明图。
[图4C]图4C是描述将第一信息写入图1A中示出的半导体设备的第二存储元件中的方法的说明图。
[图4D]图4D是描述将第二信息写入图1A中示出的半导体设备的第二存储元件中的方法的说明图。
[图5A]图5A是示出根据本公开的第二实施方式的半导体设备的配置例的横截面图。
[图5B]图5B是示出图5A中示出的半导体设备的配置例的平面图。
[图5C]图5C是示出图5A中示出的半导体设备的配置例的另一平面图。
[图6A]图6A是示出根据本公开的第三实施方式的半导体设备的配置例的立体图。
[图6B]图6B是示出图6A中示出的半导体设备的配置例的横截面图。
[图6C]图6C是示出图6A中示出的半导体设备的变形例的横截面图。
[图7A]图7A是示意性示出作为包括本公开的半导体设备的应用例的成像设备的立体图。
[图7B]图7B是示出图7A中示出的成像设备的配置例的横截面图。
[图8A]图8A是示出作为参考例的半导体设备的配置例的横截面图。
[图8B]图8B是示出作为图8A中示出的参考例的半导体设备的平面图。
[图9A]图9A是描述作为本公开的另一变形例的将第二信息写入半导体设备的第一存储元件中的方法的说明图。
[图9B]图9B是描述作为本公开的另一变形例的将第一信息写入半导体设备的第一存储元件中的方法的说明图。
具体实施方式
在下文中，将参考附图对本公开的实施方式进行详细描述。应注意，按照下列顺序给出描述。
1.第一实施方式(半导体衬底的背面侧上包括两个存储元件的半导体设备)
2.第二实施方式(半导体衬底的正面侧上包括两个存储元件的半导体设备)
3.第三实施方式(鳍状半导体层的背面侧上包括两个存储元件的半导体设备)
4.应用例(包括黏合在一起的半导体设备和传感器设备的成像设备)
5.其他变形例
<1.第一实施方式>
[半导体设备1的配置]
图1A示出了作为本公开的第一实施方式的半导体设备1的横截面配置。进一步地，图1B和图1C示出了半导体设备1的平面配置。应注意，图1B示出了从后面描述的半导体衬底10的主表面10A侧观看时的半导体设备1的平面配置，并且图1C示出了从后面描述的半导体衬底10的背面10B侧观看时的半导体设备1的平面配置。从箭头方向观看，图1A与沿着图1B和图1C中的各个图示出的剖面线IA-IA的横截面图对应。图1D是半导体设备1的电路图。
如图1A至图1D中示出的，半导体设备1包括晶体管20、作为第一导电部的位线BL1、作为与位线BL1电绝缘的第二导电部的位线BL2、作为第一存储元件的存储元件30A、以及作为第二存储元件的存储元件30B。晶体管20包括作为栅极部的栅极电极21、作为源极部的扩散层22S、以及作为漏极部的扩散层22D。存储元件30A位于扩散层22S与位线BL1之间、并且电耦接至扩散层22S和位线BL1中的每个。存储元件30B位于扩散层22D与位线BL2之间、并且电耦接至扩散层22D和位线BL2中的每个。进一步地，例如，栅极电极21、位线BL1、以及位线BL2各自包括诸如铜(Cu)等高度导电材料并且沿着Y轴方向延伸(见图1B)。
半导体设备1进一步包括作为第三导电部的选择线SL2和作为第四导电部的选择线SL1。从扩散层22S观看，选择线SL2被设置成与存储元件30A相对并且电耦接至扩散层22S。从扩散层22D观看，选择线SL1被设置成与存储元件30B相对并且电耦接至扩散层22D。进一步地，例如，如同栅极电极21、位线BL1、以及位线BL2，选择线SL2和选择线SL1还包括诸如铜(Cu)等高导电材料并且沿着Y轴方向延伸(见图1C)。
例如，半导体设备1是这样一种设备，即，其中，多层布线形成部40、夹层绝缘层27、夹层绝缘层26、半导体衬底10、以及绝缘层60按顺序堆叠在支撑衬底50上。晶体管20被设置成靠近半导体衬底10的主表面(正面)10A。存储元件30A和存储元件30B通过绝缘层60插入在半导体衬底10与存储元件30A和30B之间的方式而设置在半导体衬底10的背面10B上。应注意，设置在半导体衬底10上的晶体管20的数量不受具体限制。晶体管20的数量可以是一个、或者可以是两个或多个。
半导体衬底10包括其中设置了晶体管20的一部分的元件区域R1和包围元件区域R1的隔离区域R2。在半导体衬底10的隔离区域R2中，例如，设置由STI(浅槽隔离)形成的元件隔离层11。例如，元件隔离层11是包括氧化硅膜(SiO2)的绝缘层，并且在半导体衬底10的主表面10A中暴露其一个表面。
例如，占用元件区域R1的半导体衬底10的一部分包括具有沟道区域的单晶硅及构成其上形成的晶体管20的一部分的一对扩散层22S和22D。
半导体衬底10的背面10B覆盖有绝缘层60。存储元件30A和30B设置在其与背面10B接触的表面相对的绝缘层60的表面上，即，设置在绝缘层60的上表面60S上。
元件区域R1进一步设置有接触插头P1作为第一连接部和接触插头P2作为第二连接部，接触插头P1和接触插头P2各自延伸至穿透绝缘层60。例如，接触插头P1和接触插头P2包括主要包含诸如Cu(铜)、W(钨)、或铝(Al)等低电阻金属的材料。进一步地，在低电阻金属周围，可以设置包括单一物质Ti(钛)或Ta(钽)或其合金的势垒金属层。接触插头P1和接触插头P2各自由绝缘层60包围并且彼此电隔离。接触插头P1的下端与后面所述的硅化物区域25S接触，并且接触插头P1的上端与存储元件30A接触。接触插头P2的下端与后面所述的硅化物区域25D接触，并且接触插头P2的上端与存储元件30B接触。因此，存储元件30A通过接触插头P1而电耦接至源极区域的硅化物区域25S，并且存储元件30B通过接触插头P2而电耦接至漏极区域的硅化物区域25D。应注意，例如，接触插头P1和接触插头P2成形为在从硅化物区域25S和25D朝向存储元件30A和30B的占用面积内逐渐变大。
例如，晶体管20是在存储元件30A与30B之间进行选择的晶体管并且是包括栅极电极21及用作源极区域和漏极区域的一对扩散层22S和22D的平面晶体管。栅极电极21耦接至存储元件30A与30B的字线WL。
栅极电极21设置在半导体衬底10的主表面10A上。然而，包括氧化硅膜等的栅极绝缘膜23设置在栅极电极21与半导体衬底10之间。例如，包括氧化硅膜24A和氮化硅膜24B的堆叠膜的侧壁24设置在栅极电极21的侧表面上。
例如，该对扩散层22S和22D包括具有扩散在其中的杂质的硅。具体地，扩散层22S与源极区域对应，并且扩散层22D与漏极区域对应。该对扩散层22S和22D跨与栅极电极21相对的半导体衬底10的沟道区域而设置。扩散层22S和22D的相应部分设置有包括诸如NiSi(硅化镍)或CoSi(硅化钴)等金属硅化物的硅化物区域25S和25D。硅化物区域25S和25D减少后面所述的连接层28A至28D与扩散层22S和22D之间的接触电阻。硅化物区域25S和25D中的每个硅化物区域的一个表面暴露于半导体衬底10的主表面10A中，并且其与该一个表面相对的另一表面覆盖有绝缘层60。进一步地，期望扩散层22S和22D与硅化物区域25S和25D在厚度上全部比元件隔离层11更小。
字线WL与选择线SL1和SL2被嵌入到夹层绝缘层27中。进一步地，连接层28A至28C被设置成穿透夹层绝缘层26和27。此处，栅极电极21经由连接层28C耦接至字线WL。用作源极区域的扩散层22S的硅化物区域25S经由作为源极电极的连接层28A而耦接至选择线SL2。进一步地，用作漏极区域的扩散层22D的硅化物区域25D经由作为漏极电极的连接层28B而耦接至选择线SL1。连接层28A是与本公开的“第三连接部”对应的具体实施例，并且连接层28B是与本公开的“第四连接部”对应的具体实施例。应注意，选择线SL2耦接至后面所述的布线线路组40A的过孔V1，并且选择线SL1耦接至后面所述的布线线路组40B的过孔V1。
例如，多层布线形成部40通过布线线路组40A和40B设置其中的方式而按照距晶体管20的距离的升序包括夹层绝缘层41、夹层绝缘层42、夹层绝缘层43、以及夹层绝缘层44的叠层。布线线路组40A和40B具有这样的结构，即，其中，金属层M1、金属层M2、金属层M3、以及金属层M4堆叠。此处，金属层M1嵌入到夹层绝缘层41中，金属层M2嵌入到夹层绝缘层42中，金属层M3嵌入到夹层绝缘层43中，并且金属层M4嵌入到夹层绝缘层44中。布线线路组40A和40B进一步包括过孔V1至V4。金属层M1和金属层M2通过穿透夹层绝缘层42的过孔V2而耦接至彼此。同样，金属层M2和金属层M3通过穿透夹层绝缘层43的过孔V3而耦接至彼此，并且金属层M3和金属层M4通过穿透夹层绝缘层44的过孔V4而耦接至彼此。如上所述，布线线路组40A通过过孔V1、选择线SL2、以及连接层28A而耦接至用作源极区域的扩散层22S的硅化物区域25S。进一步地，布线线路组40B通过过孔V1、选择线SL1、以及连接层28B而耦接至用作漏极区域的扩散层22D的硅化物区域25D。应注意，图1A中示出的多层布线形成部40的配置是实施例并且不受限制。
多层布线形成部40黏合至支撑衬底50。例如，支撑衬底50是包括单晶硅的衬底。应注意，支撑衬底50的材料不受具体限制。代替单晶硅，支撑衬底50可以包括诸如SiO2或玻璃等另一材料。
如上所述，绝缘层60被设置成覆盖半导体衬底10。绝缘层60可以具有第一层、第二层、以及第三层的堆叠结构，第一层包括例如能够在低温下形成的高K(高介电常数)膜，即，Hf氧化物、Al2O3、Ru(钌)氧化物、Ta氧化物、包含Al、Ru、Ta、或Hf、以及Si的氧化物、包含Al、Ru、Ta、或Hf、以及Si的氮化物、包含Al、Ru、Ta、或Hf、以及Si等的氮氧化物，第二层包括例如SiO2，并且第三层包括相对介电常数(低K)低于SiO2的材料。
存储元件30A和存储元件30B具有堆叠结构，即，其中，例如，作为下电极的导电层31、存储部32、以及作为上电极的导电层33按照该顺序进行堆叠。存储元件30A的导电层31通过接触插头P1而耦接至硅化物区域25S。存储元件30B的导电层31通过接触插头P2而耦接至硅化物区域25D。
背面夹层膜71设置在存储元件30A和存储元件30B的周围。背面夹层膜71的材料的实施例包括SiO2、低K(低介电常数)膜等。存储元件30A中的导电层33的上表面与位线BL1的下表面接触，并且存储元件30B中的导电层33的上表面与位线BL2的下表面接触。绝缘层72填充在位线BL1和位线BL2的周围。
例如，存储元件30中的存储部32优选是通过自旋注入使后面所述的存储层的磁化方向反向而存储信息的自旋-注入磁化-反向存储元件(STT-MTJ：自旋转移力矩-磁隧道结)。STT-MTJ能够实现高速读和写，由此有望作为代替易失性存储器的非易失性存储器。
例如，导电层31和导电层33包括诸如Cu、Ti、W、或Ru等金属材料。导电层31和导电层33优选主要包括Cu、Al、或W，即，除后面所述的底层32A或盖层32E的组成材料之外的金属。进一步地，还可以使导电层31和导电层33包括Ti、TiN(氮化钛)、Ta、TaN(氮化钽)、W、Cu、或Al、或其堆叠结构。
图2示出了存储部32的配置的实施例。存储部32具有这样的配置，即，其中，例如，存在按照距导电层31的距离的升序堆叠的底层32A、磁化固定层32B、绝缘层32C、存储层32D、以及盖层32E。即，存储元件30具有按照在堆叠方向上从底部至顶部的顺序包括磁化固定层32B、绝缘层32C、以及存储层32D的底部固定结构。通过利用单轴各向异性改变存储层32D的磁化M32D的方位而存储信息。通过存储层32D的磁化M32D与磁化固定层32B的磁化M32B之间的相对角(平行或反平行)而定义信息“0”或“1”。
底层32A和盖层32E包括诸如Ta或Ru等金属膜、或者其堆叠膜。
磁化固定层32B是用作存储层32D的存储信息的参考(磁化方向)的参考层、并且包括具有将磁化M32B的方向固定在与膜表面垂直的方向上的磁矩的铁磁物质。例如，磁化固定层32B包括Co-Fe-B。
希望通过读和写改变磁化固定层32B的磁化M32B的方向，然而，其并不总是需要被固定在指定方向上。此原因之一在于，相比于存储层32D的磁化M32D的方向，磁化磁化固定层32B的磁化M32B的方向仅需要较不可能发生变化。例如，磁化固定层32B仅需要具有更高的矫顽力和更大的磁膜厚度或者具有比存储层32D更大的磁阻尼常数。为了固定磁化M32B的方向，例如，将诸如PtMn或IrMn等反铁磁物质设置为与磁化固定层32B接触足以。可替代地，通过诸如Ru等非磁性物质将与该反铁磁物质接触的磁性物质和磁化固定层32B磁性耦接可以直接固定磁化M32B的方向。
绝缘层32C是用作隧道势垒层(隧道绝缘层)的中间层并且包括例如氧化铝或氧化镁(MgO)。其中，绝缘层32C优选包括氧化镁。这能够使得磁阻变化率(MR比)增加并且提高自旋注入的效率，由此使得可以减少用于使存储层32D的磁化M32D的方位反向的电流密度。
存储层32D包括具有允许磁化M32D的方向自由地改变成与膜表面垂直的方向的磁矩的铁磁物质。例如，存储层32D包括Co-Fe-B。
图3更为详细地示出了存储部32中的各个层的配置的实施例。底层32A具有这样的配置，即，其中，例如，存在按照距导电层31的距离的升序堆叠的具有3nm厚度的Ta层和具有25nm厚度的Ru膜。磁化固定层32B具有这样的配置，即，其中，例如，存在按照距导电层31的距离的升序堆叠的具有5nm厚度的Pt层、具有1.1nm厚度的Co层、具有0.8nm厚度的Ru层、以及具有1nm厚度的(Co20Fe80)80B20层。绝缘层32C具有这样的配置，即，其中，例如，存在按照距导电层31的距离的升序堆叠的具有0.15nm厚度的Mg层、具有1nm厚度的MgO层、以及具有0.15nm厚度的Mg层。例如，存储层32D具有1.2至1.7nm的厚度t并且包括(Co20Fe80)80B20层。盖层32E具有这样的配置，即，其中，例如，存在按照距导电层31的距离的升序堆叠的具有1nm厚度的Ta层、具有5nm厚度的Ru层、以及具有3nm厚度的Ta层。
半导体设备1进一步包括控制器CTRL(图3)。控制器CTRL控制选择线SL1、选择线SL2、位线BL1、位线BL2、以及字线WL中的各个线的电势。
[半导体设备1的操作]
在半导体设备1中，根据选择线SL1、选择线SL2、位线BL1、位线BL2、以及字线WL的相应电势之间的数量级关系将信息写入存储元件30A的存储层32D和存储元件30B的存储层32D中。通过控制器CTRL控制选择线SL1、选择线SL2、位线BL1、位线BL2、以及字线WL中的各个线的电势(图3)。
具体地，例如，如图4A中示出的，控制器CTRL将位线BL1的电势设置为第一电势(例如，低)、并且将选择线SL1的电势设置为比第一电势更高的第二电势(高)。这使电子e-在箭头方向上流动，并且由此将第一信息“1”写入存储元件30A的存储层32D中。此时，控制器CTRL将栅极电势21(即，字线WL)的电势设置为第二电势、并且保持位线BL2的电势和选择线SL2的电势处于与位线BL1的电势、选择线SL1的电势、以及字线WL的电势无关的第三电势。即，控制器CTRL使位线BL2的电势和选择线SL2的电势进入浮动状态。控制器CTRL可以使其中包括的高阻抗电路(Hi-Z电路)对位线BL2的电势和选择线SL2的电势执行浮动控制。
例如，如图4B中示出的，控制器CTRL将位线BL1的电势设置为第二电势、并且将选择线SL1的电势设置为第一电势。这使电子e-在箭头方向上流动，并且由此将第二信息“0”写入存储元件30A的存储层32D中。此外，在这种情况下，控制器CTRL将栅极电极21(即，字线WL)的电势设置为第二电势，并且保持位线BL2的电势和选择线SL2的电势处于与位线BL1的电势、选择线SL1的电势、以及字线WL的电势无关的第三电势。即，控制器CTRL使得位线BL2的电势和选择线SL2的电势进入浮动状态。
例如，如图4C中示出的，控制器CTRL将位线BL2的电势设置为第一电势、并且将选择线SL2的电势设置为第二电势。这使电子e-在箭头方向上流动，并且由此将第一信息“1”写入存储元件30B的存储层32D中。在这种情况下，将栅极电势21(即，字线WL)的电势设置为第二电势，并且保持位线BL1的电势和选择线SL1的电势处于与位线BL2的电势、选择线SL2的电势、以及字线WL的电势无关的第四电势。即，控制器CTRL保持位线BL1的电势和选择线SL1的电势处于浮动状态。
例如，如图4D中示出的，控制器CTRL将位线BL2的电势设置为第二电势，并且将选择线SL2的电势设置为第一电势。这使电子e-在箭头方向上流动，并且由此将第二信息“0”写入存储元件30B的存储层32D中。此外，在这种情况下，将栅极电极21(即，字线WL)的电势设置为第二电势，并且保持位线BL1的电势和选择线SL1的电势处于第四电势。即，控制器CTRL保持位线BL1的电势和选择线SL1的电势处于浮动状态。
根据选择线SL1、选择线SL2、位线BL1、位线BL2、以及字线WL的相应电势之间的数量级关系，在与存储部32的膜表面垂直的方向上施加电流，这使出现自旋力矩磁化反向。由此，通过使存储层32D的磁化M32D的方位与磁化固定层32B的磁化M32B平行或反平行并且由此将存储部32的电阻值改变成高或低而执行信息的写。
同时，通过薄绝缘膜插入其间的方式将用作信息参考的磁层(未示出)设置在存储层32D上并且使用经由绝缘层32C流动的铁磁隧道电流而使得可以读出存储在存储部32中的信息。进一步地，通过使用磁阻效应也可以执行读。
[半导体设备1的作用和效果]
在半导体设备1中，存储元件30A耦接至晶体管20的源极区域，并且存储元件30B耦接至晶体管20的漏极区域。由此，相比于存储元件30A和存储元件30B耦接至例如源极区域的情况，整个半导体设备1所占用的面积更小。例如，在作为图8A和图8B示出的参考例的半导体设备1001中，位于同一层级的两个存储元件1030A和1030B耦接至源极区域。在这种情况下，需要更大的元件区域R1001。应注意，图8A是示出作为参考例的半导体设备1001的配置例的横截面图。并且图8B示出了半导体设备1001的平面配置例。如从箭头方向观看，图8A与沿着图8B中示出的截面线VIIIA-VIIIA的横截面对应。
相对的，根据本实施方式的半导体设备1，可以在较窄的元件区域R1中紧凑地设置晶体管20及存储元件30A和30B。这使得可以在作为整体的半导体设备1的有限区域中容纳更多的晶体管20及更多的存储元件30A和30B，由此实现更高的集成化。进一步地，例如，如果在正常的时间使用存储元件30A进行读和写，并且在存储元件30A出现任何异常的情况下，使用存储元件30B进行读和写，则变得可以实现冗余性。即，可以提高半导体设备1的操作可靠性。而且，在本实施方式的半导体设备1中，存储元件30A和30B设置在半导体衬底10的背面10B侧上，并且因此可以防止例如在生产晶体管20或布线层的过程中产生的热影响存储元件30A和30B。
<2.第二实施方式>
[半导体设备2的配置]
图5A示出了作为本公开的第二实施方式的半导体设备2的横截面配置。进一步地，图5B和图5C示出了半导体设备2的平面配置。应注意，图5B示出了从半导体衬底10的主表面10A侧观看的半导体设备2的平面配置，并且图5C示出了从半导体衬底10的背面10B侧观看的半导体设备2的平面配置。如从箭头方向观看的，图5A与沿着图5B和图5C中示出的截面线VA-VA的横截面图对应。
在上述所述第一实施方式的半导体设备1中，存储元件30A和存储元件30B通过绝缘层60插入在半导体衬底10与存储元件30A和30B之间的方式而设置在与其上设置有晶体管20的主表面10A相对的半导体设备10的背面10B侧上。相对的，在根据本实施方式的半导体设备2中，存储元件30A和存储元件30B设置在其上设置有晶体管20的半导体衬底10的主表面10A的一侧上。在下列描述及图5中，将以相同的参考标号表示与根据上述所述第一实施方式的半导体设备1的部件对应的部件。
与半导体设备1相比较，在本实施方式的半导体设备2中，对设置有存储元件30A和选择线SL2的相应位置进行互换，并且对设置有存储元件30B和选择线SL1的相应位置进行互换。具体地，选择线SL2和选择线SL1设置在绝缘层60的上表面60S上，选择线SL2的下表面与接触插头P1接触，并且选择线SL1的下表面与接触插头P2接触。同时，存储元件30A和存储元件30B嵌入到夹层绝缘层27中，存储元件30A与连接层28A的下表面接触，并且存储元件30B与连接层28B的下表面接触。进一步地，在半导体设备2中，位线BL1代替金属层M4设置在半导体设备1的布线线路组40A中，并且位线BL2代替金属层M4设置在半导体设备1的布线线路组40B中。即，位线BL1和位线BL2设置在支撑衬底50上，并且其上表面与过孔V4的下表面接触并且嵌入到夹层绝缘层44中。
[半导体设备2的作用和效果]
此外，在该半导体设备2中，获得与根据上述所述第一实施方式的半导体设备1相似的效果。即，在半导体设备2中，存储元件30A耦接至晶体管20的源极区域，并且存储元件30B耦接至晶体管20的漏极区域。由此，例如，相比于存储元件30A和存储元件30B耦接至源极区域的情况，整个半导体设备2所占用的面积更小，这使得可以在较窄的区域中容纳更多的晶体管20及更多的存储元件30A和30B，由此能够实现更高的集成化。进一步地，在半导体设备2中，存储元件30A和存储元件30B设置在其上设置有晶体管20的主表面10A的一侧上，并且因此，仅接触插头P1和P2及诸如选择线SL1和SL2等布线线路设置在背面10B侧上足以。即，可以简化背面10B侧上的形成过程。而且，在半导体设备2中，存储元件30A和存储元件30B嵌入到设置有晶体管20的夹层绝缘层27中；因此，与上述所述第一实施方式的半导体设备1相比较，更易于减少整体的厚度。
<3.第三实施方式>
[半导体设备3的配置]
图6A是示出作为本公开的第三实施方式的半导体设备3的配置的立体图。图6B示出了半导体设备3的配置，并且如从箭头方向观看的，与沿着图6A中示出的截面线VIB-VIB的横截面对应。半导体设备3具有与半导体设备1相似的配置，但是，代替晶体管20，半导体设备3包括晶体管80。晶体管80嵌入到设置在支撑衬底50与包括例如硅的半导体衬底13之间的元件形成层80A中。半导体衬底13具有面向元件形成层80A的正面13A和定位成与正面13A相对的背面13B。晶体管80设置在半导体衬底13的正面13A侧上。存储元件30A和30B设置在背面13B侧上。在本实施方式中，出于描述，以相同的参考标号表示与根据上述所述第一实施方式的半导体设备1的部件相似的部件。
例如，晶体管80是鳍状场效应晶体管(鳍状FET)，包括：鳍部81，包括Si；栅极电极82G、源极电极82S；以及漏极电极82D。与块状衬底上的平面晶体管相比较，通过使用鳍状FET，变得可以抑制短沟道特性。栅极电极82G还用作存储元件30A和存储元件30B的字线WL。
鳍部81具有平板形状，并且包括被设置成矗立在包括例如硅的半导体衬底13上的多个鳍部。例如，多个鳍部81在X轴方向上延伸并且布置在Y轴方向上。应注意，图6A和图6B仅示出了单一鳍部81。例如，与X轴方向垂直的鳍部81的横截面(即，YZ截面)具有梯形形状。栅极电极82G、源极电极82S、以及漏极电极82D各自在与鳍部81的延伸方向相交的Y轴方向上跨鳍部81延伸。栅极电极82G、源极电极82S、以及漏极电极82D各自覆盖除背面之外的鳍部81的表面，即，与半导体衬底13接触的鳍部81的表面。此处，源极电极82S的上端耦接至选择线SL2，并且漏极电极82D的上端耦接至选择线SL1。应注意，在图6A中，省去了选择线SL1和选择线SL2的例图，以防止附图复杂化。
进一步地，鳍部81包括靠近其背面、用作源极区域和漏极区域的杂质扩散区域83S和83D。杂质扩散区域83S通过接触插头P1耦接至存储元件30A，并且杂质扩散区域83D通过接触插头P2耦接至存储元件30B。
[半导体设备3的作用和效果]
此外，在该半导体设备3中，可以期望与上述所述第一实施方式的半导体设备1相似的效果。
进一步地，在本实施方式中，安装了晶体管80，即，具有较高电流驱动能力的鳍状FET，并且使用晶体管80作为在存储元件30A与存储元件30B之间进行选择的晶体管。这能够实现信息的高速读和写。
[作为变形例的半导体设备3A的配置]
图6C是示出作为本实施方式的变形例的半导体设备3A的配置的横截面图并且与图6B对应。在作为图6A和图6B示出的第三实施方式的半导体设备3中，存储元件30A和存储元件30B设置在半导体衬底13的背面13B侧上。相对的，在作为本变形例的半导体设备3A中，存储元件30A和30B设置在半导体衬底13的正面13A侧上。此外，在该半导体设备3A中，可以期望与上述所述第三实施方式的半导体设备3相似的效果。
<4.应用例>
图7A示出了其中将传感器设备100与半导体设备200黏合在一起的成像设备101的示意性配置。作为半导体设备200，可使用上述所述第一至第三实施方式的半导体设备1至3。
例如，成像设备101是其中将传感器设备100堆叠在半导体设备200上的堆叠式图像传感器设备。像素部110形成在传感器设备100中。半导体设备200设置有逻辑电路210和存储器部220。
在传感器设备100的像素部110中，单位像素为二维布置并且提供例如背侧照明成像元件(成像元件110S，见图2)、将成像元件110S通过光电转换而获得的电荷转移至浮动扩散(FD)部的转移晶体管、对FD部的电势进行重置的重置晶体管、输出与FD部的电势对应的信号的放大晶体管等。
半导体设备200设置有诸如控制成像元件110S的操作的控制电路等逻辑电路210、及存储部220中包括的非易失性存储元件(存储元件30A和30B)。应注意，例如，除逻辑电路210和存储部220之外，半导体设备200可以配备具有图像处理功能的电路、将从像素部提供的单位像素输出的模拟信号转换成数字信号并且输出数字信号的ADC(模拟数字转换器)电路等。
图7B示出了图7A中示出的成像设备101的具体横截面配置的实施例。成像设备101中的传感器设备100设置有上述所述成像元件110S。例如，成像元件110S是这样一种元件，即，其中，平坦化层114、滤色片115、以及微透镜116按照该顺序通过光电二极管113A和晶体管113B嵌入其中的方式而堆叠在半导体衬底113上。在传感器设备100中，保护层117设置在成像元件110S的微透镜116上，并且玻璃衬底118设置在保护层117上。进一步地，传感器设备100包括含其最低层中的Cu的导电膜111(其面向半导体设备200的表面)、以及占据导电膜111周围的绝缘层112。导电膜111的下表面耦接至设置在半导体设备200的最上层中的连接层P3。例如，连接层P3包括铜等，并且绝缘层73占据其周围。
因为应用上述第一至第三实施方式的半导体设备1至3中的任意半导体设备作为半导体设备200，所以图7A和图7B中示出的成像设备101使得可以实现更高的集成化。
上面已经参考实施方式等对本公开进行了描述；然而，本公开并不局限于上述实施方式、并且可以通过各种方式进行修改。
例如，已经参考晶体管20和80与存储元件30A和30B的具体配置对上述实施方式进行了描述；然而，其无需包括全部的部件、并且可以进一步包括其他部件。
进一步地，已经参考其中晶体管20是NMOS晶体管的实施例对上述第一实施方式进行了描述；然而，本公开并不局限于此并且例如应用PMOS晶体管。例如，图9A和图9B中示出的半导体设备1A包括PMOS晶体管20A。在这种情况下，例如，如图9A中示出的，将位线BL1的电势设置为第一电势(例如，低)，并且将选择线SL1的电势设置为比第一电势更高的第二电势(高)。这使电子e-在箭头方向上流动，并且将第二信息“0”写入存储元件30A的存储层32D中。同时，如图9B中示出的，如果将位线BL1的电势设置为第二电势并且将选择线SL1的电势设置为第一电势，则电子e-在箭头方向上流动，并且将第一信息“1”写入存储元件30A的存储层32D中。
而且，在上述实施方式等中，描述了具有底部固定结构的存储元件；然而，本技术可以采用具有顶部固定结构的存储元件。如此处使用的，顶部固定结构指其中存储层、绝缘层、以及磁化固定层按照顺序在堆叠方向上从底部至顶部进行堆叠的结构。应注意，在存储元件具有顶部固定结构的情况下，其行为与其中存储元件具有底部固定结构的情况下的行为相反(被写入存储元件中的高与低反转)。
应注意，此处描述的效果仅是实施例并且其描述是非限制性的。还可以实现任意其他效果。进一步地，本技术可以具有下列配置。
(1)一种半导体设备，包括：
晶体管，包括栅极部、第一扩散层、以及第二扩散层；
第一导电部；
第二导电部，与第一导电部电绝缘；
第一存储元件，位于第一扩散层与第一导电部之间并且电耦接至第一扩散层和第一导电部中的每个；以及
第二存储元件，位于第二扩散层与第二导电部之间并且电耦接至第二扩散层和第二导电部中的每个。
(2)根据(1)所述的半导体设备，进一步包括：
第三导电部，从第一扩散层观看，被设置成与第一存储元件相对并且电耦接至第一扩散层；和
第四导电部，从第二扩散层观看，被设置成与第二存储元件相对并且电耦接至第二扩散层。
(3)根据(1)或(2)所述的半导体设备，其中，栅极部、第一导电部、以及第二导电部全部沿着第一方向延伸。
(4)根据(2)所述的半导体设备，其中，栅极部与第一导电部至第四导电部全部沿着第一方向延伸。
(5)根据(1)至(4)中任一项所述的半导体设备，进一步包括具有其上设置有栅极部的第一表面的半导体衬底和定位成与第一表面相对的第二表面，其中，
第一扩散层构成半导体衬底的靠近第一表面的一部分；并且
第二扩散层构成半导体衬底的靠近第一表面的另一部分。
(6)根据(5)所述的半导体设备，进一步包括：
第一绝缘层，覆盖半导体衬底的第二表面；以及
第一连接部和第二连接部，各自穿透第一绝缘层；其中，
从第一绝缘层观看，第一存储元件和第二存储元件各自被设置成与第二表面相对；
第一存储元件通过第一连接部而电耦接至第一扩散层；并且
第二存储元件通过第二连接部而电耦接至第二扩散层。
(7)根据(6)所述的半导体设备，进一步包括：
第二绝缘层，覆盖半导体衬底的第一表面；
第三导电部和第四导电部，从第二绝缘层观看，各自被设置成与第二表面相对；
第三连接部，穿透第二绝缘层并且使第一扩散层和第三导电部电耦接至彼此；以及
第四连接部，穿透第二绝缘层并且使第二扩散层和第四导电部电耦接至彼此。
(8)根据(7)所述的半导体设备，进一步包括执行下列控制的控制器：
将第一导电部的电势设置为第一电势、将第四导电部的电势设置为比第一电势更高的第二电势、将栅极部的电势设置为第二电势、并且将第二导电部的电势和第三导电部的电势设置为与第一导电部的电势、第四导电部的电势、以及栅极部的电势全部无关的第三电势，由此将第一信息写入第一存储元件中；并且
将第一导电部的电势设置为第二电势、将第四导电部的电势设置为第一电势、将栅极部的电势设置为第二电势、并且将第二导电部的电势和第三导电部的电势设置为第三电势，由此将第二信息写入第一存储元件中。
(9)根据(8)所述的半导体设备，其中，控制器包括能够保持第二导电部的电势和第三导电部的电势处于第三电势的电势控制电路。
(10)根据(7)所述的半导体设备，进一步包括执行下列控制的控制器：
将第二导电部的电势设置为第一电势、将第三导电部的电势设置为比第一电势更高的第二电势、将栅极部的电势设置为第二电势、并且将第一导电部的电势和第四导电部的电势设置为与第二导电部的电势、第三导电部的电势、以及栅极部的电势全部无关的第四电势，由此将第一信息写入第二存储元件中；并且
将第二导电部的电势设置为第二电势、将第三导电部的电势设置为第一电势、将栅极部的电势设置为第二电势、并且将第一导电部的电势和第四导电部的电势设置为第四电势，由此将第二信息写入第二存储元件中。
(11)根据(10)所述的半导体设备，其中，控制器包括能够保持第一导电部的电势和第四导电部的电势处于第四电势的电势控制电路。
(12)根据(5)至(11)中任一项所述的半导体设备，进一步包括：
第一绝缘层，覆盖半导体衬底的第一表面；
第一连接部和第二连接部，各自穿透第一绝缘层；
第三导电部，从第一绝缘层观看，被设置成与第一表面相对并且通过第一连接部而电耦接至第一扩散层；以及
第四导电部，从第一绝缘层观看，被设置成与第一表面相对并且通过第二连接部而电耦接至第二扩散层。
(13)根据(12)所述的半导体设备，进一步包括：
第二绝缘层，覆盖半导体衬底的第二表面；和
第三连接部和第四连接部，各自穿透第二绝缘层；其中，
从第一存储元件观看，第一导电部被设置成与第二绝缘层相对并且通过第三连接部而电耦接至第一扩散层；并且
从第二存储元件观看，第二导电部被设置成与第二绝缘层相对并且通过第四连接部而电耦接至第二扩散层。
(14)根据(1)所述的半导体设备，进一步包括包含半导体材料并且在与第一方向相交的第二方向上延伸的鳍部，其中，
第一存储元件和第二存储元件各自耦接至鳍部的背面；并且
栅极部、第一扩散层、以及第二扩散层在第一方向上延伸、并且覆盖除鳍部的背面之外的表面。
(15)一种成像设备，包括：
半导体设备；和
成像元件，堆叠在半导体设备上；
半导体设备包括：
晶体管，包括栅极部、第一扩散层、以及第二扩散层；
第一导电部；
第二导电部，与第一导电部电绝缘；
第一存储元件，位于第一扩散层与第一导电部之间并且电耦接至第一扩散层和第一导电部中的每个；以及
第二存储元件，位于第二扩散层与第二导电部之间并且电耦接至第二扩散层和第二导电部中的每个。
本申请要求保护于2018年3月6日提交给日本专利局的日本专利申请JP2018-39217的优先权，通过引用将其全部内容结合在此。
本领域技术人员应当理解的是，只要在所附权利要求或其等同物的范围内，则可以根据设计需求及其他因素做出各种改造、组合、子组合、以及更改。

Claims (15)

1.一种半导体设备，包括：
晶体管，包括栅极部、第一扩散层、以及第二扩散层；
第一导电部；
第二导电部，与所述第一导电部电绝缘；
第一存储元件，位于所述第一扩散层与所述第一导电部之间并且电耦接至所述第一扩散层和所述第一导电部中的每个；以及
第二存储元件，位于所述第二扩散层与所述第二导电部之间并且电耦接至所述第二扩散层和所述第二导电部中的每个。
2.根据权利要求1所述的半导体设备，进一步包括：
第三导电部，从所述第一扩散层观看，所述第三导电部被设置成与所述第一存储元件相对并且电耦接至所述第一扩散层；和
第四导电部，从所述第二扩散层观看，所述第四导电部被设置成与所述第二存储元件相对并且电耦接至所述第二扩散层。
3.根据权利要求1所述的半导体设备，其中，所述栅极部、所述第一导电部、以及所述第二导电部全部沿着第一方向延伸。
4.根据权利要求2所述的半导体设备，其中，所述栅极部与所述第一导电部至所述第四导电部全部沿着第一方向延伸。
5.根据权利要求1所述的半导体设备，进一步包括具有第一表面的半导体衬底和定位成与所述第一表面相对的第二表面，所述第一表面上设置有所述栅极部，其中，
所述第一扩散层构成所述半导体衬底的靠近所述第一表面的一部分；并且
所述第二扩散层构成所述半导体衬底的靠近所述第一表面的另一部分。
6.根据权利要求5所述的半导体设备，进一步包括：
第一绝缘层，覆盖所述半导体衬底的所述第二表面；以及
第一连接部和第二连接部，各自穿透所述第一绝缘层；其中，
从所述第一绝缘层观看，所述第一存储元件和所述第二存储元件各自被设置成与所述第二表面相对；
所述第一存储元件通过所述第一连接部而电耦接至所述第一扩散层；并且
所述第二存储元件通过所述第二连接部而电耦接至所述第二扩散层。
7.根据权利要求6所述的半导体设备，进一步包括：
第二绝缘层，覆盖所述半导体衬底的所述第一表面；
第三导电部和第四导电部，从所述第二绝缘层观看，所述第三导电部和所述第四导电部各自被设置成与所述第二表面相对；
第三连接部，穿透所述第二绝缘层并且使所述第一扩散层和所述第三导电部电耦接至彼此；以及
第四连接部，穿透所述第二绝缘层并且使所述第二扩散层和所述第四导电部电耦接至彼此。
8.根据权利要求7所述的半导体设备，进一步包括执行下列控制的控制器：
将所述第一导电部的电势设置为第一电势、将所述第四导电部的电势设置为比所述第一电势更高的第二电势、将所述栅极部的电势设置为所述第二电势、并且将所述第二导电部的电势和所述第三导电部的电势设置为与所述第一导电部的电势、所述第四导电部的电势、以及所述栅极部的电势全部无关的第三电势，由此将第一信息写入所述第一存储元件中；并且
将所述第一导电部的电势设置为所述第二电势、将所述第四导电部的电势设置为所述第一电势、将所述栅极部的电势设置为所述第二电势、并且将所述第二导电部的电势和所述第三导电部的电势设置为所述第三电势，由此将第二信息写入所述第一存储元件中。
9.根据权利要求8所述的半导体设备，其中，所述控制器包括能够保持所述第二导电部的电势和所述第三导电部的电势处于所述第三电势的电势控制电路。
10.根据权利要求7所述的半导体设备，进一步包括执行下列控制的控制器：
将所述第二导电部的电势设置为第一电势、将所述第三导电部的电势设置为比所述第一电势更高的第二电势、将所述栅极部的电势设置为所述第二电势、并且将所述第一导电部的电势和所述第四导电部的电势设置为与所述第二导电部的电势、所述第三导电部的电势、以及所述栅极部的电势全部无关的第四电势，由此将第一信息写入所述第二存储元件中；并且
将所述第二导电部的电势设置为所述第二电势、将所述第三导电部的电势设置为所述第一电势、将所述栅极部的电势设置为所述第二电势、并且将所述第一导电部的电势和所述第四导电部的电势设置为所述第四电势，由此将第二信息写入所述第二存储元件中。
11.根据权利要求10所述的半导体设备，其中，所述控制器包括能够保持所述第一导电部的电势和所述第四导电部的电势处于所述第四电势的电势控制电路。
12.根据权利要求5所述的半导体设备，进一步包括：
第一绝缘层，覆盖所述半导体衬底的所述第一表面；
第一连接部和第二连接部，各自穿透所述第一绝缘层；
第三导电部，从所述第一绝缘层观看，被设置成与所述第一表面相对并且通过所述第一连接部而电耦接至所述第一扩散层；以及
第四导电部，从所述第一绝缘层观看，被设置成与所述第一表面相对并且通过所述第二连接部而电耦接至所述第二扩散层。
13.根据权利要求12所述的半导体设备，进一步包括：
第二绝缘层，覆盖所述半导体衬底的所述第二表面；和
第三连接部和第四连接部，各自穿透所述第二绝缘层；其中，
从所述第一存储元件观看，所述第一导电部被设置成与所述第二绝缘层相对并且通过所述第三连接部而电耦接至所述第一扩散层；并且
从所述第二存储元件观看，所述第二导电部被设置成与所述第二绝缘层相对并且通过所述第四连接部而电耦接至所述第二扩散层。
14.根据权利要求1所述的半导体设备，进一步包括鳍部，所述鳍部包含半导体材料并且在与第一方向相交的第二方向上延伸，其中，
所述第一存储元件和所述第二存储元件各自耦接至所述鳍部的背面；并且
所述栅极部、所述第一扩散层、以及所述第二扩散层在所述第一方向上延伸、并且覆盖除所述鳍部的所述背面之外的表面。
15.一种成像设备，包括：
半导体设备；和
成像元件，堆叠在所述半导体设备上；
所述半导体设备包括：
晶体管，包括栅极部、第一扩散层、以及第二扩散层；
第一导电部；
第二导电部，与所述第一导电部电绝缘；
第一存储元件，位于所述第一扩散层与所述第一导电部之间并且电耦接至所述第一扩散层和所述第一导电部中的每个；以及
第二存储元件，位于所述第二扩散层与所述第二导电部之间并且电耦接至所述第二扩散层和所述第二导电部中的每个。
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