WO2019171872A1 - 半導体装置および撮像装置 - Google Patents

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conductive portion
semiconductor device
diffusion layer
memory element
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孝司 横山
幹生 岡
泰夫 神田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a semiconductor device including a transistor and a memory element, and an imaging device including the semiconductor device.
  • CMOS Complementary Metal Oxide Semiconductor
  • MRAM MagneticoresistiveesisRandom Access Memory
  • a semiconductor device includes a transistor having a gate portion, a source portion, and a drain portion, a first conductive portion, and a second conductive portion that is electrically insulated from the first conductive portion.
  • a first memory element that is located between the source part and the first conductive part and is electrically connected to the source part and the first conductive part, and a drain part and a second conductive part, And a second memory element which is located between and electrically connected to the drain portion and the second conductive portion.
  • an imaging device as an embodiment of the present disclosure includes the semiconductor device.
  • the first storage element is connected to the source portion of the transistor and the second storage element is connected to the drain portion of the transistor. For this reason, the area which the whole occupies becomes smaller than the case where both the 1st memory element and the 2nd memory element are connected to a source part, for example.
  • the semiconductor device and the imaging device as one embodiment of the present disclosure are suitable for high integration.
  • the effect of this indication is not limited to this, Any effect of the following description may be sufficient.
  • FIG. 2 is a cross-sectional view illustrating a configuration example of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. FIG. 1B is a plan view illustrating a configuration example of the semiconductor device illustrated in FIG. 1A.
  • FIG. 2B is another plan view illustrating a configuration example of the semiconductor device illustrated in FIG. 1A.
  • FIG. 1B is a circuit diagram of the semiconductor device shown in FIG. 1A. It is sectional drawing showing an example of a structure of the memory
  • FIG. 3 is a cross-sectional view illustrating an example of a configuration of each layer of the storage unit illustrated in FIG. 2.
  • FIG. 1B is an explanatory diagram for describing a method for writing first information to a first memory element of the semiconductor device illustrated in FIG. 1A.
  • FIG. 1B is an explanatory diagram for describing a method of writing second information to a first memory element of the semiconductor device illustrated in FIG. 1A.
  • FIG. 1B is an explanatory diagram for describing a method of writing first information to a second memory element of the semiconductor device illustrated in FIG. 1A.
  • FIG. 1B is an explanatory diagram for describing a method for writing second information to a second memory element of the semiconductor device illustrated in FIG. 1A. It is sectional drawing showing the example of 1 structure of the semiconductor device which concerns on 2nd Embodiment of this indication.
  • FIG. 1B is an explanatory diagram for describing a method for writing first information to a first memory element of the semiconductor device illustrated in FIG. 1A.
  • FIG. 1B is an explanatory diagram for describing a method of writing second information to a first memory element of the semiconductor device illustrated
  • FIG. 5B is a plan view illustrating a configuration example of the semiconductor device illustrated in FIG. 5A.
  • FIG. 5B is another plan view illustrating a configuration example of the semiconductor device illustrated in FIG. 5A.
  • It is a perspective view showing the example of 1 composition of the semiconductor device concerning a 3rd embodiment of this indication.
  • FIG. 6B is a cross-sectional view illustrating a configuration example of the semiconductor device illustrated in FIG. 6A.
  • FIG. 6B is a cross-sectional view illustrating a modification of the semiconductor device illustrated in FIG. 6A.
  • It is a perspective view showing typically an imaging device as an example of application provided with the semiconductor device of this indication.
  • It is sectional drawing showing the example of 1 structure of the imaging device shown to FIG. 7A.
  • FIG. 8B is a plan view illustrating a semiconductor device as a reference example illustrated in FIG. 8A.
  • 10 is an explanatory diagram for describing a method of writing second information to a first storage element of a semiconductor device as another modified example of the present disclosure.
  • FIG. 10 is an explanatory diagram for describing a method of writing first information to a first memory element of a semiconductor device as another modified example of the present disclosure.
  • First embodiment semiconductor device having two memory elements on the back side of a semiconductor substrate
  • Second embodiment semiconductor device having two memory elements on the surface side of a semiconductor substrate
  • Third embodiment semiconductor device having two memory elements on the back side of a fin-shaped semiconductor layer
  • Application example imaging device with semiconductor device and sensor device bonded together
  • FIG. 1A illustrates a cross-sectional configuration of the semiconductor device 1 according to the first embodiment of the present disclosure.
  • 1B and 1C both show a planar configuration of the semiconductor device 1.
  • FIG. 1B shows a planar configuration of the semiconductor device 1 when viewed from the main surface 10A side of the semiconductor substrate 10 described later
  • FIG. 1C shows the semiconductor device viewed from the back surface 10B side of the semiconductor substrate 10 described later.
  • 1 represents a planar configuration.
  • FIG. 1A corresponds to a cross-sectional view in the arrow direction along the IA-IA cut line shown in FIGS. 1B and 1C, respectively.
  • FIG. 1D is a circuit diagram of the semiconductor device 1.
  • the semiconductor device 1 includes a transistor 20, a bit line BL1 as a first conductive portion, and a second conductive portion electrically insulated from the bit line BL1. It has a bit line BL2, a storage element 30A as a first storage element, and a storage element 30B as a second storage element.
  • the transistor 20 includes a gate electrode 21 as a gate portion, a diffusion layer 22S as a source portion, and a diffusion layer 22D as a drain portion.
  • the storage element 30A is located between the diffusion layer 22S and the bit line BL1, and is electrically connected to the diffusion layer 22S and the bit line BL1, respectively.
  • the storage element 30B is located between the diffusion layer 22D and the bit line BL2, and is electrically connected to the diffusion layer 22D and the bit line BL2.
  • Each of the gate electrode 21, the bit line BL1, and the bit line BL2 is made of a highly conductive material such as copper (Cu), for example, and extends along the Y-axis direction (see FIG. 1B).
  • the semiconductor device 1 further includes a selection line SL2 as a third conductive portion and a selection line SL1 as a fourth conductive portion.
  • the selection line SL2 is provided on the side opposite to the storage element 30A when viewed from the diffusion layer 22S, and is electrically connected to the diffusion layer 22S.
  • the selection line SL1 is provided on the side opposite to the memory element 30B when viewed from the diffusion layer 22D, and is electrically connected to the diffusion layer 22D.
  • the selection line SL2 and the selection line SL1 are made of a highly conductive material such as copper (Cu) and extend along the Y-axis direction. (See FIG. 1C).
  • a multilayer wiring forming unit 40, an interlayer insulating layer 27, an interlayer insulating layer 26, a semiconductor substrate 10, and an insulating layer 60 are sequentially stacked on a support substrate 50.
  • the transistor 20 is provided in the vicinity of the main surface (front surface) 10 ⁇ / b> A of the semiconductor substrate 10, and the memory element 30 ⁇ / b> A and the memory element 30 ⁇ / b> B are provided on the back surface 10 ⁇ / b> B side of the semiconductor substrate 10 via the insulating layer 60.
  • the number of transistors 20 provided on the semiconductor substrate 10 is not particularly limited. One may be sufficient and two or more may be sufficient.
  • the semiconductor substrate 10 has an element region R1 in which a part of the transistor 20 is provided, and an isolation region R2 surrounding the element region R1.
  • an element isolation layer 11 formed by, for example, STI (Shallow Trench Isolation) is provided in the isolation region R2 of the semiconductor substrate 10.
  • the element isolation layer 11 is an insulating layer made of, for example, a silicon oxide film (SiO 2 ), and one surface thereof is exposed on the main surface 10 A of the semiconductor substrate 10.
  • the portion of the semiconductor substrate 10 that occupies the element region R1 is, for example, a channel region that forms part of the transistor 20 and a pair of diffusion layers 22S and 22D formed in single crystal silicon.
  • the back surface 10B of the semiconductor substrate 10 is covered with an insulating layer 60.
  • Storage elements 30A and 30B are provided on the surface of the insulating layer 60 opposite to the surface in contact with the back surface 10B, that is, the upper surface 60S of the insulating layer 60.
  • the element region R1 is provided with a contact plug P1 as a first connection portion and a contact plug P2 as a second connection portion, each extending so as to penetrate the insulating layer 60.
  • the contact plug P1 and the contact plug P2 are made of a material mainly composed of a low resistance metal such as Cu (copper), W (tungsten), or aluminum (Al). Further, a barrier metal layer made of a simple substance of Ti (titanium) or Ta (tantalum) or an alloy thereof may be provided around the low-resistance metal.
  • the contact plug P1 and the contact plug P2 are each surrounded by an insulating layer 60 and are electrically separated from each other.
  • the lower end of the contact plug P1 is in contact with a silicide region 25S described later, and the upper end of the contact plug P1 is in contact with the storage element 30A.
  • the lower end of the contact plug P2 is in contact with a silicide region 25D described later, and the upper end of the contact plug P2 is in contact with the storage element 30B.
  • the storage element 30A is electrically connected to the silicide region 25S in the source region via the contact plug P1
  • the storage element 30B is electrically connected to the silicide region 25D in the drain region via the contact plug P2. It is connected to the.
  • the contact plug P1 and the contact plug P2 have a shape in which each occupied area gradually increases, for example, from the silicide regions 25S and 25D toward the storage elements 30A and 30B.
  • the transistor 20 is a transistor for selecting the memory elements 30A and 30B, and is, for example, a planar transistor having a gate electrode 21 and a pair of diffusion layers 22S and 22D that become a source region and a drain region.
  • the gate electrode 21 is connected to the word lines WL of the storage elements 30A and 30B.
  • the gate electrode 21 is provided on the main surface 10 ⁇ / b> A of the semiconductor substrate 10. However, a gate insulating film 23 made of a silicon oxide film or the like is provided between the gate electrode 21 and the semiconductor substrate 10. On the side surface of the gate electrode 21, a sidewall 24 made of a laminated film of, for example, a silicon oxide film 24A and a silicon nitride film 24B is provided.
  • the pair of diffusion layers 22S and 22D is formed, for example, by diffusing impurities in silicon.
  • the diffusion layer 22S corresponds to the source region
  • the diffusion layer 22D corresponds to the drain region.
  • the pair of diffusion layers 22S and 22D are provided with a channel region facing the gate electrode 21 in the semiconductor substrate 10 interposed therebetween.
  • Silicide regions 25S and 25D made of a metal silicide such as NiSi (nickel silicide) or CoSi (cobalt silicide) are provided in part of the diffusion layers 22S and 22D, respectively.
  • the silicide regions 25S and 25D reduce contact resistance between connection layers 28A to 28D, which will be described later, and diffusion layers 22S and 22D.
  • the thickness of the diffusion layers 22S and 22D and the thickness of the silicide regions 25S and 25D are preferably smaller than the thickness of the element isolation layer 11.
  • word lines WL and selection lines SL1, SL2 are embedded.
  • Connection layers 28A to 28C are provided so as to penetrate the interlayer insulating layers 26 and 27.
  • the gate electrode 21 is connected to the word line WL via the connection layer 28C.
  • the silicide region 25S of the diffusion layer 22S serving as the source region is connected to the selection line SL2 via a connection layer 28A serving as a source electrode.
  • the silicide region 25D of the diffusion layer 22D serving as the drain region is connected to the selection line SL1 via the connection layer 28B as the drain electrode.
  • connection layer 28A is a specific example corresponding to the “third connection portion” of the present disclosure
  • connection layer 28B is a specific example corresponding to the “fourth connection portion” of the present disclosure.
  • the selection line SL2 is connected to a via V1 of a later-described wiring group 40A
  • the selection line SL1 is connected to a via V1 of a later-described wiring group 40B.
  • the multilayer wiring forming unit 40 is, for example, one in which wiring groups 40A and 40B are provided in an interlayer insulating layer 41, an interlayer insulating layer 42, an interlayer insulating layer 43, and an interlayer insulating layer 44 that are stacked in order from the side closer to the transistor 20. .
  • Each of the wiring groups 40A and 40B has a structure in which a metal layer M1, a metal layer M2, a metal layer M3, and a metal layer M4 are stacked.
  • the metal layer M1 is embedded in the interlayer insulating layer 41
  • the metal layer M2 is embedded in the interlayer insulating layer 42
  • the metal layer M3 is embedded in the interlayer insulating layer 43
  • the metal layer M4 is embedded in the interlayer insulating layer 44.
  • the wiring groups 40A and 40B further have vias V1 to V4.
  • the metal layer M1 and the metal layer M2 are connected by a via V2 that penetrates the interlayer insulating layer.
  • the metal layer M2 and the metal layer M3 are connected by a via V3 penetrating the interlayer insulating layer 43
  • the metal layer M3 and the metal layer M4 are connected by a via V4 penetrating the interlayer insulating layer 44.
  • the wiring group 40A is connected to the silicide region 25S in the diffusion layer 22S as the source region via the via V1, the selection line SL2, and the connection layer 28A.
  • the wiring group 40B is connected to the silicide region 25D in the diffusion layer 22D, which is the drain region, via the via V1, the selection line SL1, and the connection layer 28B.
  • the configuration of the multilayer wiring forming unit 40 shown in FIG. 1A is an example, and the present invention is not limited to this.
  • the multilayer wiring forming portion 40 is bonded to the support substrate 50.
  • the support substrate 50 is a substrate made of, for example, single crystal silicon.
  • the material of the support substrate 50 is not particularly limited, and may be composed of other materials such as SiO 2 or glass in addition to single crystal silicon.
  • the insulating layer 60 is provided so as to cover the semiconductor substrate 10.
  • the insulating layer 60 is, for example, a High-K (high dielectric constant) film that can be formed at a low temperature, that is, Hf oxide, Al 2 O 3 , Ru (ruthenium) oxide, Ta oxide, Al, Ru, Ta, or Hf.
  • a first layer made of an oxide containing Si and Si, a nitride containing Al, Ru, Ta or Hf and Si, or an oxynitride containing Al, Ru, Ta or Hf and Si;
  • a laminated structure of a second layer containing SiO 2 and a third layer made of a material (Low-K) having a dielectric constant lower than that of SiO 2 may be used.
  • Each of the memory element 30A and the memory element 30B has a stacked structure in which, for example, a conductive layer 31 as a lower electrode, a storage unit 32, and a conductive layer 33 as an upper electrode are sequentially stacked.
  • the conductive layer 31 of the memory element 30A is connected to the silicide region 25S via the contact plug P1.
  • the conductive layer 31 of the memory element 30B is connected to the silicide region 25D via the contact plug P2.
  • a back surface interlayer film 71 is provided around the memory element 30A and the memory element 30B.
  • Examples of the material for the back surface interlayer film 71 include SiO 2 and Low-K (low dielectric constant) films.
  • the upper surface of the conductive layer 33 in the memory element 30A is in contact with the lower surface of the bit line BL1, and the upper surface of the conductive layer 33 in the memory element 30B is in contact with the lower surface of the bit line BL2.
  • the periphery of the bit line BL1 and the bit line BL2 is filled with an insulating layer 72.
  • the storage unit 32 in the storage element 30 stores information by reversing the direction of magnetization of a storage layer to be described later by spin injection, for example, a spin injection magnetization reversal storage element (STT-MTJ; Spin Transfer Torque-Magnetic Tunnel). Junctions).
  • STT-MTJ spin injection magnetization reversal storage element
  • the STT-MTJ is promising as a non-volatile memory that replaces a volatile memory because it can perform high-speed writing and reading.
  • the conductive layer 31 and the conductive layer 33 are made of a metal material such as Cu, Ti, W, or Ru, for example.
  • the conductive layer 31 and the conductive layer 33 are preferably composed of a metal other than the constituent material of the base layer 32A or the cap layer 32E described later, mainly Cu, Al, and W.
  • the conductive layer 31 and the conductive layer 33 can also be configured by Ti, TiN (titanium nitride), Ta, TaN (tantalum nitride), W, Cu, Al, and a laminated structure thereof.
  • FIG. 2 shows an example of the configuration of the storage unit 32.
  • the storage unit 32 has a configuration in which, for example, a base layer 32A, a magnetization fixed layer 32B, an insulating layer 32C, a storage layer 32D, and a cap layer 32E are stacked in order from the side closer to the conductive layer 31. That is, the memory element 30 has a bottom pin structure having the magnetization fixed layer 32B, the insulating layer 32C, and the memory layer 32D in this order from the bottom to the top in the stacking direction.
  • Information is stored by changing the direction of the magnetization M32D of the storage layer 32D having uniaxial anisotropy.
  • Information “0” or “1” is defined by the relative angle (parallel or antiparallel) between the magnetization M32D of the storage layer 32D and the magnetization M32B of the magnetization fixed layer 32B.
  • the base layer 32A and the cap layer 32E are made of a metal film such as Ta or Ru or a laminated film thereof.
  • the magnetization fixed layer 32B is a reference layer used as a reference for storage information (magnetization direction) of the storage layer 32D, and is composed of a ferromagnetic material having a magnetic moment in which the direction of the magnetization M32B is fixed in the direction perpendicular to the film surface. Yes.
  • the magnetization fixed layer 32B is made of, for example, Co—Fe—B.
  • the direction of the magnetization M32B of the magnetization fixed layer 32B is not desirably changed by writing or reading, but it is not necessarily fixed in a specific direction. This is because the direction of the magnetization M32B of the magnetization fixed layer 32B may be made harder to move than the direction of the magnetization M32D of the storage layer 32D. For example, the magnetization fixed layer 32B may have a larger coercive force, a larger magnetic film thickness, or a larger magnetic damping constant than the storage layer 32D.
  • an antiferromagnetic material such as PtMn or IrMn may be provided in contact with the magnetization fixed layer 32B.
  • a nonmagnetic material such as Ru. Good.
  • the insulating layer 32C is an intermediate layer that becomes a tunnel barrier layer (tunnel insulating layer), and is made of, for example, aluminum oxide or magnesium oxide (MgO). Among these, the insulating layer 32C is preferably made of magnesium oxide.
  • the magnetoresistance change rate (MR ratio) can be increased, the efficiency of spin injection can be improved, and the current density for reversing the direction of the magnetization M32D of the storage layer 32D can be reduced.
  • the memory layer 32D is made of a ferromagnetic material having a magnetic moment in which the direction of the magnetization M32D freely changes in the direction perpendicular to the film surface.
  • the storage layer 32D is made of, for example, Co—Fe—B.
  • FIG. 3 shows an example of the configuration of each layer of the storage unit 32 in more detail.
  • the base layer 32A has a configuration in which a Ta layer having a thickness of 3 nm and a Ru film having a thickness of 25 nm are stacked in order from the side closer to the conductive layer 31.
  • the magnetization fixed layer 32B includes, for example, a Pt layer having a thickness of 5 nm, a Co layer having a thickness of 1.1 nm, a Ru layer having a thickness of 0.8 nm, and a (Co20Fe80) 80B20 layer having a thickness of 1 nm in order from the side closer to the conductive layer 31. Are stacked.
  • the insulating layer 32C has a configuration in which, for example, an Mg layer having a thickness of 0.15 nm, an MgO layer having a thickness of 1 nm, and an Mg layer having a thickness of 0.15 nm are stacked in order from the side closer to the conductive layer 31.
  • the memory layer 32D has, for example, a thickness t of 1.2 to 1.7 nm and is composed of a (Co20Fe80) 80B20 layer.
  • the cap layer 32E has, for example, a structure in which a Ta layer with a thickness of 1 nm, a Ru layer with a thickness of 5 nm, and a Ta layer with a thickness of 3 nm are stacked in order from the side closer to the conductive layer 31.
  • the semiconductor device 1 further includes a control unit CTRL (FIG. 3).
  • the control unit CTRL controls each potential of the selection line SL1, the selection line SL2, the bit line BL1, the bit line BL2, and the word line WL.
  • the storage layer 32D of the storage element 30A and the storage layer of the storage element 30B are selected in accordance with the magnitude relationship between the potentials of the selection line SL1, the selection line SL2, the bit line BL1, the bit line BL2, and the word line WL.
  • Information writing to 32D is performed.
  • the potentials of the selection line SL1, the selection line SL2, the bit line BL1, the bit line BL2, and the word line WL are controlled by the control unit CTRL (FIG. 3).
  • the control unit CTRL sets the potential of the bit line BL1 to the first potential (for example, Low) and sets the potential of the selection line SL1 to a second level higher than the first potential. Potential (High).
  • the control unit CTRL sets the potential of the gate electrode 21, that is, the word line WL to the second potential, the potential of the bit line BL2 and the potential of the selection line SL2, the potential of the bit line BL1, the potential of the selection line SL1 and The third potential independent from the potential of the word line WL is maintained.
  • control unit CTRL causes the potential of the bit line BL2 and the potential of the selection line SL2 to be in a floating state.
  • the control unit CTRL may perform floating control on the potential of the bit line BL2 and the potential of the selection line SL2 by a high impedance circuit (Hi-Z circuit) included therein.
  • Hi-Z circuit high impedance circuit
  • the control unit CTRL sets the potential of the bit line BL1 to the second potential and sets the potential of the selection line SL1 to the first potential.
  • the electrons e ⁇ flow in the direction of the arrow, and the second information “0” is written to the storage layer 32D of the storage element 30A.
  • the control unit CTRL uses the gate electrode 21, that is, the potential of the word line WL as the second potential, the potential of the bit line BL2 and the potential of the selection line SL2, the potential of the bit line BL1, and the potential of the selection line SL1.
  • the potential is maintained at a third potential independent of the potential of the word line WL. That is, the control unit CTRL causes the potential of the bit line BL2 and the potential of the selection line SL2 to be in a floating state.
  • the control unit CTRL sets the potential of the bit line BL2 to the first potential and sets the potential of the selection line SL2 to the second potential.
  • the electrons e ⁇ flow in the direction of the arrow, and the first information “1” is written to the storage layer 32D of the storage element 30B.
  • the potential of the gate electrode 21, that is, the word line WL is set to the second potential
  • the potential of the bit line BL1 and the potential of the selection line SL1 are set to the potential of the bit line BL2, the potential of the selection line SL2, and the potential of the word line WL.
  • the control unit CTRL maintains the potential of the bit line BL1 and the potential of the selection line SL1 in a floating state.
  • the control unit CTRL sets the potential of the bit line BL2 to the second potential and the potential of the selection line SL2 to the first potential.
  • the electrons e ⁇ flow in the direction of the arrow, and the second information “0” is written into the storage layer 32D of the storage element 30B.
  • the potential of the gate electrode 21, that is, the word line WL is set to the second potential, and the potential of the bit line BL1 and the potential of the selection line SL1 are maintained at the fourth potential. That is, the control unit CTRL maintains the potential of the bit line BL1 and the potential of the selection line SL1 in a floating state.
  • a current is applied in the direction perpendicular to the film surface of the storage section 32 in accordance with the magnitude relationship between the potentials of the selection line SL1, the selection line SL2, the bit line BL1, the bit line BL2, and the word line WL, and spin torque magnetization reversal occurs.
  • the direction of the magnetization M32D of the storage layer 32D is made parallel or anti-parallel to the magnetization M32B of the magnetization fixed layer 32B, thereby changing the resistance value of the storage unit 32 and writing information.
  • a magnetic layer (not shown) serving as a reference for information is provided in the storage layer 32D via a thin insulating film, and the ferromagnetic tunnel flows through the insulating layer 32C. It is possible to read by current. Moreover, you may read by a magnetoresistive effect.
  • the storage element 30 ⁇ / b> A is connected to the source region of the transistor 20 and the storage element 30 ⁇ / b> B is connected to the drain region of the transistor 20. For this reason, the area which the whole semiconductor device 1 occupies becomes smaller than the case where both the memory element 30A and the memory element 30B are connected to the source region, for example.
  • the semiconductor device 1001 as a reference example shown in FIGS. 8A and 8B both the two storage elements 1030A and 1030B located in the same layer are connected to the source region. In this case, a larger element region R1001 is required.
  • FIG. 8A is a cross-sectional view illustrating a configuration example of a semiconductor device 1001 as a reference example, and FIG. 8B illustrates a planar configuration example of the semiconductor device 1001.
  • FIG. 8A corresponds to a cross section in the direction of the arrow along the VIIIA-VIIIA cutting line shown in FIG. 8B.
  • the transistor 20 and the memory elements 30A and 30B can be compactly arranged in the narrower element region R1. Therefore, as a whole semiconductor device 1, more transistors 20 and storage elements 30A and 30B can be accommodated in a limited region, so that high integration can be achieved. Further, during normal use, for example, writing to and reading from the storage element 30A is performed, and if an abnormality occurs in the storage element 30A, writing to and reading from the storage element 30B are performed, thereby providing redundancy. Can be achieved. That is, the operational reliability of the semiconductor device 1 can be improved.
  • the memory elements 30A and 30B are provided on the back surface 10B side of the semiconductor substrate 10, for example, the influence of heat generated in the process of manufacturing the transistor 20 and the wiring layer is affected by the memory element. It is possible to avoid reaching 30A and 30B.
  • FIG. 5A illustrates a cross-sectional configuration of the semiconductor device 2 according to the second embodiment of the present disclosure.
  • 5B and 5C both show a planar configuration of the semiconductor device 2.
  • FIG. 5B shows a planar configuration of the semiconductor device 2 when viewed from the main surface 10A side of the semiconductor substrate 10
  • FIG. 5C shows a planar configuration of the semiconductor device 2 when viewed from the back surface 10B side of the semiconductor substrate 10.
  • FIG. 5A corresponds to a cross-sectional view in the direction of the arrows along the VA-VA cutting line shown in FIGS. 5B and 5C, respectively.
  • the memory element 30A and the memory element 30B are disposed on the back surface 10B side of the semiconductor substrate 10 opposite to the main surface 10A on which the transistor 20 is provided via the insulating layer 60. It is intended to be provided.
  • the memory element 30A and the memory element 30B are provided on the main surface 10A side of the semiconductor substrate 10 where the transistor 20 is provided.
  • the same reference numerals are given to the components corresponding to the semiconductor device 1 of the first embodiment.
  • the storage element 30A and the selection line SL2 are arranged at positions where they are interchanged with each other, and the storage element 30B and the selection line SL1 are interchanged with each other. It is arranged at each position. That is, the selection line SL2 and the selection line SL1 are provided on the upper surface 60S of the insulating layer 60, the lower surface of the selection line SL2 is in contact with the contact plug P1, and the lower surface of the selection line SL1 is in contact with the contact plug P2.
  • the memory element 30A and the memory element 30B are embedded in the interlayer insulating layer 27, the memory element 30A is in contact with the lower surface of the connection layer 28A, and the memory element 30B is in contact with the lower surface of the connection layer 28B.
  • the bit line BL1 is arranged instead of the metal layer M4 in the wiring group 40A of the semiconductor device 1
  • the bit line BL2 is arranged instead of the metal layer M4 in the wiring group 40B of the semiconductor device 1. . That is, both the bit line BL1 and the bit line BL2 are provided on the support substrate 50, and the upper surface thereof is in contact with the lower surface of the via V4 and is embedded in the interlayer insulating layer 44.
  • the same effect as the semiconductor device 1 of the first embodiment can be obtained. That is, in the semiconductor device 2, the storage element 30 ⁇ / b> A is connected to the source region of the transistor 20 and the storage element 30 ⁇ / b> B is connected to the drain region of the transistor 20. For this reason, the area occupied by the entire semiconductor device 2 is smaller than, for example, when both the storage element 30A and the storage element 30B are connected to the source region. Therefore, more transistors 20 and memory elements 30A and 30B can be arranged in a narrower region, and high integration can be achieved.
  • the contact plugs P1, P2 and the selection lines SL1, SL2, etc. are provided on the back surface 10B side. It is sufficient to place only the wiring. That is, the formation process on the back surface 10B side can be simplified. Further, in the semiconductor device 2, since the memory element 30A and the memory element 30B are embedded in the interlayer insulating layer 27 provided with the transistor 20, the entire semiconductor device 2 is compared with the semiconductor device 1 of the first embodiment. Easy to reduce the thickness.
  • FIG. 6A is a perspective view illustrating a configuration of a semiconductor device 3 according to the third embodiment of the present disclosure.
  • FIG. 6B shows the configuration of the semiconductor device 3, and corresponds to a cross section in the direction of the arrow along the VIB-VIB cutting line shown in FIG. 6A.
  • the semiconductor device 3 has the same configuration as the semiconductor device 1 except that the semiconductor device 3 includes a transistor 80 instead of the transistor 20.
  • the transistor 80 is embedded in an element formation layer 80A provided between the support substrate 50 and the semiconductor substrate 13 made of, for example, silicon.
  • the semiconductor substrate 13 has a surface 13A facing the element forming layer 80A and a back surface 13B located on the opposite side.
  • the transistor 80 is provided on the surface 13A side of the semiconductor substrate 13.
  • Storage elements 30A and 30B are provided on the back surface 13B side.
  • components corresponding to those of the semiconductor device 1 of the first embodiment will be described with the same reference numerals.
  • the transistor 80 is, for example, a fin field effect transistor (Fin-FET) having a fin 81 made of Si (silicon) and a gate electrode 82G, a source electrode 82S, and a drain electrode 82D.
  • Fin-FET fin field effect transistor
  • the gate electrode 82G also serves as the word line WL of the memory element 30A and the memory element 30B.
  • the fins 81 have a flat plate shape, and a plurality of fins 81 are erected on the semiconductor substrate 13 made of, for example, silicon.
  • the plurality of fins 81 extend in the X-axis direction and are arranged in the Y-axis direction.
  • FIGS. 6A and 6B illustrate only one fin 81.
  • the cross section orthogonal to the X-axis direction in the fin 81, that is, the YZ cross section has a trapezoidal shape, for example.
  • the gate electrode 82G, the source electrode 82S, and the drain electrode 82D are all extended so as to straddle the fin 81 in the Y-axis direction intersecting with the extending direction of the fin 81.
  • the gate electrode 82 ⁇ / b> G, the source electrode 82 ⁇ / b> S, and the drain electrode 82 ⁇ / b> D all cover a surface other than the back surface of the fin 81, that is, a surface other than the surface where the fin 81 contacts the semiconductor substrate 13.
  • the source electrode 82S is connected to the selection line SL2 at its upper end
  • the drain electrode 82D is connected to the selection line SL1 at its upper end.
  • the description of the selection line SL1 and the selection line SL2 is omitted to avoid complexity.
  • the fin 81 includes impurity diffusion regions 83S and 83D functioning as a source region and a drain region in the vicinity of the back surface thereof, and the impurity diffusion region 83S is connected to the memory element 30A via the contact plug P1. At the same time, the impurity diffusion region 83D is connected to the storage element 30B via the contact plug P2.
  • the transistor 80 which is a Fin-FET having a high current drive capability, is mounted and used as a selection transistor for the storage element 30A and the storage element 30B, so that high-speed reading / writing is possible. Become.
  • FIG. 6C is a cross-sectional view illustrating a configuration of a semiconductor device 3A as a modified example of the present embodiment, and corresponds to FIG. 6B.
  • the memory elements 30A and 30B are provided on the back surface 13B side of the semiconductor substrate 13.
  • the memory elements 30A and 30B are provided on the surface 13A side of the semiconductor substrate 13. Also in such a semiconductor device 3A, the same effect as that of the semiconductor device 3 of the third embodiment can be expected.
  • FIG. 7A illustrates a schematic configuration of the imaging device 101 in which the sensor device 100 and the semiconductor device 200 are bonded together.
  • the semiconductor device 200 the semiconductor devices 1 to 3 in the first to third embodiments described above can be used.
  • the imaging apparatus 101 is, for example, a stacked type image sensor device in which the sensor apparatus 100 is stacked on the semiconductor apparatus 200.
  • a pixel unit 110 is formed in the sensor device 100.
  • the semiconductor device 200 is provided with a logic circuit 210 and a memory unit 220.
  • unit pixels are two-dimensionally arranged.
  • a back-illuminated imaging element imaging element 110S, see FIG. 2
  • charges obtained by photoelectric conversion of the imaging element 110S are FD (floating diffusion).
  • Transfer transistor a reset transistor for resetting the potential of the FD portion
  • an amplifying transistor for outputting a signal corresponding to the potential of the FD portion, and the like.
  • the semiconductor device 200 is provided with a logic circuit 210 such as a control circuit for controlling the operation of the image sensor 110S, and non-volatile memory elements (memory elements 30A and 30B) constituting the memory unit 220.
  • a logic circuit 210 such as a control circuit for controlling the operation of the image sensor 110S
  • non-volatile memory elements memory elements 30A and 30B constituting the memory unit 220.
  • a circuit having an image processing function or an analog signal output from a unit pixel provided in the pixel unit is converted into a digital signal and output.
  • An ADC (Analog digital converter) circuit or the like may be mounted.
  • FIG. 7B illustrates an example of a specific cross-sectional configuration of the imaging apparatus 101 illustrated in FIG. 7A.
  • the sensor device 100 in the imaging device 101 is provided with the imaging element 110S as described above.
  • the imaging element 110S is formed by laminating a planarization layer 114, a color filter 115, and a microlens 116 in this order on a semiconductor substrate 113 in which a photodiode 113A and a transistor 113B are embedded.
  • a protective layer 117 is provided on the microlens 116 of the image sensor 110 ⁇ / b> S, and a glass substrate 118 is disposed on the protective layer 117.
  • the sensor device 100 includes a conductive film 111 made of Cu, for example, and an insulating layer 112 occupying the periphery of the conductive film 111 in the lowermost layer (a surface facing the semiconductor device 200).
  • the lower surface of the conductive film 111 is connected to a connection layer P ⁇ b> 3 provided in the uppermost layer of the semiconductor device 200.
  • the connection layer P3 is made of, for example, copper, and its periphery is occupied by the insulating layer 73.
  • the semiconductor devices 1 to 3 in the first to third embodiments are applied as the semiconductor device 200, so that high integration is achieved. Can do.
  • the configurations of the transistors 20 and 80 and the storage elements 30A and 30B are specifically described. However, it is not necessary to include all the components, and further include other components. It may be.
  • the transistor 20 is an NMOS transistor
  • the semiconductor device 1A shown in FIGS. 9A and 9B includes a PMOS transistor 20A.
  • the potential of the bit line BL1 is set to a first potential (eg, Low)
  • the potential of the selection line SL1 is set to a second potential (High) higher than the first potential.
  • the electrons e ⁇ flow in the direction of the arrow, and the second information “0” is written to the storage layer 32D of the storage element 30A.
  • FIG. 9A the potential of the bit line BL1 is set to a first potential (eg, Low)
  • the potential of the selection line SL1 is set to a second potential (High) higher than the first potential.
  • the electrons e ⁇ flow in the direction of the arrow, and the second information “0” is written to the storage layer 32D of the storage element 30A.
  • FIG. 9A the potential of the bit line BL1 is set to a first potential (eg, Low)
  • the memory element has been described with a bottom pin structure.
  • a memory element with a top pin structure may be employed.
  • the top pin structure here refers to a structure in which a storage layer, an insulating layer, and a magnetization fixed layer are stacked in this order from the bottom to the top in the stacking direction.
  • the behavior is opposite to the behavior when the memory element has a bottom pin structure (High and Low written to the memory element are reversed).
  • this technique can take the following structures. (1) A transistor having a gate portion, a first diffusion layer and a second diffusion layer; A first conductive portion; A second conductive portion electrically insulated from the first conductive portion; A first memory element located between the first diffusion layer and the first conductive portion and electrically connected to the first diffusion layer and the first conductive portion, And a second memory element that is located between the second diffusion layer and the second conductive portion and electrically connected to the second diffusion layer and the second conductive portion, respectively. apparatus.
  • a third conductive portion provided on the side opposite to the first memory element as viewed from the first diffusion layer and electrically connected to the first diffusion layer;
  • the fourth conductive portion according to (1) further comprising: a fourth conductive portion that is provided on the opposite side of the second storage element as viewed from the second diffusion layer and is electrically connected to the second diffusion layer.
  • (4) The gate device and the first to fourth conductive portions all extend along a first direction.
  • a semiconductor substrate including a first surface on which the gate portion is provided and a second surface located on the opposite side of the first surface;
  • the first diffusion layer constitutes a part of the semiconductor substrate in the vicinity of the first surface;
  • the semiconductor device according to any one of (1) to (4), wherein the second diffusion layer forms another part of the semiconductor substrate in the vicinity of the first surface.
  • a second insulating layer covering the first surface of the semiconductor substrate; A third conductive portion and a fourth conductive portion provided on the opposite side of the second surface when viewed from the second insulating layer; A third connecting portion that penetrates through the second insulating layer and electrically connects the first diffusion layer and the third conductive portion;
  • the potential of the first conductive portion is a first potential
  • the potential of the fourth conductive portion is a second potential higher than the first potential
  • the potential of the gate portion is the second potential.
  • the potential of the second conductive portion and the potential of the third conductive portion are independent of any of the potential of the first conductive portion, the potential of the fourth conductive portion, and the potential of the gate portion.
  • the first information is written to the first memory element
  • the potential of the first conductive portion is the second potential
  • the potential of the fourth conductive portion is the first potential
  • the potential of the gate portion is the second potential
  • the second conductive portion is the second potential.
  • the controller is The semiconductor device according to (8), further including a potential control circuit capable of maintaining the potential of the second conductive portion and the potential of the third conductive portion at the third potential.
  • the potential of the second conductive portion is a first potential
  • the potential of the third conductive portion is a second potential higher than the first potential
  • the potential of the gate portion is the second potential.
  • the potential of the first conductive part and the potential of the fourth conductive part are independent of any of the potential of the second conductive part, the potential of the third conductive part, and the potential of the gate part.
  • the first information is written to the second memory element by setting the potential to 4;
  • the second conductive portion is set to the second potential, the third conductive portion is set to the first potential, the gate portion is set to the second potential, and the first conductive portion is set.
  • a control unit that controls to write the second information to the second memory element by setting the potential of the part and the potential of the fourth conductive part to be the fourth potential (7) The semiconductor device described.
  • the controller is The semiconductor device according to (10), further including a potential control circuit capable of maintaining the potential of the first conductive portion and the potential of the fourth conductive portion at the fourth potential.
  • a first insulating layer covering the first surface of the semiconductor substrate; A first connecting portion and a second connecting portion that respectively penetrate the first insulating layer; A third conductive portion provided on the opposite side of the first surface as viewed from the first insulating layer and electrically connected to the first diffusion layer via the first connection portion; A fourth conductive portion provided on the opposite side of the first surface as viewed from the first insulating layer and electrically connected to the second diffusion layer via the second connection portion;
  • the first conductive portion is provided on the side opposite to the second insulating layer as viewed from the first memory element, and is electrically connected to the first diffusion layer via the third connection portion.
  • the second conductive portion is provided on the side opposite to the second insulating layer when viewed from the second memory element, and is electrically connected to the second diffusion layer through the fourth connection portion.
  • a fin comprising a semiconductor material stretched in a second direction intersecting the first direction;
  • the first memory element and the second memory element are respectively connected to the back surface of the fin;
  • a semiconductor device An image pickup device stacked on the semiconductor device, and
  • the semiconductor device includes: A transistor having a gate portion, a first diffusion layer and a second diffusion layer; A first conductive portion; A second conductive portion electrically insulated from the first conductive portion; A first memory element located between the first diffusion layer and the first conductive portion and electrically connected to the first diffusion layer and the first conductive portion, A second memory element that is located between the second diffusion layer and the second conductive portion and is electrically connected to the second diffusion layer and the second conductive portion, respectively.
  • a transistor having a gate portion, a first diffusion layer and a second diffusion layer
  • a first conductive portion A second conductive portion electrically insulated from the first conductive portion
  • a first memory element located between the first diffusion layer and the first conductive portion and electrically connected to the first diffusion layer and the first conductive portion
  • a second memory element that is located between the second diffusion layer and the second conductive portion and is electrically connected to the second diffusion layer and the second conductive portion, respectively.

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Abstract

高集積化に適した構造の半導体装置を提供する。この半導体装置は、ゲート部、第１の拡散層および第２の拡散層を有するトランジスタと、第１の導電部と、その第１の導電部と電気的に絶縁された第２の導電部と、第１の拡散層と第１の導電部との間に位置すると共に第１の拡散層および第１の導電部とそれぞれ電気的に接続された第１の記憶素子と、第２の拡散層と第２の導電部との間に位置すると共に第２の拡散層および第２の導電部とそれぞれ電気的に接続された第２の記憶素子とを有する。

Description

半導体装置および撮像装置
　本開示は、トランジスタと記憶素子とを有する半導体装置、およびその半導体装置を備えた撮像装置に関する。
　従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む半導体集積回路において、その高集積化や動作速度の高速化が検討されている。近年では、低消費電力の観点から揮発性メモリから不揮発性メモリへの転換が検討されており、例えばＭＲＡＭ（Magnetoresistive Random Access Memory）の開発が進められている（例えば特許文献１参照）。
国際公開２００７／０６６４０７号公報
　ところで、このような半導体集積回路を有する半導体装置においては、さらなる高集積化が求められている。したがって、高集積化に適した構造を有する半導体装置およびその半導体装置を備えた撮像装置を提供することが望ましい。
　本開示の一実施形態としての半導体装置は、ゲート部、ソース部およびドレイン部を有するトランジスタと、第１の導電部と、その第１の導電部と電気的に絶縁された第２の導電部と、ソース部と第１の導電部との間に位置すると共にソース部および第１の導電部とそれぞれ電気的に接続された第１の記憶素子と、ドレイン部と第２の導電部との間に位置すると共にドレイン部および第２の導電部とそれぞれ電気的に接続された第２の記憶素子とを有する。また、本開示の一実施形態としての撮像装置は、上記半導体装置を備えたものである。
　本開示の一実施形態としての半導体装置および撮像装置では、トランジスタにおけるソース部に第１の記憶素子を接続すると共にトランジスタにおけるドレイン部に第２の記憶素子を接続するようにした。このため、全体が占める面積は、例えばソース部に第１の記憶素子および第２の記憶素子の双方を接続する場合よりも小さくなる。
　本開示の一実施形態としての半導体装置および撮像装置によれば、高集積化に適する。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
本開示の第１の実施の形態に係る半導体装置の一構成例を表す断面図である。 図１Ａに示した半導体装置の一構成例を表す平面図である。 図１Ａに示した半導体装置の一構成例を表す他の平面図である。 図１Ａに示した半導体装置における回路図である。 図１Ａに示した記憶素子の記憶部の構成の一例を表す断面図である。 図２に示した記憶部の各層の構成の一例を表す断面図である。 図１Ａに示した半導体装置の第１の記憶素子に第１の情報を書き込む方法を説明するための説明図である。 図１Ａに示した半導体装置の第１の記憶素子に第２の情報を書き込む方法を説明するための説明図である。 図１Ａに示した半導体装置の第２の記憶素子に第１の情報を書き込む方法を説明するための説明図である。 図１Ａに示した半導体装置の第２の記憶素子に第２の情報を書き込む方法を説明するための説明図である。 本開示の第２の実施の形態に係る半導体装置の一構成例を表す断面図である。 図５Ａに示した半導体装置の一構成例を表す平面図である。 図５Ａに示した半導体装置の一構成例を表す他の平面図である。 本開示の第３の実施の形態に係る半導体装置の一構成例を表す斜視図である。 図６Ａに示した半導体装置の構成例を表す断面図である。 図６Ａに示した半導体装置の変形例を表す断面図である。 本開示の半導体装置を備えた適用例としての撮像装置を模式的に表す斜視図である。 図７Ａに示した撮像装置の一構成例を表す断面図である。 参考例としての半導体装置の一構成例を表す断面図である。 図８Ａに示した参考例としての半導体装置を表す平面図である。 本開示のその他の変形例としての半導体装置の第１の記憶素子に第２の情報を書き込む方法を説明するための説明図である。 本開示のその他の変形例としての半導体装置の第１の記憶素子に第１の情報を書き込む方法を説明するための説明図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（半導体基板の裏面側に２つの記憶素子を有する半導体装置）
２．第２の実施の形態（半導体基板の表面側に２つの記憶素子を有する半導体装置）
３．第３の実施の形態（フィン形状の半導体層の裏面側に２つの記憶素子を有する半導体装置）
４．適用例（半導体装置とセンサ装置とを貼り合わせた撮像装置）
５．その他の変形例
＜第１の実施の形態＞
［半導体装置１の構成］
　図１Ａは、本開示の第１の実施の形態としての半導体装置１の断面構成を表したものである。また、図１Ｂおよび図１Ｃは、いずれも半導体装置１の平面構成を表す。但し、図１Ｂは、後述する半導体基板１０の主面１０Ａ側から眺めたときの半導体装置１の平面構成を表し、図１Ｃは、後述する半導体基板１０の裏面１０Ｂ側から眺めたときの半導体装置１の平面構成を表す。図１Ａは、図１Ｂおよび図１Ｃにそれぞれ示したＩＡ－ＩＡ切断線に沿った矢視方向の断面図に相当する。さらに、図１Ｄは、半導体装置１における回路図である。
　図１Ａ～１Ｄに示したように、この半導体装置１は、トランジスタ２０と、第１の導電部としてのビット線ＢＬ１と、そのビット線ＢＬ１と電気的に絶縁された第２の導電部としてのビット線ＢＬ２と、第１の記憶素子としての記憶素子３０Ａと、第２の記憶素子としての記憶素子３０Ｂとを有する。トランジスタ２０は、ゲート部としてのゲート電極２１と、ソース部としての拡散層２２Ｓと、ドレイン部としての拡散層２２Ｄとを有する。記憶素子３０Ａは、拡散層２２Ｓとビット線ＢＬ１との間に位置すると共に、それら拡散層２２Ｓおよびビット線ＢＬ１とそれぞれ電気的に接続されている。記憶素子３０Ｂは、拡散層２２Ｄとビット線ＢＬ２との間に位置すると共に、それら拡散層２２Ｄおよびビット線ＢＬ２とそれぞれ電気的に接続されている。また、ゲート電極２１、ビット線ＢＬ１およびビット線ＢＬ２は、いずれも、例えば銅（Ｃｕ）などの高導電材料からなり、Ｙ軸方向に沿って延在している（図１Ｂ参照）。
　半導体装置１は、第３の導電部としての選択線ＳＬ２と、第４の導電部としての選択線ＳＬ１とをさらに有している。選択線ＳＬ２は、拡散層２２Ｓから見て記憶素子３０Ａと反対側に設けられ、拡散層２２Ｓと電気的に接続されている。選択線ＳＬ１は、拡散層２２Ｄから見て記憶素子３０Ｂと反対側に設けられ、拡散層２２Ｄと電気的に接続されている。また、選択線ＳＬ２および選択線ＳＬ１も、ゲート電極２１、ビット線ＢＬ１およびビット線ＢＬ２と同様に、例えば銅（Ｃｕ）などの高導電材料からなり、Ｙ軸方向に沿って延在している（図１Ｃ参照）。
　半導体装置１は、例えば支持基板５０の上に、多層配線形成部４０と、層間絶縁層２７と、層間絶縁層２６と半導体基板１０と、絶縁層６０とが順に積層されたものである。半導体基板１０の主面（表面）１０Ａの近傍にはトランジスタ２０が設けられ、半導体基板１０の裏面１０Ｂ側には、絶縁層６０を介して記憶素子３０Ａおよび記憶素子３０Ｂが設けられている。なお、半導体基板１０に設けるトランジスタ２０の数は特に限定されない。１つでもよいし、２以上であってもよい。
　半導体基板１０は、トランジスタ２０の一部が設けられた素子領域Ｒ１と、この素子領域Ｒ１を取り囲む分離領域Ｒ２とを有する。半導体基板１０の分離領域Ｒ２には、例えばＳＴＩ（Shallow Trench Isolation）により形成された素子分離層１１が設けられている。素子分離層１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁層であり、その一面が半導体基板１０の主面１０Ａに露出している。
　半導体基板１０のうち素子領域Ｒ１を占める部分は、例えば単結晶シリコンにトランジスタ２０の一部を構成するチャネル領域および一対の拡散層２２Ｓ，２２Ｄが形成されたものである。
　半導体基板１０の裏面１０Ｂは、絶縁層６０により覆われている。絶縁層６０における、裏面１０Ｂと接する面と反対側の面、すなわち絶縁層６０の上面６０Ｓには、記憶素子３０Ａ，３０Ｂが設けられている。
　さらに、素子領域Ｒ１には、絶縁層６０を貫通するように各々延伸された、第１の接続部としてのコンタクトプラグＰ１および第２の接続部としてのコンタクトプラグＰ２が設けられている。コンタクトプラグＰ１およびコンタクトプラグＰ２は、例えばＣｕ（銅），Ｗ（タングステン）またはアルミニウム（Ａｌ）などの低抵抗金属を主体とする材料からなる。また、それらの低抵抗金属の周囲に、Ｔｉ（チタン）もしくはＴａ（タンタル）の単体、またはそれらの合金などからなるバリアメタル層を設けたものとしてもよい。コンタクトプラグＰ１およびコンタクトプラグＰ２は、各々の周囲が絶縁層６０により覆われており、互いに電気的に分離されている。コンタクトプラグＰ１の下端は、後述するシリサイド領域２５Ｓと接しており、コンタクトプラグＰ１の上端は、記憶素子３０Ａと接している。コンタクトプラグＰ２の下端は、後述するシリサイド領域２５Ｄと接しており、コンタクトプラグＰ２の上端は、記憶素子３０Ｂと接している。したがって、記憶素子３０Ａは、コンタクトプラグＰ１を介してソース領域のうちのシリサイド領域２５Ｓと電気的に接続され、記憶素子３０Ｂは、コンタクトプラグＰ２を介してドレイン領域のうちのシリサイド領域２５Ｄと電気的に接続されている。なお、コンタクトプラグＰ１およびコンタクトプラグＰ２は、各々の占有面積が、例えばシリサイド領域２５Ｓ，２５Ｄから記憶素子３０Ａ，３０Ｂへ向かうほど徐々に増大する形状を有している。
　トランジスタ２０は、記憶素子３０Ａ，３０Ｂの選択用トランジスタであり、例えば、ゲート電極２１と、ソース領域およびドレイン領域となる一対の拡散層２２Ｓ，２２Ｄとを有するプレーナー型トランジスタである。ゲート電極２１は、記憶素子３０Ａ，３０Ｂのワード線ＷＬと接続されている。
　ゲート電極２１は、半導体基板１０の主面１０Ａに設けられている。但し、ゲート電極２１と半導体基板１０との間には、酸化シリコン膜などよりなるゲート絶縁膜２３が設けられている。ゲート電極２１の側面には、例えば酸化シリコン膜２４Ａと窒化シリコン膜２４Ｂとの積層膜よりなるサイドウォール２４が設けられている。
　一対の拡散層２２Ｓ，２２Ｄは、例えばシリコンに不純物が拡散してなるものである。具体的には、拡散層２２Ｓはソース領域に対応し、拡散層２２Ｄはドレイン領域に対応する。一対の拡散層２２Ｓ，２２Ｄは、半導体基板１０におけるゲート電極２１と対向するチャネル領域を挟んで設けられている。拡散層２２Ｓ，２２Ｄの一部には、それぞれ、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などの金属シリサイドよりなるシリサイド領域２５Ｓ，２５Ｄが設けられている。シリサイド領域２５Ｓ，２５Ｄは、後述する接続層２８Ａ～２８Ｄと拡散層２２Ｓ，２２Ｄとの間の接触抵抗を低減するものである。シリサイド領域２５Ｓ，２５Ｄは、その一面が半導体基板１０の主面１０Ａに露出しているが、その反対側の面は絶縁層６０によって覆われている。また、拡散層２２Ｓ，２２Ｄの厚さおよびシリサイド領域２５Ｓ，２５Ｄの厚さは、いずれも素子分離層１１の厚さよりも薄いとよい。
　層間絶縁層２７には、ワード線ＷＬおよび選択線ＳＬ１，ＳＬ２が埋設されている。また、層間絶縁層２６，２７を貫通するように、接続層２８Ａ～２８Ｃが設けられている。ここで、ゲート電極２１は、接続層２８Ｃを経由してワード線ＷＬと接続されている。ソース領域となる拡散層２２Ｓのシリサイド領域２５Ｓには、ソース電極としての接続層２８Ａを経由して選択線ＳＬ２と接続されている。さらに、ドレイン領域となる拡散層２２Ｄのシリサイド領域２５Ｄは、ドレイン電極としての接続層２８Ｂを経由して選択線ＳＬ１と接続されている。接続層２８Ａは、本開示の「第３の接続部」に対応する一具体例であり、接続層２８Ｂは、本開示の「第４の接続部」に対応する一具体例である。なお、選択線ＳＬ２は、後述の配線群４０ＡのビアＶ１と接続され、選択線ＳＬ１は、後述の配線群４０ＢのビアＶ１と接続されている。
　多層配線形成部４０は、例えばトランジスタ２０に近いほうから順に積層された層間絶縁層４１、層間絶縁層４２、層間絶縁層４３、層間絶縁層４４に配線群４０Ａ，４０Ｂが設けられたものである。配線群４０Ａ，４０Ｂは、いずれも金属層Ｍ１と金属層Ｍ２と金属層Ｍ３と金属層Ｍ４とが積層された構造を有する。ここで、金属層Ｍ１は層間絶縁層４１に埋設され、金属層Ｍ２は層間絶縁層４２に埋設され、金属層Ｍ３は層間絶縁層４３に埋設され、金属層Ｍ４は層間絶縁層４４に埋設されている。配線群４０Ａ，４０Ｂは、さらに、ビアＶ１～Ｖ４を有している。金属層Ｍ１と金属層Ｍ２とは、層間絶縁層４２を貫通するビアＶ２により接続されている。同様に、金属層Ｍ２と金属層Ｍ３とは層間絶縁層４３を貫通するビアＶ３により接続され、金属層Ｍ３と金属層Ｍ４とは層間絶縁層４４を貫通するビアＶ４により接続されている。上述したように、配線群４０Ａは、ビアＶ１、選択線ＳＬ２および接続層２８Ａを介して、ソース領域である拡散層２２Ｓのうちのシリサイド領域２５Ｓに接続されている。また、配線群４０Ｂは、ビアＶ１、選択線ＳＬ１および接続層２８Ｂを介して、ドレイン領域である拡散層２２Ｄのうちのシリサイド領域２５Ｄに接続されている。なお、図１Ａに示した多層配線形成部４０の構成は一例であり、これに限定されるものではない。
　多層配線形成部４０は支持基板５０と接合されている。支持基板５０は、例えば単結晶シリコンよりなる基板である。なお、支持基板５０の材料は特に限定されず、単結晶シリコンのほかＳｉＯ2やガラスなど他の材料により構成されてもよい。
　絶縁層６０は、上述したように、半導体基板１０を覆うように設けられている。絶縁層６０は、例えば低温形成が可能なＨｉｇｈ－Ｋ（高誘電率）膜、すなわち、Ｈｆ酸化物、Ａｌ2Ｏ3、Ｒｕ（ルテニウム）酸化物、Ｔａ酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む窒化物、または、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化窒化物などにより構成される第１の層と、例えばＳｉＯ2を含む第２の層と、ＳｉＯ2よりも低い比誘電率を有する材料（Ｌｏｗ－Ｋ）からなる第３の層との積層構造を有するようにしてもよい。
　記憶素子３０Ａおよび記憶素子３０Ｂは、いずれも、例えば下部電極としての導電層３１と記憶部３２と上部電極としての導電層３３とが順に積層された積層構造を有するものである。記憶素子３０Ａの導電層３１は、コンタクトプラグＰ１を経由してシリサイド領域２５Ｓに接続されている。記憶素子３０Ｂの導電層３１は、コンタクトプラグＰ２を経由してシリサイド領域２５Ｄに接続されている。
　記憶素子３０Ａおよび記憶素子３０Ｂの周囲には、裏面層間膜７１が設けられている。裏面層間膜７１の材料としては、ＳｉＯ2，Ｌｏｗ－Ｋ（低誘電率）膜などがあげられる。記憶素子３０Ａにおける導電層３３の上面はビット線ＢＬ１の下面と接しており、記憶素子３０Ｂにおける導電層３３の上面はビット線ＢＬ２の下面と接している。ビット線ＢＬ１およびビット線ＢＬ２の周囲は絶縁層７２によって埋められている。
　記憶素子３０における記憶部３２は、例えば、スピン注入により後述する記憶層の磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ－ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）であることが好ましい。ＳＴＴ－ＭＴＪは高速書き込み読み出しが可能であることから、揮発性メモリに置き換わる不揮発性メモリとして有望視されている。
　導電層３１および導電層３３は、例えば、Ｃｕ，Ｔｉ，Ｗ，Ｒｕなどの金属材料により構成されている。導電層３１および導電層３３は、後述する下地層３２Ａまたはキャップ層３２Ｅの構成材料以外の金属、主としてＣｕ，Ａｌ，Ｗにより構成されていることが好ましい。また、導電層３１および導電層３３は、Ｔｉ，ＴｉＮ（窒化チタン），Ｔａ，ＴａＮ（窒化タンタル），Ｗ，Ｃｕ，Ａｌおよびそれらの積層構造により構成することも可能である。
　図２は、記憶部３２の構成の一例を表したものである。記憶部３２は、例えば、導電層３１に近い方から順に、下地層３２Ａ，磁化固定層３２Ｂ，絶縁層３２Ｃ，記憶層３２Ｄ，キャップ層３２Ｅを積層した構成を有している。すなわち、記憶素子３０は、積層方向の下から上に向かって磁化固定層３２Ｂ，絶縁層３２Ｃおよび記憶層３２Ｄをこの順に有するボトムピン構造を有している。一軸異方性を有する記憶層３２Ｄの磁化Ｍ３２Ｄの向きを変化させることにより情報の記憶が行われる。記憶層３２Ｄの磁化Ｍ３２Ｄと磁化固定層３２Ｂの磁化Ｍ３２Ｂとの相対的な角度（平行または反平行）によって情報の「０」または「１」が規定される。
　下地層３２Ａおよびキャップ層３２Ｅは、Ｔａ，Ｒｕなどの金属膜またはその積層膜により構成されている。
　磁化固定層３２Ｂは、記憶層３２Ｄの記憶情報（磁化方向）の基準とされるリファレンス層であり、磁化Ｍ３２Ｂの方向が膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。磁化固定層３２Ｂは、例えばＣｏ－Ｆｅ－Ｂにより構成されている。
　磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向は、書込みや読出しによって変化することは望ましくないが、必ずしも特定の方向に固定されている必要はない。記憶層３２Ｄの磁化Ｍ３２Ｄの方向よりも磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向が動きにくくなるようにすればよいからである。例えば、磁化固定層３２Ｂが記憶層３２Ｄと比較して、より大きな保磁力を有し、より大きな磁気膜厚を有し、または、より大きな磁気ダンピング定数を有するようにすればよい。磁化Ｍ３２Ｂの方向を固定するには、例えばＰｔＭｎやＩｒＭｎなどの反強磁性体を、磁化固定層３２Ｂに接触させて設ければよい。あるいは、そのような反強磁性体に接触した磁性体を、Ｒｕ等の非磁性体を介して磁気的に磁化固定層３２Ｂと結合させることで、磁化Ｍ３２Ｂの方向を間接的に固定してもよい。
　絶縁層３２Ｃは、トンネルバリア層（トンネル絶縁層）となる中間層であり、例えば、酸化アルミニウムまたは酸化マグネシウム（ＭｇＯ）により構成されている。中でも、絶縁層３２Ｃは酸化マグネシウムにより構成されていることが好ましい。磁気抵抗変化率（ＭＲ比）を高くすることが可能となり、スピン注入の効率を向上させて、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを反転させるための電流密度を低減することが可能となる。
　記憶層３２Ｄは、磁化Ｍ３２Ｄの方向が膜面垂直方向に自由に変化する磁気モーメントを有する強磁性体により構成されている。記憶層３２Ｄは、例えばＣｏ－Ｆｅ－Ｂにより構成されている。
　図３は、記憶部３２の各層の構成の一例をさらに詳細に表したものである。下地層３２Ａは、例えば、導電層３１に近い方から順に、厚み３ｎｍのＴａ層と、厚み２５ｎｍのＲｕ膜とを積層した構成を有している。磁化固定層３２Ｂは、例えば、導電層３１に近い方から順に、厚み５ｎｍのＰｔ層と、厚み１．１ｎｍのＣｏ層と、厚み０．８ｎｍのＲｕ層と、厚み１ｎｍの（Ｃｏ20Ｆｅ80）80Ｂ20層とを積層した構成を有している。絶縁層３２Ｃは、例えば、導電層３１に近い方から順に、厚み０．１５ｎｍのＭｇ層と、厚み１ｎｍのＭｇＯ層と、厚み０．１５ｎｍのＭｇ層とを積層した構成を有している。記憶層３２Ｄは、例えば厚みｔが１．２～１．７ｎｍであり、（Ｃｏ20Ｆｅ80）80Ｂ20層により構成されている。キャップ層３２Ｅは、例えば、導電層３１に近い方から順に、厚み１ｎｍのＴａ層と、厚み５ｎｍのＲｕ層と、厚み３ｎｍのＴａ層とを積層した構成を有している。
　半導体装置１は、さらに、制御部ＣＴＲＬ（図３）を有している。制御部ＣＴＲＬは、選択線ＳＬ１、選択線ＳＬ２、ビット線ＢＬ１、ビット線ＢＬ２およびワード線ＷＬの各々の電位を制御するものである。
［半導体装置１の動作］
　この半導体装置１では、選択線ＳＬ１、選択線ＳＬ２、ビット線ＢＬ１、ビット線ＢＬ２およびワード線ＷＬにおける各々の電位の大小関係に応じて、記憶素子３０Ａの記憶層３２Ｄおよび記憶素子３０Ｂの記憶層３２Ｄへの情報書き込みが行われる。選択線ＳＬ１、選択線ＳＬ２、ビット線ＢＬ１、ビット線ＢＬ２およびワード線ＷＬの電位は、制御部ＣＴＲＬ（図３）により制御されるようになっている。
　具体的には、制御部ＣＴＲＬは、例えば図４Ａに示したように、ビット線ＢＬ１の電位を第１の電位（例えばＬｏｗ）とし、選択線ＳＬ１の電位を第１の電位よりも高い第２の電位（Ｈｉｇｈ）とする。これにより、電子ｅ－が矢印の方向に流れ、記憶素子３０Ａの記憶層３２Ｄに対し第１の情報“１”が書き込まれる。その際、制御部ＣＴＲＬは、ゲート電極２１、すなわちワード線ＷＬの電位を第２の電位とし、ビット線ＢＬ２の電位および選択線ＳＬ２の電位を、ビット線ＢＬ１の電位、選択線ＳＬ１の電位およびワード線ＷＬの電位とは独立した第３の電位に維持する。すなわち、制御部ＣＴＲＬは、ビット線ＢＬ２の電位および選択線ＳＬ２の電位をフローティング状態とする。制御部ＣＴＲＬは、それに含まれるハイインピーダンス回路（Ｈｉ－Ｚ回路）により、ビット線ＢＬ２の電位および選択線ＳＬ２の電位についてのフローティング制御を行うようにしてもよい。
　制御部ＣＴＲＬは、例えば図４Ｂに示したように、ビット線ＢＬ１の電位を第２の電位とし、選択線ＳＬ１の電位を第１の電位とする。これにより、電子ｅ－が矢印の方向に流れ、記憶素子３０Ａの記憶層３２Ｄに対し第２の情報“０”が書き込まれる。その場合においても、制御部ＣＴＲＬは、ゲート電極２１、すなわちワード線ＷＬの電位を第２の電位とし、ビット線ＢＬ２の電位および選択線ＳＬ２の電位を、ビット線ＢＬ１の電位、選択線ＳＬ１の電位およびワード線ＷＬの電位とは独立した第３の電位に維持する。すなわち、制御部ＣＴＲＬは、ビット線ＢＬ２の電位および選択線ＳＬ２の電位をフローティング状態とする。
　制御部ＣＴＲＬは、例えば図４Ｃに示したように、ビット線ＢＬ２の電位を第１の電位とし、選択線ＳＬ２の電位を第２の電位とする。これにより、電子ｅ－が矢印の方向に流れ、記憶素子３０Ｂの記憶層３２Ｄに対し第１の情報“１”が書き込まれる。その場合、ゲート電極２１、すなわちワード線ＷＬの電位を第２の電位とし、ビット線ＢＬ１の電位および選択線ＳＬ１の電位を、ビット線ＢＬ２の電位、選択線ＳＬ２の電位およびワード線ＷＬの電位とは独立した第４の電位に維持する。すなわち、制御部ＣＴＲＬは、ビット線ＢＬ１の電位および選択線ＳＬ１の電位をフローティング状態に維持する。
　制御部ＣＴＲＬは、例えば図４Ｄに示したように、ビット線ＢＬ２の電位を第２の電位とし、選択線ＳＬ２の電位を第１の電位とする。これにより、電子ｅ－が矢印の方向に流れ、記憶素子３０Ｂの記憶層３２Ｄに対し第２の情報“０”が書き込まれる。その場合においても、ゲート電極２１、すなわちワード線ＷＬの電位を第２の電位とし、ビット線ＢＬ１の電位および選択線ＳＬ１の電位を第４の電位に維持する。すなわち、制御部ＣＴＲＬは、ビット線ＢＬ１の電位および選択線ＳＬ１の電位をフローティング状態に維持する。
　選択線ＳＬ１、選択線ＳＬ２、ビット線ＢＬ１、ビット線ＢＬ２およびワード線ＷＬにおける各々の電位の大小関係に応じて、記憶部３２の膜面垂直方向に電流が印加され、スピントルク磁化反転が生じる。これにより、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを、磁化固定層３２Ｂの磁化Ｍ３２Ｂに対して平行あるいは反平行にすることにより、記憶部３２の抵抗値の大小に変化させて情報の書込みを実行する。
　一方、記憶部３２に記憶された情報を読み出すには、記憶層３２Ｄに薄い絶縁膜を介して情報の基準となる磁性層（図示せず）を設け、絶縁層３２Ｃを介して流れる強磁性トンネル電流によって読み出すことが可能である。また、磁気抵抗効果により読み出してもよい。
［半導体装置１の作用および効果］
　半導体装置１では、トランジスタ２０におけるソース領域に記憶素子３０Ａを接続すると共にトランジスタ２０におけるドレイン領域に記憶素子３０Ｂを接続するようにした。このため、半導体装置１の全体が占める面積は、例えばソース領域に記憶素子３０Ａおよび記憶素子３０Ｂの双方を接続する場合よりも小さくなる。例えば図８Ａおよび図８Ｂに示した参考例としての半導体装置１００１では、ソース領域に、互いに同一の階層に位置する２つの記憶素子１０３０Ａ，１０３０Ｂの双方を接続するようにしたものである。この場合、より大きな素子領域Ｒ１００１が必要となってしまう。なお、図８Ａは、参考例としての半導体装置１００１の一構成例を表す断面図であり、図８Ｂは、その半導体装置１００１の平面構成例を表している。図８Ａは、図８Ｂに示したVIIIA-VIIIA切断線に沿った矢視方向の断面に相当する。
　これに対し、本実施の形態の半導体装置１によれば、より狭い素子領域Ｒ１内に、トランジスタ２０および記憶素子３０Ａ，３０Ｂをコンパクトに配置することができる。したがって、半導体装置１の全体として、限られた領域内により多くのトランジスタ２０および記憶素子３０Ａ，３０Ｂを収めることができるので、高集積化を図ることができる。また、通常使用時においては、例えば記憶素子３０Ａへの書き込みおよび読み出しを行うようにし、記憶素子３０Ａに異常が生じた場合には記憶素子３０Ｂへの書き込みおよび読み出しを行うようにすれば、冗長化を図ることができる。すなわち、半導体装置１の動作信頼性の向上を図ることができる。また、本実施の形態の半導体装置１では、半導体基板１０の裏面１０Ｂ側に記憶素子３０Ａ，３０Ｂを設けるようにしたので、例えばトランジスタ２０や配線層の製造過程において発生する熱の影響が記憶素子３０Ａ，３０Ｂに及ぶのを回避できる。
＜第２の実施の形態＞
［半導体装置２の構成］
　図５Ａは、本開示の第２の実施の形態としての半導体装置２の断面構成を表したものである。また、図５Ｂおよび図５Ｃは、いずれも半導体装置２の平面構成を表す。但し、図５Ｂは、半導体基板１０の主面１０Ａ側から眺めたときの半導体装置２の平面構成を表し、図５Ｃは、半導体基板１０の裏面１０Ｂ側から眺めたときの半導体装置２の平面構成を表す。図５Ａは、図５Ｂおよび図５Ｃにそれぞれ示したＶＡ－ＶＡ切断線に沿った矢視方向の断面図に相当する。
　上記第１の実施の形態の半導体装置１は、半導体基板１０のうち、トランジスタ２０が設けられた主面１０Ａと反対の裏面１０Ｂ側に、絶縁層６０を介して記憶素子３０Ａおよび記憶素子３０Ｂを設けるようにしたものである。これに対し、本実施の形態における半導体装置２は、半導体基板１０のうち、トランジスタ２０が設けられた主面１０Ａ側に、記憶素子３０Ａおよび記憶素子３０Ｂを設けるようにしたものである。以下の説明および図５では、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付している。
　本実施の形態の半導体装置２では、半導体装置１と比較した場合、記憶素子３０Ａと選択線ＳＬ２とが互いに入れ替わった位置にそれぞれ配置されており、記憶素子３０Ｂと選択線ＳＬ１とが互いに入れ替わった位置にそれぞれ配置されている。すなわち、絶縁層６０の上面６０Ｓには選択線ＳＬ２および選択線ＳＬ１がそれぞれ設けられ、その選択線ＳＬ２の下面がコンタクトプラグＰ１と接し、選択線ＳＬ１の下面がコンタクトプラグＰ２と接している。一方、層間絶縁層２７には記憶素子３０Ａおよび記憶素子３０Ｂが埋設されており、記憶素子３０Ａが接続層２８Ａの下面と接し、記憶素子３０Ｂが接続層２８Ｂの下面と接している。さらに、半導体装置２では、半導体装置１の配線群４０Ａにおける金属層Ｍ４の代わりにビット線ＢＬ１が配置され、半導体装置１の配線群４０Ｂにおける金属層Ｍ４の代わりにビット線ＢＬ２が配置されている。すなわち、ビット線ＢＬ１およびビット線ＢＬ２はいずれも支持基板５０の上に設けられ、その上面がビアＶ４の下面と接すると共に層間絶縁層４４に埋設されている。
［半導体装置２の作用効果］
　このような半導体装置２においても、上記第１の実施の形態の半導体装置１と同様の効果が得られる。すなわち半導体装置２にでは、トランジスタ２０におけるソース領域に記憶素子３０Ａを接続すると共にトランジスタ２０におけるドレイン領域に記憶素子３０Ｂを接続するようにした。このため、半導体装置２の全体が占める面積は、例えばソース領域に記憶素子３０Ａおよび記憶素子３０Ｂの双方を接続する場合よりも小さくなる。したがって、より狭い領域中により多くのトランジスタ２０および記憶素子３０Ａ，３０Ｂを配置することができ、高集積化を図ることができる。また、半導体装置２では、トランジスタ２０が設けられた主面１０Ａ側に記憶素子３０Ａおよび記憶素子３０Ｂを設けるようにしたので、裏面１０Ｂ側にはコンタクトプラグＰ１，Ｐ２や選択線ＳＬ１，ＳＬ２などの配線のみを配置するだけで足りる。すなわち、裏面１０Ｂ側における形成プロセスを簡素化できる。さらに、半導体装置２では、トランジスタ２０が設けられた層間絶縁層２７に記憶素子３０Ａおよび記憶素子３０Ｂを埋設するようにしたので、上記第１の実施の形態の半導体装置１と比較して、全体の厚さを低減しやすい。
＜第３の実施の形態＞
［半導体装置３の構成］
　図６Ａは、本開示の第３の実施の形態としての半導体装置３の構成を表す斜視図である。図６Ｂは、半導体装置３の構成を表すものであり、図６Ａに示したＶＩＢ－ＶＩＢ切断線に沿った矢視方向の断面に相当する。半導体装置３は、トランジスタ２０の代わりにトランジスタ８０を備えることを除き、他は半導体装置１と同様の構成を有する。トランジスタ８０は、支持基板５０と、例えばシリコンからなる半導体基板１３との間に設けられた素子形成層８０Ａに埋設されている。半導体基板１３は、素子形成層８０Ａと対向する表面１３Ａと、その反対側に位置する裏面１３Ｂとを有している。トランジスタ８０は、半導体基板１３の表面１３Ａ側に設けられている。裏面１３Ｂ側には、記憶素子３０Ａ，３０Ｂが設けられている。本実施の形態では、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。
　トランジスタ８０は、例えば、Ｓｉ（シリコン）よりなるフィン８１と、ゲート電極８２Ｇ，ソース電極８２Ｓおよびドレイン電極８２Ｄとを有するフィン電界効果トランジスタ（Ｆｉｎ－ＦＥＴ）である。Ｆｉｎ－ＦＥＴを用いることにより、バルク基板上のプレーナー型トランジスタに比べて、ショートチャネル特性を抑制することが可能となる。ゲート電極８２Ｇは、記憶素子３０Ａおよび記憶素子３０Ｂのワード線ＷＬを兼ねている。
　フィン８１は、平板状をなし、例えばシリコンよりなる半導体基板１３上に複数立設している。複数のフィン８１は、例えばＸ軸方向にそれぞれ延在すると共にＹ軸方向に並んでいる。但し、図６Ａおよび図６Ｂは１つのフィン８１のみを例示している。フィン８１におけるＸ軸方向と直交する断面、すなわちＹＺ断面は、例えば台形形状をなしている。ゲート電極８２Ｇ、ソース電極８２Ｓおよびドレイン電極８２Ｄは、いずれも、フィン８１の延伸方向と交差するＹ軸方向にフィン８１を跨ぐように延伸されている。ゲート電極８２Ｇ、ソース電極８２Ｓおよびドレイン電極８２Ｄは、いずれも、フィン８１の裏面以外の面、すなわちフィン８１が半導体基板１３と接する面以外の面を覆っている。ここで、ソース電極８２Ｓは、その上端において選択線ＳＬ２と接続されており、ドレイン電極８２Ｄは、その上端において選択線ＳＬ１と接続されている。なお、図６Ａでは、煩雑さを避けるため、選択線ＳＬ１および選択線ＳＬ２の記載を省略している。
　また、フィン８１には、その裏面近傍にソース領域およびドレイン領域として機能する不純物拡散領域８３Ｓ，８３Ｄが含まれており、不純物拡散領域８３Ｓが、コンタクトプラグＰ１を介して記憶素子３０Ａと接続されると共に、不純物拡散領域８３Ｄが、コンタクトプラグＰ２を介して記憶素子３０Ｂと接続されている。
［半導体装置３の作用効果］
　このような半導体装置３においても、上記第１の実施の形態の半導体装置１と同様の効果が期待できる。
　さらに、本実施の形態では、電流ドライブ能力の高いＦｉｎ－ＦＥＴであるトランジスタ８０を搭載し、記憶素子３０Ａおよび記憶素子３０Ｂの選択用トランジスタとして用いるようにしたので、高速の読出し・書込みが可能となる。
［変形例としての半導体装置３Ａの構成］
　図６Ｃは、本実施の形態の変形例としての半導体装置３Ａの構成を表す断面図であり、図６Ｂに相当するものである。図６Ａおよび図６Ｂに示した第３の実施の形態としての半導体装置３では、半導体基板１３の裏面１３Ｂ側に記憶素子３０Ａ，３０Ｂを設けるようにした。これに対し、本変形例としての半導体装置３Ａでは、半導体基板１３の表面１３Ａ側に記憶素子３０Ａ，３０Ｂを設けるようにしたものである。このような半導体装置３Ａにおいても、上記第３の実施の形態の半導体装置３と同様の効果が期待できる。
＜４．適用例＞
　図７Ａは、センサ装置１００と半導体装置２００とを貼り合わせた撮像装置１０１の概略構成を表すものである。半導体装置２００としては、上述した第１から第３の実施の形態における半導体装置１～３を用いることができる。
　撮像装置１０１は、例えば半導体装置２００の上にセンサ装置１００が積層された積層型のイメージセンサデバイスである。センサ装置１００には画素部１１０が形成されている。半導体装置２００には、ロジック回路２１０と、メモリ部２２０とが設けられている。
　センサ装置１００の画素部１１０には、単位画素が２次元配置され、例えば裏面照射型の撮像素子（撮像素子１１０Ｓ，図２参照）および撮像素子１１０Ｓの光電変換によって得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタ、ＦＤ部の電位をリセットするリセットトランジスタやＦＤ部の電位に応じた信号を出力する増幅トランジスタ等が設けられている。
　半導体装置２００には、撮像素子１１０Ｓの動作を制御する制御回路等のロジック回路２１０と、メモリ部２２０を構成する不揮発性メモリ素子（記憶素子３０Ａ，３０Ｂ）が設けられている。なお、半導体装置２００には、ロジック回路２１０およびメモリ部２２０のほか、例えば、画像処理機能を有する回路や、画素部に設けられた単位画素から出力されるアナログ信号をデジタル信号に変換して出力するＡＤＣ（Analog digital converter）回路等が搭載されていてもよい。
　図７Ｂは、図７Ａに示した撮像装置１０１の具体的な断面構成の一例を表したものである。撮像装置１０１におけるセンサ装置１００には、上述したように撮像素子１１０Ｓが設けられている。撮像素子１１０Ｓは、例えば、フォトダイオード１１３Ａおよびトランジスタ１１３Ｂが埋設された半導体基板１１３上に、平坦化層１１４とカラーフィルタ１１５とマイクロレンズ１１６とがこの順に積層されたものである。センサ装置１００では、撮像素子１１０Ｓのマイクロレンズ１１６上に保護層１１７が設けられ、その保護層１１７の上にはガラス基板１１８が配設されている。さらにセンサ装置１００は、最下層（半導体装置２００との対向面）に例えばＣｕからなる導電膜１１１と、その導電膜１１１の周囲を占める絶縁層１１２とを有する。導電膜１１１の下面は、半導体装置２００の最上層に設けられた接続層Ｐ３と接続されている。接続層Ｐ３は例えば銅などからなり、その周囲が絶縁層７３により占められている。
　図７Ａおよび図７Ｂに示した撮像装置１０１によれば、半導体装置２００として、上記第１から第３の実施の形態における半導体装置１～３を適用したものであるので、高集積化を図ることができる。
　以上、実施の形態等を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
　例えば、上記実施の形態等では、トランジスタ２０，８０および記憶素子３０Ａ，３０Ｂの構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
　また、上記第１の実施の形態では、トランジスタ２０がＮＭＯＳトランジスタである場合を例示して説明したが、本開示はそれに限定されるものではなく、例えばＰＭＯＳトランジスタを適用できる。例えば図９Ａおよび図９Ｂに示した半導体装置１Ａは、ＰＭＯＳトランジスタ２０Ａを有している。この場合、例えば図９Ａに示したように、ビット線ＢＬ１の電位を第１の電位（例えばＬｏｗ）とし、選択線ＳＬ１の電位を第１の電位よりも高い第２の電位（Ｈｉｇｈ）とする。これにより、電子ｅ－が矢印の方向に流れ、記憶素子３０Ａの記憶層３２Ｄに対し第２の情報“０”が書き込まれる。一方、図９Ｂに示したように、ビット線ＢＬ１の電位を第２の電位とし、選択線ＳＬ１の電位を第１の電位とすると、電子ｅ－が矢印の方向に流れ、記憶素子３０Ａの記憶層３２Ｄに対し第１の情報“１”が書き込まれる。
　また、上記実施の形態等では、記憶素子をボトムピン構造で説明したが、本技術ではトップピン構造の記憶素子を採用することもできる。ここでいうトップピン構造とは、積層方向の下から上に向かって、記憶層と絶縁層と磁化固定層とをこの順に積層した構造をいう。但し、記憶素子がトップピン構造である場合、その挙動は記憶素子がボトムピン構造である場合の挙動と逆になる（記憶素子に書き込まれるHighとLowとが逆になる）。
　なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
　ゲート部、第１の拡散層および第２の拡散層を有するトランジスタと、
　第１の導電部と、
　前記第１の導電部と電気的に絶縁された第２の導電部と、
　前記第１の拡散層と前記第１の導電部との間に位置すると共に前記第１の拡散層および前記第１の導電部とそれぞれ電気的に接続された第１の記憶素子と、
　前記第２の拡散層と前記第２の導電部との間に位置すると共に前記第２の拡散層および前記第２の導電部とそれぞれ電気的に接続された第２の記憶素子と
　を有する半導体装置。
（２）
　前記第１の拡散層から見て前記第１の記憶素子と反対側に設けられて前記第１の拡散層と電気的に接続された第３の導電部と、
　前記第２の拡散層から見て前記第２の記憶素子と反対側に設けられて前記第２の拡散層と電気的に接続された第４の導電部と
　をさらに有する上記（１）記載の半導体装置。
（３）
　前記ゲート部、前記第１の導電部および前記第２の導電部は、いずれも第１の方向に沿って延在している
　上記（１）または（２）に記載の半導体装置。
（４）
　前記ゲート部、および前記第１から第４の導電部は、いずれも第１の方向に沿って延在している
　上記（２）記載の半導体装置。
（５）
　前記ゲート部が設けられた第１の面と、前記第１の面と反対側に位置する第２の面とを含む半導体基板をさらに備え、
　前記第１の拡散層は、前記第１の面の近傍において前記半導体基板の一部を構成し、
　前記第２の拡散層は、前記第１の面の近傍において前記半導体基板の他の一部を構成する
　上記（１）から（４）のいずれか１つに記載の半導体装置。
（６）
　前記半導体基板の前記第２の面を覆う第１の絶縁層と、
　前記第１の絶縁層をそれぞれ貫く第１の接続部および第２の接続部と
　をさらに備え、
　前記第１の記憶素子および前記第２の記憶素子は、それぞれ、前記第１の絶縁層から見て前記第２の面と反対側に設けられており、
　前記第１の記憶素子は、前記第１の接続部を介して前記第１の拡散層と電気的に接続され、
　前記第２の記憶素子は、前記第２の接続部を介して前記第２の拡散層と電気的に接続されている
　上記（５）記載の半導体装置。
（７）
　前記半導体基板の前記第１の面を覆う第２の絶縁層と、
　前記第２の絶縁層から見て前記第２の面と反対側にそれぞれ設けられた第３の導電部および第４の導電部と、
　前記第２の絶縁層を貫くと共に前記第１の拡散層と前記第３の導電部とを電気的に繋ぐ第３の接続部と、
　前記第２の絶縁層を貫くと共に前記第２の拡散層と前記第４の導電部とを電気的に繋ぐ第４の接続部と
　をさらに備えた上記（６）記載の半導体装置。
（８）
　前記第１の導電部の電位を第１の電位とし、前記第４の導電部の電位を前記第１の電位よりも高い第２の電位とし、前記ゲート部の電位を前記第２の電位とし、前記第２の導電部の電位および前記第３の導電部の電位を、前記第１の導電部の電位、前記第４の導電部の電位および前記ゲート部の電位のいずれからも独立した第３の電位とすることにより、前記第１の記憶素子に対し第１の情報を書き込み、
　前記第１の導電部の電位を前記第２の電位とし、前記第４の導電部の電位を前記第１の電位とし、前記ゲート部の電位を前記第２の電位とし、前記第２の導電部の電位および前記第３の導電部の電位を前記第３の電位とすることにより、前記第１の記憶素子に対し第２の情報を書き込むように制御する制御部をさらに有する
　上記（７）記載の半導体装置。
（９）
　前記制御部は、
　前記第２の導電部の電位および前記第３の導電部の電位を前記第３の電位に維持することのできる電位制御回路を含む
　上記（８）記載の半導体装置。
（１０）
　前記第２の導電部の電位を第１の電位とし、前記第３の導電部の電位を前記第１の電位よりも高い第２の電位とし、前記ゲート部の電位を前記第２の電位とし、前記第１の導電部の電位および前記第４の導電部の電位を、前記第２の導電部の電位、前記第３の導電部の電位および前記ゲート部の電位のいずれからも独立した第４の電位とすることにより、前記第２の記憶素子に対し第１の情報を書き込み、
　前記第２の導電部の電位を前記第２の電位とし、前記第３の導電部の電位を前記第１の電位とし、前記ゲート部の電位を前記第２の電位とし、前記第１の導電部の電位および前記第４の導電部の電位を前記第４の電位とすることにより、前記第２の記憶素子に対し第２の情報を書き込むように制御する制御部をさらに有する
　上記（７）記載の半導体装置。
（１１）
　前記制御部は、
　前記第１の導電部の電位および前記第４の導電部の電位を前記第４の電位に維持することのできる電位制御回路を含む
　上記（１０）記載の半導体装置。
（１２）
　前記半導体基板の前記第１の面を覆う第１の絶縁層と、
　前記第１の絶縁層をそれぞれ貫く第１の接続部および第２の接続部と、
　前記第１の絶縁層から見て前記第１の面と反対側に設けられ、前記第１の接続部を介して前記第１の拡散層と電気的に接続された第３の導電部と、
　前記第１の絶縁層から見て前記第１の面と反対側に設けられ、前記第２の接続部を介して前記第２の拡散層と電気的に接続された第４の導電部と
　をさらに備えた上記（５）から（１１）のいずれか１つに記載の半導体装置。
（１３）
　前記半導体基板の前記第２の面を覆う第２の絶縁層と、
　前記第２の絶縁層をそれぞれ貫く第３の接続部および第４の接続部と
　をさらに備え、
　前記第１の導電部は、前記第１の記憶素子から見て前記第２の絶縁層と反対側に設けられると共に前記第３の接続部を介して前記第１の拡散層と電気的に接続され、
　前記第２の導電部は、前記第２の記憶素子から見て前記第２の絶縁層と反対側に設けられると共に前記第４の接続部を介して前記第２の拡散層と電気的に接続されている
　上記（１２）記載の半導体装置。
（１４）
　前記第１の方向と交差する第２の方向に延伸された半導体材料を含むフィンをさらに備え、
　前記第１の記憶素子および前記第２の記憶素子は、前記フィンの裏面とそれぞれ接続され、
　前記ゲート部、前記第１の拡散層および前記第２の拡散層は、前記第１の方向に延在し、前記フィンの前記裏面以外の面を覆っている
　上記（１）記載の半導体装置。
（１５）
　半導体装置と、
　前記半導体装置に積層された撮像素子と
　を備え、
　前記半導体装置は、
　ゲート部、第１の拡散層および第２の拡散層を有するトランジスタと、
　第１の導電部と、
　前記第１の導電部と電気的に絶縁された第２の導電部と、
　前記第１の拡散層と前記第１の導電部との間に位置すると共に前記第１の拡散層および
前記第１の導電部とそれぞれ電気的に接続された第１の記憶素子と、
　前記第２の拡散層と前記第２の導電部との間に位置すると共に前記第２の拡散層および前記第２の導電部とそれぞれ電気的に接続された第２の記憶素子と
　を有する
　撮像装置。
　本出願は、日本国特許庁において２０１８年３月６日に出願された日本特許出願番号２０１８－３９２１７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (15)

  1. 　ゲート部、第１の拡散層および第２の拡散層を有するトランジスタと、
    　第１の導電部と、
    　前記第１の導電部と電気的に絶縁された第２の導電部と、
    　前記第１の拡散層と前記第１の導電部との間に位置すると共に前記第１の拡散層および前記第１の導電部とそれぞれ電気的に接続された第１の記憶素子と、
    　前記第２の拡散層と前記第２の導電部との間に位置すると共に前記第２の拡散層および前記第２の導電部とそれぞれ電気的に接続された第２の記憶素子と
    　を有する半導体装置。
  2. 　前記第１の拡散層から見て前記第１の記憶素子と反対側に設けられて前記第１の拡散層と電気的に接続された第３の導電部と、
    　前記第２の拡散層から見て前記第２の記憶素子と反対側に設けられて前記第２の拡散層と電気的に接続された第４の導電部と
    　をさらに有する請求項１記載の半導体装置。
  3. 　前記ゲート部、前記第１の導電部および前記第２の導電部は、いずれも第１の方向に沿って延在している
    　請求項１記載の半導体装置。
  4. 　前記ゲート部、および前記第１から第４の導電部は、いずれも第１の方向に沿って延在している
    　請求項２記載の半導体装置。
  5. 　前記ゲート部が設けられた第１の面と、前記第１の面と反対側に位置する第２の面とを含む半導体基板をさらに備え、
    　前記第１の拡散層は、前記第１の面の近傍において前記半導体基板の一部を構成し、
    　前記第２の拡散層は、前記第１の面の近傍において前記半導体基板の他の一部を構成する
    　請求項１記載の半導体装置。
  6. 　前記半導体基板の前記第２の面を覆う第１の絶縁層と、
    　前記第１の絶縁層をそれぞれ貫く第１の接続部および第２の接続部と
    　をさらに備え、
    　前記第１の記憶素子および前記第２の記憶素子は、それぞれ、前記第１の絶縁層から見て前記第２の面と反対側に設けられており、
    　前記第１の記憶素子は、前記第１の接続部を介して前記第１の拡散層と電気的に接続され、
    　前記第２の記憶素子は、前記第２の接続部を介して前記第２の拡散層と電気的に接続されている
    　請求項５記載の半導体装置。
  7. 　前記半導体基板の前記第１の面を覆う第２の絶縁層と、
    　前記第２の絶縁層から見て前記第２の面と反対側にそれぞれ設けられた第３の導電部および第４の導電部と、
    　前記第２の絶縁層を貫くと共に前記第１の拡散層と前記第３の導電部とを電気的に繋ぐ第３の接続部と、
    　前記第２の絶縁層を貫くと共に前記第２の拡散層と前記第４の導電部とを電気的に繋ぐ第４の接続部と
    　をさらに備えた請求項６記載の半導体装置。
  8. 　前記第１の導電部の電位を第１の電位とし、前記第４の導電部の電位を前記第１の電位よりも高い第２の電位とし、前記ゲート部の電位を前記第２の電位とし、前記第２の導電部の電位および前記第３の導電部の電位を、前記第１の導電部の電位、前記第４の導電部の電位および前記ゲート部の電位のいずれからも独立した第３の電位とすることにより、前記第１の記憶素子に対し第１の情報を書き込み、
    　前記第１の導電部の電位を前記第２の電位とし、前記第４の導電部の電位を前記第１の電位とし、前記ゲート部の電位を前記第２の電位とし、前記第２の導電部の電位および前記第３の導電部の電位を前記第３の電位とすることにより、前記第１の記憶素子に対し第２の情報を書き込むように制御する制御部をさらに有する
    　請求項７記載の半導体装置。
  9. 　前記制御部は、
    　前記第２の導電部の電位および前記第３の導電部の電位を前記第３の電位に維持することのできる電位制御回路を含む
    　請求項８記載の半導体装置。
  10. 　前記第２の導電部の電位を第１の電位とし、前記第３の導電部の電位を前記第１の電位よりも高い第２の電位とし、前記ゲート部の電位を前記第２の電位とし、前記第１の導電部の電位および前記第４の導電部の電位を、前記第２の導電部の電位、前記第３の導電部の電位および前記ゲート部の電位のいずれからも独立した第４の電位とすることにより、前記第２の記憶素子に対し第１の情報を書き込み、
    　前記第２の導電部の電位を前記第２の電位とし、前記第３の導電部の電位を前記第１の電位とし、前記ゲート部の電位を前記第２の電位とし、前記第１の導電部の電位および前記第４の導電部の電位を前記第４の電位とすることにより、前記第２の記憶素子に対し第２の情報を書き込むように制御する制御部をさらに有する
    　請求項７記載の半導体装置。
  11. 　前記制御部は、
    　前記第１の導電部の電位および前記第４の導電部の電位を前記第４の電位に維持することのできる電位制御回路を含む
    　請求項１０記載の半導体装置。
  12. 　前記半導体基板の前記第１の面を覆う第１の絶縁層と、
    　前記第１の絶縁層をそれぞれ貫く第１の接続部および第２の接続部と、
    　前記第１の絶縁層から見て前記第１の面と反対側に設けられ、前記第１の接続部を介して前記第１の拡散層と電気的に接続された第３の導電部と、
    　前記第１の絶縁層から見て前記第１の面と反対側に設けられ、前記第２の接続部を介して前記第２の拡散層と電気的に接続された第４の導電部と
    　をさらに備えた請求項５記載の半導体装置。
  13. 　前記半導体基板の前記第２の面を覆う第２の絶縁層と、
    　前記第２の絶縁層をそれぞれ貫く第３の接続部および第４の接続部と
    　をさらに備え、
    　前記第１の導電部は、前記第１の記憶素子から見て前記第２の絶縁層と反対側に設けられると共に前記第３の接続部を介して前記第１の拡散層と電気的に接続され、
    　前記第２の導電部は、前記第２の記憶素子から見て前記第２の絶縁層と反対側に設けられると共に前記第４の接続部を介して前記第２の拡散層と電気的に接続されている
    　請求項１２記載の半導体装置。
  14. 　第１の方向と交差する第２の方向に延伸された半導体材料を含むフィンをさらに備え、
    　前記第１の記憶素子および前記第２の記憶素子は、前記フィンの裏面とそれぞれ接続され、
    　前記ゲート部、前記第１の拡散層および前記第２の拡散層は、前記第１の方向に延在し、前記フィンの前記裏面以外の面を覆っている
    　請求項１記載の半導体装置。
  15. 　半導体装置と、
    　前記半導体装置に積層された撮像素子と
    　を備え、
    　前記半導体装置は、
    　ゲート部、第１の拡散層および第２の拡散層を有するトランジスタと、
    　第１の導電部と、
    　前記第１の導電部と電気的に絶縁された第２の導電部と、
    　前記第１の拡散層と前記第１の導電部との間に位置すると共に前記第１の拡散層および前記第１の導電部とそれぞれ電気的に接続された第１の記憶素子と、
    　前記第２の拡散層と前記第２の導電部との間に位置すると共に前記第２の拡散層および前記第２の導電部とそれぞれ電気的に接続された第２の記憶素子と
    　を有する
    　撮像装置。
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