JP2007227917A - 磁気メモリ装置及びデータ記録方法 - Google Patents

Abstract

【課題】磁気メモリ装置及びデータ記録方法を提供する。
【解決手段】トランジスタと組をなすものであって、ＭＴＪセルとその両側で磁場を形成する第１パッド層及び第２パッド層とを備えたＭＴＪ素子を備え、各トランジスタのドレインは、該当セル領域の第１パッド層に連結され、そのソースは、隣接した単位セル領域の第２パッド層に連結され、各トランジスタのゲートは、当単位セル領域の該当ワードラインに接続され、そのドレインは、該当単位セル領域のビットラインに接続される構造を有する磁気メモリ装置である。
【選択図】図３

Description

本発明は、メモリ素子に係り、さらに詳細には、高いセル選択性及び低い駆動電圧を有する磁気メモリ素子及びデータ記録方法に関する。

磁気メモリ素子は、ストレージノードとして、トンネリング膜と、その上部及び下部にそれぞれ備えられた磁性膜とを備える磁気トンネル接合(Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ：ＭＴＪ)セルを備える。磁気メモリ素子は、前記ＭＴＪセルの抵抗特性を利用してビットデータを記録する不揮発性メモリ素子である。

前記ＭＴＪセルの抵抗は、自身に備えられた磁性膜の磁化方向が同一である場合に低く、前記磁性膜の磁化方向が反対である場合に高い。前記ＭＴＪセルの抵抗が低いとき、磁気メモリ素子に所定のビットデータ、例えば、１が記録されたと見なしうる。また、前記ＭＴＪセルの抵抗が高いとき、磁気メモリ素子に所定のビットデータ、例えば、０が記録されたと見なしうる。

このように磁気メモリ素子に記録されたビットデータは、ＭＴＪセルの抵抗または電流を測定し、これを基準値と比較することで読み取る。
これまで、このような動作特性を有する多様な磁気メモリ素子(以下、従来の磁気メモリ素子)が紹介されており、図１は、その一例を示す。

図１を参照すれば、半導体基板１０上にゲート電極Ｇが設けられる。ゲート電極Ｇとこれに隣接した二つのフィールド酸化膜(図示せず)との間の半導体基板１０に、それぞれソース及びドレイン領域Ｓ、Ｄが形成されている。ゲート電極Ｇ、ソース及びドレイン領域Ｓ、Ｄは、電界効果トランジスタ(以下、トランジスタ)を構成する。ゲート積層物から垂直に所定距離ほど離隔されたところには、デジタルラインＤＬが存在する。デジタルラインＤＬによって磁気ＲＡＭの書き込み動作に必要な磁場の一部が形成される。デジタルラインＤＬと前記トランジスタとは、層間絶縁層１２で覆われている。層間絶縁層１２にビアホールｈ１が存在し、ビアホールｈ１は、導電性プラグ１４で充填されている。層間絶縁層１２上に導電性プラグ１４の上面を覆い、デジタルラインＤＬ上に所定の長さほど拡張された導電性パッド１６が存在する。このような導電性パッド１６の所定領域上に、ＭＴＪセル１８が備えられている。ＭＴＪセル１８は、デジタルラインＤＬのすぐ上に配置される。層間絶縁層１２上に導電性パッド１６とＭＴＪセル１８とを覆う層間絶縁層２０が存在する。層間絶縁層２０にＭＴＪセル１８の上面が露出されるビアホールｈ２が形成されている。層間絶縁層２０上にビアホールｈ２を満たすビットライン２２が存在する。

図２は、図１に示す従来技術による磁気ＲＡＭの書き込み及び読み取り動作における電流の流れを示す。図２において、点線Ａ１は、書き込み動作で電流が流れる経路を示し、一点鎖線Ａ２は、読み取り動作で電流が流れる経路を示す。

図２を参照すれば、書き込み動作において電流は、選択されたビットラインＢＬを介して流れる。したがって、たとえ選択されたワードラインＷＬによって書き込まれるセルが選択されるとしても、選択されたビットラインＢＬに流れる電流によって発生する磁場は、選択されたＭＴＪセル１８だけでなく、選択されたビットラインＢＬに連結された選択されない他のＭＴＪセル(図示せず)にも影響を与えて、前記選択されていない他のＭＴＪセルに望ましくないデータが記録される可能性が高い。これは、従来技術による磁気ＲＡＭの場合に、ＭＴＪセル選択性が低いということを意味する。

本発明は、セル選択性が高く、かつ駆動電圧を低下さする磁気メモリ装置を提供するところにある。

本発明による磁気メモリ装置は、複数の単位セル領域を画定する複数のワードラインおよびビットラインと、単位セル領域のそれぞれに配置されるトランジスタと、前記トランジスタと組をなすものであって、ＭＴＪセルとその両側で磁場を形成する第１パッド層及び第２パッド層とを備えたＭＴＪ素子とを備え、前記各トランジスタのドレインは、該当セル領域の第１パッド層に連結され、そのソースは、隣接した単位セル領域の第２パッド層に連結され、各トランジスタのゲートは、該当単位セル領域の該当ワードラインに接続され、そのドレインは、該当単位セル領域の隣接するビットラインに接続される構造を有する。

本発明による磁気メモリ素子のデータ記録方法は、一本のワードライン上で選択された一つのメモリ領域のＭＴＪ素子に磁場による情報を分極の形態で記録するに当たって、前記ＭＴＪ素子の一側面に対する磁場は、該当メモリ領域のトランジスタによってスイッチングされ、他側面に対する磁場は、選択されていない同一ワードライン上の隣接セルのトランジスタによってスイッチングされることを特徴とする。

本発明の具体的なデータ記録方法は、前記隣接セルのトランジスタによってスイッチングされる磁場は、該当セル領域のＭＴＪセルを通過する電流によって形成し、該当セル領域のトランジスタによってスイッチングされる磁場は、該当セル領域のトランジスタを通過する電流によって形成する。

本発明の具体的な実施形態によるメモリ素子の第１パッド層及び第２パッド層は、１００ｎｍ以下の幅と厚さを有する。そして、前記ビットラインとこれに隣接したパッド層は、少なくとも３００ｎｍ程度離隔されうる。このような本発明を利用すれば、ＭＴＪセル選択性を高め、駆動電力を低くすることができる。

本発明の磁気メモリ素子は、ＭＴＪセルのフリー磁性膜の磁気分極を制御するための手段としてＭＴＪセルの両側にパッド層を備え、ＭＴＪセルに磁場を形成するための電流の経路が二つのトランジスタに分流される。
このように、本発明の磁気メモリ素子は、ビットラインで発生した磁場を利用するのではなく、ＭＴＪセルの両側にそれぞれ接触したパッド層で発生する磁場を利用してビットデータを記録するので、選択されたＭＴＪセルにだけビットデータを記録でき、この過程で選択されないＭＴＪセルにビットデータが記録されることを防止できる。これは、本発明の磁気メモリ素子が高い選択性を有することを意味する。さらに、二つの電流経路を有することによって、電流が二つのトランジスタによって分担されるので、トランジスタに対する電流負担が減少する。

また、前記上部及び下部電極パッド層の厚さは、１００ｎｍ以下と薄く、幅も１００ｎｍ以下と狭い。したがって、前記パッド層の単位電流当り発生する磁場の強度を増大させうる。これは、ビットデータの記録に使われる電流を低くすることができるということを意味するところ、結果として、磁気メモリ素子の駆動電力を減らすことができる。

以下、本発明の実施形態による磁気メモリ素子および駆動方法を添付された図面を参照して詳細に説明する。なお、図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。

まず、本発明の実施形態による磁気メモリ装置(以下、本発明のメモリ装置)について説明する。
図３は、本発明の特徴的な構造を示すメモリ素子の等価回路図であり、図４は、本発明によるメモリ装置の概略的な構成を象徴的に示す立体図である。

まず、図３を参照すれば、横方向に並ぶビットラインＢ１、Ｂ２、Ｂ３、Ｂ４〜Ｂｍと縦方向に並ぶワードラインＷ１、Ｗ２、Ｗ３〜ＷｎとがＹ−Ｙマトリックス上で配置されており、これらによって単位セル領域が画定される。

ビットラインとワードラインとによって画定された各単位セル領域には、一つのトランジスタ３０とＭＴＪ素子４０とが配置される。ここで、ＭＴＪ素子は、ＭＴＪセル４１と、ＭＴＪセル４１の分極に必要な磁場を形成するＭＴＪセルの両側(図面において上下)に形成される第１パッド層及び第２パッド層(図４の４２、４３)とを備える。各単位セル領域でトランジスタＴＲの活性層とＭＴＪ素子４０とが直列連結された構造を有し、このような連結構造は、あらゆる単位セル領域で反復される。したがって、一本のワードラインＷ１〜Ｗｎにゲートが連結された全てのトランジスタＴＲとＭＴＪ素子４０はと反復的に直列連結される。一方、トランジスタ３０のドレイン及びＭＴＪ素子４０の連結ノードは、隣接したビットラインＢ１〜Ｂｍに共に接続され、各トランジスタのソースは、隣接した他の単位セル領域のＭＴＪ素子４０を通じてビットラインＢ１〜Ｂｍに電気的に接続される。

前述した本発明によるメモリ装置の具体的な実施形態を示す図４を参照すれば、トランジスタ３０の活性層が平行に配置されており、隣接した活性層は、互いに異なる方向に交差するように配置されるソースＳとドレインＤとを有する。隣接した両活性層３０のドレインＤとソースＳには、垂直にプラグ６１、６２が形成されており、各プラグ６１上にＭＴＪ素子４０の第１パッド層４２と第２パッド層４３とが位置する。第１パッド層及び第２パッド層４２、４３は、互いに平行に対向しており、これらの間にＭＴＪセル４１が位置している。そして、第２パッド層４３には、その上のビットライン５０に接続されるプラグ６３が形成されている。本発明の望ましい実施形態によれば、前記パッド層４２、４３の厚さは、１００ｎｍ以下であり、その幅も１００ｎｍ以下でありうる。そして、前記ビットラインとこれに隣接した第２パッド層４３とは、少なくとも３００ｎｍほど離隔されることが望ましい。

図５は、図４に示す本発明によるメモリ装置の理解を助けるために、ジグザグ型に配置されたトランジスタ３０とＭＴＪ素子４０とを一列に展開して示す概略的な断面図である。図５において、各トランジスタのゲートＧは、点線で象徴的に表示されたように一つに連結されているワードラインに該当する。図５に示すように、ＭＴＪ−ＴＲ−ＭＴＪ−…−ＴＲの直列連結構造を有し、ソースとＭＴＪ素子との連結部分は、プラグ６３によってビットライン５０に連結される。

前記のような構造の本発明によるメモリ装置は、従来のメモリ装置と回路的に異なり、したがって、これに相応する情報記録方法及び再生方法が必要である。
図６Ａ及び図６Ｂは、本発明によるＭＴＪ素子４０の抜粋斜視図及び断面図であって、第１パッド層及び第２パッド層４２、４３による情報記録のための電流の経路を示す図面である。

互いに平行な第１パッド層及び第２パッド層４２、４３の間にＭＴＪセル４１が位置するが、第２パッド層４３の中間部分と第１パッド層４２の一端部(図面の右端）との間にＭＴＪセル４１が位置する。そして、ビットライン(図示せず)に連結されるプラグ６３と、他のセル領域のソース(図示せず)に接続されるプラグ６２とは、第２パッド層４３の両側に位置する。第１パッド層４２の他端部の下にはトランジスタ(図示せず）のドレインに接続されるプラグ６１が位置する。電流の流れは、二つの経路Ｉ_ａ、Ｉ_ｂを介してなされるが、一つは、トランジスタから第１パッド層４２、ＭＴＪセル４０、第２パッド層４３を経由する第１経路であり、他の一つは、他のセル領域のトランジスタに連結されたプラグ６２、第２パッド層４３を経由する第２経路である。したがって、ＭＴＪセル４１に対する情報保存に寄与する電流は、前記二つの経路を流れる電流の和(Ｉ_ａ＋Ｉ_ｂ)であり、このような二つの経路の電流は、ＭＴＪセル４１の両側(図面において上下)に形成されるので、少ない電流によってもＭＴＪセル４１に必要な磁場を形成する。ここで、ビットライン及びこれに接続されるプラグから遠く隔離されているため、ビットラインによる磁場の影響がＭＴＪセル４１には及ばない。

図６Ａ及び図６Ｂにおいて、Ｈ_ａとＥ_ａとは、ＭＴＪセル４１の困難軸（ｈａｒｄ ａｘｉｓ）方向と容易軸（ｅａｓｙ ａｘｉｓ)方向とをそれぞれ示す。ＭＴＪセル４１の磁気分極が容易軸方向Ｅ_ａに整列される場合、磁場を除去した後にもその整列状態が安定して維持される一方、困難軸方向Ｈ_ａに整列される場合、磁場を除去した後、整列状態は原状に戻るか、容易軸方向Ｅ_ａに反転される。電流は、図６Ｂに示すような電流経路Ｉ_ａ、Ｉ_ｂまたはその逆に流れ、第１パッド層及び第２パッド層４２、４３周りにＭＴＪセル４１の局所領域に影響を与える容易軸方向Ｅ_ａの磁場Ｈ１、Ｈ２が発生する。このように発生する磁場Ｈ１、Ｈ２によって、ＭＴＪセル４１の磁気分極は容易軸方向Ｅ_ａに整列される。ここで、分極の反転は、電流Ｉ_ａまたはＩ_ｂのいずれか一つによって現れず、二つの電流の和によって現れる。すなわち、電流Ｉ_ａ及びＩ_ｂは、分極に必要な最小電流より小さく、これらの和は、最小電流より大きい必要がある。

前記のような電流流れを誘導する全体的な駆動方法は、次の通りである。本発明によるメモリ装置の選択されたＭＴＪ素子４０に磁場によって情報を記録する時には、一本のワードラインと３本のビットラインとが選択され、このとき、情報は、中央のビットラインに直接連結されたＭＴＪ素子４０に保存される。

図７を参照すれば、情報保存時にかならず３本のビットラインＢ_ｉ−１、Ｂ_ｉ、Ｂ_ｉ＋１（ｉは自然数）が選択され、分極が生じるＭＴＪセルは、中央のビットラインＢ_ｉに対応する単位セル領域のＭＴＪセル(ＭＴＪ４１ｂ)である。一本のワードラインがオープン状態で中央のビットラインを接地させ、その両側のビットラインＢ_ｉ−１、Ｂ_ｉ＋１に所定の電流(または電圧)を印加すれば、示されたような二つの電流経路Ｉ_ａ、Ｉ_ｂが発生する。各ビットラインに対応する該当セル領域は、便宜上ビットラインの左側に位置すると見なす。したがって、第１経路Ｉ_ａの電流は、隣接単位セル領域(図面において左側）のＭＴＪセル４１ａを経由して、該当セル領域のトランジスタ及びＭＴＪ素子４０の一側パッド層を通じて該当ビットラインＢ_ｉに流れる。そして、第２経路Ｉ_ｂの電流は、該当ＭＴＪ素子のセル(ＭＴＪ４１ｂ)を通過するが、隣接単位セル領域(図面において右側）のビットラインＢ_ｉ＋１、トランジスタを経由する。したがって、選択されたビットラインのＭＴＪセルには、二つの経路の電流により分極されて情報の保存が行われる。しかし、その両側ビットラインのＭＴＪセルには、一つの経路にだけ電流が流れ、この電流によっては分極がなされない。

図８は、前記のような方法で保存された情報を読み取る方法を示す。例えば、一つの単位メモリ領域からビット情報を得るために、該当ビットラインＢ_ｉ及びワードラインが選択され、これと同時に隣接したビットラインのうち、該当トランジスタのドレインが連結される(図面において右側）ビットラインＢ_ｉ＋１が選択される。したがって、該当ワードラインをオープンさせた状態で選択された二本のビットラインＢ_ｉ、Ｂ_ｉ＋１に所定の電圧を印加すれば、該当単位セル領域のＭＴＪ４１ｂを通過する電流Ｉ_ｃが発生し、この電流の値によってビット情報が得られる。

前記のような本発明によるメモリ装置は、従来とは違って独特な構造及びこれによるメモリ方法を有し、その特徴として、ビットラインからＭＴＪセルが隔離されており、ＭＴＪセルの両側にこれに磁場を形成するパッド層を備える構造を有する。このような本発明のメモリ装置は、構造的に従来のデジタルラインが必須ではなく、いずれの場合には追加されうる。

前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されなければならない。例えば、当業者ならば、デジタルラインを異なって構成するか、第１パッド層及び第２パッド層４２、４３を多層にするか、その材質を具体化することができる。また、ビットラインとパッド層との間にビットラインから発生する磁場の遮断効果を一層高めるための遮蔽手段をさらに備えることができる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められなければならない。

本発明は、メモリ素子関連の技術分野に好適に用いられる。

従来技術による磁気メモリ素子の断面図である。 図１の磁気メモリ素子の動作時に磁気メモリ素子に流れる電流の経路を示す断面図である。 本発明の実施形態によるメモリ装置の等価回路図である。 本発明の具体的な実施形態によるメモリ装置の主要構成要素の概略的な配置を示す立体図である。 図４に示す本発明によるメモリ装置の理解を助けるために、電流経路に基づくワードラインの構成要素を配置した展開図である。 本発明による磁気メモリ装置のＭＴＪセルの概略的な構成を示す抜粋斜視図である。 本発明による磁気メモリ装置のＭＴＪセルの概略的な構成を示す断面図である。 本発明による磁気メモリ装置のデータ記録方法を説明する等価回路図である。 本発明による磁気メモリ装置のデータ読み取り方法を説明する等価回路図である。

符号の説明

３０、ＴＲ、ＴＲａ トランジスタ
６１、６２、６３ プラグ
４０ ＭＴＪ素子
４０ａ、４１、Ｍ１ ＭＴＪセル
４１ｂ ＭＴＪ
４２ 第１パッド層
４３ 第２パッド層
５０、Ｂ１〜Ｂｍ、Ｂ_ｉ−１、Ｂ_ｉ、Ｂ_ｉ＋１ ビットライン
Ｄ ドレイン
Ｈ１、Ｈ２ 磁場
Ｉ_ａ、Ｉ_ｂ 電流経路
Ｉ_ｃ 電流
Ｓ ソース
Ｗ１〜Ｗｎ ワードライン

Claims (12)

1. 複数の単位セル領域を画定する複数のワードラインおよびビットラインと、
   単位セル領域のそれぞれに配置されるトランジスタと、
   前記トランジスタと組をなすものであって、磁気トンネル接合セルとその両側で磁場を形成する第１パッド層及び第２パッド層とを備えた磁気トンネル接合素子と、を備え、
   前記各トランジスタのドレインは、該当セル領域の第１パッド層に連結され、そのソースは、隣接した単位セル領域の第２パッド層に連結され、
   各トランジスタのゲートは、該当単位セル領域の該当ワードラインに接続され、そのドレインは、該当単位セル領域のビットラインに接続される構造を有することを特徴とする磁気メモリ装置。
2. 前記第１パッド層及び第２パッド層の厚さは、１００ｎｍ以下であることを特徴とする請求項１に記載の磁気メモリ装置。
3. 前記ビットラインと磁気トンネル接合セルとは、少なくとも３００ｎｍの間隔で離隔されたことを特徴とする請求項１または請求項２に記載の磁気メモリ装置。
4. 磁気メモリ装置の一本のワードライン上で選択された一つのメモリ領域の磁気トンネル接合素子に、磁場による情報を分極の形態で記録するに当たって、
   前記磁気トンネル接合素子の一側面に対する磁場は、該当メモリ領域のトランジスタによってスイッチングされ、他側面に対する磁場は、選択されていない同一ワードライン上の隣接セルのトランジスタによってスイッチングされることを特徴とする磁気メモリ装置のデータ記録方法。
5. 前記該当セル領域のトランジスタによってスイッチングされる磁場は、該当セル領域のトランジスタを通過する第１電流によって形成され、
   前記隣接セルのトランジスタによってスイッチングされる磁場は、該当セル領域の磁気トンネル接合セルを通過する第２電流によって形成されることを特徴とする請求項４に記載の磁気メモリ装置のデータ記録方法。
6. 前記第１電流及び第２電流の和は、磁気トンネル接合素子の分極に必要な最小電流以上の値を有し、第１電流及び第２電流のそれぞれは、前記最小電流以下の値を有することを特徴とする請求項４または請求項５に記載の磁気メモリ装置のデータ記録方法。
7. 前記磁気メモリ装置は、
   複数の単位セル領域を画定する複数のワードラインおよびビットラインと、
   単位セル領域のそれぞれに配置されるトランジスタと、
   前記トランジスタと組をなすものであって、磁気トンネル接合セルとその両側で磁場を形成する第１パッド層及び第２パッド層とを備えた磁気トンネル接合素子と、を備え、
   前記各トランジスタのドレインは、該当セル領域の第１パッド層に連結され、そのソースは、隣接した単位セル領域の第２パッド層に連結され、
   各トランジスタのゲートは、該当単位セル領域の該当ワードラインに接続され、そのドレインは、該当単位セル領域のビットラインに接続される構造を有することを特徴とする請求項４または請求項５に記載の磁気メモリ装置のデータ記録方法。
8. 前記第１パッド層及び第２パッド層の厚さは、１００ｎｍ以下であることを特徴とする請求項７に記載の磁気メモリ装置のデータ記録方法。
9. 前記ビットラインと磁気トンネル接合セルとは、少なくとも３００ｎｍの間隔で離隔されたことを特徴とする請求項７に記載の磁気メモリ装置のデータ記録方法。
10. 前記磁気メモリ装置は、
    複数の単位セル領域を画定する複数のワードラインおよびビットラインと、
    単位セル領域のそれぞれに配置されるトランジスタと、
    前記トランジスタと組をなすものであって、磁気トンネル接合セルとその両側で磁場を形成する第１パッド層及び第２パッド層とを備えた磁気トンネル接合素子と、を備え、
    前記各トランジスタのドレインは、該当セル領域の第１パッド層に連結され、そのソースは、隣接した単位セル領域の第２パッド層に連結され、
    各トランジスタのゲートは、該当単位セル領域の該当ワードラインに接続され、そのドレインは、該当単位セル領域のビットラインに接続される構造を有することを特徴とする請求項６に記載の磁気メモリ装置のデータ記録方法。
11. 前記第１パッド層及び第２パッド層の厚さは、１００ｎｍ以下であることを特徴とする請求項１０に記載の磁気メモリ装置のデータ記録方法。
12. 前記ビットラインと磁気トンネル接合セルとは、少なくとも３００ｎｍの間隔で離隔されたことを特徴とする請求項１０に記載の磁気メモリ装置のデータ記録方法。

Images