JP2002118238A - Ｍｒａｍメモリーセル - Google Patents
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Abstract
(57)【要約】
【課題】わずかな金属被覆平面で作製され、そしてそれ
により既存のＭＲＡＭメモリーセルより本質的に簡単な
構造のＭＲＡＭメモリーセルをつくること。 【解決手段】一番上の金属被覆平面が第２の金属被覆平
面であり、そして磁気抵抗抵抗器が第１の金属被覆平面
と第２の金属被覆平面との間に延在し、その結果、第１
の金属被覆平面導体路がワード線のスティッチ接点およ
び磁気抵抗抵抗器と接続し、そしてそれゆえワード線ス
ティッチおよび磁気抵抗抵抗器のための書き込み線の二
重機能を満たすことを可能にすることにより解決され
る。
により既存のＭＲＡＭメモリーセルより本質的に簡単な
構造のＭＲＡＭメモリーセルをつくること。 【解決手段】一番上の金属被覆平面が第２の金属被覆平
面であり、そして磁気抵抗抵抗器が第１の金属被覆平面
と第２の金属被覆平面との間に延在し、その結果、第１
の金属被覆平面導体路がワード線のスティッチ接点およ
び磁気抵抗抵抗器と接続し、そしてそれゆえワード線ス
ティッチおよび磁気抵抗抵抗器のための書き込み線の二
重機能を満たすことを可能にすることにより解決され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、磁気抵抗抵抗器お
よびスイッチングトランジスタを備えるＭＲＡＭメモリ
ーセルに関する。このメモリーセルでは、２つの本質的
には垂直に交差している導体路の間に磁気抵抗抵抗器が
ある。これらの導体路の内一つの導体路が一番上の金属
被覆平面に延在する。そして、このメモリーセルでは、
スイッチングトランジスタがソースまたはドレイン、ゲ
ートおよびドレインまたはソースと、ゼロ番目、１番目
および２番目の金属被覆平面の導体路を通じて接触し、
ここでソースまたはドレインは、ゼロ番目の金属被覆平
面において延びているメモリーセルフィールドのビット
線に接続し、そしてワード線およびスティッチ接点を介
してゲートがメモリーセルフィールドの第１の金属被覆
平面の導体路に接続している。
よびスイッチングトランジスタを備えるＭＲＡＭメモリ
ーセルに関する。このメモリーセルでは、２つの本質的
には垂直に交差している導体路の間に磁気抵抗抵抗器が
ある。これらの導体路の内一つの導体路が一番上の金属
被覆平面に延在する。そして、このメモリーセルでは、
スイッチングトランジスタがソースまたはドレイン、ゲ
ートおよびドレインまたはソースと、ゼロ番目、１番目
および２番目の金属被覆平面の導体路を通じて接触し、
ここでソースまたはドレインは、ゼロ番目の金属被覆平
面において延びているメモリーセルフィールドのビット
線に接続し、そしてワード線およびスティッチ接点を介
してゲートがメモリーセルフィールドの第１の金属被覆
平面の導体路に接続している。
【０００２】
【従来の技術】ＭＲＡＭメモリーセルは、理想的な場合
は何らのスイッチング素子なしに純粋な抵抗マトリック
スとしてつくられる。この抵抗マトリックスにおいて個
々のメモリーセルはワード線とビット線の間の交差点に
つくられ、その際それぞれは硬質磁性材料からなる層、
およびたとえばトンネル酸化物および軟質磁性材料から
なる絶縁層から構成されている。このようにして組み立
てられたＭＲＡＭは構造が非常に簡単であることに特徴
がある。しかし、これには個々のメモリーセルフィール
ドにおいて無視し得ない寄生電流が、とくに読み出しの
際にアドレス（ａｎｓｐｒｅｃｈｅｎ）されていないメ
モリーセルを介して流れ出る欠点がある。
は何らのスイッチング素子なしに純粋な抵抗マトリック
スとしてつくられる。この抵抗マトリックスにおいて個
々のメモリーセルはワード線とビット線の間の交差点に
つくられ、その際それぞれは硬質磁性材料からなる層、
およびたとえばトンネル酸化物および軟質磁性材料から
なる絶縁層から構成されている。このようにして組み立
てられたＭＲＡＭは構造が非常に簡単であることに特徴
がある。しかし、これには個々のメモリーセルフィール
ドにおいて無視し得ない寄生電流が、とくに読み出しの
際にアドレス（ａｎｓｐｒｅｃｈｅｎ）されていないメ
モリーセルを介して流れ出る欠点がある。
【０００３】このような理由から、目下のところＭＲＡ
ＭについてはとりわけＤＲＡＭに類似する構造が提案さ
れ、その際たとえばトランジスタおよびダイオードなど
のスイッチング素子および選択素子が使用されている。
ＭについてはとりわけＤＲＡＭに類似する構造が提案さ
れ、その際たとえばトランジスタおよびダイオードなど
のスイッチング素子および選択素子が使用されている。
【０００４】図４では、磁気抵抗素子またはＴＭＲ素子
１が、２つの金属被覆平面Ｍ３とＭ２との間に配置され
ている従来のＭＲＡＭセルが具体的に説明されている。
金属被覆平面Ｍ２は半導体に具備されたＭＯＳ電界効果
型スイッチングトランジスタ２のソースまたはドレイン
と接続しており、そのドレインまたはソースは金属被覆
平面Ｍ０のビット線ＢＬに接続している。ゲート導体Ｇ
Ｃはワード線ＷＬと接続しており、ここでこの接続は、
好適な方法では、いわゆるスティッチ接点３により金属
被覆平面Ｍ１に対して行われている。その際、金属被覆
平面Ｍ０〜Ｍ３は上のゲート導体ＧＣへ向かって直列に
配置されているので、この半導体から、ゲート導体およ
び金属被覆平面が直列ＧＣ、Ｍ０、Ｍ１、Ｍ２、および
Ｍ３を形成している。
１が、２つの金属被覆平面Ｍ３とＭ２との間に配置され
ている従来のＭＲＡＭセルが具体的に説明されている。
金属被覆平面Ｍ２は半導体に具備されたＭＯＳ電界効果
型スイッチングトランジスタ２のソースまたはドレイン
と接続しており、そのドレインまたはソースは金属被覆
平面Ｍ０のビット線ＢＬに接続している。ゲート導体Ｇ
Ｃはワード線ＷＬと接続しており、ここでこの接続は、
好適な方法では、いわゆるスティッチ接点３により金属
被覆平面Ｍ１に対して行われている。その際、金属被覆
平面Ｍ０〜Ｍ３は上のゲート導体ＧＣへ向かって直列に
配置されているので、この半導体から、ゲート導体およ
び金属被覆平面が直列ＧＣ、Ｍ０、Ｍ１、Ｍ２、および
Ｍ３を形成している。
【０００５】このように組み立てられたＭＲＡＭメモリ
ーセルでは、金属被覆平面Ｍ１は、個々のスティッチ接
点３を介してそれぞれ金属被覆平面Ｍ１の導体路に接続
されているワード線ＷＬの抵抗の低減に役立つ。スイッ
チングトランジスタ２のゲート導体ＧＣは、好適な方法
では、ドーピングされた多結晶シリコンからつくられ、
そしてスティッチ接点３まで延在している。
ーセルでは、金属被覆平面Ｍ１は、個々のスティッチ接
点３を介してそれぞれ金属被覆平面Ｍ１の導体路に接続
されているワード線ＷＬの抵抗の低減に役立つ。スイッ
チングトランジスタ２のゲート導体ＧＣは、好適な方法
では、ドーピングされた多結晶シリコンからつくられ、
そしてスティッチ接点３まで延在している。
【０００６】図４に示した従来のメモリーセルに書き込
むために、金属被覆平面Ｍ２およびＭ３導体路において
約１〜２ｍＡの強さの電流が必要である。この電流が磁
気抵抗抵抗器１において整流された磁界をつくると、こ
の磁界により軟質磁性層における分極方向が定められ、
分極方向は硬質磁性層における分極方向に対して平行ま
たは逆平行にすることができる。逆平行の場合、平行分
極がより低い抵抗値に導く間に、分極はより高い抵抗値
で存在する。このような書き込み過程では、磁気抵抗抵
抗器における電圧は約０．５Ｖを超えてはならない。何
故ならば、そうでないと絶縁層、およびその絶縁層を有
するメモリーセルが破壊されるからである。
むために、金属被覆平面Ｍ２およびＭ３導体路において
約１〜２ｍＡの強さの電流が必要である。この電流が磁
気抵抗抵抗器１において整流された磁界をつくると、こ
の磁界により軟質磁性層における分極方向が定められ、
分極方向は硬質磁性層における分極方向に対して平行ま
たは逆平行にすることができる。逆平行の場合、平行分
極がより低い抵抗値に導く間に、分極はより高い抵抗値
で存在する。このような書き込み過程では、磁気抵抗抵
抗器における電圧は約０．５Ｖを超えてはならない。何
故ならば、そうでないと絶縁層、およびその絶縁層を有
するメモリーセルが破壊されるからである。
【０００７】メモリーセルの読み出しには、金属被覆平
面Ｍ３の導体路に約０．５Ｖの電圧が印加され、次いで
導通しているスイッチングトランジスタ２を介して磁気
抵抗抵抗器１を通って流れる電流が測定される。この電
流は抵抗値、したがって、軟質磁性層および硬質磁性層
における磁化方向に依存して、高低いずれかの値をとる
ことができる。この測定結果は金属被覆平面Ｍ０におけ
るビット線上に保持される。
面Ｍ３の導体路に約０．５Ｖの電圧が印加され、次いで
導通しているスイッチングトランジスタ２を介して磁気
抵抗抵抗器１を通って流れる電流が測定される。この電
流は抵抗値、したがって、軟質磁性層および硬質磁性層
における磁化方向に依存して、高低いずれかの値をとる
ことができる。この測定結果は金属被覆平面Ｍ０におけ
るビット線上に保持される。
【０００８】図４に示された従来のＭＲＡＭメモリーセ
ルは全部で４つの金属被覆平面が必要である。すなわ
ち、ビット線ＢＬ（Ｍ０）、ワード線およびワード線ス
ティッチ（Ｍ１）および交差しかつ、その間のその交差
点に磁気抵抗抵抗器１がある両導体路（Ｍ２とＭ３）の
４つである。
ルは全部で４つの金属被覆平面が必要である。すなわ
ち、ビット線ＢＬ（Ｍ０）、ワード線およびワード線ス
ティッチ（Ｍ１）および交差しかつ、その間のその交差
点に磁気抵抗抵抗器１がある両導体路（Ｍ２とＭ３）の
４つである。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
課題は、わずかな金属被覆平面で作製され、そしてそれ
により既存のＭＲＡＭメモリーセルより本質的に簡単な
構造のＭＲＡＭメモリーセルをつくることである。
課題は、わずかな金属被覆平面で作製され、そしてそれ
により既存のＭＲＡＭメモリーセルより本質的に簡単な
構造のＭＲＡＭメモリーセルをつくることである。
【００１０】
【課題を解決するための手段】この課題は、初めに挙げ
た様式のＭＲＡＭメモリーセルにおいて、本発明に従っ
て、一番上の金属被覆平面が第２の金属被覆平面であ
り、そして磁気抵抗抵抗器が第１の金属被覆平面と第２
の金属被覆平面との間に延在し、その結果、第１の金属
被覆平面導体路がワード線のスティッチ接点および磁気
抵抗抵抗器と接続し、そしてそれゆえワード線スティッ
チおよび磁気抵抗抵抗器のための書き込み線の二重機能
を満たすことを可能にすることにより解決される。
た様式のＭＲＡＭメモリーセルにおいて、本発明に従っ
て、一番上の金属被覆平面が第２の金属被覆平面であ
り、そして磁気抵抗抵抗器が第１の金属被覆平面と第２
の金属被覆平面との間に延在し、その結果、第１の金属
被覆平面導体路がワード線のスティッチ接点および磁気
抵抗抵抗器と接続し、そしてそれゆえワード線スティッ
チおよび磁気抵抗抵抗器のための書き込み線の二重機能
を満たすことを可能にすることにより解決される。
【００１１】本発明は、以下を提供する。
【００１２】１つの局面において、本発明は、磁気抵抗
抵抗器（１）およびスイッチングトランジスタ（２）を
備えるＭＲＡＭメモリーセルであって、上記メモリーセ
ルにおいて、２つの本質的には垂直に交差している導体
路の間に上記磁気抵抗抵抗器があり、上記導体路の内の
一つの導体路が一番上の金属被覆平面（Ｍ２）に延在
し、そして上記スイッチングトランジスタ（２）が上記
メモリーセルではソースまたはドレイン、ゲートおよび
ドレインまたはソースと、ゼロ番目、１番目および２番
目の金属被覆平面（Ｍ０、Ｍ１、Ｍ２）の導体路を通じ
て接触し、ここでソースまたはドレインがゼロ番目の金
属被覆平面（Ｍ０）において延在しているメモリーセル
フィールドおよびビット線（ＢＬ）に接続し、そしてゲ
ートがワード線（ＷＬ）およびスティッチ接点（３）を
介して上記メモリーセルフィールドの第１の金属被覆平
面（Ｍ１）の導体路に接続している、ＭＲＡＭメモリー
セルを提供する。ここで、上記一番上の金属被覆平面が
上記第２の金属被覆平面（Ｍ２）であり、そして上記磁
気抵抗抵抗器（１）が上記第１金属被覆平面（Ｍ１）の
上記導体路と第２の金属被覆平面（Ｍ２）の上記導体路
との間に延在し、したがって、上記第１の金属被覆平面
（Ｍ１）の導体路が上記ワード線（ＷＬ）の上記スティ
ッチ接点（３）および上記磁気抵抗抵抗器と接続し、そ
して上記磁気抵抗抵抗器（１）のためのワード線スティ
ッチおよび書き込み線の二重機能を満たすことができる
ことを特徴とする。
抵抗器（１）およびスイッチングトランジスタ（２）を
備えるＭＲＡＭメモリーセルであって、上記メモリーセ
ルにおいて、２つの本質的には垂直に交差している導体
路の間に上記磁気抵抗抵抗器があり、上記導体路の内の
一つの導体路が一番上の金属被覆平面（Ｍ２）に延在
し、そして上記スイッチングトランジスタ（２）が上記
メモリーセルではソースまたはドレイン、ゲートおよび
ドレインまたはソースと、ゼロ番目、１番目および２番
目の金属被覆平面（Ｍ０、Ｍ１、Ｍ２）の導体路を通じ
て接触し、ここでソースまたはドレインがゼロ番目の金
属被覆平面（Ｍ０）において延在しているメモリーセル
フィールドおよびビット線（ＢＬ）に接続し、そしてゲ
ートがワード線（ＷＬ）およびスティッチ接点（３）を
介して上記メモリーセルフィールドの第１の金属被覆平
面（Ｍ１）の導体路に接続している、ＭＲＡＭメモリー
セルを提供する。ここで、上記一番上の金属被覆平面が
上記第２の金属被覆平面（Ｍ２）であり、そして上記磁
気抵抗抵抗器（１）が上記第１金属被覆平面（Ｍ１）の
上記導体路と第２の金属被覆平面（Ｍ２）の上記導体路
との間に延在し、したがって、上記第１の金属被覆平面
（Ｍ１）の導体路が上記ワード線（ＷＬ）の上記スティ
ッチ接点（３）および上記磁気抵抗抵抗器と接続し、そ
して上記磁気抵抗抵抗器（１）のためのワード線スティ
ッチおよび書き込み線の二重機能を満たすことができる
ことを特徴とする。
【００１３】１つの実施形態において、本発明は、上記
第１の金属被覆平面（Ｍ１）において延在している上記
導体路が上記スティッチ接点（３）を介してスイッチン
グトランジスタ（２）のゲート導体と接続していること
を特徴とする。
第１の金属被覆平面（Ｍ１）において延在している上記
導体路が上記スティッチ接点（３）を介してスイッチン
グトランジスタ（２）のゲート導体と接続していること
を特徴とする。
【００１４】別の実施形態において、本発明は、上記ス
ティッチ接点において各ゲート導体（ＧＣ）がレベルシ
フタ（Ｂ）を具備していることを特徴とする。
ティッチ接点において各ゲート導体（ＧＣ）がレベルシ
フタ（Ｂ）を具備していることを特徴とする。
【００１５】他の実施形態において、本発明は、上記レ
ベルシフタ（Ｂ）が上記ゲート導体（ＧＣ）と上記ステ
ィッチ接点（３）との間に具備されていることを特徴と
する。
ベルシフタ（Ｂ）が上記ゲート導体（ＧＣ）と上記ステ
ィッチ接点（３）との間に具備されていることを特徴と
する。
【００１６】
【発明の実施の形態】本発明に従うＭＲＡＭメモリーセ
ルは、まず、これまで（図４を参照のこと）金属被覆平
面Ｍ２は、本来磁気抵抗抵抗器１またはそのメモリーセ
ルの書き込みの際にのみ使用し、読み出しの際には使用
されていないという知見に基づいている。したがって、
書き込みの際にのみ必要で、読み出しの際には不必要で
ある金属被覆平面Ｍ２を節減するためには、本発明に従
うＭＲＡＭメモリーセルにおいて、上側の金属被覆平面
として用いる第２の金属被覆平面と第１の金属被覆平面
との間に磁気抵抗抵抗器１が延長されている。しかし、
第１の金属被覆平面の導体路では、電圧は、メモリーセ
ルの破壊を回避するためには、わずか０．５Ｖあればよ
いことから、選択トランジスタを装着する際はレベルシ
フタ（Ｐｅｇｅｌｓｃｈｉｅｂｅｒ）（ＢＯＯＳＴ回
路）を具備しなければならない。このレベルシフタは好
適な方法では、それぞれのスティッチ領域に配置され、
この領域を介してゲート導体およびワード線を第１の金
属被覆平面の導体路と接続されている。
ルは、まず、これまで（図４を参照のこと）金属被覆平
面Ｍ２は、本来磁気抵抗抵抗器１またはそのメモリーセ
ルの書き込みの際にのみ使用し、読み出しの際には使用
されていないという知見に基づいている。したがって、
書き込みの際にのみ必要で、読み出しの際には不必要で
ある金属被覆平面Ｍ２を節減するためには、本発明に従
うＭＲＡＭメモリーセルにおいて、上側の金属被覆平面
として用いる第２の金属被覆平面と第１の金属被覆平面
との間に磁気抵抗抵抗器１が延長されている。しかし、
第１の金属被覆平面の導体路では、電圧は、メモリーセ
ルの破壊を回避するためには、わずか０．５Ｖあればよ
いことから、選択トランジスタを装着する際はレベルシ
フタ（Ｐｅｇｅｌｓｃｈｉｅｂｅｒ）（ＢＯＯＳＴ回
路）を具備しなければならない。このレベルシフタは好
適な方法では、それぞれのスティッチ領域に配置され、
この領域を介してゲート導体およびワード線を第１の金
属被覆平面の導体路と接続されている。
【００１７】したがって、本発明に従うＭＲＡＭメモリ
ーセルでは４つの金属被覆平面の代わりに３つの金属被
覆平面のみを必要とすることから、これは本質的な単純
化である。この単純化は、レベルシフタにかかる費用よ
りもはるかに効果は大きい。
ーセルでは４つの金属被覆平面の代わりに３つの金属被
覆平面のみを必要とすることから、これは本質的な単純
化である。この単純化は、レベルシフタにかかる費用よ
りもはるかに効果は大きい。
【００１８】従って、本発明のＭＲＡＭメモリーセルで
は、第１の金属被覆平面に延在し、ワード線の「スティ
ッチ」に役立つ導体路が同時に磁気抵抗抵抗器のための
書き込み線として使われることが本質である。スティッ
チ領域に具備されているレベルシフタは、磁気抵抗抵抗
器において０．５Ｖを超えた臨界電圧に達しないが、そ
れでもなおスイッチングトランジスタはそれだけで、導
通へとスイッチさせることができることを保証する。
は、第１の金属被覆平面に延在し、ワード線の「スティ
ッチ」に役立つ導体路が同時に磁気抵抗抵抗器のための
書き込み線として使われることが本質である。スティッ
チ領域に具備されているレベルシフタは、磁気抵抗抵抗
器において０．５Ｖを超えた臨界電圧に達しないが、そ
れでもなおスイッチングトランジスタはそれだけで、導
通へとスイッチさせることができることを保証する。
【００１９】次に図面により本発明をより詳細に説明す
る。
る。
【００２０】図４についてはすでに初めに説明してい
る。
る。
【００２１】図ではそれぞれ対応する構成要素は同じ参
照番号を用いている。
照番号を用いている。
【００２２】
【実施例】図１では、上の金属被覆平面Ｍ２の導体路と
中間金属被覆平面Ｍ１との間に磁気抵抗抵抗器（ＴＭＲ
素子）１があり、この抵抗器はスティッチ接点３および
レベルシフタＢを介してスイッチングトランジスタ２の
ゲート導体ＧＣと接続し、そのソースードレイン区間
は、下の金属被覆平面Ｍ０において、金属被覆平面Ｍ２
の導体路とビット線ＢＬを形成する導体路との間にあ
る。レベルシフタＢは通常の構造からなり、そしてＢＯ
ＯＳＴ回路を形成している。ゲート導体ＧＣは従来のＭ
ＲＡＭメモリーセルと同様に、ドーピングされた多結晶
シリコンから好適な方法でつくられている。このゲート
導体ＧＣはワード線ＷＬを形成し、このワード線はステ
ィッチ接点３を介して金属被覆平面Ｍ１の導体路と接続
している。
中間金属被覆平面Ｍ１との間に磁気抵抗抵抗器（ＴＭＲ
素子）１があり、この抵抗器はスティッチ接点３および
レベルシフタＢを介してスイッチングトランジスタ２の
ゲート導体ＧＣと接続し、そのソースードレイン区間
は、下の金属被覆平面Ｍ０において、金属被覆平面Ｍ２
の導体路とビット線ＢＬを形成する導体路との間にあ
る。レベルシフタＢは通常の構造からなり、そしてＢＯ
ＯＳＴ回路を形成している。ゲート導体ＧＣは従来のＭ
ＲＡＭメモリーセルと同様に、ドーピングされた多結晶
シリコンから好適な方法でつくられている。このゲート
導体ＧＣはワード線ＷＬを形成し、このワード線はステ
ィッチ接点３を介して金属被覆平面Ｍ１の導体路と接続
している。
【００２３】図２では、金属被覆平面Ｍ０、Ｍ１、Ｍ２
の導体路とゲート導体ＧＣとを相互にどのように配置す
ることができるかを、模式的に平面図で示している。こ
こでは、本質的には、その交差点において磁気抵抗抵抗
器１またはＴＥＲ素子が形成されている、金属被覆平面
Ｍ１およびＭ２の導体路は相互に垂直に延びている。ビ
ット線ＢＬを形成している金属被覆平面Ｍ０の導体路
は、好適にはその延長方向において、ワード線を形成し
ている金属被覆平面Ｍ１の導体路およびゲート導体ＧＣ
に対して垂直に配置されている。
の導体路とゲート導体ＧＣとを相互にどのように配置す
ることができるかを、模式的に平面図で示している。こ
こでは、本質的には、その交差点において磁気抵抗抵抗
器１またはＴＥＲ素子が形成されている、金属被覆平面
Ｍ１およびＭ２の導体路は相互に垂直に延びている。ビ
ット線ＢＬを形成している金属被覆平面Ｍ０の導体路
は、好適にはその延長方向において、ワード線を形成し
ている金属被覆平面Ｍ１の導体路およびゲート導体ＧＣ
に対して垂直に配置されている。
【００２４】図３では、金属被覆平面Ｍ１の導体路を側
面図で模式的に示しており、この導体路からスティッチ
接点３が垂直に下に向けて通り、そしてスティッチ接点
３の領域にあるレベルシフタＢを介してそれぞれのスイ
ッチングトランジスタ２のゲート導体ＧＣに接続されて
いる。
面図で模式的に示しており、この導体路からスティッチ
接点３が垂直に下に向けて通り、そしてスティッチ接点
３の領域にあるレベルシフタＢを介してそれぞれのスイ
ッチングトランジスタ２のゲート導体ＧＣに接続されて
いる。
【００２５】書き込む場合は、金属被覆平面Ｍ１とＭ２
との間に約１〜２ｍＡの電流を印加する。その際生じる
電圧は約０．５Ｖを上回ってはならない。そうでない
と、磁気抵抗抵抗器１またはＴＭＲ素子が破壊され得る
からである。図４の従来のＭＲＡＭメモリーセルにおけ
るように、この書き込み過程により磁気抵抗抵抗器１の
抵抗値が決められる。
との間に約１〜２ｍＡの電流を印加する。その際生じる
電圧は約０．５Ｖを上回ってはならない。そうでない
と、磁気抵抗抵抗器１またはＴＭＲ素子が破壊され得る
からである。図４の従来のＭＲＡＭメモリーセルにおけ
るように、この書き込み過程により磁気抵抗抵抗器１の
抵抗値が決められる。
【００２６】読み出し工程では、金属被覆平面Ｍ２の導
体路に約０．５Ｖの電圧が印加される。次いで、磁気抵
抗抵抗器１の抵抗値が金属被覆平面Ｍ１の導体路を介し
て測定される。その際、磁気抵抗抵抗器１による電圧低
下は０．５Ｖを超えてはならないことから、スイッチン
グトランジスタ２を装着するためには電圧増幅を行わね
ばならない。電圧増幅は、スイッチング２のゲート導体
ＧＣとスティッチ接点３との間でこの領域に挿入されて
いるレベルシフタＢにより行われる。したがって、レベ
ルシフタＢは、磁気抵抗抵抗器１における臨界電圧に達
せず、それでもなおスイッチングトランジスタ２に導通
へとスイッチさせることができることが保証される。
体路に約０．５Ｖの電圧が印加される。次いで、磁気抵
抗抵抗器１の抵抗値が金属被覆平面Ｍ１の導体路を介し
て測定される。その際、磁気抵抗抵抗器１による電圧低
下は０．５Ｖを超えてはならないことから、スイッチン
グトランジスタ２を装着するためには電圧増幅を行わね
ばならない。電圧増幅は、スイッチング２のゲート導体
ＧＣとスティッチ接点３との間でこの領域に挿入されて
いるレベルシフタＢにより行われる。したがって、レベ
ルシフタＢは、磁気抵抗抵抗器１における臨界電圧に達
せず、それでもなおスイッチングトランジスタ２に導通
へとスイッチさせることができることが保証される。
【００２７】
【発明の効果】本発明は、磁気抵抗抵抗器（１）および
スイッチングトランジスタ（２）からなるＭＲＡＭメモ
リーセルに関する。このメモリーセルではワード線ステ
ィッチに対して、かつ、書き込みに対しても役立つな中
間金属被覆平面（Ｍ１）と、上側の金属被覆平面（Ｍ
２）との間に磁気抵抗抵抗器（１）がある。ワード線Ｂ
ＯＯＳＴ回路（Ｂ）はスティッチ領域において各セルを
具備しているので、磁気抵抗抵抗器（１）において臨界
電圧に達しないで、それでもなおスイッチングトランジ
スタ（２）を導通へとスイッチされ得る。
スイッチングトランジスタ（２）からなるＭＲＡＭメモ
リーセルに関する。このメモリーセルではワード線ステ
ィッチに対して、かつ、書き込みに対しても役立つな中
間金属被覆平面（Ｍ１）と、上側の金属被覆平面（Ｍ
２）との間に磁気抵抗抵抗器（１）がある。ワード線Ｂ
ＯＯＳＴ回路（Ｂ）はスティッチ領域において各セルを
具備しているので、磁気抵抗抵抗器（１）において臨界
電圧に達しないで、それでもなおスイッチングトランジ
スタ（２）を導通へとスイッチされ得る。
【図１】本発明に従うＭＲＡＭメモリーセルの第１の実
施形態の略図である。
施形態の略図である。
【図２】本発明のいくつかのＭＲＡＭメモリーセルおよ
びその金属被覆平面の配置に関する平面図である。
びその金属被覆平面の配置に関する平面図である。
【図３】本発明のＭＲＡＭメモリーセルにおける第１金
属被覆平面の模式的側面図である。
属被覆平面の模式的側面図である。
【図４】既存のＭＲＡＭメモリーセルの略図である。
１ 磁気抵抗抵抗器 ２ スイッチングトランジスタ ３ スティッチ接点 ＢＬ ビット線 ＷＬ ワード線 ＧＣ ゲート導体 Ｍ０、Ｍ１、Ｍ２、Ｍ３ 金属被覆平面 Ｂ レベルシフタ
Claims (4)
- 【請求項１】 磁気抵抗抵抗器（１）およびスイッチン
グトランジスタ（２）を備えるＭＲＡＭメモリーセルで
あって、該メモリーセルにおいて、２つの本質的には垂
直に交差している導体路の間に該磁気抵抗抵抗器があ
り、該導体路の内の一つの導体路が一番上の金属被覆平
面（Ｍ２）に延在し、そして該スイッチングトランジス
タ（２）が該メモリーセルではソースまたはドレイン、
ゲートおよびドレインまたはソースと、ゼロ番目、１番
目および２番目の金属被覆平面（Ｍ０、Ｍ１、Ｍ２）の
導体路を通じて接触し、ここでソースまたはドレインが
ゼロ番目の金属被覆平面（Ｍ０）において延在している
メモリーセルフィールドおよびビット線（ＢＬ）に接続
し、そしてゲートがワード線（ＷＬ）およびスティッチ
接点（３）を介して該メモリーセルフィールドの第１の
金属被覆平面（Ｍ１）の導体路に接続している、ＭＲＡ
Ｍメモリーセルにおいて、 該一番上の金属被覆平面が該第２の金属被覆平面（Ｍ
２）であり、そして該磁気抵抗抵抗器（１）が前記第１
金属被覆平面（Ｍ１）の該導体路と第２の金属被覆平面
（Ｍ２）の該導体路との間に延在し、したがって、該第
１の金属被覆平面（Ｍ１）の導体路が該ワード線（Ｗ
Ｌ）の前記スティッチ接点（３）および該磁気抵抗抵抗
器と接続し、そして前記磁気抵抗抵抗器（１）のための
ワード線スティッチおよび書き込み線の二重機能を満た
すことができることを特徴とする、ＭＲＡＭメモリーセ
ル。 - 【請求項２】 前記第１の金属被覆平面（Ｍ１）におい
て延在している前記導体路が前記スティッチ接点（３）
を介してスイッチングトランジスタ（２）のゲート導体
と接続していることを特徴とする、請求項１に記載のＭ
ＲＡＭメモリーセル。 - 【請求項３】 前記スティッチ接点において各ゲート導
体（ＧＣ）がレベルシフタ（Ｂ）を具備していることを
特徴とする、請求項２に記載のＭＲＡＭメモリーセル。 - 【請求項４】 前記レベルシフタ（Ｂ）が前記ゲート導
体（ＧＣ）と前記スティッチ接点（３）との間に具備さ
れていることを特徴とする、請求項３に記載のＭＲＡＭ
メモリーセル。
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| DE10034868A DE10034868C2 (de) | 2000-07-18 | 2000-07-18 | MRAM-Speicherzelle |
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