KR100444743B1 - Ｍｒａｍ 메모리 셀 - Google Patents

Ｍｒａｍ 메모리 셀 Download PDF

Info

Publication number
KR100444743B1
KR100444743B1 KR10-2001-0043079A KR20010043079A KR100444743B1 KR 100444743 B1 KR100444743 B1 KR 100444743B1 KR 20010043079 A KR20010043079 A KR 20010043079A KR 100444743 B1 KR100444743 B1 KR 100444743B1
Authority
KR
South Korea
Prior art keywords
metal deposition
deposition layer
conductor
memory cell
stitch
Prior art date
Application number
KR10-2001-0043079A
Other languages
English (en)
Other versions
KR20020008057A (ko
Inventor
하인츠 회니히슈미트
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20020008057A publication Critical patent/KR20020008057A/ko
Application granted granted Critical
Publication of KR100444743B1 publication Critical patent/KR100444743B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은 자기 저항성 저항기(1) 및 스위칭 트랜지스터(2)로 이루어지고, 워드라인-스티치 및 기록을 위해 사용되는 중간 금속 증착층(M1)과 상부 금속 증착층(M2) 사이에 자기 저항성 저항기(1)가 놓인 MRAM - 메모리 셀에 관한 것이다. 워드라인-부스트-회로(B)가 각 셀의 스티치 영역에 제공됨으로써, 자기 저항성 저항기(1)에서 임계 전압이 달성되지 않지만, 그럼에도 불구하고 스위칭 회로(2)가 도전 스위칭될 수 있다.

Description

ＭＲＡＭ 메모리 셀 {MRAM MEMORY CELL}
본 발명은 자기 저항성 저항기와 스위칭 트랜지스터로 이루어지고, 상기 자기 저항성 저항기가 실제로 수직으로 교차되는 2 개의 도체 스트립 사이에 놓이는 MRAM - 메모리 셀에 관한 것이다. 상기 2 개의 도체 스트립 중 하나는 최상부 금속 증착층에서 연장되고, 여기서 스위칭 트랜지스터의 소오스 또는 드레인은 제 0 금속 증착층의 도체 스트립에 접속되고, 상기 스위칭 트랜지스터의 게이트는 제 1 금속 증착층의 도체 스트립에 접속되고, 상기 스위칭 트랜지스터의 드레인 또는 소오스는 제 2 금속 증착층의 도체 스트립에 접속되고, 상기 소오스 또는 드레인은 제 0 금속 증착층에서 연장하는 메모리 셀 필드의 비트라인에 연결되고, 게이트는 워드라인 및 스티치 콘택을 통해 메모리 셀 필드의 제 1 금속 증착층의 도체 스트립에 연결된다.
이상적인 경우에 MRAM - 메모리 셀은 스위칭 엘리먼트 없이, 즉 순수한 저항 매트릭스로서 형성되고, 상기 저항 매트릭스에서 개별 메모리 셀은 워드라인과 비트라인 사이의 교차 지점에서 구현되고, 이 경우 상기 메모리 셀은 각각 강자성 물질로 이루어진 층, 예컨대 터널 산화물로 이루어진 절연층 및 연자성 물질로 이루어진다. 상기 방식으로 형성된 MRAM은 아주 간단한 구조를 특징으로 한다. 그러나 상기 MRAM은 무시하지 못할 기생 전류가 특히 판독시 어드레스되지 않은 메모리 셀을 통해 개별 메모리 셀 필드로 흐르는 단점을 가진다.
이러한 이유로 오늘 날 MRAM에 있어서 특히, DRAM에 의존하면서도 예컨대 트랜지스터 및 다이오드와 같은 스위칭 또는 선택 소자가 사용되는 구조가 제공된다.
도 4는 자기 저항성 또는 TMR-엘리먼트가 2 개의 금속 증착층(M3와 M2) 사이에 배치된 종래의 MRAM-셀을 도시한다. 금속 증착층(M2)은 반도체 바디에 제공된 MOS-전계 효과-스위칭 트랜지스터(2)의 소오스 또는 드레인과 접속되고, 상기 트랜지스터의 드레인 또는 소오스는 금속 증착층(M0)의 비트라인(BL)과 연결된다. 게이트 도체(GC)는 워드라인(WL)과 접속되고, 이것은 바람직하게는 금속 증착층(M1)에 대한 소위 스티치-콘택(3)에 의해 이루어진다. 이 경우 금속 증착층(M0 내지 M3)은 차례로 게이트 도체(GC)상에 배치됨으로써, 반도체 바디로부터 출발하여 게이트 도체 및 금속 증착층은 일련의 GC,M0,M1,M2 및 M3를 형성한다.
상기 방식으로 형성된 MRAM-메모리 셀에서 금속 증착층(M1)은 개별 스티치-콘택(3)을 통해 각각 금속 증착층(M1)의 도체 스트립에 연결된 워드라인(WL)의 저항을 감소시키는데 사용된다. 스위칭 트랜지스터(2)의 게이트 도체(GC)는 바람직한 방법으로 도핑된 다결정 실리콘으로 이루어지고, 스티치-콘택(3)까지 연장된다.
도 4에 도시된 종래의 메모리 셀에 기록하기 위해, 1 내지 2mA 크기의 전류가 금속 증착층(M2 및 M3)의 도체 스트립에서 필요하다. 상기 전류가 자기 저항성 저항기(1)에서 동일한 방향의 자계를 형성하면, 상기 자계에 의해 연자성 층의 분극 방향이 결정되고, 상기 분극 방향은 강자성 층의 분극 방향에 대해 평행하거나 또는 반대로 평행한다. 반대 평행 분극 방향에서 높은 저항 값이 존재하는 반면에, 평행 분극 방향은 낮은 저항 값을 야기한다. 이러한 기록 과정에서 자기 저항성 저항기의 전압은 대략 0.5V를 초과해서는 안되는데, 그렇지 않으면 절연층 및 메모리 셀이 파괴될 수도 있기 때문이다.
메모리 셀의 판독을 위해 금속 증착층(M3)의 도체 스트립에 대략 0.5V의 전압이 인가되고, 자기 저항성 저항기(1)를 통해 흐르는 전류가 도전 스위칭 트랜지스터(2)를 통해 측정되고, 상기 전류는 저항 값, 및 연자성 층과 강자성 층의 자화 방향에 따라 높거나 또는 낮은 값을 취할 수 있다. 이러한 측정 결과는 금속 증착층(M0)의 비트라인(BL)에서 얻어진다.
도 4에 도시된 종래의 MRAM-메모리 셀은 전체적으로 비트라인(BL)(M0), 워드라인 및 워드라인-스티치(M1) 및 2 개의 도체 스트립을 위한 4 개의 금속 증착층을 필요로 하고, 상기 2 개의 도체 스트립(M2 및 M3)은 교차되며, 그 사이의 교차 지점에는 자기 저항성 저항기(1)가 놓인다.
본 발명의 목적은 소수의 금속 증착면으로도 충분하며, 기존의 MRAM-메모리 셀보다 훨씬 더 간단하게 구조화되는 MRAM-메모리 셀을 제공하는 데 있다.
도 1 본 발명에 따른 MRAM - 메모리 셀의 제 1 실시예의 개략적인 도 면,
도 2 본 발명에 따른 다수의 MRAM - 메모리 셀 및 그의 금속 증착층 배치의 평면도,
도 3 본 발명에 따른 MRAM - 메모리 셀에서 제 1 금속 증착층의 개략 적인 측면도 및
도 4 기존의 MRAM 메모리의 개략적인 도면.
*도면의 주요 부호 설명*
1 : 자기 저항 저항기 2 : 스위칭 트랜지스터
3 : 스티치 콘택
BL : 비트라인 WL : 워드라인
GC : 게이트 도체 M0,M1,M2,M3 : 금속 증착층
상기 목적은 서두에 언급된 방식의 MRAM-메모리 셀에서 본 발명에 따라, 최상부 금속 증착층이 제 2 금속 증착층이고, 자기 저항성 저항기가 제 1 및 제 2 금속 증착층의 도체 스트립 사이에서 연장됨으로써, 제 1 금속 증착층의 도체 스트립은 워드라인의 스티치-콘택 및 자기 저항성 저항기와 접속되고, 그에 따라 상기 제 1 금속 증착층의 도체 스트립이 워드라인-스티치 및 자기 저항성 저항기용 기록 라인의 이중 기능을 충족시킬 수 있다.
우선 본 발명에 따른 MRAM-메모리 셀은, 금속 증착층(M2) 자체가 지금까지는(도 4 참조) 단지 기록시에만 사용되었고, 자기 저항성 저항기(1) 또는 상기 저항기의 메모리 셀의 판독시에는 사용되지 않았는다는 사실을 기초로 한다. 이제 기록시에만 필요하고 판독시에는 필요하지 않은 금속 증착층(M2)을 절감하기 위해, 본 발명에 따른 MRAM-메모리 셀에서 자기 저항성 저항기(1)는 상부 금속 증착층으로서 사용되는 제 2 금속 증착층과 제 1 금속 증착층 사이에 배치된다. 그러나 메모리 셀의 파괴를 방지하기 위해 제 1 금속 증착층의 반도체 스트립에서는 전압이 대략 0.5V 까지만 도달될 수 있기 때문에, 선택 트랜지스터의 트리거링시에는 레벨 시프터(BOOST-회로)가 제공되어야 한다. 상기 레벨 시프터는 바람직한 방법으로 각 스티치-영역에 배치되고, 상기 스티치 영역을 통해 게이트 도체 및 워드라인이 제 1 금속 증착층의 도체 스트립과 접속된다.
따라서 본 발명에 따른 MRAM-메모리 셀은 4 개의 금속 증착층 대신 단 3 개의 금속 증착층만을 필요로 하며, 이것은 상당한 간소함을 의미한다. 이러한 간소함은 레벨 시프터를 위해 소용되는 비용을 훨씬 능가한다.
또한 본 발명에 따른 MRAM-메모리 셀에서는, 제 1 금속 증착층에서 연장되는 도체 스트립은 워드라인의 "스티칭"을 위해 사용되는 동시에 자기 저항성 저항기용 기록 라인으로서도 사용된다는 것이 중요하다. 스티치-영역에 제공된 레벨 시프터는, 0.5V를 초과하는 임계 전압이 자기 저항성 저항기에서는 달성되지 않도록 하면서, 그럼에도 불구하고 스위칭 트랜지스터는 문제없이 도전 접속될 수 있도록 보장한다.
하기에서 본 발명은 도면을 참조로 하여 더 자세히 설명된다.
도 4는 이미 서두에서 설명되었다.
도면에서 서로 상응하는 부품에는 각각 동일한 부호가 사용된다.
도 1은 상부 금속 증착층(M2)의 도체 스트립과 중간 금속 증착층(M1)의 도체 스트립 사이의 자기 저항성 저항기(TMR-엘리먼트)(1)를 도시하고, 상기 중간 금속 증착층(M1)의 도체 스트립은 스티치-콘택(3) 및 레벨 시프터(B)를 통해 스위칭 트랜지스터(2)의 게이트 도체(GC)와 접속되고, 상기 스위칭 트랜지스터(2)의 소오스-드레인-구간은 금속 증착층(M2)의 도체 스트립과 비트라인(BL)을 형성하는 하부 금속 증착층(M0)의 도체 스트립 사이에 놓인다. 레벨 시프터(B)는 통상적인 구조이며 부스트(BOOST)-회로이다. 게이트 도체(GC)는 종래의 MRAM-메모리 셀에서와 같이, 바람직한 방법으로 도핑된 다결정 실리콘으로 제조된다. 상기 게이트 도체(GC)는 스티치-콘택(3)을 통해 금속 증착층(M1)의 도체 스트립과 접속된 워드라인(WL)을 형성한다.
도 2는 금속 증착층(M0,M1,M2)의 도체 스트립과 게이트 도체(GC)가 서로 어떻게 가이드될 수 있는지를 도시하는 개략적인 평면도를 도시한다. 이 경우에는 금속 증착층(M1 과 M2)의 도체 스트립의 교차 지점에서 자기 저항성 저항기(1) 또는 TMR-엘리먼트가 형성되어, 상호 수직으로 연장되는 것이 중요하다. 비트라인(BL)을 형성하는 금속 증착층(M0)의 도체 스트립은 바람직하게 금속 증착층(M1)의 도체 스트립 및 워드라인을 나타내는 게이트 도체(GC)에 대해 수직으로 연장 배치된다.
도 3은 금속 증착층(M1)의 도체 스트립을 개략적인 측면도로 도시하고, 상기 도체 스트립으로부터 스티치-콘택(3)이 수직 아래로 가이드되고, 스티치-콘택(3)의 영역에 놓인 레벨 시프터(B)를 통해 각 스위칭 트랜지스터(2)의 게이트 도체(GC)와 접속된다.
기록을 위해, 금속 증착층(M1과 M2)의 도체 스트립 사이에서는 대략 1 내지 2mA의 전류가 인가된다. 이때 인가되는 전압은 대략 0.5V를 초과해서는 안되는데, 그 이유는 그렇지 않으면 자기 저항성 저항기(1) 또는 TMR-엘리먼트가 파괴될 수 있기 때문이다. 도 4의 종래의 MRAM-메모리 셀에서와 같이, 상기와 같은 기록 과정에 의해 자기 저항성 저항기(1)의 저항 값이 결정된다.
판독 과정에서 금속 증착층(M2)의 도체 스트립에는 대략 0.5V의 전압이 인가된다. 그 경우 자기 저항성 저항기(1)의 저항 값은 금속 증착층(M1)의 도체 스트립을 통해 측정된다. 이 경우에는 자기 저항성 저항기(1)상에서의 전압 강하가 0.5V를 초과해서는 안되기 때문에, 스위칭 트랜지스터(2)의 트리거링을 위해서는 전압 증폭이 이루어져야 하고, 이와 같은 전압 증폭은 스위칭 트랜지스터(2)의 게이트 도체(GC)와 스티치-콘택(3) 사이의 영역에 삽입된 레벨 시프터(B)에 의해 이루어진다. 따라서 레벨 시프터(B)는 임계 전압이 자기 저항성 저항기(1)에서는 달성되지 않도록 하지만, 그럼에도 불구하고 스위칭 트랜지스터(2)는 도전 접속될 수 있도록 보장한다.
본 발명의 목적에 따라 소수의 금속 증착면으로도 충분하며, 기존의 MRAM-메모리 셀보다 훨씬 더 간단하게 구조화되는 MRAM-메모리 셀이 제공된다.

Claims (4)

  1. 자기 저항성 저항기(1) 및 스위칭 트랜지스터(2)로 이루어지고,
    상기 자기 저항성 저항기(1)는 실제로 수직으로 교차되는 2 개의 도체 스트립 사이에 놓이고, 상기 도체 스트립 중 하나는 최상부 금속 증착층(M2)에서 연장되고,
    상기 스위칭 트랜지스터(2)의 소오스 또는 드레인은 제 0 금속 증착층(M0)의 도체 스트립에 접속되고, 상기 스위칭 트랜지스터(2)의 게이트는 제 1 금속 증착층(M1)의 도체 스트립에 접속되고, 상기 스위칭 트랜지스터(2)의 드레인 또는 소오스는 제 2 금속 증착층(M2)의 도체 스트립에 접속되고,
    상기 소오스 또는 드레인은 제 0 금속 증착층(M0)에서 연장하는 메모리 셀 필드의 비트라인(BL)에 연결되고, 상기 게이트는 워드라인(WL) 및 스티치-콘택(3)을 통해 메모리 셀 필드의 제 1 금속 증착층(M1)의 도체 스트립에 연결되는 MRAM-메모리 셀에 있어서,
    상기 최상부 금속 증착층이 제 2 금속 증착층(M2)이고,
    상기 자기 저항성 저항기(1)가 제 1 및 제 2 금속 증착층(M1,M2)의 도체 스트립 사이에서 연장됨으로써, 상기 제 1 금속 증착층(M1)의 도체 스트립은 워드라인(WL)의 스티치-콘택(3) 및 자기 저항성 저항기와 접속되고,
    그에 따라 상기 제 1 금속 증착층(M1)은 워드라인-스티치 및 상기 자기 저항성 저항기(1)용 기록 라인의 이중 기능을 충족시킬 수 있는 것을 특징으로 하는 MRAM-메모리 셀.
  2. 제 1항에 있어서,
    상기 제 1 금속 증착층(M1)에서 연장되는 도체 스트립이 스티치-콘택(3)을 통해 상기 스위칭 트랜지스터(2)의 게이트 도체(GC)와 접속되는 것을 특징으로 하는 MRAM-메모리 셀.
  3. 제 2항에 있어서,
    상기 각 게이트 도체(GC)를 위해 상기 스티치-콘택(3)의 영역에 레벨 시프터(B)가 제공되는 것을 특징으로 하는 MRAM-메모리 셀.
  4. 제 3항에 있어서,
    상기 레벨 시프터(B)가 상기 게이트 도체(GC)와 상기 스티치-콘택(3) 사이에 제공되는 것을 특징으로 하는 MRAM-메모리 셀.
KR10-2001-0043079A 2000-07-18 2001-07-18 Ｍｒａｍ 메모리 셀 KR100444743B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10034868A DE10034868C2 (de) 2000-07-18 2000-07-18 MRAM-Speicherzelle
DE10034868.8 2000-07-18

Publications (2)

Publication Number Publication Date
KR20020008057A KR20020008057A (ko) 2002-01-29
KR100444743B1 true KR100444743B1 (ko) 2004-08-16

Family

ID=7649298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0043079A KR100444743B1 (ko) 2000-07-18 2001-07-18 Ｍｒａｍ 메모리 셀

Country Status (7)

Country Link
US (1) US6424563B2 (ko)
EP (1) EP1174924A2 (ko)
JP (1) JP2002118238A (ko)
KR (1) KR100444743B1 (ko)
CN (1) CN1207719C (ko)
DE (1) DE10034868C2 (ko)
TW (1) TW516229B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10059181C2 (de) * 2000-11-29 2002-10-24 Infineon Technologies Ag Integrierter magnetoresistiver Halbleiterspeicher und Herstellungsverfahren dafür
US6944049B2 (en) * 2002-10-30 2005-09-13 Infineon Technologies Ag Magnetic tunnel junction memory cell architecture
US8228175B1 (en) 2008-04-07 2012-07-24 Impinj, Inc. RFID tag chips and tags with alternative behaviors and methods
US8115597B1 (en) * 2007-03-07 2012-02-14 Impinj, Inc. RFID tags with synchronous power rectifier
US7782661B2 (en) * 2007-04-24 2010-08-24 Magic Technologies, Inc. Boosted gate voltage programming for spin-torque MRAM array
US8326256B1 (en) 2008-07-15 2012-12-04 Impinj, Inc. RFID tag with MOS bipolar hybrid rectifier
US8102700B2 (en) 2008-09-30 2012-01-24 Micron Technology, Inc. Unidirectional spin torque transfer magnetic memory cell structure
US8310861B2 (en) 2008-09-30 2012-11-13 Micron Technology, Inc. STT-MRAM cell structure incorporating piezoelectric stress material
US7876603B2 (en) * 2008-09-30 2011-01-25 Micron Technology, Inc. Spin current generator for STT-MRAM or other spintronics applications
US7944738B2 (en) * 2008-11-05 2011-05-17 Micron Technology, Inc. Spin torque transfer cell structure utilizing field-induced antiferromagnetic or ferromagnetic coupling
US8553449B2 (en) 2009-01-09 2013-10-08 Micron Technology, Inc. STT-MRAM cell structures
US7957182B2 (en) 2009-01-12 2011-06-07 Micron Technology, Inc. Memory cell having nonmagnetic filament contact and methods of operating and fabricating the same
US10242946B2 (en) 2017-01-27 2019-03-26 Globalfoundries Inc. Circuit design having aligned power staples
US10211393B2 (en) 2017-02-23 2019-02-19 Sandisk Technologies Llc Spin accumulation torque MRAM
US9953692B1 (en) 2017-04-11 2018-04-24 Sandisk Technologies Llc Spin orbit torque MRAM memory cell with enhanced thermal stability

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6169687B1 (en) * 1995-04-21 2001-01-02 Mark B. Johnson High density and speed magneto-electronic memory for use in computing system
US5734605A (en) * 1996-09-10 1998-03-31 Motorola, Inc. Multi-layer magnetic tunneling junction memory cells
DE19744095A1 (de) * 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
US6172903B1 (en) * 1998-09-22 2001-01-09 Canon Kabushiki Kaisha Hybrid device, memory apparatus using such hybrid devices and information reading method

Also Published As

Publication number Publication date
US20020008989A1 (en) 2002-01-24
US6424563B2 (en) 2002-07-23
KR20020008057A (ko) 2002-01-29
TW516229B (en) 2003-01-01
DE10034868A1 (de) 2002-02-07
EP1174924A2 (de) 2002-01-23
DE10034868C2 (de) 2002-06-27
JP2002118238A (ja) 2002-04-19
CN1207719C (zh) 2005-06-22
CN1334567A (zh) 2002-02-06

Similar Documents

Publication Publication Date Title
KR100606166B1 (ko) 엠램 메모리
KR100518704B1 (ko) 자기 기억 장치
US5734605A (en) Multi-layer magnetic tunneling junction memory cells
US7411815B2 (en) Memory write circuit
KR100443545B1 (ko) Ｍｒａｍ 장치
US7577016B2 (en) Twin-cell semiconductor memory devices
US6903966B2 (en) Semiconductor device
KR100444743B1 (ko) Ｍｒａｍ 메모리 셀
US6940747B1 (en) Magnetic memory device
KR100450466B1 (ko) Ｍｒａｍ용 판독-/기록 아키텍처
EP1345230A2 (en) Diode for data storage device
US5969978A (en) Read/write memory architecture employing closed ring elements
KR20030010459A (ko) 정보 저장 장치
JP2004297049A (ja) 磁気ランダムアクセスメモリ
KR20030034026A (ko) 메모리 셀
US6661689B2 (en) Semiconductor memory device
TWI325631B (en) Nonvolatile memory cell and memory system
US6944049B2 (en) Magnetic tunnel junction memory cell architecture
KR20030089078A (ko) 자기터널접합소자를 갖는 자기메모리셀
US6842361B2 (en) Memory cell, memory circuit block, data writing method and data reading method
KR100642638B1 (ko) 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들
US6597618B2 (en) Magnetic tunnel junction magnetic random access memory
JP3844117B2 (ja) メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法
US7505306B2 (en) Magnetic memory device
JP4068337B2 (ja) 磁気ランダムアクセスメモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130725

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150723

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee