KR100450466B1 - Ｍｒａｍ용 판독-/기록 아키텍처 - Google Patents

Abstract

본 발명은 MRAM용 판독-/기록 아키텍처에 관한 것이다. 본 발명에 따른 판독-/기록 아키텍처는 판독 프로세스 동안 저항 브리지를 사용하는데, 상기 저항 브리지내에서 공지된 자화 상태를 갖는 하나의 메모리 셀은 측정될 하나의 메모리 셀과 비교된다.

Description

ＭＲＡＭ용 판독-/기록 아키텍처 {READ/WRITE ARCHITECTURE FOR MRAM}

MRAM은 공지된 바와 같이, 다른 종류의 비휘발성 메모리 그리고 예를 들어 DRAM, FRAM(강유전성 RAM), EEPROM(전기적으로 소거 가능한 및 프로그램 가능한 ROM 또는 상수값 메모리) 및 FLASH 메모리와 같은 휘발성 메모리에 비해서, 100 Gbit/칩의 크기까지 이르는 매우 높은 기억 밀도 및 단순한 프로세스 아키텍처 그리고 그와 더불어 비트 당 낮은 제조 비용과 같은 장점을 특징으로 하는 비휘발성 판독-/기록 메모리이다.

MRAM의 셀 필드는 바람직하게 기록 라인 및 판독 라인으로도 불리는, 매트릭스 형태로 배치된 금속 워드라인 및 비트라인으로 구성되며, 상기 라인들은 데카르트식 좌표계에서 x-방향 및 y-방향으로 뻗으면서 서로 중첩 배치되고, 상기 2가지 방향 사이에 있는 비트라인과 워드라인의 교차점에는 강자성 메모리 소자가 제공된다. 상기 강자성 메모리 소자는 중첩 배치된 적어도 2개의 강자성 층으로 구성되고, 상기 층은 자기적으로 분리되며, 이와 같은 특성은 상기 강자성 층 사이에 제공된 분리층에 의해서 생긴다. 상기 분리층으로서는, 예를 들어 산화알루미늄(Al₂O₃)으로 이루어진 터널층 또는 예를 들어 구리로 이루어진 비-강자성 도전층이 다루어진다.

상기 강자성 층은 예를 들어 철, 코발트, 니켈, 퍼멀로이(NiFe) 등으로 이루어지며, 이 경우에는 예를 들어 미세 결정 상태를 촉진시키는 백금과 같은 첨가물이 함유될 수 있다.

강자성 층의 두께는 3 내지 20nm인 한편, 상기 층 사이에 배치되는 분리층의 두께는 1 내지 3nm일 수 있다.

각 메모리 소자의 강자성 층들은 상이한 크기의 스위칭 필드를 갖기 때문에, 스트립 도체를 형성하는 워드라인 및 비트라인의 전류를 스위칭 함으로써 상기 강자성 층들은 서로 무관하게 자기 반전될 수 있다. 이 경우 개별 메모리 소자의 저항은, 상기 저항을 형성하는 강자성 층의 상대적인 자화에 따른 저항값이다. 2개의 강자성 층이 서로 병렬로 자화되면 메모리 소자는 저항값 R₀을 가지는 한편, 2개의 강자성 층이 역병렬 방식으로 자화되는 경우에는 저항값 R₀+ ΔR(ΔR > 0)이 존재한다. ΔR/R₀의 비율은 대략 0.1 ... 0.2이다. 상기 효과는 자기 저항 효과로서 기술된다. 강자성 메모리 소자 대신에 자기 저항성 메모리 소자라는 개념도 또한 통상적으로 사용된다.

강자성 층의 상기 2가지 저항값, 즉 병렬 자화에 대한 저항값 R₀및 역병렬 자화에 대한 저항값 R₀+ ΔR에는, 2진법 메모리의 값 "0" 및 "1"이 할당될 수 있다.

MRAM 내부에서의 기록을 위해 필요한 스위칭 필드 강도가 스트립 도체에 의해서 달성되어야 한다는 사실로부터 출발하는 경우에는, MRAM 내부에서의 기록은 원칙적으로 간단하다. 메모리 소자내에 저항값으로 저장된 정보를 안전하고도 가급적 간단하게, 즉 메모리 셀 면적을 확대시키고 제조 프로세스를 복잡하게 만드는 선택 트랜지스터의 도움없이 판독 출력하는 것은 더 어렵다고 증명되었다.

상기 판독 출력 프로세스를 선택 트랜지스터 없이 안전하고도 확실하게 실행하기 위해서, 이미 다양한 노력들이 강구되었다. 셀 면적이 4F²(F = 최소 구조물 크기)인 높은 기억 밀도로 배치된 메모리 셀의 판독 출력시 주로 나타나는 문제점은, 다수의 병렬 전류 경로에 의해서 각각의 메모리 셀, 즉 저항값이 검출되어야 하는 각각의 저항 소자에 "분로가 형성되고", 그럼으로써 특히 크기가 큰 메모리 셀 필드내에서는 저항값을 정확하게 검출할 수 없게 된다는 것이다.

상기와 같은 어려움을 극복하기 위해서, MRAM에 대해서는 지금까지 하기와 같은 2가지 판독 출력 방법이 공지되어 있다:

제 1 방법에서는, 워드라인 및 비트라인은 서로 전기적으로 절연되고, 판독 전류는 직렬 접속된 상당히 적은 개수의, 예컨대 10개의 메모리 소자를 관류하게 된다. 그렇게 되면 상기 판독 전류의 변동으로부터, 상당히 복잡한 회로를 이용하여 관련 메모리 소자의 저항값을 추론할 수 있게 된다(D. D. Tang, P. K. Wang, V. S. Speriosu, S. Le, R. E. Fontana, S. Rishton, IEDM 95-997 참조).

상기 방법에서는 관련 메모리 소자에서 교차되는 2개의 스트립 도체를 통해 흐르는 기록 전류가 필요하다. 직렬 접속된 메모리 소자의 개수는, 개수가 증가함에 따라 점점 더 작아지는 전체 저항의 상대적인 변동 및 점점 더 어려워지는 전류 변동의 측정에 의해서 제한된다. 서로 직렬 접속될 수 있는 적은 수의 메모리 소자는 메모리 필드의 주변 장치를 위한 큰 스위칭 비용을 필요로 하고, 그와 더불어 판독용 전자 장치를 위한 큰 표면 면적도 필요하다.

판독 출력의 제 2 방법은, 선택된 메모리 셀에 배치된 워드라인을 제외한 모든 워드라인 및 비트라인을 전위 "0"으로 하는 것이다. 선택된 워드라인에는 0이 아닌 전위가 인가되는 한편, 선택된 비트라인 및 다른 모든 비트라인은 전류 측정을 위한 연산 증폭기의 사용에 의해 "가상의" 0전위로 된다(DE 197 40 941 A1호 참조).

상기 2가지 방법들은 개별 메모리 소자의 저항의 절대값 검출에 기초하기 때문에, 전체 메모리 셀 필드에 걸쳐서 및 하나의 반도체 웨이퍼 또는 다수의 반도체 웨이퍼에 걸쳐서 저항값을 정확하고 재생 가능하며 균일하게 설정해야 한다는 기술적으로 매우 높은 요구 사항이 제기된다는 단점이 있다. 또한 ΔR/R₀가 비교적 작게 변하는 경우에 온도 변동은 개별 메모리 소자의 자화 상태의 확실한 검출을 어렵게 하고 그와 더불어 상기 메모리 소자의 판독 출력을 어렵게 하는 저항값의 변동을 야기할 수 있다는 것에 주의해야 한다. 추가적으로 제 2 방법의 제한된 비트라인 저항은, 하나의 가상 0전위의 조건이 다만 비트라인의 마지막에서만 충족되도록 영향을 미치기 때문에, 비트라인이 긴 경우에는 전류의 기생 분로 성분이 부정적으로 작용하게 된다.

본 발명은,

- 하나의 매트릭스의 행과 열을 형성하는 비트라인과 워드라인의 교차점에 배치된 다수의 강자성 메모리 소자를 포함하고, 상기 소자는 하나의 분리층에 의해 분리된 적어도 2개의 강자성 층으로 이루어지며, 상기 소자의 저항값은 연속층에 대해 수직으로 각각 워드라인 또는 비트라인의 저항값보다 더 크고, 강자성 층의 자화 상태에 의존하도록 구성된, 워드라인 및 비트라인을 통해 어드레싱 가능한 MRAM(자기 저항성 RAM 또는 판독-/기록 메모리)용 판독-/기록 아키텍처에 관한 것이다.

도 1은 선택 트랜지스터 없는 메모리 셀 필드의 투시도이고,

도 2는 도 1에 상응하는 메모리 셀 필드를 투시도로 도시한 회로이며,

도 3은 판독 출력 과정 동안의 도 2의 메모리 셀 필드의 투시도이고,

도 4는 워드라인에 -V/2 또는 +V/2의 전압이 인가될 때의 절반 브리지의 전기 회로도이며,

도 5는 비트라인에 -V/2 또는 +V/2의 전압이 인가될 때의 절반 브리지의 회로도이고,

도 6 내지 도 8은 각각의 브리지에서 인출되는 전압을 설명하기 위한 브리지 회로이며,

도 9는 저항값에 따라 상이한 논리 상태가 얻어질 수 있는 방법을 설명해주는 브리지 회로이고,

도 10은 본 발명의 매우 바람직한 실시예에 따른 전류 폴로어를 갖춘 브리지 회로이며,

도 11 및 도 12는 전류 폴로어가 없는 브리지 회로(도 11)와 전류 폴로어를 갖춘 브리지 회로(도 12)를 비교한 도면이다.

본 발명의 목적은, 구성이 간단하면서도 메모리 셀 필드의 신뢰할만한 판독 출력을 가능하게 하며, 개별 메모리 셀의 저항값이 정확하고 재생 가능하며 균일하게 설정되어야 한다는 비현실적으로 높은 요구 사항을 제기하지 않는, MRAM용 판독-/기록 아키텍처를 제공하는 것이다.

상기 목적은 청구항 1의 서문에 따른 판독-/기록 아키텍처에서 본 발명에 따라,

- 강자성 메모리 소자들이 각각 하나의 워드라인과 하나의 비트라인 사이에 접속되고,

- 적어도 하나의 기준-메모리 소자가 공지된 자화 상태를 가지며,

- 저항 브리지를 이용하여, 기준-메모리 소자에 대한 각 메모리 소자의 저항 비율을 검출할 수 있음으로써 달성된다.

본 발명에 따른 판독-/기록 아키텍처에서는, "저항 래스터"를 형성하는 메모리 셀 필드의 특수한 외부 결선 방식에 의해 개별 메모리 소자의 자화 상태, 즉 강자성 층의 병렬 자화 또는 역병렬 자화가 - 지금까지 선행 기술에서 통상적이던 것과 같이 - 저항값의 절대적 측정에 의해서 검출되는 것이 아니라, 오히려 공지된 한가지 자화 상태의 메모리 소자와의 저항 비교에 의해서 검출된다. 이 경우에는 기준-메모리 소자로서 적어도 하나의 메모리 소자가 제공되어야 하며, 바람직하게는 상기 메모리 소자의 전체 열 및/또는 전체 행도 또한 공지된 자화 상태를 가질 수 있다. 공지된 상기와 같은 자화 상태는 예를 들어 낮은 저항값(R₀)을 갖는 2개 강자성의 층의 병렬 자화이거나 또는 저항값(R₀+ ΔR(ΔR > 0))을 갖는 2개 저항층의 역병렬 자화이다. 공지된 상기 자화 상태는 고유의 판독 프로세스 전에 기록되어야 한다.

저항의 비교는 저항 브리지에 의해서, 즉 저항 래스터의 언급한 외부 결선 방식에 의해 형성되는 절반 브리지 또는 완전 브리지에 의해서 이루어진다.

상기 저항 브리지의 센터 탭에서는, 저항 브리지내에 있는 저항의 상대적인 값 및 그와 더불어 개별 메모리 소자내에 저장된 정보, 즉 "0"(예컨대 병렬 자화) 또는 "1"(예컨대 역병렬 자화)을 추론할 수 있는 전압이 형성된다.

저항 브리지에서 분로 전압 성분이 사라지는 경우에는, 2개의 저항이 일치하게 되고, 상기 2개 저항이 예를 들어 값 R₀을 갖게 된다. 그러나 분로 전압 성분이 0이 아닌 경우에는, 검출된 저항이 기준-메모리 소자의 저항으로부터 벗어나는 값, 즉 예를 들어 R₀+ ΔR의 값을 갖게 된다.

판독시, 예를 들어 기준-메모리 소자에는 -V/2의 전압이 인가될 수 있는 한편 판독될 메모리 소자에는 +V/2의 전압이 인가될 수 있다.

개별 메모리 소자의 재료는 이미 전술한 재료와 동일하다: 강자성 층 사이에 있는 분리층은 예를 들어 Al₂O₃또는 구리로 이루어질 수 있고, 층두께는 1 내지 3nm인 한편, 강자성 층 자체는 통상적으로 철, 코발트, 니켈, 상응하는 첨가물(예컨대 백금)을 갖는 퍼멀로이로 구성될 수 있고 층두께는 3 내지 20nm일 수 있다.

본 발명의 바람직한 일 실시예에서는, 저항의 비교를 위해서 개별 저항 브리지내에 전류 폴로어 또는 증폭기가 사용되는데, 상기 폴로어 또는 증폭기의 출력 전압은 저항 래스터내에 있는 워드라인의 개수(m)와 무관하다. 따라서 크기가 큰 셀 필드의 사용이 가능해지고, 그 결과 판독 출력용 전자 장치에 대한 메모리 셀 필드의 비율도 증가한다.

본 발명의 중요한 장점은, 본 발명에 의해서 선택 트랜지스터가 없는 메모리 셀을 갖춘, 크기가 큰 메모리 셀 필드의 형성이 가능해진다는 것이며, 이 경우 심지어 하나의 메모리 셀의 판독 출력시 얻어지는 측정 신호는 언급한 전류 폴로어의 도움으로 상기 메모리 셀 필드의 크기와 무관하게 될 수 있다.

본 발명에 의해 달성될 수 있는 추가의 장점들은 하기와 같이 요약될 수 있다:

- 판독 출력용 전자 장치는 비교적 단순하게 구성되고, 개별 저항 브리지의 대칭 또는 비대칭 사이를 구분하는 과제만을 갖는다.

- 측정 신호는 선행 기술과 달리 개별 저항 소자의 절대값과 완전히 무관하다; 상기 신호는 다만 메모리 셀 필드에 인가되는 전압 및 개별 메모리 소자의 자기 저항 효과(ΔR/R₀)에만 의존한다.

- 메모리 셀 필드의 제조시 정확성, 재생 가능성 및 균일성에 대한 기술적인 요구 사항들이 줄어드는데, 그 이유는 판독 프로세스가 메모리 셀 필드 내부에서 서로 거의 이웃하는 저항들의 비교에만 의존하기 때문이다. 선행 기술에서 통상적이던 저항의 절대값 검출과 달리, 본 발명에 따른 판독-/기록 아키텍처에서, 두 가지 저항 상태를 구분하기 위해 풀(full) 크기(magnitude)의 측정 신호가 사용되면, 측정량의 변화가 반드시 작은 것만은 아니다.

- 온도에서 기인하는 저항 변동은 판독 신호에 아무런 영향을 줄 수 없는데, 그 이유는 상기 저항 변동이 브리지 회로내에서 무효화되기 때문이다.

- 선택 트랜지스터 없는 상당히 큰 메모리 셀 필드로부터의 판독 출력이 가능하며, 이와 같은 가능성은 기억 밀도, 프로세스 단순성 및 비트당 비용면에서 현저한 장점이 된다.

- 워드라인 및 비트라인의 라인 저항이 대칭의 이유에서 적어도 부분적으로는 효과가 없다.

본 발명은 실시예가 도시된 도면을 참조하여 하기에서 자세히 설명된다.

도 1은, 강자성 메모리 소자(1), 워드라인(WL) 및 비트라인(BL)으로 이루어진 소위 "4F²"-메모리 셀을 갖춘 선택 트랜지스터가 없는 MRAM의 메모리 셀 필드를 보여준다. 메모리 셀(1)은 워드라인(WL)과 비트라인(BL) 사이의 교차점에 배치되고, 각각 강자성 층(2, 3)으로 이루어지며, 상기 층 사이에는 하나의 분리층(4)이제공된다. 상기 분리층(4)은 예를 들어 산화 알루미늄으로 이루어진 터널 배리어 또는 예를 들어 구리로 이루어진 비-강자성 도전층일 수 있다.

워드라인(WL) 및 비트라인(BL)이 y-방향 내지 x-방향으로 뻗음으로써, 메모리 셀(1)은 매트릭스와 유사한 저항 래스터를 형성하게 된다.

개별 메모리 셀(1)의 저항값은 상기 2개 강자성 층(2, 3)의 자화 방향에 의존한다. 강자성 층(2, 3)의 자화 방향이 서로 병렬인 경우에는 저항이 작아서 값 R₀을 갖는 한편, 저항 층(2, 3)의 자화 방향이 역병렬인 경우에는 저항값이 R₀+ ΔR(ΔR > 0)의 값을 갖게 된다.

스트립 도체를 형성하는 워드라인(WL) 및 비트라인(BL)은 예를 들어 알루미늄으로 이루어질 수 있다. 강자성 층(2, 3)의 바람직한 층두께는 예를 들어 3 내지 20mm이고, 분리층(4)의 층두께는 예를 들어 1 내지 3mm이다.

상응하는 전기 전압을 소정의 워드라인(WL) 및 소정의 비트라인(BL)에 인가함으로써, 상기 워드라인(WL)과 상기 비트라인(BL)의 교차점에 배치된 메모리 소자의 강자성 층은 병렬 또는 역병렬 방식으로 자화될 수 있다.

저항값이 낮은 병렬 자화는 예를 들어 논리값 "0"에 할당될 수 있는 한편, 저항값이 높은 역병렬 자화는 논리값 "1"과 일치한다.

도 2는 도 1과 유사한 메모리 셀 필드의 전기적 결선도를 보여주며, 본 도면에서 m개의 워드라인(WL)에는 전압 U₁, U₂, ..., U_m이 인가되고, n개의 비트라인(BL)에는 전압 U₁', U₂', ..., U_n'이 인가된다. 개별 메모리 셀은저항(R₁₁, R₂₁, ..., R₁₂, R₂₂, ..., R_ik, ..., R_mn)으로 도시되어 있다. 도 2로부터 개별 메모리 셀이 어떻게 저항 래스터를 형성하는지를 알 수 있으며, 개별 저항(R_ik)의 저항값은 상기 저항의 자화 상태(저항값이 낮은 병렬 자화 또는 저항값이 높은 역병렬 자화)에 의존한다.

2개의 임의의 워드라인(WL)에 -V/2 또는 +V/2의 전압이 인가됨으로써, U_i= -V/2 및 U_k= +V/2의 식이 적용된다. 나머지 워드라인(WL)은 전위 "0"이 된다. 상기 상태는 도 3의 i = 1 및 k = 2의 경우에 대해서 기술한다.

전위 "0"으로 되는 각 비트라인(BL)의 저항(R₃₁, R₄₁, ..., R₃₂, R₄₂, ..., R_3k, R_4n, ..., R_mn)이 병렬 접속됨으로써 도 4에 개략적으로 도시된 바와 같은 절반 브리지가 형성되고, 도면에서 R_i'는 서로 병렬로 배치된 저항(R₃₁, R₄₁, ..., R_ml)의 저항을 의미한다. 저항(R₂' 및 R₃')에 대해서도 상응하게 적용된다.

전압 U₁', U₂', U₃'..., U_i'(i = 1, 2, ..., n)는 각 절반 브리지내에 있는 2개 저항의 비율에 의존한다: 예를 들어 R₁₁= R₂₁인 상태라면, U' = 0이다. U₁' < 0이 적용되면, R₁₁< R₂₁인 상태가 된다. 그와 달리 U₁' > 0은 R₁₁> R₂₁에 적용된다.

전압(U₁', ..., U_i')이 강하되는 가로 저항 R_i'에 대해서는 하기의 식이 적용된다:

상기 식에서, 모든 저항(R_3i, R_4i, ..., R_mi)이 강자성 층의 병렬 자화를 나타내면 하부 한계(R₀/(m-2))가 존재하는 한편, 상기 저항이 모두 역병렬로 자화되면 상부 한계((R₀+ ΔR)/(m-2))가 적용된다.

2개의 워드라인(WL)에 -V/2 또는 +V/2의 전압을 제공하는 대신, 2개의 비트라인(BL)에 상기 전압이 인가될 수도 있다. 이 경우는 도 5에 개략적으로 도시되어 있으며, 도면에서 전압 U₁, U₂, ..., U_i(i = 1, 2, ..., m)는 저항 비율 R_ik/R_ik+1(i = 1, 2, ..., m, k-1 ... n)에 대한 정보를 제공한다.

상기와 같은 방식으로 임의의 행 또는 열이 서로 비교될 수 있다.

상기와 같은 MRAM내에서 기록 과정이 이루어지는 경우에는, 그와 동시에 적합한 크기의 전류가 각각 하나의 워드라인(WL) 및 하나의 비트라인(BL)을 통해서 보내진다. 그럼으로써, 상기 비트라인과 워드라인의 교차점에 배치된 메모리 소자는 그것의 강자성 층(2, 3)의 병렬 또는 역병렬 자화 상태, 즉 논리 "0" 또는 "1"에 대응되는 상태로 전환될 수 있다.

후속되는 판독 출력 과정에 대한 전제 조건은, 전압(U₁)을 갖는 제 1 워드라인과 같은 하나의 워드라인의 모든 메모리 소자가 공지된 자화 상태로, 즉 예를 들어 강자성 층(2, 3)의 병렬 자화로 전환되지만, 이 경우 상응하는 저항값(R₀)은 공지될 필요가 없다는 것이다.

판독시에는 2개의 워드라인, 예를 들어 도 2 내지 도 4의 전압 U₁또는 U₂를 갖는 제 1 및 제 2 워드라인이 전위 -V/2 또는 +V/2를 취한다. 전압원의 중앙 콘택은, 저 임피이던스로 서로 결합된 나머지 워드라인(WL 3 내지 WL m)과 마찬가지로 전위 0으로 된다. 상기와 같은 방식으로 형성되는 절반 브리지의 가로 저항(R_i')은 각 비트라인(BL)에 연결된 저항(R_3i내지 R_mi(i = 1, 2, ... n))의 병렬 접속에 의해서 형성된다. 상기 식 (1)에 의해 주어진 인터벌로 배치된 상기 저항(R_i')에서는, 도 6 내지 도 8을 참조하여 개략적으로 도시될 수 있는 바와 같이, 저항(R_1i)과 저항(R_2i)의 비교를 허용하는 전압이 강하된다.

도 6 내지 도 8은 도 4에 있는 최상부 절반 브리지의 예를 위한 브리지 전압 U_i'(i = 1, ..., n)를 보여준다. 저항(R₁')을 통과하는 전류(I)(도 6 참조)는, 2개의 전압원(U₁및 U₂)과 서로 무관하게 발생되는 전류 I₁(도 7 참조) 및 I₂(도 8 참조)의 중첩에 의해서 형성되며, 이 경우 다른 전압원은 각각 단락 브리지로 대체된다(도 7 및 도 8 참조). 상기 전류(I)는, 저항(R₁₁및 R₂₁)의 저항값에 대한 비교 정보를 가능하게 하는 전압(U₁')을 저항(R₁')을 통해 발생시킨다.

전류 I₁, I₂및 I는 하기의 식에 의해서 개별적으로 제공된다:

상기 식으로부터 전압 U₁'이 산출된다:

전압(U₁')에 대해서는, 저항(R₁₁및 R₂₁) 또는 강자성 층(2, 3)의 자화 저항에 따라 하기의 값이 얻어진다:

일반적으로, 제 1 워드라인(WL 1)에서 이루어지는 저항(R_1i)과 매트릭스 저항(R_ji)의 비교를 위해서는 하기의 관계식이 적용된다:

예를 들어 비트라인(BL)에 있는 비교기를 이용하여 2개의 제 1 워드라인에대한 저항값을 검출한 후에는, 매트릭스내에 있는 모든 저항의 자화 상태가 검출될 때까지, 상기 과정이 추가의 워드라인 쌍, 즉 예를 들어 워드라인(WL 1 및 WL 3, WL 1 및 WL 4, ..., WL 1 및 WL m)에 의해서 연속적으로 반복될 수 있다.

이 경우에는 일반적으로 전압(U_i')에 대해서 하기의 식이 적용된다:

이미 언급된 관계식 (1)에 의해서 하기의 결과가 얻어진다:

1000개의 비트라인(BL)(n = 1000) 및 100개의 워드라인(WL)(m = 100), 자기 저항 효과(ΔR/R₀) 및 각각 1V의 전압원을 갖는 메모리 셀 필드에 대한 예로서 하기와 같은 결과가 나타난다:

저항값(R₀)과 무관하게, i-번째 절반 브리지내에 있는 동일한 저항에 대해서는 U_i' = 0이고, i-번째 절반 브리지내에 있는 동일하지 않은 저항에 대해서는 1.67 mV ≤ ｜U₁'｜ ≤ 2.00 mV인 조건에서 U_i' < 0이다.

상기 경우에 전류원의 부하는, R₀= 100㏀인 조건에서는 1000 x 10㎂ = 10㎃에 달하고, R₀= 1㏁인 조건에서는 1000 x 1㎃ = 1㎃에 달한다.

도 9는, 제 1 워드라인(WL 1)의 모든 메모리 소자에 대해서 저항값(R₀)이 낮은 강자성 층(2, 3)의 병렬 자화 상태가 기록된 경우를 보여준다. 브리지 전압의 값이 소멸됨으로써(U_i' = 0), 결과적으로 절반 브리지의 다른 저항도 또한 값(R₀)을 갖는다. 그러나 브리지 전압의 값이 음수인 경우에는, 상기 저항이 더 높은 값(R₀+ ΔR)을 갖게 된다. 따라서 하기의 관계식이 얻어진다:

전술한 실시예에서는, 작은 저항값(병렬 자화)과 큰 저항값(역병렬 자화)을 구분하기 위해서 가로 전압이 이용된다. 이 경우, 메모리 셀 필드가 m개의 워드라인 또는 n개의 비트라인과 같은 다수의 라인을 포함하는 경우에는 신호가 m(또는 n)에 거의 비례하여 작아진다. 이와 같은 단점을 피하기 위해서, 저항 비교용으로 개별 저항 브리지내에 전류 폴로어가 사용되며, 상기 전류 폴로어의 출력 전압은 저항 래스터내에 있는 워드라인의 개수 m(또는 비트라인의 개수 n)과 무관하다.

이와 같은 특성은, 크기가 큰 메모리 셀 필드가 사용될 수 있음으로써 판독 출력용 전자 장치에 대한 메모리 셀 필드의 면적 비율이 증가된다는 추가의 장점을 야기한다.

도 10은, 개별 저항 브리지의 출력부에 전류 폴로어(5)가 제공된 일 실시예를 보여준다.

상기와 같은 전류 폴로어에 의해서, 워드라인의 개수 m이 점점 더 커질 때에는 전압(U_i')이 0을 향해 간다는 단점이 피해질 수 있다. 상기 관계는 하기에서 먼저 도 11을 참조하여 설명된다:

방정식 (5)에 상응하게 먼저 하기의 식이 적용된다:

상기 식으로부터 R₁₁= R₀및 R₂₁= R₀+ ΔR인 조건에서는 하기의 결과가 얻어진다:

그리고 R₀/(m-2) ≤ ｜R₁'｜ ≤ (R₀+ ΔR)/(m-2)인 조건에서는 하기의 결과가 얻어진다:

상기 식으로부터 하기의 결과가 얻어진다:

m → ∞에 대해 ｜U₁'｜ → 0 (14)

m = 100개의 워드라인, ΔR/R₀= 0.2 및 U = 2V인 조건에서는 하기와 같이 예가 얻어진다:

i-번째 절반 브리지내에 있는 동일한 저항에 대해서는 U_i' = 0이고, i-번째 절반 브리지내에 있는 상이한 저항에 대해서는 1.67 mV ≤ ｜U₁'｜ ≤ 2.0 mV인 조건에서 U_i' < 0이다.

그에 비해 도 12는, 전류 폴로어(5)의 사용에 의해 달성될 수 있는 장점을 보여준다:

먼저 전류에 대해서는 하기의 식의 적용된다:

R₁₁= R₀, R₂₁= R₀+ ΔR인 조건에서는 하기의 결과가 얻어진다:

U_ia' = -R_f·I인 조건에서는 하기의 결과가 얻어진다:

상기 방정식 (17)로부터, 출력 전압(U_ia')이 m과 무관하고, 그에 따라 워드라인의 개수와 무관하다는 것을 알 수 있다.

ΔR/R₀= 0.2, U = 2V 및 R_f= R₀인 조건에서 구체적인 예는 하기와 같다:

i-번째 절반 브리지내에 있는 동일한 저항에 대해서는 U_ia' = 0이고, m과 무관하게 i-번째 절반 브리지내에 있는 상이한 저항에 대해서는 U_ia' = 0.2/1.2V = 0.166V이다.

Claims (11)

1. MRAM용 판독-/기록 아키텍처로서,

   다수의 비트라인(BL);

   상기 비트라인(BL)과 교차하는 다수의 워드라인(WL); 및

   매트릭스의 행과 열을 형성하는 상기 워드라인(WL)과 상기 비트라인(BL)의 교차점에 배치되며, 각각이 분리층(4) 및 상기 분리층(4)에 의해 분리된 2개의 강자성 층(2, 3)을 갖는 연속층을 포함하고, 상기 연속층에 수직이고 상기 강자성 층의 자화 상태에 의존하며 상기 워드라인(WL) 및 상기 비트라인(BL)의 저항보다 높은 저항을 가지며, 각각 상기 워드라인(WL) 하나와 상기 비트라인(BL) 하나 사이에 접속되는 다수의 강자성 메모리 소자(1)를 포함하며,

   상기 강자성 메모리 소자(1) 중 적어도 하나는 공지된 자화 상태를 갖는 기준-메모리 소자로서 기능하고, 상기 기준-메모리 소자와 상기 각각의 강자성 메모리 소자(1) 사이의 접속은 저항 브리지의 탭을 형성하며, 상기 저항 브리지에 의해 상기 각각의 강자성 메모리 소자(1)와 상기 기준-메모리 소자와의 저항비가 결정될 수 있고, 상기 저항 브리지 각각은 상기 기준-메모리 소자 및 상기 강자성 메모리 소자(1) 하나를 포함하는 것을 특징으로 하는 판독-/기록 아키텍처.
2. 제 1 항에 있어서,

   상기 하나의 행 또는 상기 하나의 열의 상기 강자성 메모리 소자(1)는 상기 기준-메모리 소자인 것을 특징으로 하는 판독-/기록 아키텍처.
3. 제 1 항에 있어서,

   상기 저항 브리지는 절반 브리지 또는 완전 브리지인 것을 특징으로 하는 판독-/기록 아키텍처.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 기준-메모리 소자 및 추가의 상기 강자성 메모리 소자에 -V/2 또는 +V/2의 전압이 인가될 수 있는 것을 특징으로 하는 판독-/기록 아키텍처.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 분리층은 배리어층 또는 비-강유전성 재료로 이루어진 전도층인 것을 특징으로 하는 판독-/기록 아키텍처.
6. 제 5 항에 있어서,

   상기 배리어층은 Al₂O₃로 이루어진 것을 특징으로 하는 판독-/기록 아키텍처.
7. 제 5 항에 있어서,

   상기 분리층은 구리로 이루어진 것을 특징으로 하는 판독-/기록 아키텍처.
8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 분리층의 두께는 1 내지 3nm인 것을 특징으로 하는 판독-/기록 아키텍처.
9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 강유전층(2, 3)의 두께는 3 내지 20㎚인 것을 특징으로 하는 판독-/기록 아키텍처.
10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

    상기 저항 브리지에 전류 폴로어(5)가 접속되는 것을 특징으로 하는 판독-/기록 아키텍처.
11. 제 10 항에 있어서,

    상기 각각의 행 또는 상기 각각의 열마다 상기 전류 폴로어가 하나씩 제공되는 것을 특징으로 하는 판독-/기록 아키텍처.