KR100562203B1 - Ｍｒａｍ 셀을 위한 기준회로 - Google Patents

Ｍｒａｍ 셀을 위한 기준회로 Download PDF

Info

Publication number
KR100562203B1
KR100562203B1 KR1020037009562A KR20037009562A KR100562203B1 KR 100562203 B1 KR100562203 B1 KR 100562203B1 KR 1020037009562 A KR1020037009562 A KR 1020037009562A KR 20037009562 A KR20037009562 A KR 20037009562A KR 100562203 B1 KR100562203 B1 KR 100562203B1
Authority
KR
South Korea
Prior art keywords
logic
mram
storage cell
array
storage
Prior art date
Application number
KR1020037009562A
Other languages
English (en)
Other versions
KR20030091969A (ko
Inventor
회니히슈미트하인츠
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20030091969A publication Critical patent/KR20030091969A/ko
Application granted granted Critical
Publication of KR100562203B1 publication Critical patent/KR100562203B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods

Abstract

본 발명에 따른 MRAM 어레이용 기준회로(132)는, 로직 "0" 기준 MRAM 셀(MR0a, MR0b)과 병렬로 연결된 로직 "1" 기준 MRAM 셀(MR1a, MR1b)을 포함한다. 기준전류(Iref)는 미지의 메모리셀(MCu)의 로직상태를 판정하도록 감지 증폭기(130)의 측정저항기(Rm4)에 연결된다.

Description

ＭＲＡＭ 셀을 위한 기준회로{Reference for MRAM Cell}
본 발명은 일반적으로 반도체 디바이스의 제조에 관한 것으로, 특히 마그네틱 램(MRAM) 디바이스에 관한 것이다.
예컨대 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨터장치 등을 포함하는 전자 기기용 집적회로에는 반도체가 사용된다. 반도체 디바이스의 일 형태로는 정보를 저장하기 위해 전하(electron charge)를 사용하는 다이나믹 램(DRAM) 및 플래시 메모리와 같은 반도체 메모리 디바이스를 들 수 있다.
최근 메모리 집적회로 디바이스 분야는 반도체 기술 및 자기학을 결합하는 스핀 전자공학(spin electronics)을 수반하여 발전을 이루었다. 상기 전하보다는 오히려 전자의 스핀이 "1" 또는 "0"의 존재를 나타내는데 사용된다. 이러한 스핀 전자 디바이스의 일 예로는 마그네틱 램(MRAM)을 들 수 있는데, 이는 상이한 금속층내에서 서로 수직하게 위치한 도전성 라인을 포함하고, 상기 도전성 라인들 중간에는 마그네틱 스택이 끼어 있다. 도전성 라인들이 교차하는 장소는 교차점(cross-point)이라 지칭한다. 하나의 도전성 라인을 통해 흐르는 전류는 도전성 라인 주위에 자기장을 발생시키고, 자기 극성(magnetic polarity)을 와이어나 도전성 라인을 따르는 소정방향으로 향하게 한다. 다른 도전성 라인을 통해 흐르는 전류는 자기장 을 유도하고, 자기 극성 또한 부분적으로 변화시킬 수 있다. "0" 또는 "1"로 표현되는 디지털 정보는 자기 모멘트의 정렬로 저장된다. 자기 구성요소의 저항은 모멘트의 정렬에 좌우된다. 저장된 상태는 구성요소의 저항상태를 검출하여 소자로부터 판독된다. 메모리셀은 도전성 라인 및 교차점을 행과 열을 갖는 배열 또는 매트릭스 구조로 배치하여 구성될 수 있다.
DRAM과 같은 전통적인 반도체 메모리 디바이스에 비해 MRAM은 비휘발성 메모리를 제공한다는 장점이 있다. 예를 들어, MRAM을 사용하는 개인용 컴퓨터(PC)는 DRAM을 사용하는 종래의 PC보다 "부팅(boot-up)" 시간이 짧다. 또한, MRAM은 저장된 데이터를 기억하는 능력을 가진다.
MRAM 저장 셀을 판독하기 위해서는, 저장된 정보가 감지될 수 있도록 기준회로가 필요하다. 종래의 MRAM 셀에 있어서, 기준회로는 예컨대 N형 전계효과트랜지스터(N-FET) 및 P-FET와 같은, MRAM 저장 셀과 상이한 재료로 만들어진, MRAM 어레이 영역에서 떨어져 있는 원격 회로에 위치한다. 이것은 처리 과정동안 상이한 디바이스에 대하여 처리 과정 재료 및 방법들이 상이하게 변경되는 단점을 가진다. 이들 변수는 생성된 기준전류에 좋지 않은 영향을 미칠 수 있는 변동(fluctuation)을 유발하여, MRAM 메모리셀의 로직상태의 부정확한 판독을 야기한다.
따라서, MRAM 저장 셀의 로직상태를 정확하게 판독할 수 있는 MRAM 기준회로 설계가 당업계에 요구된다.
본 발명은 병렬로 결합된 로직 "1" 및 로직 "0" MRAM 저장 셀을 구비하고, MRAM 어레이내의 MRAM 셀의 로직상태를 판정하도록 MRAM 어레이의 감지 증폭기에 기준전류를 공급하기 위한 MRAM 디바이스용 기준회로 및 그 방법으로 기술적인 장점을 달성한다.
본 명세서에는 내부에 로직 "1"이 저장된 하나이상의 MRAM 저장 셀과, 상기 로직 "1" MRAM 저장 셀에 연결되어 내부에 로직 "0"이 저장된 하나이상의 MRAM 저장 셀을 포함하는 MRAM 어레이용 기준회로가 개시되어 있으며, 상기 기준회로는 어레이내의 MRAM 셀의 로직상태를 판정하도록 MRAM 어레이의 감지 증폭기에 기준전류를 공급하는 것을 특징으로 한다.
또한, 본 명세서에는 제1단과 제2단을 구비한 제1의 로직 "1" 저장 셀과, 제1단과 제2단을 구비한 제2의 로직 "1" 저장 셀의 제1단이 상기 제1의 로직 "1" 저장 셀의 제2단에 직렬로 연결되는 상기 제2의 로직 "1" 저장 셀과, 제1단과 제2단을 구비한 제1의 로직 "0" 저장 셀의 제1단이 상기 제1의 로직 "1" 저장 셀의 제1단에 연결되는 상기 제1의 로직 "0" 저장 셀, 및 제1단과 제2단을 구비한 제2의 로직 "0" 저장 셀의 제1단이 상기 제1의 로직 "0" 저장 셀의 제2단에 직렬로 연결되는 상기 제2의 로직 "0" 저장 셀을 포함하고, 상기 제2의 로직 "0" 저장 셀의 제2단은 상기 제2의 로직 "1" 저장 셀의 제2단에 연결되는 MRAM 어레이용 기준회로가 개시되어 있으며, 상기 기준회로는 상기 어레이내의 MRAM 셀의 로직상태를 판정하도록 MRAM 어레이의 감지 증폭기에 기준전류를 공급하는 것을 특징으로 한다.
또한, 본 명세서에는 MRAM 디바이스의 감지 증폭기용 기준전류를 생성하는 방법이 개시되어 있으며, 상기 MRAM 디바이스는 어레이내에 배치된 복수의 저장 셀 을 포함하고, 각각의 저장 셀은 기준전류를 공급하는 단계를 포함하는 로직상태를 포함하며, 상기 기준전류는 하나이상의 로직 "1" MRAM 저장 셀을 통하여 흐르는 전류의 절반과 하나이상의 로직 "0" MRAM 저장 셀을 통하여 흐르는 전류의 절반을 포함하고, 상기 어레이내의 MRAM 저장 셀의 로직상태는 MRAM 저장 셀 전류와 기준전류를 비교하여 판정가능한 것을 특징으로 한다.
본 발명은, 판독될 MRAM 셀과 동일한 어레이 또는 동일한 형태의 어레이내에 MRAM 셀을 구비한 기준회로를 제공하여, 기준 MRAM 셀들이, 판독되는 MRAM 셀들과 동일한 프로세싱 파라미터 및 변동에 노출되어 있다는 장점을 포함한다. 이는 기준 MRAM 셀과, 판독되는 미지의 MRAM 셀들에 대한 재료 및 프로세스 관련 편차(deviation) 및 변동이 동일하기 때문에, 미지의 MRAM 셀들의 보다 정확한 판독을 가능하게 하는 장점이 있다. 본 발명의 또 다른 장점은, 로직 "1" 및 로직 "0" 메모리셀 사이의 중간점(midpoint) 또는 전류의 절반이 기준전류로 사용되어, MRAM 저장 셀의 저항이 로직 "0" 또는 로직 "1" 인지를 정확하게 판독할 수 있다는 점이다.
도 1은 비트라인들이 워드라인들에 직교하는 MRAM 어레이의 사시도로서, 로직 "1" 또는 "0"을 저장하도록 되어 있는 마그네틱 스택을 중간에 끼워 전기적으로 결합되어 있는 사시도;
도 2는 감지 증폭기 및 기준전류회로를 포함하는, 어레이내의 MRAM 저장 셀을 판독하기 위한 종래기술의 개략적인 예시도;
도 3은 본 발명에 따른 MRAM 디바이스용 기준회로의 실시예의 개략도;
도 4는 본 발명에 따른 기준회로의 또 다른 실시예를 예시한 도면;
도 5는 기준회로가 별도의 MRAM 어레이에 위치하는 본 발명의 실시예를 예시한 도면; 및
도 6은 기준회로가 판독되는 메모리 저장 셀과 동일한 MRAM 어레이에 위치하는 본 발명의 구현예를 예시한 도면이다.
종래기술의 MRAM 어레이 기준회로를 설명한 후에, 본 발명의 바람직한 실시예 및 여러 장점들을 기술한다.
도 1은 비트라인(12)이 워드라인(14)에 직교하여 인접한 금속화층에 위치하는 종래기술의 MRAM(10)의 사시도를 예시한다. 마그네틱 스택(16)은 비트라인(12)과 인접한 워드라인(14) 사이에 위치하고, 비트라인(12)과 워드라인(14)에 전기적으로 결합된다. 마그네틱 스택(16)은 예를 들어, 소프트층(18), 터널층(20) 및 하드층(22)을 포함하는 다중층으로 이루어지는 것이 바람직하다. 소프트층(18) 및 하드층(22)은 복수의 자기 금속층, 예를 들면 PtMn, CoFe, Ru 및 NiFe 등과 같은 재료의 8 내지 12층으로 이루어지는 것이 바람직하다. 터널층(20)은 예를 들면 Al2O3와 같은 유전체로 이루어진다. 비트라인(12)과 워드라인(14)내의 적절한 방향으로 전류를 흘려주어(이는 마그네틱 스택(16)의 저항을 변경시킴), 비트라인(12)과 워드라인(14)의 접합부에 위치한 마그네틱 스택(16)의 소프트층(18)에 로직 상태가 저장될 수 있다.
마그네틱 스택(16)의 소프트층(18)에 저장된 로직상태를 판독하기 위하여, 미지의 메모리셀(MCu)에 저장된 로직상태를 판정하는데 사용되는 감지 증폭기(SA; 30)를 포함하는 개략도가 도 2에 도시되어 있다. 기준전압(UR)이 미지의 메모리셀(MCu)의 한쪽 단부에 인가된다. 미지의 메모리셀(MCu)의 반대쪽 단부는 측정저항기(Rm1)에 연결된다. 측정저항기(Rm1)의 반대쪽 단부는 접지에 연결된다. 미지의 메모리셀(MCu)을 통해 흐르는 전류는 전류(Icell)와 같다. 기준전류(32)는 측정저항기(Rm2)로 흐르는 기준전류(Iref)를 공급한다. 측정저항기(Rm2)의 반대쪽은 도시된 바와 같이 접지에 연결된다.
감지 증폭기(30)는 예를 들어, 측정저항기(Rm1)와 측정저항기(Rm2)가 같기 때문에, 전류(Icell)와 전류(Iref)를 비교하도록 되어 있는 비교기를 포함한다. 이러한 방식으로, 감지 증폭기(30)는 미지의 메모리셀(MCu)의 로직상태를 검출할 수 있다. 예컨대, 높은 옴 상태 즉 "1"은 통상적으로, "0" 즉 낮은 옴 상태를 갖는 메모리셀(MCu)의 검출된 저항보다 20% 더 높은 저항을 보여준다. 즉, 옴 "1" 상태에서는 12㏀이고, 옴 "0" 상태에서는 10㏀이다.
도 2에 도시된 종래기술의 회로의 문제점은, 기준전류(Iref)가 MRAM의 메모리 어레이와 상이한 IC 또는 회로내의 MRAM 비트셀 어레이로부터 떨어져 생성된다는 점이다. 이것은 바람직하지 않은데, 그 이유는 미지의 메모리셀(MCu)을 포함하는 메모리 어레이의 재료, 프로세싱 및 제조에 있어서의 변동들이 기준전류(Iref)를 변화시켜야 하는 필요성을 발생시킬 수 있기 때문이다. 기준제너레이터(32)는 항상 디바이스 의존형 및 온도 의존형이고, 일반적으로 실제 메모리셀(MCu)와 성능이 동일하지 않다. 또한, 메모리셀(MCu)은 MRAM 어레이와 떨어져 위치하는 여타의 회로들과 상이하게 동작한다.
본 발명은 기준전류를 생성하는 MRAM 셀을 사용하여 기술적인 장점들을 달성한다. 이는 기준 MRAM 셀들이, 제조시에 동일한 재료와 프로세싱 변경 및 변동에 노출되기 때문에, MRAM 셀(MCu)이 판독됨에 따라 다양한 재료 및 전기적 특성을 보다 잘 조화시킬 수 있다는 장점이 있다.
여기서 기술된 MRAM 메모리셀들은 또한 마그네틱 스택, 즉 마그네틱 터널 접합(MTJ) 스택으로 언급될 수 있다.
도 3은 본 발명의 바람직한 실시예의 개략도(100)를 예시한다. 감지 증폭기(130)는 제1측정저항기(Rm3) 및 제2측정저항기(Rm4)를 포함한다. 감지 증폭기(130)는 예를 들어 비교기를 포함하는 것이 바람직하다. 제1 및 제2측정저항기(Rm3, Rm4)의 한쪽 단부는 접지에 연결된다. 제1측정저항기(Rm3)의 반대쪽 단부는 미지의 메모리셀(MCu)에 연결된다. 미지의 메모리셀(MCu)은 로직상태가 판독되고 판정되도록 되어 있는 MRAM 어레이내에 메모리셀을 포함한다. 예를 들어, 로직상태는 이미 메모리셀(MCu)내에 저장되었고, 이제 상기 로직상태는 기준회로(132)에 의해 생성된 기준전류(Iref)를 이용하여 상기 SA(130)에 의해 검색될 것이다. 미지의 메모리셀(MCu)의 반대쪽 단부는 또한 기준전압(Ur)에 연결된다. 기준전압(Ur)은 0.5볼트가 바람직하지만, 예를 들어 기준전압(Ur)이 0.1 내지 5볼트 범위내에 있을 수도 있다. 미지의 메모리셀(MCu)을 통해 흐르는 전류는 전류(Icell)과 같다.
바람직한 실시예에 따르면, 기준회로(132)는 기준전류(Iref)를 생성하는, 상기 기준회로(132)는 도시된 바와 같이, 로직 "0"이 내부에 저장된 2개의 MRAM 메모리셀(MR0a/MR0b)와 일련적으로 로직 "1"이 내부에 저장된 2개의 MRAM 메모리셀(MR1a/MR1b)을 포함한다. 제1의 로직 "1" MRAM 셀(MR1a)은 제2의 로직 "1" MRAM 셀(MR1b)와 직렬로 연결된다. 제1의 로직 "0" MRAM 셀(MR0a)은 제2의 로직 "0" MRAM 셀(MR0b)와 직렬로 연결된다. 직렬 로직 "1" MRAM 셀(MR1a/MR1b )은 직렬 로직 "0" MRAM 셀(MR0a/MR0b)과 병렬로 연결되고, 병렬회로(132)의 한쪽 단부는 감지 증폭기(130)의 제2측정저항기(Rm4)의 한쪽 단부에 연결된다. 병렬회로(132)의 반대쪽 단부는 기준전압(Ur)에 연결되는데, 상기 기준전압(Ur)은 로직상태가 판독되어지는 미지의 메모리셀(MCu)를 포함하는 MRAM 어레이상의 동일한 기준전압(Ur)이 된다. 기준회로(132)는 다음과 같은 전류(Iref)를 발생시킨다:
Iref = 1/2 (i0 + i1);
여기서, 전류 i0 는 직렬 로직 "0" MRAM 셀(MR0a, MR0b)을 통하는 전류와 같고, 전류 i1 은 직렬 로직 "1" MRAM 셀(MR1a, MR1b)을 통하는 전류와 같다.
본 발명의 또 다른 바람직한 실시예는 도 4의 개략도(200)에 도시되어 있다. 본 실시예에서, 감지 증폭기(230)의 제2측정저항기(Rm4)는 하나의 로직 "0" MRAM 셀(MR0)과 병렬로 연결된 하나의 로직 "1" MRAM 셀(MR1)에 연결된다. 병렬기준회로(232)의 한쪽 단부는, 감지 증폭기(230)의 제2측정저항기(Rm4)에 병렬로 연결되는 로직 "1" MRAM 셀(MR1) 및 로직 "0" MRAM 셀(MR0)로 이루어지고, 상기 병렬기준회로(232)의 반대쪽 단부는 기준전압(Ur)의 0.5배와 등가인 신호에 연결된다. 또한, 기준전류(Iref)는 다음과 같다:
Iref = 1/2 (i1 + i0);
여기서, 전류 i0 는 로직 "0" MRAM 셀(MR0)을 통해 흐르는 전류와 같고, 전류 i1 은 로직 "1" MRAM 셀(MR1)을 통해 흐르는 전류와 같다.
본 발명에 따른 병렬기준회로(132/232)는, 로직 "0" 및 로직 "1" MRAM 셀 사이의 중간점 전류로 이루어진 기준전류(Iref)를 발생시키는, 병렬로 연결된 하나이상의 로직 "1" MRAM 셀 및 하나이상의 로직 "0" MRAM 셀을 포함한다. 미지의 메모리 소자(MCu)의 로직상태에 따라, 다량 또는 소량의 전류(Icell)가 미지의 메모리 셀(MCu)을 통해 흐를 것이다. 미지의 메모리 소자(MCu)에 저장된 정확한 정보를 검출하기 위하여, 상기 SA(130/230)는 본 발명의 기준회로(100/200)에 의해 발생된 중간점값(Iref)을 전류(Icell)와 비교한다.
도 5는 도 4의 개략도의 로직 "1" 및 로직 "0" MRAM 셀(MR1, MR0)이, 미지의 메모리셀(MCu)을 포함하는 MRAM 어레이(250)와 떨어져 있는 MRAM 어레이(240)내의 감지 증폭기(230)용 기준전류(Iref)를 발생시키는데 사용되는 구현예의 개략도(200)의 사용을 예시한다. 상기 MRAM 어레이(250)는, 미지의 메모리셀(MCu)을 포함하는 어레이내의 각각의 메모리셀을 어드레싱하는데 사용되는 워드라인(252) 및 비트라인(254)을 포함한다. 이와 유사하게, 상기 MRAM 어레이(240)는 본 발명에 따른 기준 MRAM 셀(MR1, MR0)을 포함하고, 또한 기준전류(Iref)를 발생시키는데 사용되는 MRAM 어레이(240)의 각종 MRAM 저장 셀들을 어드레싱하기 위한 워드라인(242) 및 비트라인(244)을 포함한다. 기준전류(Iref)는 MRAM 어레이(250)내의 미지의 메모리셀(MCu)과 동일한 재료 및 제조 프로세스 노출을 가지는 2개의 MRAM 셀(MR1, MR0)에 의해 발생되기 때문에, 미지의 메모리셀(MCu)의 저항상태의 보다 정확한 판독이 이루어질 수 있으므로, 미지의 메모리셀(MCu)의 로직상태의 보다 정확한 판정 을 가능하게 한다. 감지 증폭기(230)는 미지의 메모리셀(MCu)의 로직상태를 판정하기 위하여 전류(Icell)과 전류(Iref)를 비교한다.
도 6은 도 3에 도시된 기준회로(100)의 구현예를 예시한다. 여기서, 기준 MRAM 셀(MR1a, MR1b, MR0a, MR0b)들은 저항/로직상태가 판독되고 판정되는 미지의 메모리셀(MCu)과 동일한 MRAM 어레이(350)상에 있다. 어레이(100)내의 각각의 진한 원은 MRAM 셀을 나타내며, 가운데 회색 원은 미지의 메모리셀(MCu)을 나타낸다. 기준전류(Iref)는 기준 MRAM 셀(MR1a, MR1b, MR0a, MR0b)에 의하여 발생된다. 전류(Icell)는 미지의 메모리셀(MCu)에서 SA(330)로 흐른다. 감지 증폭기(330)는 MCu의 로직상태를 판정하기 위하여 전류(Iref)와 전류(Icell)을 비교하도록 되어 있다. 기준전류(Iref )는 미지의 메모리셀(MCu)과 동일한 집적회로 또는 MRAM 어레이(350)상의 MRAM 기준 셀(MR1a, MR1b, MR0a, MR0b)에 의하여 발생되기 때문에, 본 발명에 따르면, 감지 증폭기(330)에 의하여 미지의 메모리셀(MCu)의 로직상태의 보다 정확한 판정이 이루어질 수 있다.
도 6의 기준 셀(MR1a, MR1b, MR0a, MR0b)에 기록(write)하기 위하여, 상기 기준 셀(MR1a, MR1b, MR0a, MR0b) 상하의 도전성 라인들, 예를 들어 M1 및 M4 금속층의 워드라인 및 비트라인들이 사용된다.
도 5에는 도 4에 도시된 기준회로(200)를 상이한 MRAM 어레이(240)내에 구현한 것을 예시하였지만, 이와 유사하게, 도 4에 도시된 기준회로(200)를 로직상태가 판정되는 미지의 메모리셀(MCu)과 동일한 MRAM 어레이(350)(도시안됨)내에 구현할 수도 있다. 마찬가지로, 도 3에 도시된 기준회로(100)는 도 5에 도시된 바와 같이, 미지의 메모리셀(MCu)을 포함하는 MRAM 어레이(250)로부터 떨어져 있는 MRAM 어레이(240)내에 구현될 수도 있다.
본 발명은 판독되는 메모리 어레이 또는 상이한 메모리 어레이 가운데 어느 하나에 위치하는 MRAM 셀(MR0, MR1, MR0a, MR0b, MR1a , MR1b)을 포함하는 기준회로(132/232)에 의하여 기술적인 장점을 달성한다. 본 발명의 기준전류(Iref)는 MRAM 셀(MR1, MR0, MR1a, MR1b, MR0a, MR0b )에 의하여 발생되기 때문에, 기준회로(132, 232)의 저항들은 미지의 MRAM 셀(MCu)의 저항에 보다 가깝게 조화되어, 미지의 메모리셀(MCu)의 로직상태의 보다 정확한 판독을 가능하게 한다. 어떠한 재료 또는 프로세스 변동이나 편차들은, 기준전류(Iref)를 발생시키는데 사용되는 병렬회로(132, 232)에서 사용된 MRAM 기준 셀 및 MRAM 어레이의 미지의 메모리셀(MCu)에 의하여 공유된다. 로직 "0" 및 로직 "1" MRAM 셀 사이의 중간점 전류로 이루어지는 기준전류(Iref)를 사용하여, 미지의 메모리셀(MCu)의 보다 정확한 판독을 제공할 수 있다.
지금까지 본 발명을 예시적인 실시예를 참조하여 기술하였지만, 상기 기술을 제한하려는 것은 아니다. 상기 기술을 참조한다면, 예시적인 실시예 조합의 다양한 수정예 및 본 발명의 다른 실시예들은 당업계의 당업자에게는 자명한 것이다. 또한, 프로세스 단계의 순서는 본 발명의 범위내에서 당업자에 의해 재배치될 수 있다. 그러므로, 첨부된 청구범위는 다양한 수정예 또는 실시예들을 내포한다. 더욱이, 본 출원의 범위는 명세서에 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예에 제한되지 않는다. 따라서, 첨부된 청구범위는 상기 범위내에서 이러한 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계들을 포함한다.

Claims (20)

  1. 마그네틱 램(MRAM) 어레이용 기준회로에 있어서,
    로직 "1"이 내부에 저장된 하나이상의 MRAM 저장 셀; 및
    상기 로직 "1" MRAM 저장 셀에 병렬로 연결되어 로직 "0"이 내부에 저장된 하나이상의 MRAM 저장 셀을 포함하여,
    상기 기준회로는 어레이내의 MRAM 셀들의 로직상태를 판정하도록 MRAM 어레이의 감지 증폭기에 기준전류를 공급하는 것을 특징으로 하는 MRAM 어레이용 기준회로.
  2. 제1항에 있어서,
    로직 "1" MRAM 저장 셀을 통하여 흐르는 전류는 i1이고, 로직 "0" MRAM 저장 셀을 통하여 흐르는 전류는 i0이며, 기준전류는 근사적으로 1/2 (i1 + i0)와 같은 것을 특징으로 하는 MRAM 어레이용 기준회로.
  3. 제2항에 있어서,
    단 하나의 로직 "1" MRAM 저장 셀과 단 하나의 로직 "0" MRAM 저장 셀을 포함하여, 상기 로직 "1" 및 로직 "0" MRAM 저장 셀들은 서로 병렬로 연결되고, 상기 병렬 저장 셀의 한쪽 단부는 MRAM 어레이용 기준전압의 1/2에 연결가능하고, 상기 병렬 저장 셀의 반대쪽 단부는 MRAM 어레이 감지 증폭기에 연결가능한 것을 특징으로 하는 MRAM 어레이용 기준회로.
  4. 제2항에 있어서,
    서로 직렬로 연결된 2개의 로직 "1" 저장 셀; 및
    서로 직렬로 연결된 2개의 로직 "0" 저장 셀을 포함하고,
    상기 2개의 직렬 로직 "0" 저장 셀은 상기 2개의 로직 "1" 저장 셀에 병렬로 연결되어, 상기 병렬 저장 셀의 한쪽 단부는 MRAM 어레이용 기준전압과 같은 기준전압에 연결되고, 상기 병렬 저장 셀의 반대쪽 단부는 MRAM 어레이 감지 증폭기에 연결가능한 것을 특징으로 하는 MRAM 어레이용 기준회로.
  5. 제1항에 있어서,
    상기 기준회로 저장 셀들은 MRAM 어레이의 부분인 것을 특징으로 하는 MRAM 어레이용 기준회로.
  6. 제1항에 있어서,
    상기 기준회로 저장 셀들은, 기준전류가 발생되는 MRAM 어레이와 상이한 MRAM 어레이의 부분인 것을 특징으로 하는 MRAM 어레이용 기준회로.
  7. 마그네틱 램(MRAM) 어레이용 기준회로에 있어서,
    제1단과 제2단을 구비한 제1의 로직 "1" 저장 셀;
    제1단과 제2단을 구비한 제2의 로직 "1" 저장 셀로서, 상기 제2의 로직 "1" 저장 셀의 제1단이 상기 제1의 로직 "1" 저장 셀의 제2단에 직렬로 연결되는 상기 제2의 로직 "1" 저장 셀;
    제1단과 제2단을 구비한 제1의 로직 "0" 저장 셀로서, 상기 제1의 로직 "0" 저장 셀의 제1단이 상기 제1의 로직 "1" 저장 셀의 제1단에 연결되는 상기 제1의 로직 "0" 저장 셀; 및
    제1단과 제2단을 구비한 제2의 로직 "0" 저장 셀로서, 상기 제2의 로직 "0" 저장 셀의 제1단이 상기 제1의 로직 "0" 저장 셀의 제2단에 직렬로 연결되는 상기 제2의 로직 "0" 저장 셀을 포함하고, 상기 제2의 로직 "0" 저장 셀의 제2단은 상기 제2의 로직 "1" 저장 셀의 제2단에 결합되어, 상기 기준회로는 어레이내의 MRAM 셀들의 로직상태를 판정하도록 MRAM 어레이의 감지 증폭기용 기준전류를 공급하도록 되어 있는 것을 특징으로 하는 MRAM 어레이용 기준회로.
  8. 제7항에 있어서,
    제1 및 제2의 로직 "1" MRAM 저장 셀을 통하여 흐르는 전류는 i1이고, 제1 및 제2의 로직 "0" MRAM 저장 셀을 통하여 흐르는 전류는 i0이며, 기준전류는 근사적으로 1/2 (i1 + i0)와 같은 것을 특징으로 하는 MRAM 어레이용 기준회로.
  9. 제8항에 있어서,
    상기 제2의 로직 "1" MRAM 저장 셀의 제2단 및 상기 제2의 로직 "0" MRAM 저장 셀의 제2단은 MRAM 어레이용 기준전압과 같은 기준전압에 연결되고, 상기 제1의 로직 "1" MRAM 저장 셀의 제1단 및 상기 제1의 로직 "0" MRAM 저장 셀의 제1단은 MRAM 어레이 감지 증폭기에 연결가능한 것을 특징으로 하는 MRAM 어레이용 기준회로.
  10. 제9항에 있어서,
    상기 기준회로 저장 셀들은 상기 MRAM 어레이의 부분인 것을 특징으로 하는 MRAM 어레이용 기준회로.
  11. 제9항에 있어서,
    상기 기준회로 저장 셀들은, 기준전류가 발생되는 MRAM 어레이와 상이한 MRAM 어레이의 부분인 것을 특징으로 하는 MRAM 어레이용 기준회로.
  12. 마그네틱 램(MRAM) 디바이스의 감지 증폭기용 기준전류를 발생시키는 방법으로서, 상기 MRAM 디바이스는 어레이내에 배치된 복수의 저장 셀을 포함하고, 각각의 저장 셀은 로직상태를 포함하는 상기 기준전류 생성방법에 있어서,
    기준전류를 공급하는 단계를 포함하여, 상기 기준전류는 하나이상의 로직 "1" MRAM 저장 셀 및 하나이상의 로직 "0" MRAM 저장 셀을 통하여 흐르는 전류의 함수이고, 상기 어레이 내의 하나이상의 로직 "1" MRAM 저장 셀과 연결되는 MRAM 저장 셀의 로직상태는 상기 MRAM 저장 셀 전류와 상기 기준전류를 비교하여 판정가능한 것을 특징으로 하는 기준전류 생성방법.
  13. 제12항에 있어서,
    상기 기준전류는 하나이상의 로직 "1" MRAM 저장 셀을 통하여 흐르는 전류의 1/2 및 하나이상의 로직 "0" MRAM 저장 셀을 통하여 흐르는 전류의 1/2을 포함하는 것을 특징으로 하는 기준전류 생성방법.
  14. 제12항에 있어서,
    상기 기준전류를 공급하는 단계는,
    로직 "1"이 내부에 저장된 MRAM 저장 셀의 제1단을 상기 감지 증폭기에 연결시키는 단계;
    로직 "0"이 내부에 저장된 MRAM 저장 셀의 제1단을 상기 로직 "1" MRAM 저장 셀의 제1단 및 상기 감지 증폭기에 연결시키는 단계; 및
    상기 로직 "1" 및 로직 "0" MRAM 저장 셀들의 제2단을 기준전압에 연결시키는 단계를 포함하는 것을 특징으로 하는 기준전류 생성방법.
  15. 제14항에 있어서,
    상기 기준전압은 상기 MRAM 어레이용 기준전압의 1/2과 같은 것을 특징으로 하는 기준전류 생성방법.
  16. 제14항에 있어서,
    상기 기준회로 저장 셀들은 상기 MRAM 어레이의 부분인 것을 특징으로 하는 기준전류 생성방법.
  17. 제14항에 있어서,
    상기 기준회로 저장 셀들은, 기준전류가 발생되는 MRAM 어레이와 상이한 MRAM 어레이의 부분인 것을 특징으로 하는 기준전류 생성방법.
  18. 제12항에 있어서,
    기준전류를 공급하는 단계는,
    제1단과 제2단을 구비한 제1의 로직 "1" 저장 셀을 제공하는 단계;
    제1단과 제2단을 구비한 제2의 로직 "1" 저장 셀의 제1단을 상기 제1의 로직 "1" 저장 셀의 제2단에 연결시키는 단계;
    제1단과 제2단을 구비한 제1의 로직 "0" 저장 셀의 제1단을 상기 제1의 로직 "1" 저장 셀의 제1단 및 상기 MRAM 어레이의 기준전압에 연결시키는 단계;
    제1단과 제2단을 구비한 제2의 로직 "0" 저장 셀의 제1단을 상기 제1의 로직 "0" 저장 셀의 제2단에 직렬로 연결시키는 단계; 및
    상기 제2의 로직 "0" 저장 셀의 제2단을 상기 제2의 로직 "1" 저장 셀의 제2단에 연결시키는 단계를 포함하는 것을 특징으로 하는 기준전류 생성방법.
  19. 제18항에 있어서,
    상기 기준회로 저장 셀들은 상기 MRAM 어레이의 부분인 것을 특징으로 하는 기준전류 생성방법.
  20. 제18항에 있어서,
    상기 기준회로 저장 셀들은, 기준전류가 발생되는 MRAM 어레이와 상이한 MRAM 어레이의 부분인 것을 특징으로 하는 기준전류 생성방법.
KR1020037009562A 2001-01-24 2002-01-24 Ｍｒａｍ 셀을 위한 기준회로 KR100562203B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US26391001P 2001-01-24 2001-01-24
US60/263,910 2001-01-24
US09/836,817 2001-04-17
US09/836,817 US6426907B1 (en) 2001-01-24 2001-04-17 Reference for MRAM cell
PCT/US2002/003040 WO2002073620A2 (en) 2001-01-24 2002-01-24 Reference for mram cell

Publications (2)

Publication Number Publication Date
KR20030091969A KR20030091969A (ko) 2003-12-03
KR100562203B1 true KR100562203B1 (ko) 2006-03-22

Family

ID=26950128

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037009562A KR100562203B1 (ko) 2001-01-24 2002-01-24 Ｍｒａｍ 셀을 위한 기준회로

Country Status (7)

Country Link
US (1) US6426907B1 (ko)
EP (1) EP1377983B1 (ko)
JP (1) JP2004519809A (ko)
KR (1) KR100562203B1 (ko)
DE (1) DE60200888T2 (ko)
TW (1) TW548650B (ko)
WO (1) WO2002073620A2 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445612B1 (en) * 2001-08-27 2002-09-03 Motorola, Inc. MRAM with midpoint generator reference and method for readout
US6501697B1 (en) * 2001-10-11 2002-12-31 Hewlett-Packard Company High density memory sense amplifier
US6650562B2 (en) * 2002-01-23 2003-11-18 Hewlett-Packard Development Company, L.P. System and method for determining the logic state of a memory cell in a magnetic tunnel junction memory device
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
US6738303B1 (en) * 2002-11-27 2004-05-18 Motorola, Inc. Technique for sensing the state of a magneto-resistive random access memory
KR20050087808A (ko) * 2002-11-28 2005-08-31 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 자기 데이터 저장 장치의 열적 이완의 개시 검출 방법 및장치
KR100506932B1 (ko) * 2002-12-10 2005-08-09 삼성전자주식회사 기준 셀들을 갖는 자기 램 소자 및 그 구조체
US6707710B1 (en) * 2002-12-12 2004-03-16 Hewlett-Packard Development Company, L.P. Magnetic memory device with larger reference cell
TWI223259B (en) * 2003-01-07 2004-11-01 Ind Tech Res Inst A reference mid-point current generator for a magnetic random access memory
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
KR100528341B1 (ko) * 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법
JP2005252068A (ja) * 2004-03-05 2005-09-15 Sony Corp 記憶装置
DE102004047666B4 (de) * 2004-09-30 2015-04-02 Qimonda Ag Speicher mit Widerstandsspeicherzelle und Bewertungsschaltung
US20060092689A1 (en) * 2004-11-04 2006-05-04 Daniel Braun Reference current source for current sense amplifier and programmable resistor configured with magnetic tunnel junction cells
KR100735748B1 (ko) * 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
US7321507B2 (en) * 2005-11-21 2008-01-22 Magic Technologies, Inc. Reference cell scheme for MRAM
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
US8760914B2 (en) * 2006-02-25 2014-06-24 Avalanche Technology, Inc. Magnetic memory write circuitry
TWI336079B (en) * 2007-07-02 2011-01-11 Ind Tech Res Inst Magnetic random access memory and data reading circuit therefor
KR101068573B1 (ko) * 2009-04-30 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
US8917536B2 (en) 2012-10-25 2014-12-23 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
US9318190B1 (en) 2014-09-30 2016-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
US10490270B2 (en) 2015-10-28 2019-11-26 Hewlett Packard Enterprise Development Lp Reference column sensing for resistive memory
JP6574862B1 (ja) 2018-03-15 2019-09-11 株式会社東芝 メモリ装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608676A (en) * 1993-08-31 1997-03-04 Crystal Semiconductor Corporation Current limited current reference for non-volatile memory sensing
US6111781A (en) 1998-08-03 2000-08-29 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US6055178A (en) 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array
US6188615B1 (en) * 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
US6128239A (en) 1999-10-29 2000-10-03 Hewlett-Packard MRAM device including analog sense amplifiers
US6185143B1 (en) 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
US6269040B1 (en) 2000-06-26 2001-07-31 International Business Machines Corporation Interconnection network for connecting memory cells to sense amplifiers
US6501697B1 (en) * 2001-10-11 2002-12-31 Hewlett-Packard Company High density memory sense amplifier

Also Published As

Publication number Publication date
DE60200888D1 (de) 2004-09-09
US6426907B1 (en) 2002-07-30
DE60200888T2 (de) 2005-01-05
EP1377983A2 (en) 2004-01-07
JP2004519809A (ja) 2004-07-02
EP1377983B1 (en) 2004-08-04
WO2002073620A3 (en) 2003-11-06
TW548650B (en) 2003-08-21
KR20030091969A (ko) 2003-12-03
WO2002073620A2 (en) 2002-09-19

Similar Documents

Publication Publication Date Title
KR100562203B1 (ko) Ｍｒａｍ 셀을 위한 기준회로
US7411815B2 (en) Memory write circuit
US7035137B2 (en) Semiconductor memory device having memory cells including ferromagnetic films and control method thereof
US6985383B2 (en) Reference generator for multilevel nonlinear resistivity memory storage elements
US6909631B2 (en) MRAM and methods for reading the MRAM
US6765834B2 (en) System and method for sensing memory cells of an array of memory cells
US8098513B2 (en) Memory array with read reference voltage cells
US6795340B2 (en) Non-volatile magnetic memory
US20060092689A1 (en) Reference current source for current sense amplifier and programmable resistor configured with magnetic tunnel junction cells
US6128239A (en) MRAM device including analog sense amplifiers
US7161861B2 (en) Sense amplifier bitline boost circuit
US7292467B2 (en) Magnetic random access memory device
KR100450466B1 (ko) Ｍｒａｍ용 판독-/기록 아키텍처
US7577016B2 (en) Twin-cell semiconductor memory devices
JP2004508653A (ja) Ｍｔｊ・ｍｒａｍ並列−並列構造
US6822897B2 (en) Thin film magnetic memory device selecting access to a memory cell by a transistor of a small gate capacitance
US6487109B2 (en) Magnetoresistive memory and method for reading a magnetoresistive memory
US20040228198A1 (en) Semiconductor memory device including reference memory cell and control method
US6930910B2 (en) Magnetic random access memory cell device using magnetic tunnel junction
US6781873B2 (en) Non-volatile memory device capable of generating accurate reference current for determination
Koike et al. 1T1MTJ STT-MRAM cell array design with an adaptive reference voltage generator for improving device variation tolerance
US20080080232A1 (en) Active write current adjustment for magneto-resistive random access memory
CN110910924B (zh) 磁阻式随机存取存储器
Koike et al. Demonstration of yield improvement for on-via MTJ using a 2-Mbit 1T-1MTJ STT-MRAM test chip
US6826077B2 (en) Magnetic random access memory with reduced parasitic currents

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150305

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160303

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 13