KR100564663B1 - 메모리 셀 장치, 자기 ｒａｍ, 및 연상 메모리 - Google Patents

메모리 셀 장치, 자기 ｒａｍ, 및 연상 메모리 Download PDF

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Abstract

본 발명은 메모리 셀 장치, 그리고 자기 RAM 및 연상 메모리로서의 그 용도에 관한 것이다. 본 발명에 따라, 메모리 셀 장치는 워드 라인(WLj), 그리고 상기 워드 라인(WLj)에 대해 교차되게 뻗은 비트 라인(BLi)을 갖는다. 워드 라인 중 하나와 비트 라인 중 하나 사이에, 매우 큰 자기 저항 효과(GMR)를 가진 메모리 소자(Si, j)가 각각 접속된다. 상기 비트 라인(BLi)은 각각 감지 증폭기(OPi)에 접속되며, 상기 감지 증폭기(OPi)에 의해 각각의 비트 라인(BLi)의 전위가 기준 전위로 조절 가능하다. 상기 감지 증폭기(OPi)에서 출력 신호가 얻어질 수 있다. 메모리 셀 장치는 MRAM 으로, 또한 연상 메모리로도 사용될 수 있다.

Description

메모리 셀 장치, 자기 ＲＡＭ, 및 연상 메모리{MEMORY CELL CONFIGURATION, MAGNETIC RAM, AND ASSOCIATIVE MEMORY}
본 발명은 매우 큰 자기 저항 효과(GMR)를 가진 층 구조의 메모리 소자를 포함하는 메모리 셀 장치에 관한 것이다.
GMR 소자의 개념은 층 구조에 대한 전문 방면에서 사용되며, 상기 층 구조는 적어도 두 개의 강자성층과 그 사이에 배치된 비자성층을 가지며, 소위 GMR 효과, 즉 거대 자기 저항 효과를 나타낸다. 두 개의 강자성층의 자화 방향이 평행하게 이루어지는지 아니면 역평행하게 이루어지는지에 따라 GMR 소자의 전기 저항이 좌우된다는 사실이 상기 GMR 효과로 설명된다.
상기 GMR 소자가 메모리 셀 장치의 메모리 소자로서 사용된다는 것이 공지되어 있다(D. D. Tang et al, IEDM 95, p. 997-999, D. D. Tang et al, IEEE Trans. on Magnetics, Vol. 31, Nr. 6, 1995, p. 3206-3208, F. W. Patten et al, Int. Non Volatile Memory Technology Conf., 1996, p. 1-2 참조). 여기서, 메모리 소자로서 GMR 소자가 사용되며, 상기 GMR 소자의 경우에는 강자성층 중 하나의 자화 방향이 예컨대 인접한 반강자성층에 의해 고정된다. 상기 메모리 소자는 비트 라인에 의해 직렬로 접속된다. 상기 비트 라인에 대해 교차되게 뻗은 워드 라인은 비트 라인 및 메모리 소자에 대해 절연되어 있다. 상기 워드 라인에 인가되는 신호는 상기 워드 라인에 흐르는 전류를 통해 자기장을 일으키며, 상기 자기장은 그 아래에 위치하는 메모리 소자에 영향을 끼친다. 정보 입력을 위해서는 기록될 메모리 셀의 상부에서 서로 교차되는 비트 라인과 워드 라인에 신호가 공급되며, 상기 신호는 교차점에서 자화 방향을 전환시키기에 충분한 자기장을 일으킨다. 정보 판독을 위해서는 워드 라인에 펄스화된 신호가 공급되며, 상기 펄스화된 신호를 통해 관련 메모리 셀이 두 자화 상태 사이에서 앞뒤로 접속된다. 비트 라인을 통하는 전류를 측정할 경우에는 상기 전류로부터 이에 상응하는 메모리 소자의 저항 값이 검출된다.
S. Tehrani et al, IEDM 96의 193-194 페이지에는 상이한 두께의 강자성층을 갖는 GMR 소자를 메모리 소자로서 사용한다는 것이 공지되어 있다. 정보 입력을 위한 자기장은 두 개의 얇은 강자성층 중에서 더 얇은 강자성층의 자화에만 영향을 미치도록 측정된다. 두개의 얇은 강자성층 중에서 더 두꺼운 강자성층의 자화는 자기장에 의해 영향을 받지 않는다.
이러한 메모리 셀 장치에서 펄스화된 신호에 의한 판독 과정은 매우 복잡한 제조 과정을 요구한다.
본 발명의 목적은, 간소화된 제조 과정으로 판독될 수 있는 GMR 소자를 갖는 메모리 셀 장치를 제공하는데 있다.
상기 목적은 청구항 제 1항에 따른 메모리 셀 장치에 의해 달성된다. 본 발명의 추가 개선예는 그 밖의 종속항에서 나타난다.
메모리 셀 장치는 서로 평행하게 뻗은 워드 라인 및 서로 평행하게 뻗은 비트 라인을 가지며, 이때 상기 워드 라인은 비트 라인에 대해 교차되게 뻗는다. 이에 따라, 거대 자기 저항 효과(GMR)를 나타내는 층 구조를 가진 메모리 소자, 즉 GMR 메모리 소자가 제공되며, 상기 GMR 메모리 소자는 워드 라인 중 하나와 비트 라인 중 하나 사이에 각각 접속되고 워드 라인 및 비트 라인보다 높은 저항을 갖는다. 상기 비트 라인은 감지 증폭기에 각각 접속되고, 상기 감지 증폭기에 의해 각각의 비트 라인의 전위가 기준 전위로 조절 가능하다. 그리고 상기 감지 증폭기에서 출력 신호가 측정될 수 있다. 이러한 메모리 셀 장치의 판독을 위해서는 선택되지 않은 모든 워드 라인이 기준 전위에 놓인다. 선택된 워드 라인에 다른 전위를 가진 신호가 인가된다. 이를 통해, 선택된 워드 라인에서 모든 비트 라인으로의 전류 경로가 차단된다. 각각의 감지 증폭기의 출력 신호, 예컨대 피드백 저항과 같은 감지 증폭기의 전기 특성값, 기준 전위, 그리고 비트 라인 저항으로부터, 각각의 비트 라인과 워드 라인의 교차점에 있는 메모리 소자의 저항이 결정될 수 있다. 따라서 이러한 메모리 셀 장치의 판독을 위해서는 펄스화된 신호가 요구되지 않는다.
상기 감지 증폭기는 피드백되는 연산 증폭기를 바람직하게 갖는다. 상기 연산 증폭기의 비반전 입력부는 기준 전위, 예컨대 접지에 접속된다. 비트 라인은 반전 입력부에 접속된다. 기준 전위가 0 볼트일 경우, 상기 연산 증폭기는 비트 라인에 0 볼트를 인가하는 것을 보장한다. 상기 연산 증폭기의 출력 신호는 선택된 메모리 소자의 저항에 대한 척도이다.
두 개의 자화 상태에서 비트 라인 및 워드 라인보다 높은 저항을 갖는 공지된 모든 GMR 소자가 메모리 소자로서 적합하다. 전류가 층 내에서 평행하게 흐를때보다 층 스택을 통해 수직으로 흐를 때 GMR 효과는 더 커진다.
바람직하게는 메모리 소자가 각각 두 개의 강자성층과 그 사이에 배치된 비자성 절연층을 갖는다. 강자성층 중 하나가 반강자성층에 인접하게 배치되며, 상기 반강자성층은 인접한 강자성층의 자화의 분극 방향을 결정한다. 메모리 소자는 각각 두 개의 자화 상태를 갖는다. 이 경우에는 절연될 비자성층을 사용하는 것이 바람직하다. 왜냐하면 두 개의 강자성층 사이에 배치된, 절연될 비자성층을 통하는 스핀 분극화(spin polarization)된 터널 전류에 의해 야기된 GMR 효과가 절연되지 않을 비자성층을 사용할 때 보다 훨씬 더 크기 때문이다. 따라서 메모리 셀 장치의 경우에는 두 개의 상이한 논리 값, 즉 0 과 1에 할당되는 상이한 저항값이 더 잘 구별될 수 있다.
이에 대한 대안으로서 메모리 소자가 각각 두 개의 강자성층 및 그 사이에 배치된 하나의 비자성층을 가질 수 있으며, 상기 강자성층 중 하나가 다른 강자성층 보다 더 두껍거나, 또는 상기 강자성층은 상이한 자기적 특성을 갖는 상이한 물질로 이루어지거나 절연되지 않은 비자성층을 가질 수 있다.
상기 강자성층에는 특히 Fe, Ni, Co, Cr, Mn, Gd 와 같은 원소 중 적어도 하나를 함유하는 물질을 사용하는 것이 적합하다. 상기 강자성층의 두께는 최대 20nm 이며, 바람직하게는 2nm 내지 10nm의 범위를 갖는다. 터널 절연체로서 작용하는 비자성층에는 절연 물질로서 Al2O3, NiO, HfO2, TiO2, NbO, SiO2 를 사용하는 것이 적합하다. 비자성층을 위한 비절연 물질로는 Cu 또는 Ag가 적합하다. 상기 비자성층의 두께는 1nm 내지 4 nm, 바람직하게는 2nm 내지 3 nm의 범위를 갖는다.
메모리 소자 중 하나에 정보를 입력하기 위해서는 관련 워드 라인 및 관련 비트 라인에 각각의 신호가 공급된다. 그럼으로써 각각 전기장을 유도하는 전류가 워드 라인과 비트 라인을 지나간다. 워드 라인과 비트 라인의 교차점에 전체 자기장이 있으며, 상기 전체 자기장은 두 자기장이 중첩되면서 발생한다. 이러한 전체 자기장은 워드라인과 비트라인의 교차점에 있는 메모리 소자의 자화 방향을 전환시킬 정도로 크다. 상기 교차점을 제외한 다른 부분에 있는 개별 자기장은 메모리 소자의 자화 방향을 전환시키기에는 너무 작다.
입력을 위해 증가된 자기장이 요구되는 본 발명에 따른 적용예에서는 서로 평행하게 뻗은, 예컨대 비트 라인에 대해 평행하게 뻗은 기록 라인이 추가적으로 제공될 수 있다. 이러한 기록 라인은 워드 라인 및 비트 라인에 대해 절연된다. 상응하는 기록 라인에 신호를 인가함으로써, 선택된 워드 라인과의 교차점에서 자기장이 강화될 수 있다. 따라서 상기 자기장이 기록 프로세스를 지원할 수 있다.
상기 메모리 셀 장치는 자기 RAM(MRAM)으로서 적합하다.
또한 상기 메모리 셀 장치는 연상 메모리로서 동작될 수 있다. 게다가 비트 라인에 각각 한계값 소자가 제공되며, 상기 한계값 소자는 각각의 비트 라인의 감지 증폭기의 출력부에 접속된다.
예컨대 K. Goser et al, IEEE Micro, 9(1989)6의 28-44 페이지에 공지된 바와 같이, 연상 메모리의 경우에는 모든 워드 라인에 동시에 입력 신호가 인가된다. 상기 입력 신호는 워드 라인과 동일한 개수의 위치(position)를 갖는다. 각각의 비트 라인에 전류가 축적되어서, 한계값 소자에 의해 출력 신호가 형성된다. 상기 Goser et al, IEEE Micro, 9(1989)6의 28-44 쪽에 공지된 연상 메모리의 경우에는 메모리 셀이 단지 종래의 저항 또는 트랜지스터로 이루어지고, 교차되는 워드 라인과 비트 라인 사이에 접속된다. 상기 종래의 저항 및 트랜지스터는 동작시 변경되지 않기 때문에, 상기 메모리는 적응능력이 없다. 이에 대안으로서 상기 메모리 셀이 EEPROM 셀로서 구현됨으로써 프로그래밍이 가능하긴 하지만, 제조 과정이 너무 복잡하다.
본 발명에 따른 메모리 셀 장치는 연상 메모리로서 사용될 경우에 메모리 소자에 있는 GMR 소자가 동작시 종종 임의로 재프로그래밍될 수 있다는 장점을 갖는다. 따라서 상기 연상 메모리는 동작시 정보를 판독할 수 있다.
본 발명의 추가 개선예에 따라 각각 두 개의 비트 라인에 하나의 차동 증폭기가 제공된다. 상기 차동 증폭기의 입력부는 각각 관련 비트 라인의 감지 증폭기의 출력부에 접속된다. 이러한 메모리 셀 장치는 마찬가지로 연상 메모리로서 사용되며, 각각의 메모리 소자는 동일한 워드 라인에 접속되는 두 개의 비트 라인에서 서로 상보적으로 프로그래밍된다. 판독시, 하나의 비트 라인에서 다른 비트 라인의 상보 신호가 형성된다. 상기 상보 신호로부터 차동 증폭기에서 출력 신호가 형성된다. 이러한 차동 방식은 프로세스 변동에 대한 간섭 저항을 크게 개선시킨다.
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
도 1은 MRAM 구조의 아키텍쳐이고,
도 2는 관련 비트 라인, 워드 라인, 그리고 기록 라인을 갖는 메모리 소자가며,
도 3은 각각의 비트 라인이 한계값 소자에 접속되는, 연상 메모리이고,
도 4는 각각의 두 개의 인접 비트 라인이 상보적으로 프로그래밍되고 차동 증폭기에 접속된, 연상 메모리이다.
메모리 셀 장치는 서로 평행하게 뻗은 비트 라인(BLi, i = 1, 2, ... n), 그리고 상기 비트 라인에 대해 교차되게 뻗은 워드 라인(WLj, j = 1, 2, ... m)을 갖는다. 상기 워드 라인(WLj)도 마찬가지로 서로 평행하게 뻗는다. 비트 라인(BLi)과 워드 라인(WLj)의 교차점에 각각의 메모리 소자(Si, j)가 배치된다(도 1 참조).
비트 라인(BLi)은 각각 연산 증폭기(OPi, i = 1, 2 ... n)의 반전(inverting) 입력부에 접속된다. 상기 연산 증폭기(OPi)의 비반전(non-inverting) 입력부는 접지 전위에 접속된다. 상기 연산 증폭기(OPi)는 피드백되어서, 각각의 피드백 저항(RKi)을 갖는다. 상기 연산 증폭기(OPi)는 각각 하나의 출력부(Ai)를 갖는다.
상기 메모리 소자(Si, j)는 각각 제 1 강자성층(1), 비자성층(2), 제 2 강자성층(3), 그리고 반강자성층(4)을 갖는다(도 2 참조). 상기 제 1 강자성층(1), 비자성층(2), 그리고 제 2 강자성층(3)은 층 구조로 되어있다. 상기 제 1 강자성층(1) 및 제 2 강자성층(3)은 예컨대 NiFe를 함유하고 10nm의 두께를 갖는다. 상기 비자성층(2)은 Al2O3를 함유하고 2nm 내지 3 nm의 두께를 갖는다. 상기 반강자성층(4)은 FeMn을 함유하고 10nm 내지 20 nm의 두께를 갖는다. 비트 라인(BLi) 및 워드 라인(WLj)에 의해 형성된 영역에서 메모리 소자(Si, j)는 예컨대 0.25㎛ × 0.25㎛의 횡단면을 갖는다.
각각의 비트 라인(BLi) 및 워드 라인(WLi)은, Al 내 전류 밀도가 106 A/cm2를 초과하지 않도록 설계된 두께를 가진 Al, Cu로 형성된다.
제 1 강자성층(1)은 워드 라인(WLj)에 인접해 있다. 반강자성층(4)은 비트 라인(BLi)에 접해 있다. 상기 비트 라인(BLi)은 워드 라인(WLj)의 상부에서 뻗는다. 선택적으로 비트 라인(BLi)은 또한 워드 라인(WLj)의 하부에서도 뻗는다.
워드 라인(WLj)의 하부에는 예컨대 10nm의 두께의 SiO2로 이루어진 절연층(5)이 배치된다. 상기 절연층(5)은 워드 라인(WLj)에 교차되게 뻗은 기록 라인(SLi)에 대해 상기 워드 라인을 절연시킨다. 상기 기록 라인(SLi, i = 1 ... n)은 서로 평행하게 뻗는다. 상기 기록 라인(SLi)은 비트 라인(BLi)의 하부에서 뻗는다.
이러한 메모리 셀 장치의 경우 메모리 소자(Si, j)의 저항값 중 하나가 각각 논리값 0 및 1에 할당된다.
상기 메모리 셀 장치에 저장된 정보를 판독하는 경우 메모리 소자(Si, j)에 저장된 정보를 판독하기 위해서는 워드 라인(WLj)이 트리거된다. 이 경우 상기 워드 라인(WLj)은 예컨대 +1 볼트의 전위에 인가된다. 그외 모든 워드 라인(WLj, 1 ≠ j)은 0 볼트에 인가된다. 모든 비트 라인(BLi, i = 1 ... n)은 마찬가지로 0 볼트에 인가된다. 왜냐하면 상기 비트 라인(BLi)은 항상 0 볼트로 제어되는, 연산 증폭기(OPi)의 피드백된 반전 입력부에 접속되기 때문이다. 상기 연산 증폭기(OPi)의 출력부(Ai)에서
Figure 112005045622558-pct00001
의 전압이 측정되며, 이때 R은 피드백 저항(RKi)의 저항이고, Rx는 메모리 소자(Si, j)의 저항이며, R1은 워드 라인(WLj) 및 전류가 흐르는 비트 라인(BLi)의 출력 부분의 저항이다. 상기 전압값으로부터 메모리 소자(Si, j)의 저항(Rx)이 계산될 수 있다.
비트 라인(BLi) 및 워드 라인(WLj)은 금속으로 형성되므로, 저항이 매우 낮다. 피드백 저항(RKi)은 예컨대 100kΩ이다. 메모리 소자(Si, j)의 저항(Rx)은 제 1 강자성층(1) 및 제 2 강자성층(3)의 자화 방향이 평행할 경우에는 대략 100kΩ이고, 제 1 강자성층(1) 및 제 2 강자성층(3)의 자화 방향이 역평행할 경우에는 110kΩ이다. 이 경우 100 개의 비트 라인(BLi)과 10000개의 워드 라인(WLj)이 제공된다. 따라서 입력 신호의 변동값은 메모리 소자(Si, j)의 가정된 저항값에 따라 100mV를 갖는다. 상기 신호 변동은 저항비(
Figure 112003028879203-pct00002
)가 10이 되면서 연산 증폭기(OPi)의 출력부(Ai)에서 1 볼트만큼 증폭될 수 있다.
모든 비트 라인(BLi)에 0 볼트가 인가되기 때문에, 비트 라인(BLi) 사이에는 기생 전류가 흐르지 않는다. 전류 경로는 단지 선택된 워드 라인(WLj)과 모든 비트 라인(BLi)사이에서만 차단된다. 따라서 워드 라인(WLj)의 개수가 비트 라인(BLi)의 개수 보다 많은 것이 바람직하다. 1 Mbit의 메모리 셀 장치는 n=100인 비트 라인(BLi)과 M = 10000 인 워드 라인(WLj)으로 형성된다. 따라서 단지 100개의 감지 증폭기 만을 필요로 한다. 선택된 워드 라인(WLj)에서 각각 흐르는 전류는 100개의 메모리 소자(Si, j)의 병렬 회로에서 생성되며, 상기 병렬 회로는 각각 대략 100kΩ의 저항을 갖는다. 상기 병렬 회로는 대략 1 kΩ의 저항을 갖는다. 비트 라인은 재충전되지 않기 때문에 그 길이는 중요하지 않다.
메모리 셀(Si, j)에 정보를 입력하기 위해서는 기록 라인(SLi) 및 워드 라인(WLj)에는 각각 mA의 전류가 인가된다. 이러한 전류는 각각 기록 라인(SLi) 및 워드 라인(WLj)의 주변에서 상기 기록 라인(SLi)과 상기 워드 라인(WLj)의 교차점에서 제 1 강자성층(1)의 자화에 영향을 미치는 자기장을 유도한다. 제 2 강자성층(3)의 자화 방향은 인접한 반강자성층(4)에 의해 정해진다.
선택적으로 기록 라인(SLi)이 워드 라인(WLj)에 평행하게 뻗는다. 이러한 경우 정보 입력을 위해서는 비트 라인(BLi) 및 기록 라인(SLi)이 트리거된다.
연상 메모리로서 사용될 수 있는 메모리 셀 장치의 경우에는 서로 평행하게 뻗는 워드 라인(WL'j, j = 1 ... m) 및 상기 워드 라인에 대해 교차되게 뻗으며, 서로 평행하게 뻗는 비트 라인(BL'i, i = 1 ... n)이 제공된다(도 3 참조). 비트 라인(BL'i)과 워드 라인(WL'j)의 교차점에는 각각 메모리 소자(S'i, j)가 배치된다. 상기 메모리 소자(S'i, j)는 도 2 에서 설명되는 메모리 소자(Si, j)와 유사하게 형성된다. 비트 라인(BL'i)은 각각 연산 증폭기(OP'i)의 반전 입력부에 접속되며, 비반전 입력부는 접지 전위에 접속되어 피드백된다. 상기 연산 증폭기(OP'i)는 피드백 저항(RK'i)을 갖는다. 연산 증폭기(OP'i)의 출력부는 한계값 소자(SWi)의 입력부에 접속된다. 한계값 소자(SWi)로는 예컨대 100 이상의 매우 높은 증폭을 가진 연산 증폭기 또는 슈미트 트리거(Schmitt-Trigger)가 적합하다. 상기 연산 증폭기(OP'i)의 설계는 도 1 또는 도 2에 의해 설명된 실시예와 유사하다.
메모리 소자(S'i, j)는 임의로 프로그래밍될 수 있다. 이를 위해 비트 라인(BL'i) 및 워드 라인(WL'j)을 통해 전류가 흐른다. 이 경우 비트 라인(BL'i) 및 워드 라인(WL'j)의 주변에 자기장이 유도된다. 여기서, 이때 발생하는 자기장이 메모리 소자(S'i, j)가 배치되어 있는 비트 라인(BL'i)과 워드 라인(WL'j)의 교차점에서 메모리 소자(S'i, j)의 제 1 강자성층의 자화 방향 및 상기 메모리 소자(S'i, j)의 저항을 변경시킬 정도의 전류가 선택된다. 비트 라인(BL'i) 및 워드 라인(WL'j)의 모든 다른 메모리 소자의 경우에는 자기장이 자화 방향 및 저항을 변경시킬 만큼 충분하지 않다. 전류 방향에 따라 메모리 소자(S'i, j)의 크고 작은 저항값들이 프로그래밍된다.
메모리 셀 장치를 판독하기 위해서는 워드 라인(WL'j, j =1 ... m)에 m 개의 부품을 가진 입력 벡터(X)의 형태로 신호가 인가된다. 여기서 X의 부품들은 0 볼트 또는 Vdd의 값을 취한다. Vdd는 예를 들어 1볼트를 나타낸다. 비트 라인(BL'i)에서 메모리 소자(S'i, j, j = 1 ... m)를 통해 전류가 흐른다. 전체 전류는 피드백 저항(RK'i)을 통해 흐른다. 왜냐하면 연산 증폭기(OP'i)가 예컨대 100Mega-Ohm 이상의 매우 높은 입력 저항을 가지며 전압(Ui)을 조절하고, 이때 비트 라인(BL'i)이 0볼트로 제어되기 때문이다. 한계값 소자(SWi)는 연산 증폭기(OP'i)의 전압(Ui)으로부터 출력값(Yi)을 만들어내며, 상기 출력값(Yi)은 0 볼트 또는 Vdd 의 값을 취할 수 있다.
마찬가지로 연상 메모리로 적합한 추가의 메모리 셀 장치는 서로 평행하게 뻗은 워드 라인(WL''j, j = 1 ... m) 및 상기 워드 라인에 대해 교차되며 서로 평행하게 뻗은 비트 라인(BL''i, i = 1 ... n)을 갖는다(도 4 참조). 상기 비트 라인(BL''i)과 상기 워드 라인(WL''j)의 교차점에는 각각 메모리 소자(S''i, j)가 배치되며, 상기 메모리 소자(S''i, j)는 전술한 실시예와 유사하게 형성된다. 상기 비트 라인(BL''i)은 연산 증폭기(OP''i)의 반전 입력부에 각각 접속되며, 상기 연산 증폭기(OP''i)의 비반전 입력부는 접지 전위에 인가되어서 상기 연산 증폭기가 피드백된다. 상기 연산 증폭기(OP''i)는 피드백 전압(RK''i)을 갖는다. 인접 비트 라인(BL''i, BL''i+1)의 연산 증폭기(OP''i, OP''i+1)의 출력부는 차동 증폭기(DVi, i = 1, 3, 5, ... n-1)의 입력부에 접속된다(도 4 참조).
메모리 셀 장치에 정보를 입력하는 것은 도 3에서와 유사하게 이루어진다. 이러한 경우에 동일한 차동 증폭기(DVi)에 접속된 인접 비트 라인(BL''i, BL''i+1)의 메모리 소자(S''i, j, S''i+1, j)가 상보적으로 프로그래밍된다.
도 3에 의해 도시된 실시예와 유사하게 이루어지는 판독시, 비트 라인(BL''i) 중 하나에 다른 비트 라인(BL''i+1)의 상보 신호가 형성된다. 상기 연산 증폭기(OP''i, OP''i+1)의 출력 전압(Ui, Ui+1)이 차동 증폭기(DVi)에 주어지며, 상기 차동 증폭기(DVi)는 출력 신호(Yi)를 형성한다. 이에 따라 예컨대 프로세스 변동의 원인이 되는 기생 유도(parasitic induction)가 제거된다.

Claims (11)

  1. 메모리 셀 장치에 있어서,
    - 서로 평행하게 뻗은 다수의 워드 라인들(WLj) 및 서로 평행하게 뻗은 다수의 비트 라인들(BLi)이 제공되고, 상기 워드 라인들(WLj)이 상기 비트 라인들(BLi)에 교차되도록 뻗으며,
    - 매우 높은 자기 저항 효과(GMR)를 갖는 층 구조의 메모리 소자들(Si, j)이 제공되고, 상기 메모리 소자들(Si, j)은 각각 상기 워드 라인들(WLj) 중 하나의 라인과 상기 비트 라인들(BLi) 중 하나의 라인 사이에 접속되고, 상기 워드 라인들(WLj) 및 상기 비트 라인들(BLi) 보다 높은 저항을 가지며,
    - 상기 비트 라인(BLi)들이 각각 감지 증폭기들(OPi)에 접속되며, 상기 감지 증폭기들(OPi)에 의해 상기 각각의 비트 라인(BLi)의 전위가 기준 전위로 조절 될 수 있고, 상기 감지 증폭기들(OPi)에서 출력 신호가 출력될 수 있는 메모리 셀 장치.
  2. 제 1항에 있어서,
    상기 감지 증폭기는 피드백되는 연산 증폭기(OPi)를 갖는 것을 특징으로 하는 메모리 셀 장치.
  3. 제 1항 또는 제 2항에 있어서,
    - 상기 메모리 소자들(Si, J)은 각각 두 개의 강자성층들(1, 3) 및 상기 두 개의 강자성층들(1, 3) 사이에 배치된 하나의 비자성층(2)을 가지며,
    - 상기 강자성층들 중 하나(3)에 인접해 있고 상기 인접한 강자성층(3)에서 자화(magnetization)의 분극 방향을 결정하는 반강자성층(4)이 제공되고,
    - 상기 메모리 소자들(Si, j)은 각각 두 개의 자화 상태들을 갖는 것을 특징으로 하는 메모리 셀 장치.
  4. 제 3항에 있어서,
    - 상기 강자성층들(1, 3)은 각각 원소들(Fe, Ni, Co, Cr, Mn, Gd) 중 적어도 하나를 포함하고,
    - 상기 강자성층들(1, 3)의 두께는 각각 20 nm 보다 작거나 같으며,
    - 상기 비자성층(2)은 물질(Al2O3, NiO, HfO2, TiO2, NbO, SiO2) 중 적어도 하나를 포함하고, 1 내지 4 nm 범위의 두께를 갖는 것을 특징으로 하는 메모리 셀 장치.
  5. 제 1항에 있어서,
    상기 메모리 소자들(Si, j)은 상기 워드 라인들(WLj) 및 상기 비트 라인들(BLi)에 의해 형성된 평면에서 0.1 ㎛× 0.1 ㎛ 내지 2 ㎛× 20 ㎛ 범위의 치수를 갖는 것을 특징으로 하는 메모리 셀 장치.
  6. 제 1항에 있어서,
    상기 워드 라인들(WLj)의 개수가 상기 비트 라인들(BLi)의 개수 보다 더 많은 것을 특징으로 하는 메모리 셀 장치.
  7. 제 1항에 있어서,
    상기 워드 라인들(WLj) 및 상기 비트 라인들(BLi)로부터 절연된, 평행하게 뻗은 기록 라인들(SLi)이 제공되는 것을 특징으로 하는 메모리 셀 장치.
  8. 제 1항에 있어서,
    상기 비트 라인들(BL'i)에 대해 한계값 소자들(SWi)이 제공되며, 상기 한계값 소자들(SWi)은 각각 상기 감지 증폭기들(OP'i)의 출력부에 접속되는 것을 특징으로 하는 메모리 셀 장치.
  9. 제 1항에 있어서,
    두 개의 비트 라인들(BL''i, BL''i+1)에 대해 각각 하나의 차동 증폭기(DVi)가 제공되며, 상기 차동 증폭기(DVi)의 입력부는 각각 관련된 비트 라인(BL''i)의 감지 증폭기(OP''i)의 출력부에 접속되는 것을 특징으로 하는 메모리 셀 장치.
  10. 제 1항 또는 제 2항에 있어서,
    상기 메모리 셀 장치는 자기 RAM인 것을 특징으로 하는 메모리 셀 장치.
  11. 제 8항 또는 제 9항에 있어서,
    상기 메모리 셀 장치는 연상 메모리(an associative memory)인 것을 특징으로 하는 메모리 셀 장치.
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