KR20110106332A - 비-피닝된 레퍼런스층 및 비-방향성 기록 전류를 갖는 스핀-토크 비트 셀 - Google Patents

비-피닝된 레퍼런스층 및 비-방향성 기록 전류를 갖는 스핀-토크 비트 셀 Download PDF

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Abstract

변형된 STRAM 셀과 같은, 비휘발성 메모리 셀에 상이한 논리 상태들을 저장하기 위하여 단방향성(uni-directional) 기록 전류를 이용하기 위한 방법 및 장치가 제공된다. 몇몇 실시예들에서, 메모리 셀은 클래딩된 도전체에 인접한 비-피닝된 강자성 레퍼런스층, 강자성 저장층, 및 저장층과 레퍼런스층 사이에 터널링 배리어를 갖는다. 클래딩된 도전체를 따르는 전류의 경로는 레퍼런스층의 선택된 자기 배향을 유도하며, 이는 저장층에 의한 저장을 위해 터널링 배리어를 통과된다. 추가로, 적용하는 단계의 배향은 전류가 통과되는 도전체에 인접한 클래딩층에 의하여 제공되며, 전류는 선택된 자기 배향의 클래딩층에 자계를 유도한다.

Description

비-피닝된 레퍼런스층 및 비-방향성 기록 전류를 갖는 스핀-토크 비트 셀 {SPIN-TORQUE BIT CELL WITH UNPINNED REFERENCE LAYER AND UNIDIRECTIONAL WRITE CURRENT}
본 발명의 다양한 실시예들은 일반적으로 변형된 STRAM 셀과 같은, 비휘발성 메모리 셀에 상이한 논리 상태들을 저장하기 위하여 단방향성(uni-directional) 기록 전류를 이용하기 위한 방법 및 장치와 관련된다.
데이터 저장 디바이스들은 일반적으로 빠르고 효율적인 방식으로 데이터를 저장하고 리트리브(retrieve)하도록 작동한다. 몇몇 데이터 저장 디바이스들은 데이터의 개별 비트들을 저장하기 위하여 고체-상 메모리 셀들의 반도체 어레이를 이용한다. 그러한 메모리 셀들은 휘발성 또는 비휘발성일 수 있다. 휘발성 메모리 셀들은 일반적으로 단지 작동 전력 동안에만 메모리에 저장되는 데이터를 유지하는 반면, 비휘발성 메모리는 일반적으로 심지어 작동 전력의 인가가 없을 때에도 메모리에 데이터 저장을 유지한다.
몇몇 비휘발성 메모리 셀들은 자기 랜덤 액세스 메모리(MRAM) 및 스핀-토크 전달 랜덤 액세스 메모리(STRAM)와 같은, 데이터를 저장하기 위해 강자성 구조를 이용한다. 그러한 메모리 셀들은 종종 산화물층에 의하여 분리되는 자유층 및 레퍼런스층을 이용한다. 레퍼런스층의 자화는 (영구 자석과 같은) 개별적인 자화층에 피닝되는(pinned) 것 등에 의하여, 일정한 배향으로 유지된다. 메모리 셀의 상이한 전기 저항들은 레퍼런스층의 자화 배향으로 또는 그와 반대로 정렬되도록 자유층의 자화를 선택적으로 배향시킴으로써 구축될 수 있다. 이러한 상이한 저항들은 셀에 대해 상이한 메모리 상태들(예를 들어, 논리 0 또는 1)을 표시하기 위하여 이용될 수 있다.
이러한 그리고 다른 타입의 데이터 저장 디바이스들에서, 특히, 저장 어레이에 존재하는 메모리 셀 구조의 복잡성에 대하여 효율성 및 정확성을 증가시키는 것이 바람직하다.
몇몇 실시예들에서, 선택된 자기 배향이 메모리 셀의 제1 층에 적용되고, 상기 제1 층은 다수의 상이한 자기 배향들을 수용하도록 구성된다. 제1 층의 적용된 자기 배향은 다수의 자기 배향들을 수용하도록 구성되는 메모리 셀의 제2 층으로 터널링되고, 여기서, 제2 층은 상기 셀의 논리 상태를 표시하도록 상기 적용된 자기 배향을 유지시킨다.
다른 실시예들에서, 자기적으로 투과성인(magnetically permeable) 클래딩층이 적어도 2개의 가능한 반대되는 자기 배향들의 세트로부터 선택된 자기 배향으로 설정된다. 상기 선택된 자기 배향을 갖는 레퍼런스층을 제공하기 위하여 클래딩 층의 선택된 자기 배향이 메모리 셀의 비-피닝된 레퍼런스층에 적용된다. 저장층에 선택된 자기 배향을 유도하기 위하여 레퍼런스층으로부터 메모리 셀의 상기 저장층으로 스핀-토크 전류가 통과되고, 저장층은 메모리 셀의 논리 상태를 설정하기 위하여 선택된 자기 배향을 유지시킨다. 추가로, 적용하는 단계의 배향은 전류가 통과하는 도전체에 인접한 클래딩층에 의하여 제공되며, 전류는 선택된 자기 배향의 클래딩 층에 자계를 유도한다.
다른 실시예들에서, 메모리 셀은 클래딩된 도전체에 인접한 비-피닝된 강자성 레퍼런스층, 강자성 저장층, 및 상기 레퍼런스층과 상기 저장층 사이의 터널링 배리어를 포함한다. 클래딩된 도전체를 따르는 전류의 경로는 저장층에 의한 저장을 위해 상기 터널링 배리어를 통해 전달되는 레퍼런스층의 선택된 자기 배향을 유도한다.
본 발명의 다양한 실시예들을 특징화하는 이러한 그리고 다양한 다른 특징들 및 장점들은 하기의 상세한 논의 및 첨부되는 도면의 관점에서 이해될 수 있다.
도 1은 일반적으로 데이터가 메모리 어레이의 메모리 셀에 기록될 수 있는 방식으로 예증한다.
도 2는 일반적으로 데이터가 도 1의 메모리 셀로부터 판독될 수 있는 방식을 예증한다.
도 3은 기록 동작 동안에 도 1의 메모리 셀을 보여준다.
도 4는 기록 동작 동안에 도 1의 메모리 셀을 보여준다.
도 5는 일반적으로 본 발명의 다양한 실시예들에 따라 작동되는 메모리 셀의 구조를 예증한다.
도 6은 일반적으로 본 발명의 다양한 실시예들에 따라 작동되는 메모리 셀의 구조를 예증한다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 셀들의 어레이를 보여준다.
도 8은 본 발명의 다양한 실시예들에 다른 기록 동작에 대한 흐름도를 보여준다.
도 9는 기록 동작에 대한 전압 및 전류를 보여준다.
도 10은 기록 동작에 대한 전압 및 전류를 전압 및 전류를 보여준다.
도 11은 본 발명의 다양한 실시예들에 따른 셀프-레퍼런스 동작에 대한 흐름도를 보여준다.
도 12는 판독 동작에 대한 전압도를 개시한다.
도 13은 판독 동작에 대한 전압도를 개시한다.
도 14는 외부 레퍼런스 판독 동작에 대한 전압 및 전류를 그래프로 나타낸다.
도 15는 셀프-레퍼런스 판독 동작에 대한 전압 및 전류를 그래프로 나타낸다.
데이터 저장 디바이스들은 일반적으로 데이터의 개별 비트들을 저장하기 위하여 고체-상 메모리 셀들의 반도체 어레이를 이용함으로써 데이터를 저장하고 리트리브하도록 작동한다. 그러한 메모리 셀들은 셀에 대한 상이한 논리 상태들을 표시하는 상이한 전기 저항들을 갖도록 구성될 수 있다. 이러한 타입의 메모리 셀들에서, 데이터는 도 1에 도시되는 바와 같이 개별 메모리 셀들(124)에 기록된다. 일반적으로, 기록 전력 소스(146)는 메모리 셀(124)을 원하는 상태로 구성하는데 필수적인 입력(전류, 전압, 자화, 등의 형태와 같은)을 인가한다. 도 1은 단지 비트 기록 동작의 대표적 예시임을 인지할 수 있다. 기록 전력 소스(146), 메모리 셀(124), 및 레퍼런스 노드(148)의 구성은 각각의 셀에 선택된 논리 상태를 기록하는 것을 허용하도록 적절히 처리될 수 있다.
하기에 설명되는 바와 같이, 몇몇 실시예들에서, 메모리 셀(124)은 변형된 STRAM 구성을 취하며, 이 경우에 기록 전력 소스(146)는 메모리 셀(124)을 통해 접지와 같은 적절한 레퍼런스 노드(148)로 접속되는 전류 드라이버로서 특징화된다. 기록 전력 소스(146)는 메모리 셀(124)의 자기 물질을 통해 이동함으로써 스핀 편향되는 전력의 스트림을 제공한다. 편향된 스핀들의 결과적인 회전은 메모리 셀(124)의 자기 모멘트를 변화시키는 토크를 생성한다.
자기 모멘트에 따라, 셀(124)은 상대적으로 낮은 저항(RL) 또는 상대적으로 높은 저항(RH) 중 하나를 취할 수 있다. 제한은 아니지만, 예시적인 RL 값들은 약 100 옴(Ω) 정도의 범위에 있을 수 있는 반면, 예시적인 RH 값들은 약 100 KΩ 정도의 범위에 있을 수 있다. 다른 저항성 메모리 타입 구성들(예를 들어, RRAM들)에는 개별적인 RL 및 RH 값들을 유사하게 제공하기 위하여 적절한 전압 또는 다른 입력이 공급된다. 이러한 값들은 후속 기록 동작에 의하여 상태가 변화되는 시간까지 개별적인 셀들에 의하여 보유된다. 제한은 아니지만, 본 발명의 실시예에서 높은 저항 값(RH)은 셀(124)에 의하여 논리 1의 저장을 나타내고, 낮은 저항 값(RL)은 논리 0의 저장을 나타낸다.
각각의 셀(124)에 의하여 저장되는 논리 비트 값(들)은 도 2에 의하여 예증되는 바와 같은 방식으로 결정될 수 있다. 판독 전력 소스(150)는 메모리 셀(124)에 적절한 입력(예를 들어, 선택된 판독 전압)을 인가한다. 셀(124)을 통해 흐르는 판독 전류 IR의 양은 셀의 저항(각각 RL 또는 RH)의 함수일 것이다. 메모리 셀에 걸친 전압 강하(전압 VMC)는 비교기(154)의 양(+)의 입력에 의하여 경로(152)를 통해 감지된다. 적절한 레퍼런스(전압 레퍼런스 VREF와 같은)이 레퍼런스 소스(156)로부터 비교기(154)의 음(-)의 입력에 공급된다.
레퍼런스 전압(VREF)은 메모리 셀(124) 양단의 전압 강하(VMC)가 셀의 저항이 RL로 설정될 때 VREF 값보다 낮고, 셀의 저항이 RH로 설정될 때 VREF 값보다 높도록, 다양한 실시예들로부터 선택될 수 있다. 이러한 방식으로, 비교기(154)의 출력 전압 레벨은 메모리 셀(124)에 의하여 저장되는 논리 비트 값(0 또는 1)을 표시할 것이다.
도 3은 순방향으로 종래의 STRAM 메모리 셀(159)을 통과하는 예시적인 기록 전류(158)를 예증한다. 대조적으로, 도 4는 역방향으로 메모리 셀(159)을 통과하는 예시적인 기록 전류(160)를 보여준다. 순방향 또는 역방향 전류 방향은 단지 논리적 관습을 나타내며, 변화될 수 있다는 것을 유념해야 한다. 종래에, 도 3 및 4에 보여지는 바와 같이 메모리 셀(159)을 통한 전류의 양방향성 흐름은 상이한 논리 상태들을 기록하기 위하여 필수적이다.
작동 중에, 다양한 제한들이 도 3-4에서와 같이 종래의 메모리 셀들과 함께 발견되었다. 일반적으로, 셀의 주어진 저항에 대하여, 역방향의 전류(도 4)는 순방향에서보다 현저히 낮을 수 있다(도 3).
셀의 각각의 측면상의 개별적인 소스 라인(SL) 및 비트라인(BL) 도전체들은 종종 셀을 통한 전류의 양방향성 흐름을 수용하기 위하여 요구된다. 또한, 개별적인 레퍼런스 값은 종종 저장된 저항을 검출하기 위하여 요구되며, 어레이의 비트 셀 저항의 비트-대-비트 변화들은 이용가능한 신호 마진을 바람직하지 않게 감소시킬 수 있다. 이것은 어레이로부터 데이터를 판독하기 위한 능력을 저하시킬 수 있다.
따라서, 도 5 및 6은 발명의 다양한 실시예들에 따라 구성되는 메모리 셀(162)을 보여준다. 메모리 셀(162)은 비-피닝된 레퍼런스층을 구비하는 변형된 STRAM 구성을 갖는 것으로서 특징화될 수 있다. 이것은 상이한 논리 상태들을 설정할 뿐 아니라 하기에 설명되는 바와 같은 다른 장점들을 나타내기 위하여 셀을 통한 단방향성 기록 전류 흐름의 사용을 용이하게 한다.
메모리 셀(162)은 어레이의 다수의 메모리 셀들(162)(메모리 셀들의 열)로 선택적으로 전력을 운반하는 비트라인(BL)(164)에 인접하게 위치된다. 비트라인(164)은 적절한 자기적으로 투과성인 물질로 구성되는 클래딩층(172)에 의하여 둘러싸이는 도전체(168)에 결합된다. 도전체(168)를 따르는 전류(166)의 경로는 클래딩층(172)을 따라 그리고 그를 통해 확장되는 자계(170)를 구축한다. 자계(170)의 배향은 공지된 오른손 법칙에 따라 전류(166)의 방향에 의하여 구축될 것이다; 전류(166)의 방향 및 결과적인 자계(170)의 배향은 도 5와 비교하여 도 8에서 반전되는 것을 유념하라.
메모리 셀(162)은 제1 (레퍼런스) 층(174), 산화물 (터널 배리어) 층(182) 및 제2 (저장/자유) 층(184)을 포함한다. 전기적 콘택층(185)은 워드라인(WL)(178)을 통해 선택가능한 트랜지스터(176)에 메모리 셀(162)을 결합한다. 제1 및 제2 층들(174, 184)은 각각 거기에 적용되는 배향에 응답하여 다수의 상이한 자기 배향들을 갖도록 적절한 강자성 물질들로 형성된다.
레퍼런스층(174)은 단일 영구 자석 배향을 유지시키도록 개별적인 자기층에 피닝되지 않지만, 그보다는 클래딩층(172)에 응답하여 원하는 배향으로 선택적으로 스위칭되는 것을 유념하라. 저장층(184)은 셀(162)의 연관된 논리 상태의 저장을 유지시키기 위하여 적용된 자기 배향을 유지시키도록 구성된다.
전류(166)가 도전체(168)를 통과함에 따라, 클래딩층(172)에 유도되는 자계(170)는 레퍼런스층이 클래딩 층과 동일한 자기 배향들로 유도되도록 레퍼런스층(174)에 적용된다. 워드라인(178)을 통한 트랜지스터(176)의 활성화는 작은 기록(스핀-토크) 전류(180)가 레퍼런스층(174) 및 터널 배리어(182)을 통해 저장층(184)으로 나아가도록 허용한다. 클래딩된 도전체(168)의 전류는 양방향성인 반면, 기록 전류(180)는 도 5 및 6 모두에 의하여 보여지는 바와 같이 디바이스 구성에 알맞는 동일한 방향으로 흐를 것이다. 본 실시예에서, 다른 정렬들이 이용될 수 있으나, 메모리 셀(162)은 VSS에 연결(tie)된다.
따라서 기록 전류(180)는 전류(166)의 방향에 대하여 저장층(184)의 자기 배향을 설정한다; 도 5에서, 저장층(184)의 결과적인 자화 배향은 좌측으로 설정되는 것으로 표현되는 반면, 도 6에서, 저장층(184)의 결과적인 자화 배향은 우측으로 설정된다.
도 7은 본 발명의 다양한 실시예들에 따른 예시적인 메모리 어레이(188)를 도시한다. 메모리 어레이(188)는 적어도 비트라인들(164) 및 워드라인들(178)을 통해 상호접속되는, 도 5 및 6에 예증되는 바와 같은 다수의 메모리 셀들(162)을 포함한다. 각각의 메모리 셀(162)은 각각의 셀의 논리 상태의 개별적인 처리를 허용하는 하나의 비트라인(164) 및 워드라인(178) 접속부를 갖는다.
예시적인 기록 동작이 도 8의 190에 설명된다. 기록 동작은 단계(192)에 의하여 보여지는 바와 같이, 원하는 자기 배향으로 클래딩 및 레퍼런스 층들(도 5-6의 172 및 174와 같은)을 설정하는 것으로 시작된다. 이러한 원하는 자기 배향은 전류(166)의 방향에 관하여 구축된다(도 5-6).
증가된 비트라인 전압은 선택된 메모리 셀(162)을 통해 터널링하기 위하여 제공되는 적절한 스핀 토크를 갖는 전류(예를 들어, 도 5-6의 전류(180))를 보장하기 위하여 단계(194)에서 실행된다. 단계(196)는 워드라인 전압을 적용함으로써 트랜지스터(도 5-6의 176과 같은)를 선택적으로 턴온시키는 단계를 수반한다. 저장층(도 5-6의 184와 같은)은 스핀-토크 전류에 응답하여 단계(198)에서 선택된 자기 배향을 저장한다. 메모리 셀에 대한 전력은 단계(200)에서 턴 오프되고, 저장층의 선택된 자기 배향이 유지된다.
도 9의 도면은 메모리 셀(162)이 "1"의 메모리 상태를 갖도록 기록되는 전술한 기록 동작에 대하여 시간의 함수로서 다수의 전력 값들을 그래프로 나타낸다. 비트라인(164)을 통과하는 전류가 라인(202)에 의하여 보여진다. 전류 라인(202)과 연관되는 비트라인(164)의 전압은 라인(204)에 의하여 제공되며, 기록 전류(도 5 및 6의 180)가 개시될 때까지 일정한 전압을 보인다. 메모리 셀(162)에 논리 상태를 기록하기 위하여, 트랜지스터(176)는 전압을 워드라인(178)을 통과시킴으로써 선택된다. 워드라인 전압은 메모리 셀(162)을 통해 터널링하는 전류와 실질적으로 유사하고, 라인(208)에 의하여 도시되는 라인(206)에 의해 보여진다.
도 10은 메모리 셀(162)이 "0"의 메모리 상태를 갖도록 기록되는 전술한 기록 동작에 대한 시간의 함수로서 다수의 전력 값들을 그래프로 나타낸다. 라인(210)은 도 8의 전류 라인(202)과 반대되는 논리 상태를 기록하는 것과 연관되는 전류 값들을 도시한다. 라인(212)의 음의 전류는 라인(212)에 의하여 보여지는 바와 같이 기록 전류(도 5 및 6의 180)가 개시될 때까지 음의 전압이 비트라인(164)을 통과함을 제공한다. 논리 상태의 기록과 연관되는 전압 및 전류는 라인들(214 및 216)에 의하여 예증된다. 또한, 라인들(214 및 216)은 각각 라인들(206 및 208)에 의하여 예증되는 대향 논리 상태를 기록하는 것과 연관되는 전압 및 전류들과 실질적으로 유사하다. 도 9 및 10의 그래프들과 연관되는 논리 상태들은 단지 관습적인 것이며, 메모리 셀에 기록하거나 판독하기 위하여 송신되는 신호들에 대한 변화 없이 상호교환 가능하다는 것을 유념해야 한다.
선택된 논리 상태가 메모리 셀에 기록된 이후에, 도 2에 보여지는 바와 같이, 메모리 셀의 상대적 저항 레벨을 검출하기 위해 적절한 외부 레퍼런스 전압(VREF)을 사용하여 판독 동작이 수행될 수 있다. 레퍼런스 전압은 외부적으로 저장되거나 또는 셀프-레퍼런스(self-reference) 동작(218)으로부터 유도될 수 있다. 예시적인 셀프-레퍼런스 동작(218)은 도 11의 흐름도에 보여진다. 동작(218)은 단계(220)의 제1 배향으로 클래딩층(도 5 및 6의 172)을 설정함으로써 시작된다. 그 후, 판독 전류는 제1 저항을 결정하기 위하여 단계(222)에서 메모리 셀을 통과된다. 단계(224)는 단계(220)에서와 반대 배향으로 클래딩층(도 5 및 6의 172)을 설정한다. 단계(226)에서, 다른 판독 전류가 제2 저항을 결정하기 위하여 메모리 셀을 통과된다. 마지막으로, 단계(228)는 메모리 셀 논리 상태들 사이에서 구분하기 위하여 제1 저항과 제2 저항을 비교함으로써 레퍼런스 전압을 유도한다.
도 12는 도 11의 셀프-레퍼런스 동작(218) 동안에 전압을 그래프로 나타낸다. 일단 클래딩층(도 5 및 6의 172)이 도 11의 단계(220)의 제1 배향 또는 "자동-제로화(auto-zeroed)"로 설정되면, 판독 전압은 실질적으로 제로가 된다. 클래딩층 배향은 후속하여 미리 결정된 로직 상태 및 양의 전압차(230)를 초래하도록 도 11의 단계(224)에서 스위칭된다.
대조적으로, 도 13은 도 12에서와 반대되는 논리 상태를 판독할 때, 도 11의 셀프-레퍼런스 동작(218) 동안에 전압을 그래프로 나타낸다. 도 11의 단계(220)의 클래딩층(도 5 및 6의 172)을 설정함으로 인하여 초래되는 "자동-제로" 전압은 도 12에서 경험한 전압과 유사하다. 그러나, 단계(224)에서 반대 배향이 적용될 때, 유사하지만 음인 전압차(232)가 측정된다. 음의 전압차(232)의 판독은 미리 결정된 논리 상태의 식별을 허용한다. 도 12 및 13의 그래프들과 연관되는 논리 상태들은 단지 관습적인 것이며, 메모리 셀을 판독하거나 기록하기 위하여 송신되는 신호들에 대한 변경 없이 상호교환 가능하다는 것을 유념해야 한다.
도 2에 도시되는 바와 같이 외부 레퍼런스가 메모리 셀의 논리 상태를 평가하는데 사용될 때, 메모리 셀은 도 14에 도시되는 바와 같은 전압 및 전류 값들을 경험할 수 있다. 라인(234)은 외부 레퍼런스 판독 동안에 비트라인(도 5 및 6의 162)의 전류를 보여준다. 비트라인(도 5 및 6의 162)에 의하여 경험되는 전압은 라인(236)에 의하여 보여지고, 공지된 배향으로의 레퍼런스층(도 5 및 6의 174)의 설정 동안에 음의 전압을 포함하며, 판독 전류가 저항을 측정하기 위해 메모리 셀(도 5 및 6의 162)을 통과될 때 양의 전압이 존재한다. 라인(238)에 의하여 보여지는 워드라인(도 5 및 6의 178)의 전압은 라인(240)에 의하여 보여지는 메모리 셀을 통과하는 전류를 예상대로 반영한다. 라인(238)의 전압 값들은 라인(240)에 의하여 보여지는 바와 같이 판독 전류가 메모리 셀을 통과하는 동안에 발생할 것인 반면, 라인(240)의 전류는 레퍼런스층 배향의 터널링이 발생하지 않고 저장층(도 5 및 6의 184)의 배향을 잠재적으로 변화시키도록, 측정된 전압보다 작다.
도 14 및 15의 특정 전압 및 전류 값들은 비트라인들을 통과하는 전력 방향을 나타낸다는 것을 유념해야 한다. 전력 방향은 메모리 셀에 대하여 해로운 결과 없이 도 14 및 15의 반대되는 전압 및 전류 값들을 유도하도록 뒤집힐 수 있다. 유사하게, 비트라인을 통과하는 전력의 방향 및 결과적인 양의 또는 음의 전압 측정치들은 단지 본 발명의 다양한 실시예들의 정확성 또는 메카닉(mechanic)들에 영향을 미치지 않고 변화될 수 있는 논리 상태 관습을 나타낸다.
도 15는 셀프-레퍼런스 판독 동작 동안에 경험되는 예시적인 전압 및 전류 값들을 보여준다. 라인(242)은 클래딩층이 제1 배향으로 설정될 때(도 11의 단계(220)) 비트라인(도 5 및 6의 162)의 음의 전류 및 후속하여 클래딩층 배향이 스위칭될 때(도 11의 단계(224))의 양의 전류를 보여준다. 비트라인을 통과하는 전압(도 5 및 6의 162)은 라인(244)에 의하여 보여지며, 레퍼런스층(도 5 및 6의 174)의 배향이 스위칭됨에 따른(도 11의 단계(224)) 양의 값 및 음의 값 모두를 포함한다. 추가로, 비트라인은 도 11의 단계들(222 및 226)과 같은, 전류를 메모리 셀을 통과시키는 단계를 수반하는 각각의 단계 동안의 전압 값들을 경험한다. 메모리 셀 워드라인(도 5 및 6의 174)을 통과하는 전압이 라인(246)에 의하여 제공된다. 다수의 더 작지만, 라인(246)과 유사한 전류가 라인(248)에 의하여 보여지는 바와 같이 메모리 셀에 의하여 측정된다. 외부 레퍼런스를 수반하는 판독 동작과 마찬가지로, 셀프-레퍼런스 판독 동작은 저장층(도 5 및 6의 184)으로 레퍼런스층(도 5 및 6의 174)의 배향을 터널링하는데 필요한 전류보다 작은 판독 전류를 사용한다.
본 기술분야의 당업자에 의하여 인지될 수 있는 바와 같이, 본 명세서에 예증되는 다양한 실시예들은 메모리 셀 효율 및 복잡성 모두에서의 장점들을 제공한다. 메모리 셀을 판독하기 기록하기 위해 단방향성 전류를 사용하는 능력은 소스 및 비트라인들의 다수의 세트들을 제공할 필요성과 같은, 메모리 어레이의 더 적은 컴포넌트들을 허용한다. 또한, 셀프-레퍼런스 판독 동작은 저항들 및 논리 상태들의 정확한 측정들 및 차를 허용한다. 메모리 셀 저항들의 그러한 변화들은 상당하며, 잦은 판독 에러들을 초래할 수 있다. 따라서, 메모리 셀 저항들의 셀-대-셀 측정은 보다 정확하고 효율적인 판독을 허용한다. 그러나, 본 명세서에서 논의되는 다양한 실시예들은 다수의 잠재적인 적용예들을 가지며, 특정 필드의 전자 매체 또는 데이터 저장 디바이스들의 타입으로 제한되지 않는다는 것을 인지할 것이다.
첨부된 청구항들의 목적들을 위해, "비-피닝된 레퍼런스층"이라는 용어 및 이와 유사한 것들은 (영구 자석으로 제한되지 않는 것과 같은) 일정한 자기 배향 소스에 대한 비아 피닝 또는 다른 결합 메커니즘과 같은, 자연적 자기 배향을 갖지 않는 층을 개시하기 위하여 전술한 논의와 일치하도록 해석될 것이다. 그보다는, 비-피닝된 레퍼런스층은 상이한 논리 상태들을 메모리 셀에 기록하는 것에 응답하여 상이한 방향들에서 자기 배향들을 나타내도록 구성된다.
발명의 다양한 실시예들의 구조 및 기능의 세부사항들과 함께, 본 발명의 다양한 특징들 및 장점들이 전술한 설명에서 제시되었으나, 이러한 상세한 설명들은 단지 예증적인 것이며, 특히, 첨부된 청구항들이 표현되는 용어들의 광범위한 일반적 의미에 의하여 표시되는 전체 범위에 대한 본 발명의 원리들 내에 부분들의 구조 및 정렬들에 있어서, 세부사항들에 대한 변화들이 이루어질 수 있다는 것을 이해할 것이다.

Claims (20)

  1. 선택된 자기 배향을 메모리 셀의 제1 층에 적용하는 단계 ― 상기 제1 층은 다수의 상이한 자기 배향들을 수용하도록 구성됨 ― ; 및
    상기 제1 층의 상기 적용된 자기 배향을 다수의 자기 배향들을 수용하도록 구성되는 상기 메모리 셀의 제2 층으로 터널링하는 단계
    를 포함하며, 상기 제2 층은 상기 셀의 논리 상태를 표시하도록 상기 적용된 자기 배향을 유지시키고, 상기 적용하는 단계의 상기 배향은 전류가 통과하는 도전체에 인접한 클래딩(cladding) 층에 의하여 제공되며, 상기 전류는 상기 선택된 자기 배향의 상기 클래딩 층에 자계를 유도하는, 방법.
  2. 제1항에 있어서,
    상기 터널링하는 단계는, 비트 라인 전압을 활성화시키는 단계 및 워드 라인 전압을 활성화시킴으로써 선택 트랜지스터를 활성화시키는 단계를 포함하는, 방법.
  3. 제1항에 있어서,
    상기 터널링하는 단계는 상기 제1 층과 제2 층 사이에 터널 배리어층을 통해 상기 선택된 자기 배향을 전달(transfer)하는, 방법.
  4. 제1항에 있어서,
    논리 상태를 결정하기 위하여 레퍼런스 값에 대하여 상기 메모리 셀의 저항을 판독하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 터널링하는 단계는 스핀 편향된 전류를 상기 메모리 셀을 통해 통과시키는 단계를 더 포함하며,
    상기 스핀 편향된 전류는 상기 적용하는 단계의 상기 선택된 자기 배향과 무관하게 공통 방향으로 상기 메모리 셀을 통과하는, 방법.
  6. 제1항에 있어서,
    상기 제1 층은 변형된 스핀 토크-전달 랜덤 액세스 메모리(STRAM: spin torque-transfer random access memory) 메모리 셀에서 비-피닝된(unpinned) 레퍼런스층으로서 특징화되는, 방법.
  7. 제4항에 있어서,
    상기 레퍼런스 값은 셀프-레퍼런스(self-reference) 값인, 방법.
  8. 제7항에 있어서,
    상기 셀프-레퍼런스 값은, 상기 메모리 셀을 통해 전류를 통과시키는 것 ― 상기 제1 층이 상기 셀프-레퍼런스 값의 제1 컴포넌트를 생성하기 위하여 제1 미리 결정된 상태로 설정됨 ―, 그리고 상기 메모리 셀을 통해 전류를 통과시키는 것 ― 상기 제1 층이 상기 셀프-레퍼런스 값의 제2 컴포넌트를 생성하기 위하여 상기 제1 미리 결정된 상태에 반대되는 제2 미리 결정된 상태로 설정됨 ―으로부터 유도되는, 방법.
  9. 자기적으로 투과성인(magnetically permeable) 클래딩층을 적어도 2개의 가능한 대향 자기 배향들의 세트로부터 선택된 자기 배향으로 설정하는 단계;
    상기 선택된 자기 배향을 갖는 상기 레퍼런스층을 제공하기 위하여 메모리 셀의 비-피닝된 레퍼런스층에 상기 클래딩 층의 상기 선택된 자기 배향을 적용하는 단계; 및
    저장층에 상기 선택된 자기 배향을 유도하기 위하여 상기 레퍼런스층으로부터 상기 메모리 셀의 상기 저장층으로 전류를 통과시키는 단계 ― 상기 저장층은 상기 메모리 셀의 논리 상태를 설정하기 위하여 상기 선택된 자기 배향을 유지시킴 ―
    를 포함하는, 방법.
  10. 제9항에 있어서,
    스핀-토크 전류는 상기 적어도 2개의 가능한 대향 자기 배향들 중 어느 것이 상기 설정하는 단계 동안에 선택되는지와 무관하게 공통 방향으로 상기 레퍼런스층으로부터 상기 저장층으로 통과하는, 방법.
  11. 제9항에 있어서,
    상기 저장층의 논리 상태를 결정하기 위하여 셀프-레퍼런스 값에 대하여 상기 메모리 셀의 저항을 판독하는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서,
    상기 셀프-레퍼런스 값은, 상기 제1 층 및 제2 층을 통해 제1 전류를 통과시키는 것 ― 상기 제1 층이 상기 셀프-레퍼런스 값의 제1 컴포넌트를 생성하기 위하여 제1 미리 결정된 상태로 설정됨 ―, 그리고 상기 제1 층 및 상기 제2 층을 통해 제2 전류를 통과시키는 것 ― 상기 제1 층이 상기 셀프-레퍼런스 값의 제2 컴포넌트를 생성하기 위하여 상기 제1 미리 결정된 상태와 반대되는 제2 미리 결정된 상태로 설정됨 ―으로부터 유도되는, 방법.
  13. 클래딩된 도전체에 인접한 비-피닝된 강자성 레퍼런스층, 강자성 저장층, 및 상기 레퍼런스층과 상기 저장층 사이의 터널링 배리어를 포함하는 비휘발성 메모리 셀을 포함하는 장치로서,
    상기 클래딩된 도전체를 따라 통과하는 전류는 상기 저장층에 의한 저장을 위해 상기 터널링 배리어를 통해 전달되는 상기 레퍼런스층에 선택된 자기 배향을 유도하는, 장치.
  14. 제13항에 있어서,
    제1 방향으로 상기 클래딩된 도전체를 따르는 상기 전류의 통과는 상기 저장층 및 상기 레퍼런스층 모두가 제1 자기 배향을 유지시키도록 하며, 반대되는 제2 배향으로 상기 클래딩된 도전체를 따르는 상기 전류의 통과는 상기 저장층 및 상기 레퍼런스층 모두가 반대되는 제2 자기 배향을 유지시키도록 하는, 장치.
  15. 제14항에 있어서,
    제1 스핀 편향된 전류는 상기 제1 자기 배향으로 상기 저장층을 설정하기 위하여 상기 터널링 배리어를 통해 터널링하며, 제2 스핀 편향된 전류는 상기 제2 자기 배향으로 상기 저장층을 설정하기 위하여 상기 터널링 배리어를 통해 터널링하고, 상기 제1 스핀 편향된 전류 및 상기 제2 스핀 편향된 전류는 공통 방향으로 상기 레퍼런스층으로부터 상기 터널링 배리어를 통해 상기 저장층으로 나아가는, 장치.
  16. 제13항에 있어서,
    상기 메모리 셀은 공칭적으로(nominally) 동일한 메모리 셀들의 어레이에 제공(provision)되며, 상기 어레이는 변형된 스핀-토크 전달 랜덤 액세스 메모리(STRAM) 어레이로서 특징화되는, 장치.
  17. 제13항에 있어서,
    상기 메모리 셀의 전기적 저항은 상기 저장층의 상기 선택된 자기 배향에 대하여 설정되며, 상기 저항은 상기 메모리 셀의 논리 상태를 결정하기 위하여 레퍼런스 값에 대하여 결정되는, 장치.
  18. 제13항에 있어서,
    상기 제1 층 및 상기 제2 층의 전기적 저항은 논리 상태를 결정하기 위하여 셀프-레퍼런스 값에 대하여 측정되는, 장치.
  19. 제18항에 있어서,
    상기 셀프-레퍼런스 값은, 상기 제1 층 및 상기 제2 층을 통해 제1 전류를 통과시키는 것 ― 상기 제1 층이 상기 셀프-레퍼런스 값의 제1 컴포넌트를 생성하기 위하여 제1 미리 결정된 상태로 설정됨 ―, 그리고 상기 제1 층 및 상기 제2 층을 통해 제2 전류를 통과시키는 것 ― 상기 제1 층이 셀프-레퍼런스 값의 제2 컴포넌트를 생성하기 위하여 상기 제1 미리 결정된 상태에 반대되는 제2 미리 결정된 상태로 설정됨 ―으로부터 유도되는, 장치.
  20. 제13항에 있어서,
    상기 클래딩된 도전체는 비트 라인에 결합되고 자기적으로 투과성인 클래딩 물질에 의하여 둘러싸이는 전기적으로 도전성인 도전체를 포함하는, 장치.
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