JP4187925B2 - メモリセル装置 - Google Patents
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Description
本発明は、非常に大きな磁気抵抗効果(GMR)を有する層構造を持ったメモリ素子を備えたメモリセル装置に関する。
【0002】
概念GMR素子は専門分野では、少なくとも2つの強磁性層とその間に配置されている非磁性の層とを有しておりかついわゆるGMR(giant magnetoresistive Effekt)効果、すなわち非常に大きな磁気抵抗効果を呈する層構造に対して使用される。GMR効果とは、GMR素子の電気的な抵抗が、2つの強磁性層での磁化が平行に配向されているかまたは反平行に配向されているかに依存しているという事実の謂いである。
【0003】
この形式のGMR素子をメモリセル装置におけるメモリ素子として使用することが提案されている(参考になるのは例えば、D. D. Tang et al, IEDM 95, p 997 - 999, D. D. Tang et al, IEEE Trans. on Magnetics, Vol. 31, Nr. 6, 1995, p 3206 - 3208, F. W. Patten et al, Int. Non Volatile Memory Technology Conf., 1996, p 1 - 2)。このために、メモリ素子として、一方の強磁性層の磁化方向が例えば隣接する反強磁性層によって拘束されるGMR素子が使用される。メモリ素子はビット線を介して直列に相互接続される。これらを横切る方向にワード線が延在している。ワード線は、ビット線に対してもメモリ素子に対しても絶縁されている。ワード線に加えられる信号は、ワード線を流れる電流によって磁界を引き起こす。この磁界は、その下方に存在するメモリ素子に影響を及ぼす。情報を書き込むために、書き込むべきメモリセルの上方で交差しているビット線およびワード線には信号が加えられ、この信号は交差点において、反転磁化のために十分である磁界を引き起こす。情報を読み出すために、ワード線にパルス化された信号が加えられる。この信号によって、当該のメモリセルは2つの磁化状態の間を往復的に切り換えられる。ビット線を流れる電流が測定され、そこから相応するメモリ素子の抵抗値が求められる。
【0004】
S. Tehrani et al, IEDM 96, p 193 以降には、メモリ素子として、異なった厚さの強磁性層を有しているGMR素子を使用することが提案されている。情報を書き込むための磁界は、2つの強磁性層の薄い方の層における磁化だけに影響を与えるように選定されている。2つの強磁性層の厚い方の層における磁化はこのことから影響を受けずに留まる。
【0005】
このようなメモリセル装置では、パルス化された信号による読み出し過程のために一層複雑な回路が必要になる。
【0006】
本発明が課題とするところは、低減された回路コストで読み出すことができる、GMR素子を備えたメモリセル装置を提供することである。
【0007】
この課題は、請求項1に記載のメモリセル装置によって解決される。本発明のその他の実施の形態はその他の従属請求項に記載されている。
【0008】
メモリセル装置は、複数の相互に実質的に平行に延在しているワード線および複数の相互に実質的に平行に延在しているビット線を有し、ここでワード線はビット線を横切る方向に延在している。メモリ素子は、非常に大きな磁気抵抗効果(GMR)を持った層構造を有するメモリ素子、すなわちGMR素子が設けられており、該メモリ素子はそれぞれ、ワード線の1つとビット線の1つとの間に接続されておりかつワード線およびビット線より高オーミック抵抗である。ビット線はそれぞれ読み出し増幅器に接続されており、該読み出し増幅器を介して、それぞれのビット線における電位が基準電位に制御可能でありかつ該読み出し増幅器で出力信号が取り出し可能である。このメモリセル装置の読み出しのために、すべての選択されないワード線は基準電位に加えられる。選択されたワード線には別の電位を有する信号が印加される。これにより、選択されたワード線からすべてのビット線への電流路は閉じられる。それぞれの読み出し増幅器における出力信号、すなわち例えば帰還結合抵抗、および基準電位およびビット線抵抗のような、読み出し増幅器の電気的な特性量から、ワード線の、それぞれのビット線との交差点において存在するメモリ素子の抵抗が突き止められる。従ってこのメモリセル装置を読み出すために、パルス化された信号は必要でない。
【0009】
有利には、読み出し増幅器は帰還結合された演算増幅器を有している。演算増幅器の非反転入力側は基準電位、例えばアースに接続されている。ビット線は反転入力側に接続されている。基準電位が0Vであれば、この演算増幅器は、ビット線に0Vが加わっていることを保証する。演算増幅器の出力信号は、選択されたメモリ素子の抵抗に対する尺度である。
【0010】
メモリ素子として、これらが2つの磁化状態においてビット線およびワード線より高(オーミック)抵抗である限り、すべての公知のGMR素子が適している。電流が層内を平行に流れるときより、電流が層スタックを垂直方向に流れるときの方がGMR効果は大きい。
【0011】
メモリ素子は有利にはそれぞれ2つの強磁性層およびその間に配置されている非磁性、絶縁層を有している。強磁性層の1つは反磁性層に隣接されて配置されている。反強磁性層は隣接する強磁性層における磁化の分極方向を決定する。メモリ素子はそれぞれ、2つの磁化状態を有している。絶縁性の、非磁性層を使用すると有利である。というのはこのような構成において、2つの強磁性層の間に配置されている絶縁性の、非磁性層を流れるスピン分極されたトンネル電流によって作用されるGMR効果は、絶縁性ではない非磁性層を使用した場合より著しく大きいからである。これにより、メモリセル装置において2つの異なった論理値零および1に対応付けられる異なった抵抗値が一層良好に区別される。
【0012】
択一的に、メモリ素子はそれぞれ2つの強磁性層と、その間に配置されている非磁性層とを有しているようにしてもよく、その際強磁性層の一方は他方の強磁性層より厚いかまたは強磁性層は異なった磁気特性を有する異なった材料から形成されているか、または非磁性の非絶縁性の層を有している。
【0013】
強磁性層に対して、とりわけ、元素Fe,Ni,Co,Cr,Mn,Gdの少なくとも1つを含んでいる材料が適している。強磁性層の厚さはそれぞれ最大で20nmでありかつ有利には2および10nmの間の領域にある。トンネルアイソレータとして作用する非磁性層に対して、絶縁性の材料として、Al2O3,NiO,HfO2またはTiO2,NbO,SiO2が適している。非磁性層に対する非絶縁性材料として、CuまたはAgが適している。非磁性層の厚さは、1および4nmの間の領域にあり、有利には2および3nmの間の領域にある。
【0014】
情報を、メモリ素子の1つに書き込むために、所属のワード線および所属のビット線にその都度、信号が印加される。これにより、ワード線およびビット線を介して電流が流れ、それがその都度磁界を引き起こす。ワード線およびビット線の交差点において、2つの磁界の重畳によって生じる全磁界は、そこに存在しているメモリ素子で反転磁化が起こることになる程大きい。交差点の外側では、そこに存在しているメモリ素子の反転磁化のための個々の磁界は著しく僅かである。
【0015】
書き込みのために高められた磁界が必要であるかまたはそれが望ましい用途において、例えばビット線に対して平行に延在している複数の相互に実質的に平行に延在している書き込み線を付加的に設けることは本発明の枠内にある。これらの書き込み線はワード線およびビット線に対して絶縁されている。信号を相応の書き込み線に印加することによって、選択されたワード線を有する交差点における磁界を増強し、ひいては書き込み過程を支援することができる。
【0016】
メモリセル装置は磁気RAMとして適している。
【0017】
更に、メモリセル装置は連想メモリとして作動させることができる。このために、ビット線にそれぞれ、しきい値エレメントが設けられており、該しきい値エレメントはそれぞれのビット線の読み出し増幅器の出力側に接続されている。
【0018】
それが例えば、K. Goser at al, IEEE Micro, 9 (1989) 6, p. 28 - 44 から公知であるような連想メモリにおいて、すべてのワード線に同時に、入力信号が加えられる。入力信号は、ワード線と同じ数の桁を有している。ビット線のそれぞれにおいて、電流は加算されかつしきい値エレメントによって出力信号が形成される。Goser at al, IEEE Micro, 9 (1989) 6, p. 28 - 44 から公知である連想メモリでは、メモリセルは従来の抵抗かまたはトランジスタからのみ成っておりかつ交差するワード線およびビット線の間に接続されている。これらの従来の抵抗およびトランジスタは作動中に変化させることができないので、その結果メモリは学習能力がない。択一的に、メモリセルはEEPROMセルとして実現され、この場合はプログラミングが可能であるが、この種のメモリセルは製造するのが非常に煩雑である。
【0019】
連想メモリとして使用された場合の本発明のメモリセル装置の利点は、メモリ素子におけるGMR素子を作動期間中任意の頻度でプログラム変更することができるということである。それ故に、連想メモリは作動期間中、情報を学習することができる。
【0020】
本発明の別の実施の形態によれば、それぞれの2つのビット線に、1つの差動増幅器が設けられている。差動増幅器の入力側はそれぞれ、所属のビット線の読み出し増幅器の出力側に接続されている。このメモリセル装置は有利にも同様に廉そうメモリとして使用され、その際メモリ素子はそれぞれ、同一のワード線に接続されている2つのビット線において、相互に相補的にプログラミングされる。読み出しの際、一方のビット線に、他方のビット線の相補信号が形成される。これらの相補信号から、差動増幅器において、出力信号が形成される。このような差分法により、プロセス変動に対するで電磁適合性が著しく改善される。
【0021】
次に本発明を、図示されている実施例に基づいて焼成に説明する。
【0022】
図1は、MRAM装置のアーキテクチャを示し、
図2は、所属のビット線、ワード線および書き込み線を備えたメモリ素子を示し、
図3は、それぞれのビット線がしきい値エレメントに接続されている連想メモリを示し、
図4は、それぞれ2つの隣接するビット線が相補的にプログラミングされかつ差動増幅器に接続されている連想メモリを示している。
【0023】
メモリ装置は相互に実質的に平行に延在しているビット線BLi、i=1,2,…nを有している。これを横断する方向に延在しているのがワード線WLj、j=1,2,…mである。ワード線WLjも相互に実質的に平行に延在している。ビット線BLiとワード線WLjとの交差点にそれぞれメモり素子Si,jが配置されている(図1参照)。
【0024】
ビット線BLiはそれぞれ、演算増幅器OPi、i=1,2,…nの反転入力側に接続されている。演算増幅器OPiの非反転入力側はアース電位に接続されている。演算増幅器OPiは帰還結合されておりかつそれぞれ帰還結合抵抗RKiを有している。演算増幅器OPiはそれぞれ出力側Aiを有している。
【0025】
メモり素子Si,jはそれぞれ、第1の強磁性層1と、非磁性層2と、第2の強磁性層3と、反強磁性層4とを有している(図2参照)。第1の強磁性層1、非磁性層2および第2の強磁性層3は層構造を成している。第1の強磁性層1および第2の強磁性層3は例えばNiFeを含んでおりかつ10nmの厚さを有している。非磁性層2はAl2O3を含んでおりかつ2ないし3nmを有している。反強磁性層4はFeMnを含んでおりかつ10ないし20nmの厚さを有している。ビット線BLiおよびワード線WLjによって形成される面内で、メモり素子Si,jはそれぞれ、例えば0.25μm×0.25μmの断面積を有している。
【0026】
ビット線BLiおよびワード線WLjはそれぞれ、Al,Cuから形成され、厚さはそれが、Al中の電流密度106A/cm2を上回らないように選定されている。
【0027】
第1の強磁性層1はワード線WLjに接している。反強磁性層4はビット線BLiに接している。ビット線BLiはワード線WLjの上方に延在している。択一的に、ビット線BLiがワード線WLjの下方に延在しているようであってもよい。
【0028】
ワード線WLjの下に、例えばSiO2から成っている、10nmの厚さの絶縁層5が配置されている。この層はワード線WLjをこれを横断する方向に延在している書き込み線SLiに対して絶縁している。書き込み線SLi、i=1…nは相互に実質的に平行に延在している。書き込み線SLiはビット線BLiの下方に延在している。
【0029】
このメモリセル装置において論理量0および1にそれぞれ、メモり素子Si,jの抵抗値の一方が対応付けられている。
【0030】
メモリセル装置に記憶されている情報を読み出すために、メモり素子Si,jに記憶されている情報を読み出すためにワード線WLjが制御される。このために、ワード線WLjには例えば+1Vの電位が加えられる。すべての別のワード線WLj、1≠jには0Vの電位が加っている。すべてのビット線BLi、i=1…nには同様に0Vの電位が加っている。というのは、これらは、常時、0Vに制御される、帰還結合された演算増幅器OPiの反転入力側に接続されているからである。演算増幅器OPiの出力側Aiに次の電圧
【0031】
【数1】
【0032】
が取り出され、ここでRは帰還抵抗RKiの抵抗値、Rxはメモリ素子Si,jの抵抗およびR1は、電流が流れるワード線WLjおよびビット線BLiの線路成分の抵抗である。この電圧から、メモリ素子Si,jの抵抗Rxが計算される。というのは、その他の量は既知だからである。
【0033】
ビット線BLiおよびワード線WLjは金属から形成され、その結果その抵抗は非常に小さい。帰還結合抵抗RKiは例えば100kΩである。メモリ素子Si,jの抵抗Rxは、第1の強磁性層1および第2の強磁性層3の磁化が平行に配向されている場合には約100kΩでありかつ第1の強磁性層1および第2の強磁性層3の磁化が逆平行に配向されている場合には約110kΩである。100個のビット線BLiおよび1000個のワード線WLjが設けられている。これにより、入力信号の変化は、メモリ素子Si,jの仮定された抵抗値に依存して100mVである。10の抵抗比
【0034】
【数2】
【0035】
によって、この変化は演算増幅器OPiの出力側Aiにおいて1Vに増幅することができる。
【0036】
すべてのビット線BLiは0Vにあるので、ビット線BLi間に寄生電流は流れない。電流路は選択されたワード線WLjとすべてのビット線との間にだけ閉じられている。従って、ビット線BLiより多くの数のワード線WLjを使用すると有利である。1MBitを有するメモリセル装置は有利には、n=100個のビット線BLiおよびM=10,000個のワード線WLjによって形成される。これにより100個の読み出し増幅器が必要なだけである。その都度選択されたワード線BLiを流れる電流は、それぞれ約100kΩの抵抗を有している100個のメモリ素子Si,jの並列回路から得られる。この並列回路は約1kΩの抵抗を有している。その際ビット線BLiの長さは重要ではない。というのは、これらは充放電切換されないからである。
【0037】
情報をメモりセルSi,jに書き込むために、書き込み線SLiおよびワード線WLiにそれぞれmAのオーダにある電流が供給される。この電流は書き込み線SLiおよびワード線WLiの周りにその都度磁界を引き起こす。この磁界は書き込み線SLiおよびワード線WLiの交差点において第1の強磁性層1の磁化に影響を及ぼす。第2の強磁性層3の磁化は、これに隣接している反強磁性相4によって拘束されている。
【0038】
択一的に、書き込み線SLiをワード線WLjに平行に延在するようにしてもよい。この場合、情報を書き込むために、ビット線BLiおよび書き込み線が制御される。
【0039】
連想メモリとして使用可能であるメモリセル装置において、相互に平行に延在しているワード線WL′j、j=1…mおよびこれを横断する方向に延在してる、相互に実質的に平行に延在しているビット線BL′i、i=1…nが設けられている(図3参照)。ビット線BL′iとワード線WL′jとの交差点に、それぞれメモり素子S′i,jが配置されている。メモり素子S′i,jは、図2に基づいて説明したメモリセルSi,jと類似して形成されている。ビット線BL′iはそれぞれ演算増幅器OP′iの反転入力側に接続されている。演算増幅器の非反転入力側はアース電位に接続されておりかつ帰還結合されている。演算増幅器OP′iは帰還結合抵抗RK′iを有している。演算増幅器OP′iの出力側はしきい値エレメントSWiの入力側に接続されている。しきい値エレメントSWiとして例えば、例えば100以上の非常に大きな増幅度を有する演算増幅器、またはシュミットトリガが適している。演算増幅器OP′iの回路定数の選定は、図1および図2に基づいて説明した実施例に類似して行われる。
【0040】
メモリセルSi,jは任意にプログラミング可能である。更に、ビット線BL′iおよびワード線WL′jを通って電流が流れる。その際、ビット線BL′iおよびワード線WL′jの周りに磁界が引き起こされる。電流は、メモリ素子S′i,jが配置されている、ビット線BL′iおよびワード線WL′jの交差点における合成磁界により、メモリ素子S′i,jの第1の強磁性層の磁化、ひいてはメモリ素子S′i,jの抵抗が変化されるように選択される。その際ビット線BL′iおよびワード線WL′jのすべての別のメモリ素子において、磁界は、磁化、ひいては抵抗を変化するには十分ではない。すなわち、電流方向に依存して、メモリ素子S′i,jにおける抵抗の一層大きなまたは小さな値がプログラミングされる。
【0041】
メモリセル装置を読み出すために、ワード線WL′j、j=1…mに、m個の成分を有する入力ベクトルXの形の信号が印加される。その際X個の成分は値0VまたはVddをとる。Vddは例えば1Vである。ビット線BL′iには、メモリ素子S′i,j、j=1…mを介して電流が流れる。これらの電流の合計は帰還結合抵抗RK′iを通って流れる。というのは、演算増幅器OP′iは非常に高い入力抵抗、例えば100メガオーム以上の抵抗を有しておりかつビット線BL′iが0Vに制御されるような電圧Uiが生じるからである。しきい値エレメントSWiは演算増幅器OP′iの電圧から、値0VまたはVddをとることができる出力量Yiを形成する。
【0042】
同様に連想メモリとして適している別のメモリセル装置は相互に実質的に平行に延在しているワード線WL″j、j=1…mおよびこれを横断する方向に延在してる、相互に実質的に平行に延在しているビット線BL″i、i=1…nを有している(図4参照)。ビット線BL″iとワード線WL″jとの交差点に、それぞれメモり素子S′i,jが配置されている。メモり素子S′i,jは、その前に説明した実施例におけるメモリセルSi,jと類似して形成されている。ビット線BL″iはそれぞれ演算増幅器OP″iの反転入力側に接続されている。演算増幅器の非反転入力側はアース電位に接続されておりかつ帰還結合されている。演算増幅器OP″iは帰還結合抵抗RK″iを有している。隣接する線BL″i,BL″i+1の演算増幅器OP″i,OP″i+1の出力側は差動増幅器DVi、i=1,3,5,…n−1の入力側に接続されている(図4参照)。
【0043】
これらメモリセル装置への情報の書き込みは、図3に基づいて説明したように行われる。その際同じ差動増幅器DViに接続されている隣接するビット線ビット線BL″i,BL″i+1のメモり素子S″i,j,S″i+1,jは相補的にプログラミングされる。
【0044】
図3に基づいて説明した実施例と類似して行われる読み出しの際に、一方のビット線BL″iにおいて他方のビット線BL″i+1の相補的な信号が形成される。演算増幅器OP″i,OP″i+1の出力信号Ui,Ui+1は、出力信号Yiを形成する差動増幅器DViに加えられる。これにより、例えばプロセス変動にその原因を求めることができる障害の影響は低減される。
【図面の簡単な説明】
【図1】 MRAM装置のアーキテクチャの回路略図である。
【図2】 所属のビット線、ワード線および書き込み線を備えたメモリ素子の概略図である。
【図3】 それぞれのビット線がしきい値エレメントに接続されている連想メモリの回路略図である。
【図4】 それぞれ2つの隣接するビット線が相補的にプログラミングされかつ差動増幅器に接続されている連想メモリの回路略図である。
Claims (11)
- 複数の相互に実質的に平行に延在しているワード線(WLj)および複数の相互に実質的に平行に延在しているビット線(BLi)が設けられており、ここでワード線(WLj)はビット線(BLi)を横切る方向に延在しており、
非常に大きな磁気抵抗効果(GMR)を持った層構造を有するメモリ素子(Si,j)が設けられており、該メモリ素子はそれぞれ、ワード線(WLj)の1つとビット線(BLi)の1つとの間に接続されておりかつワード線(WLj)およびビット線(BLi)より高抵抗であるので、読み出しのために1つの選択されたワード線(WLj)からすべてのビット線(BLi)への電流路が形成され、
ビット線(BLi)はそれぞれ読み出し増幅器(OPi)に接続されており、該読み出し増幅器を介して、それぞれのビット線(BLi)における電位が基準電位に制御可能でありかつ該読み出し増幅器で出力信号が取り出し可能である
メモリセル装置。 - 読み出し増幅器は帰還結合された演算増幅器(OPi)を有している
請求項1記載のメモリセル装置。 - メモリ素子(Si,j)はそれぞれ2つの強磁性層(1,3)およびその間に配置されている非磁性層(2)を有しており、
反強磁性層(4)が設けられており、該反強磁性層は強磁性層の1つ(3)に隣接されておりかつ該隣接する強磁性層(3)における磁化の分極方向を決定し、メモリ素子(Si,j)はそれぞれ、2つの磁化状態を有している
請求項1または2記載のメモリセル装置。 - 強磁性層(1,3)はそれぞれ、元素Fe,Ni,Co,Cr,Mn,Gdの少なくとも1つを含んでおり、
強磁性層(1,3)の厚さはそれぞれ20nmより薄いかまたは20nmに等しく、
非磁性層(2)は材料Al2O3,NiO,HfO2,TiO2,NbO,SiO2の少なくとも1つを含んでおりかつ1および4nmの間の領域にある厚さを有している
請求項3記載のメモリセル装置。 - メモリ素子(Si,j)は、ワード線(WLj)およびビット線(BLi)によって形成される平面において、0.1μm×0.1μmおよび2μm×20μmの間の領域にある寸法を有している
請求項1から4までのいずれか1項記載のメモリセル装置。 - ワード線(WLj)の数はビット線(BLi)の数より大きい
請求項1から5までのいずれか1項記載のメモリセル装置。 - 実質的に平行に延在している書き込み線(SLi)が設けられており、該書き込み線はワード線(WLj)およびビット線(BLi)に対して絶縁されている
請求項1から6までのいずれか1項記載のメモリセル装置。 - ビット線(BL′i)にしきい値エレメント(SWi)が設けられており、該しきい値エレメントはそれぞれ、読み出し増幅器(OP′i)の出力側に接続されている
請求項1から6までのいずれか1項記載のメモリセル装置。 - 2つのビット線(BL″i,BL″i+1)にそれぞれ、1つの差動増幅器(DVi)が設けられており、該差動増幅器の入力側はそれぞれ、所属のビット線(BL″i)の読み出し増幅器(OP″i)の出力側に接続されている
請求項1から7までのいずれか1項記載のメモリセル装置。 - 請求項1から7までのいずれか1項記載のメモリセル装置の、磁気RAMとしての使用。
- 請求項1から7までのいずれか1項記載のメモリセル装置の、連想メモリとしての使用。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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US6280000B1 (en) | 1998-11-20 | 2001-08-28 | Joseph A. Zupanick | Method for production of gas from a coal seam using intersecting well bores |
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GB9921752D0 (en) * | 1999-09-15 | 1999-11-17 | Wang Frank Z | Diode-free cross-point array architecture for magnetic random access memories |
US6473336B2 (en) * | 1999-12-16 | 2002-10-29 | Kabushiki Kaisha Toshiba | Magnetic memory device |
DE10010457A1 (de) | 2000-03-03 | 2001-09-20 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt |
DE10030234C2 (de) * | 2000-06-20 | 2003-03-27 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt |
DE10032275A1 (de) | 2000-07-03 | 2002-01-24 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt und Verfahren zum Betrieb eines solchen Speichers |
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DE10034083C1 (de) * | 2000-07-13 | 2002-03-14 | Infineon Technologies Ag | Halbleiterspeicher mit wahlfreiem Zugeriff mit reduziertem Signalüberkoppeln |
DE10037976C2 (de) | 2000-08-03 | 2003-01-30 | Infineon Technologies Ag | Anordnung zum verlustarmen Schreiben eines MRAMs |
EP1187103A3 (en) * | 2000-08-04 | 2003-01-08 | Matsushita Electric Industrial Co., Ltd. | Magnetoresistance effect device, head, and memory element |
TW531846B (en) | 2000-08-09 | 2003-05-11 | Infineon Technologies Ag | Memory element and method for fabricating a memory element |
DE10043440C2 (de) | 2000-09-04 | 2002-08-29 | Infineon Technologies Ag | Magnetoresistiver Speicher und Verfahren zu seinem Auslesen |
DE10051173C2 (de) * | 2000-10-16 | 2002-09-12 | Infineon Technologies Ag | Anordnung und Verfahren zur Verringerung des Spannungsabfalles entlang einer Wortleitung/Bitleitung eines MRAM-Speichers |
DE10053965A1 (de) * | 2000-10-31 | 2002-06-20 | Infineon Technologies Ag | Verfahren zur Verhinderung unerwünschter Programmierungen in einer MRAM-Anordnung |
DE10058047A1 (de) * | 2000-11-23 | 2002-06-13 | Infineon Technologies Ag | Integrierter Speicher mit einer Anordnung von nicht-flüchtigen Speicherzellen und Verfahren zur Herstellung und zum Betrieb des integrierten Speichers |
DE10060432A1 (de) * | 2000-12-05 | 2002-07-25 | Infineon Technologies Ag | Magnetoresistiver Speicher und Verfahren zu seinem Auslesen |
JP3667244B2 (ja) * | 2001-03-19 | 2005-07-06 | キヤノン株式会社 | 磁気抵抗素子、それを用いたメモリ素子、磁気ランダムアクセスメモリ及び磁気ランダムアクセスメモリの記録再生方法 |
DE10118197C2 (de) * | 2001-04-11 | 2003-04-03 | Infineon Technologies Ag | Integrierte magnetoresistive Halbleiterspeicheranordnung und Verfahren zum Beschreiben derselben |
JP5019681B2 (ja) | 2001-04-26 | 2012-09-05 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
JP2002353533A (ja) * | 2001-05-29 | 2002-12-06 | Sony Corp | 磁気抵抗効果素子、磁気抵抗効果型磁気センサ、磁気抵抗効果型磁気ヘッド、および磁気メモリ |
US6385079B1 (en) * | 2001-08-31 | 2002-05-07 | Hewlett-Packard Company | Methods and structure for maximizing signal to noise ratio in resistive array |
DE10144385C2 (de) * | 2001-09-10 | 2003-07-24 | Siemens Ag | Standardzellenanordnung für ein magneto-resistives Bauelement und hierauf aufbauende elektronisch magneto-resistive Bauelemente |
US6791859B2 (en) | 2001-11-20 | 2004-09-14 | Micron Technology, Inc. | Complementary bit PCRAM sense amplifier and method of operation |
DE10158795B4 (de) | 2001-11-30 | 2005-12-22 | Infineon Technologies Ag | Magnetoresistive Speicherzelle mit dynamischer Referenzschicht |
KR100450794B1 (ko) * | 2001-12-13 | 2004-10-01 | 삼성전자주식회사 | 마그네틱 랜덤 엑세스 메모리 및 그 작동 방법 |
US6795334B2 (en) | 2001-12-21 | 2004-09-21 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
US6724653B1 (en) | 2001-12-21 | 2004-04-20 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
EP1321941B1 (en) * | 2001-12-21 | 2005-08-17 | Kabushiki Kaisha Toshiba | Magnetic random access memory with stacked memory cells |
US6525957B1 (en) * | 2001-12-21 | 2003-02-25 | Motorola, Inc. | Magnetic memory cell having magnetic flux wrapping around a bit line and method of manufacturing thereof |
JP4040414B2 (ja) | 2001-12-28 | 2008-01-30 | 株式会社東芝 | 磁気メモリ |
US6839269B2 (en) * | 2001-12-28 | 2005-01-04 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
KR100827518B1 (ko) * | 2001-12-29 | 2008-05-06 | 주식회사 하이닉스반도체 | 전압 팔로워를 이용한 상변환 메모리 장치 |
JP2003242771A (ja) | 2002-02-15 | 2003-08-29 | Toshiba Corp | 半導体記憶装置 |
US6665205B2 (en) | 2002-02-20 | 2003-12-16 | Hewlett-Packard Development Company, Lp. | Shared global word line magnetic random access memory |
KR100447141B1 (ko) * | 2002-03-09 | 2004-09-07 | (주)멜파스 | 차폐수단을 포함하는 반도체 지문감지장치 |
US6809981B2 (en) * | 2002-04-10 | 2004-10-26 | Micron Technology, Inc. | Wordline driven method for sensing data in a resistive memory array |
US8333245B2 (en) | 2002-09-17 | 2012-12-18 | Vitruvian Exploration, Llc | Accelerated production of gas from a subterranean zone |
JP3873015B2 (ja) | 2002-09-30 | 2007-01-24 | 株式会社東芝 | 磁気メモリ |
ATE405932T1 (de) * | 2002-11-27 | 2008-09-15 | Nxp Bv | Stromumlenkschema für einen seriell programmierten mram |
US6947313B2 (en) * | 2003-08-27 | 2005-09-20 | Hewlett-Packard Development Company, L.P. | Method and apparatus of coupling conductors in magnetic memory |
US7102916B2 (en) * | 2004-06-30 | 2006-09-05 | International Business Machines Corporation | Method and structure for selecting anisotropy axis angle of MRAM device for reduced power consumption |
CN101277997B (zh) * | 2005-10-07 | 2011-11-09 | 柯尼卡美能达精密光学株式会社 | 纤维素酯膜的制造方法、纤维素酯膜、偏振片和液晶显示装置 |
US7236389B2 (en) * | 2005-11-17 | 2007-06-26 | Sharp Laboratories Of America, Inc. | Cross-point RRAM memory array having low bit line crosstalk |
US8159870B2 (en) * | 2008-04-04 | 2012-04-17 | Qualcomm Incorporated | Array structural design of magnetoresistive random access memory (MRAM) bit cells |
US9929211B2 (en) * | 2008-09-24 | 2018-03-27 | Qualcomm Incorporated | Reducing spin pumping induced damping of a free layer of a memory device |
JP6481667B2 (ja) * | 2016-07-20 | 2019-03-13 | 株式会社デンソー | ニューラルネットワーク回路 |
US10256273B2 (en) * | 2016-09-29 | 2019-04-09 | Globalfoundries Singapore Pte. Ltd. | High density cross point resistive memory structures and methods for fabricating the same |
US10586598B2 (en) * | 2017-09-14 | 2020-03-10 | Silicon Storage Technology, Inc. | System and method for implementing inference engine by optimizing programming operation |
Family Cites Families (8)
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---|---|---|---|---|
US5173873A (en) * | 1990-06-28 | 1992-12-22 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | High speed magneto-resistive random access memory |
US5343422A (en) * | 1993-02-23 | 1994-08-30 | International Business Machines Corporation | Nonvolatile magnetoresistive storage device using spin valve effect |
JPH0766033A (ja) * | 1993-08-30 | 1995-03-10 | Mitsubishi Electric Corp | 磁気抵抗素子ならびにその磁気抵抗素子を用いた磁性薄膜メモリおよび磁気抵抗センサ |
JP2774243B2 (ja) * | 1994-05-27 | 1998-07-09 | 富士通株式会社 | 記憶装置 |
US5640343A (en) | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
US5872739A (en) * | 1997-04-17 | 1999-02-16 | Radiant Technologies | Sense amplifier for low read-voltage memory cells |
US5838608A (en) * | 1997-06-16 | 1998-11-17 | Motorola, Inc. | Multi-layer magnetic random access memory and method for fabricating thereof |
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