KR100642638B1 - 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들 - Google Patents

낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들 Download PDF

Info

Publication number
KR100642638B1
KR100642638B1 KR1020040084584A KR20040084584A KR100642638B1 KR 100642638 B1 KR100642638 B1 KR 100642638B1 KR 1020040084584 A KR1020040084584 A KR 1020040084584A KR 20040084584 A KR20040084584 A KR 20040084584A KR 100642638 B1 KR100642638 B1 KR 100642638B1
Authority
KR
South Korea
Prior art keywords
magnetic
layer
magnetic tunnel
write current
tunnel junction
Prior art date
Application number
KR1020040084584A
Other languages
English (en)
Other versions
KR20060035212A (ko
Inventor
정원철
박재현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040084584A priority Critical patent/KR100642638B1/ko
Priority to US11/177,641 priority patent/US7307874B2/en
Publication of KR20060035212A publication Critical patent/KR20060035212A/ko
Application granted granted Critical
Publication of KR100642638B1 publication Critical patent/KR100642638B1/ko
Priority to US11/935,662 priority patent/US20080062750A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

자기터널접합체 및 비트라인을 갖는 자기 램 소자를 프로그램 하는 방법들이 제공된다. 이 방법들은, 상기 자기터널접합체의 양쪽에 적어도 한 쌍의 자성체를 배치하고, 상기 비트라인의 상부면 및 측벽들을 둘러싸는 자석층을 배치하여 상기 자기터널접합체에 자화곤란축 자계(hard axis magnetic field)를 인가시키고, 상기 자기터널접합체에 쓰기 전류를 가하는 것을 구비한다. 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 그 결과, 상기 자유층 내의 자기 분극들은 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열된다.

Description

낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들{Methods of operating a magnetic random access memory device with low critical current density}
도 1은 본 발명의 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자의 일부분을 도시한 사시도이다.
도 2는 도 1의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 3은 도 1의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 4는 본 발명의 다른 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자의 일부분을 도시한 사시도이다.
도 5는 도 4의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도이다.
도 6은 본 발명의 또 다른 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자의 일부분을 도시한 사시도이다.
도 7은 도 6의 절단선 Ⅴ-Ⅴ'에 따라 취해진 단면도이다.
본 발명은 반도체 기억소자에 관한 것으로, 특히 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들에 관한 것이다.
비휘발성 기억소자인 자기 램(magnetic random access memory; MRAM)은, 전기도체의 저항이 주변 자기장에 따라 변화하는 자기저항효과(magneto resistance effect)를 이용해 정보를 저장하는 방식으로, 단일 트랜지스터 위에 자기터널접합체(magnetic tunnel junction; MTJ)로 구성된 복수개의 자기 램 셀들을 포함한다.
상기 자기터널접합체(magnetic tunnel junction; MTJ)는 외부에서 전기신호를 인가해 주었을 때 전자가, 두층의 강자성박막 사이에 끼워져 있는 매우 얇은 절연층을 통해, 터널링(tunneling)을 일으킬 수 있는 샌드위치 형태의 다층박막으로 되어있다. 상부 자성박막은 자유층(free layer)이라고 불리며 하부 자성박막은 고정층(pinned layer)이라고 한다.
상기 자유층 및 고정층 내의 자화방향들이 서로 평행하도록 배열된 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최대값을 보인다. 즉, 터널링 저항은 가장 낮게 된다. 이에 반하여, 상기 자유층 및 고정층 내의 자화방향들이 서로 반 평행하도록 배열된 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최소값을 보인다. 즉, 터널링 저항은 가장 높게 된다.
기존의 메모리가 정보를 저장하는데 있어서 전하를 이용하는 것과 달리, 자기 램은 자하(magnetic charge)를 이용한다. 즉, 0 과 1로 구성되는 디지털데이터는 상기 두 자성박막 의 자화방향이 서로 평행한 저항이 낮은 상태와 서로 반 평행한 저항이 높은 상태를 구분하여 저장된다.
상기 고정층에는 피닝층(pinning layer)이라고 불리는 반강자성층(anti-ferromagnetic layer)이 부설된다. 상기 피닝층은 상기 고정층의 자화방향을 고정 해주는 역할을 한다. 즉, 상기 피닝층에 부착된 상기 고정층은 커다란 스위칭 필드를 가지며, 상기 고정층의 자화방향은 인가된 자계가 상기 스위칭 필드보다 작을 때 항상 동일한 방향으로 고정된다. 따라서 상기 자기 램 셀의 데이터는 상기 자유층 내의 자화방향에 따라서 결정될 수 있다. 상기 자유층의 자화방향은 주변에 자기장을 인가하여 변환시킬 수 있다. 상기 자유층의 자화방향을 원하는 형태로 변환하기 위하여, 상기 자기터널접합체 위/아래에 서로 수직방향으로 비트라인(bit line) 과 디지트라인(digit line) 이라는 도전성배선들을 형성한 뒤 각각의 도전성배선들에 전류를 흘려 이들로부터 발생하는 자기장을 이용한다.
상기 자기터널접합체의 대부분은 평면도로부터 보여 질 때 직사각형 형태(rectangular shape) 또는 타원형의 형태(ellipse shape)를 갖는다. 이는, 상기 자유층 내의 자기 스핀들이 상기 자유층의 길이 방향에 평행한 경우에, 상기 자유층 내의 자기 스핀들은 안정된 상태를 갖기 때문이다.
상기 자기 램 소자는 복수개의 자기터널접합체들을 포함한다. 상기 복수개의 자기터널접합체들은 제조 공정에 따라서 불균일한 스위칭 특성들을 보일 수 있다. 이 경우에, 상기 자기터널접합체들 내에 원하는 데이터들을 저장시키기 위한 외부 자계들은 서로 다를 수 있다. 이에 따라, 상기 자기터널접합체들의 스위칭 특성들이 불균일할수록, 상기 자기 램 소자의 쓰기 여유도(writing margin)는 더욱 감소된다. 특히, 상기 자기터널접합체들이 고집적화(high integration density)를 위하여 축소되는 경우에, 상기 쓰기 여유도는 현저히 감소될 수 있다. 다시 말해서, 상기 자기터널접합체들 중 어느 하나에 선택적으로 원하는 데이터를 저장시키기 위한 쓰기 동작 동안, 상기 선택된 자기터널접합체에 전기적으로 접속된 비트라인 및/또는 디지트 라인을 공유하는 비 선택된 자기터널접합체들 내에 원하지 않는 데이터(undesired data)가 기입될 수 있다. 즉, 종래의 쓰기 방법들에 따르면, 상기 선택된 자기터널접합체 내에 데이터를 저장시키는 동안 상기 비 선택된 자기터널접합체들 내에 원하지 않는 데이터가 저장되는 쓰기 방해(write disturbance)가 발생될 수 있다.
더 나아가서, 종래의 자기 램 셀은 상술한 바와 같이 상기 자기터널접합체의 주위에 배치된 디지트 라인을 구비한다. 일반적으로, 상기 디지트 라인은 상기 자기터널접합체의 하부에 배치되고, 상기 자기터널접합체는 상기 디지트 라인과 중첩하는 하부전극을 갖는다. 이 경우에, 상기 하부전극은 상기 디지트 라인의 하부에 배치된 액세스 트랜지스터의 드레인 영역에 전기적으로 접속되어야 한다. 따라서 상기 하부전극은 상기 드레인 영역 상에 형성되는 콘택 플러그와 접촉하기 위하여 수평방향을 향하여 연장되어야 한다. 결과적으로, 상기 디지트 라인의 존재에 기인하여 상기 자기 램 셀의 면적을 감소시키는 데 한계가 있다.
최근에, 상기 쓰기 방해 및 낮은 집적도(low integration density)를 해결하기 위하여 스핀 주입 메커니즘을 적용하기에 적합한 자기 램 소자들이 제안된 바 있다. 예를 들면, 상기 스핀 주입 메커니즘의 적용에 적합한 자기 램 소자들이 미국특허 제6,130,814호에 "전류 유기된 자기 스위칭 소자 및 이를 구비하는 메모리(current-induced magnetic switching device and memory including the same)"이라는 제목으로 선(Sun)에 의해 개시된 바 있다. 이에 더하여, 상기 스핀 주입 메커 니즘의 적용에 적합한 또 다른 자기 램 소자들이 미국특허 제6,603,677 B2호에 "메모리 기능을 갖는 3층의 적층된 자기 스핀 분극 소자(three-layered stacked magnetic spin polarization device with memory)"라는 제목으로 르동 등(Redon et al.)에 의해 개시된 바 있다.
그러나 상기 스핀 주입 메커니즘을 사용하여 선택된 자기 램 셀을 스위칭 시키기 위해서는 쓰기 전류 밀도가 임계 전류 밀도(critical current density) 보다 커야 한다. 이 경우에, 액세스 트랜지스터는 상기 임계 전류 밀도(critical current density) 보다 큰 쓰기 전류를 생성(generation)시킬 수 있는 전류 구동능력(current drivability)을 가져야 한다. 즉, 상기 스핀 주입 메커니즘을 사용하여 상기 선택된 자기 램 셀을 프로그램 시키는 경우에, 상기 액세스 트랜지스터들을 축소(scale down)시키는 데 한계가 있을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 선택된 자기 램 셀을 성공적으로 스위칭 시키는 데 요구되는 쓰기 전류를 감소시킬 수 있는 자기 램 소자의 구동방법들을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 자기터널접합체를 갖는 자기 램 소자(magnetic random access memory device)를 프로그램 및 판독하는 구동방법들을 제공한다. 상기 프로그램 방법들은, 상기 자기터널접합체의 양쪽에 적어도 한 쌍의 자성체를 배치하여 상기 자기터널접합체에 자화곤란축 자계(hard axis magnetic field)를 인가시키고, 상기 자기터널접합체에 쓰기 전류를 가하는 것을 포함한다. 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 그 결과, 상기 자유층 내의 자기 분극들은 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열된다.
상기 쓰기 전류를 가하는 것은 상기 자기터널접합체의 일 단(one terminal)에 전기적으로 접속된 스위칭 소자를 턴온(turn on)시키는 것과 상기 자기터널접합체의 타 단(the other terminal)에 전기적으로 접속된 비트라인에 쓰기 신호(writing signal)를 인가하는 것을 포함할 수 있다. 이 경우에, 상기 자기터널접합체 및 그에 접속된 상기 스위칭 소자를 통하여 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류가 흐른다.
상기 자성체는 영구자석 또는 전자석일 수 있다. 또한, 상기 자성체는 상기 자기터널접합체의 자화곤란축(hard axis) 방향에 배치하는 것이 바람직하다.
상기 고정층 및 상기 자유층중 적어도 상기 자유층은 하부 강자성층, 상부 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
상기 판독방법은 상기 자기터널접합체의 양 단들에 읽기 전압(read voltage)을 인가하여 상기 자기터널접합체를 통하여 흐르는 읽기 전류의 양을 감지하는 것 을 포함할 수 있다. 상기 읽기 전류는 상기 쓰기 전류보다 작은 것이 바람직하다.
본 발명에 따른 다른 방법들은, 자기터널접합체 및 비트라인을 갖는 자기 램 소자를 프로그램 및 판독하는 다른 구동방법들을 제공한다. 상기 프로그램 방법들은, 상기 비트라인의 상부면 및 측벽들을 둘러싸는 자석층을 배치하여 상기 자기터널접합체에 자화곤란축 자계(hard axis magnetic field)를 인가시키고, 상기 자기터널접합체에 쓰기 전류를 가하는 것을 포함한다. 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 그 결과, 상기 자유층 내의 자기 분극들은 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열된다.
상기 자석층은 영구자석 또는 전자석일 수 있다.
상기 비트라인은 상기 자기터널접합체의 자화용이축(easy axis)에 평행하거나 90도 보다 작은 평면교각을 이루도록 배치하는 것이 바람직하다.
본 발명에 따른 또 다른 방법들은, 자기터널접합체 및 비트라인을 갖는 자기 램 소자를 프로그램 및 판독하는 또 다른 구동방법들을 제공한다. 상기 프로그램 방법들은, 상기 자기터널접합체의 양쪽에 적어도 한 쌍의 자성체를 배치하고, 상기 비트라인의 상부면 및 측벽들을 둘러싸는 자석층을 배치하여 상기 자기터널접합체에 자화곤란축 자계(hard axis magnetic field)를 인가시키고, 상기 자기터널접합체에 쓰기 전류를 가하는 것을 포함한다. 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 그 결과, 상기 자유층 내의 자기 분극들은 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자의 일부분을 도시한 사시도이고, 도 2는 도 1의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이며, 도 3은 도 1의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자는 집적회로 기판(1)의 소정영역에 소자분리막(3), 드레인 영역(7d), 소스 영역(7s), 및 채널 영역이 제공된다. 상기 채널 영역은 상 기 드레인 영역(7d)과 상기 소스 영역(7s) 사이에 위치하며, 상기 채널 영역의 상부에는 절연된 게이트 전극(5)이 배치된다. 상기 게이트 전극(5)은 연장되어 워드라인의 역할을 할 수 있다. 결과적으로, 상기 기판(1) 상에 상기 드레인 영역(7d), 상기 소스 영역(7s) 및 상기 게이트 전극(5)을 포함하는 스위칭 소자, 즉, 액세스 트랜지스터(TA)가 제공된다.
상기 액세스 트랜지스터(TA)를 갖는 기판 상에 제1 하부 층간절연막(9)이 제공된다. 상기 소스 영역(7s)은 상기 제1 하부 층간절연막(9)을 관통하는 소스 콘택홀에 의해 노출되고, 상기 소스 콘택홀은 소스 콘택 플러그(11)로 채워질 수 있다. 상기 소스 콘택 플러그(11)는 소스 라인(13)으로 덮여진다. 결과적으로, 상기 소스 라인(13)은 상기 소스 콘택 플러그(11)를 통하여 상기 소스 영역(7s)에 전기적으로 연결된다.
상기 소스 라인(13)을 갖는 기판 상에 제1 상부 층간절연막(15)이 제공된다. 상기 제1 하부 층간절연막(9) 및 제1 상부 층간절연막(15)은 제1 층간절연막(16)을 구성한다. 상기 드레인 영역(7d)은 상기 제1 층간절연막(16)을 관통하는 드레인 콘택홀에 의해 노출되고, 상기 드레인 콘택홀은 드레인 콘택 플러그(17)로 채워질 수 있다. 결과적으로, 상기 드레인 콘택 플러그(17)는 상기 드레인 영역(7d)에 전기적으로 연결된다.
상기 제1 층간절연막(16) 상에 상기 드레인 콘택 플러그(17)를 덮는 자기저항체(magnetic resistors; 45)가 제공된다. 상기 자기 저항체(45)는 하부전극(19), 상부전극(43) 및 이들 사이의 자기터널접합체(magnetic tunnel junction structure; 41)를 포함할 수 있고, 상기 자기터널접합체(41)는 고정층(pinned layer; 29), 자유층(free layer; 39) 및 이들 사이의 터널링 절연층(tunneling insulating layer; 31)을 포함할 수 있다. 더 나아가서, 상기 자기터널접합체(41)는 상기 고정층(29)에 접촉하는 피닝층(pinning layer; 21)을 포함할 수 있다. 상기 자기저항체(45)의 상기 각 층들(19, 21, 29, 31, 39, 43)은 여러 가지 순서들(orders)에 의해 적층될 수 있다. 예를 들면, 상기 하부전극(19)은 상기 드레인 콘택 플러그(17)에 접촉하도록 배치될 수 있고, 상기 피닝층(21), 상기 고정층(29), 상기 터널링 절연층(31) 및 상기 자유층(39)은 상기 하부전극(19) 상에 차례로 적층될 수 있다.
상기 자유층(39)은 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 3에 도시된 바와 같이 차례로 적층된 하부 강자성층(33), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 35) 및 상부 강자성층(37)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
이에 더하여, 상기 고정층(29) 역시 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 3에 도시된 바와 같이 차례로 적층된 하부 강자성층(23), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 25) 및 상부 강자성층(27)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
상기 제1 층간절연막(16) 상에 상기 자기저항체(45)를 덮는 제2 층간절연막 (47)이 제공된다. 상기 제2 층간절연막(47) 상에 비트라인(49)이 배치된다. 상기 비트라인(49)은 상기 상부전극(43)을 통하여 상기 자기저항체(45)에 전기적으로 접속된다.
한편, 상기 자기터널접합체(41)는 평면도로 보여 질 때 길이 및 상기 길이 보다 작은 폭을 갖는 직사각형 형태 또는 타원형의 형태를 가질 수 있다. 이 경우에, 상기 자기터널접합체(41)는 상기 길이 방향으로 자화용이축을 갖게 되고, 상기 폭 방향으로 자화곤란축을 갖게 된다.
상기 자기터널접합체(41)의 양옆에 적어도 한 쌍의 자성체(52)가 배치된다. 상기 자성체(52)는 상기 자기터널접합체(41)를 중심으로 하여, 상기 자화곤란축의 한쪽 방향에 상기 자기터널접합체(41)와 이격되어 적어도 하나가 배치되고, 상기 자화곤란축의 다른 한쪽 방향에 상기 자기터널접합체(41)와 이격되어 적어도 다른 하나가 배치되어, 적어도 하나의 쌍을 이룬다. 상기 자성체(52)는 영구자석 또는 전자석일 수 있다.
이제 도 1, 도 2 및 도 3을 다시 참조하여 본 발명의 실시 예들에 따른 쓰기 방법들, 즉 프로그램 방법들을 설명하기로 한다.
도 1, 도 2 및 도 3을 다시 참조하면, 상기 워드라인, 즉 상기 액세스 트랜지스터(TA)의 게이트전극(5)에 워드라인 신호를 인가하고, 동시에 상기 비트라인(49)에 비트라인 쓰기신호를 인가한다. 상기 워드라인 신호는 소정의 시간 동안 상기 액세스 트랜지스터(TA)의 문턱전압보다 높은 워드라인 전압을 갖는 전압 펄스 신호(voltage pulse signal)일 수 있다. 따라서 상기 워드라인에 접속된 상기 액세 스 트랜지스터(TA)는 상기 워드라인 전압이 인가되는 동안 턴온(turn on)된다. 또한, 상기 비트라인 쓰기신호는 상기 워드라인 신호가 인가되는 동안 상기 비트라인에 전류를 가하는(force) 전류 펄스 신호일 수 있다. 그 결과, 상기 워드라인 및 상기 비트라인에 접속된 자기 램 셀이 선택되고, 상기 선택된 자기 램 셀의 자기터널접합체(41) 및 이에 직렬 접속된 상기 액세스 트랜지스터(TA)를 통하여 전류가 흐른다. 예를 들어, 상기 워드라인(5) 및 상기 비트라인(49)에 각각 상기 워드라인 신호 및 비트라인 쓰기신호를 인가하면, 상기 워드라인(5) 및 비트라인(49)에 접속된 자기 램 셀이 선택되고 상기 선택된 자기 램 셀의 자기터널접합체(41)를 통하여 쓰기 전류가 흐를 수 있다.
상기 쓰기 전류는 상기 선택된 자기터널접합체(41)의 자유층(39)으로부터 그것의 고정층(29)을 향하여 흐르는 양의 쓰기 전류(positive writing current; +IW)이거나 상기 선택된 고정층(29)으로부터 상기 선택된 자유층(39)을 향하여 흐르는 음의 쓰기 전류(negative writing current; -IW)일 수 있다. 즉, 본 실시 예들에서, 상기 양의 쓰기 전류(+IW)는 도 2 및 도 3에 보여 진 바와 같이 상기 선택된 자기터널접합체(41) 내에서 음의 Z축 방향(negative Z-axis direction)을 향하여 흐르고, 상기 음의 쓰기 전류(-IW)는 도 2 및 도 3에 보여 진 바와 같이 양의 Z축 방향을 향하여 흐른다. 다시 말해서, 상기 양의 쓰기 전류(+IW)가 흐르는 동안 전자들(electrons)은 상기 양의 Z축 방향을 향하여 흐르고, 상기 음의 쓰기 전류(-IW)가 흐르는 동안 전자들은 상기 음의 Z축 방향을 향하여 흐른다.
프로그램 동작(쓰기 동작) 동안 상기 소스 라인(13)이 접지된 경우에, 상기 양의 쓰기 전류(+IW)는 상기 선택된 비트라인에 양의 프로그램 전압을 인가함으로써 발생될 수 있다. 이와 마찬가지로, 상기 프로그램 동작(쓰기 동작) 동안 상기 소스 라인(13)이 접지된 경우에, 상기 음의 쓰기 전류(-IW)는 상기 선택된 비트라인에 음의 프로그램 전압을 인가함으로써 발생될 수 있다.
상기 양의 쓰기 전류(+IW)가 상기 선택된 자기터널접합체(41)를 통하여 흐르면, 상기 선택된 고정층(29)을 통과하는 전자들의 대부분은 상기 선택된 고정층(the selected pinned layer; 29) 내의 고정된 자기 분극들(fixed magnetic polarizations)과 동일한 자화 방향(magnetization direction)을 보이는 스핀을 갖도록 변화한다. 예를 들어, 상기 선택된 고정층(29) 내의 다수의 자기 분극들(majority magnetic polarizations)이 업 스핀(up-spin)을 갖는 경우에, 상기 선택된 고정층(29)을 지나는 전자들의 대부분은 업 스핀을 갖도록 변화한다. 특히, 상기 선택된 고정층(29)이 전술한 바와 같이 합성 반강자성층이면, 상기 전자들의 대부분은 상기 합성 반강자성 고정층(SAF pinned layer)의 상기 상부 강자성층(27)과 동일한 자화방향을 보이는 스핀을 갖도록 변화한다.
상기 업 스핀 전자들(up-spin electrons)은 상기 터널링 절연층(31)을 지나서 상기 선택된 자유층(39)에 도달한다. 상기 선택된 자유층(39)에 도달하는 상기 업 스핀 전자들의 수는 상기 양의 쓰기 전류(+IW)의 전류밀도에 비례한다. 따라서 상기 양의 쓰기 전류밀도를 증가시키면, 상기 선택된 자유층(39)은 초기의 자화 방향에 관계없이 상기 선택된 고정층(29) 내의 고정된 자기 분극들에 평행한 다수의 자기 분극들을 가질 수 있다. 이는 상기 선택된 자유층(39) 내로 주입된 상기 업 스핀 전자들에 기인한다. 상기 선택된 자유층(39)이 전술한 바와 같이 합성 반강자성층인 경우에, 상기 양의 쓰기 전류(+IW)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33) 내의 자기 분극들을 상기 선택된 고정층(29) 내의 고정된 자기 분극들에 평행하도록 만든다. 또한, 상기 선택된 고정층(29) 및 상기 선택된 자유층(39) 모두가 도 2 및 도 3에 도시된 바와 같이 합성 반강자성층들인 경우에, 상기 양의 쓰기 전류(+IW)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33) 내의 자기 분극들을 상기 합성 반강자성 고정층(29)의 상기 상부 강자성층(27) 내의 고정된 자기 분극들에 평행하도록 만든다. 결과적으로, 상기 양의 쓰기 전류밀도가 임계 전류밀도(critical current density)보다 크면, 상기 선택된 자기터널접합체(41)는 최소 저항 값을 갖도록 스위칭 될 수 있다.
한편, 상기 음의 쓰기 전류(-IW)가 상기 선택된 자기터널접합체(41)를 통하여 흐르면, 상기 선택된 자유층(39) 내로 전자들이 주입된다. 상기 전자들은 업 스핀 전자들 및 다운 스핀 전자들을 포함한다. 상기 선택된 고정층(29) 내의 고정된 자기 분극들의 대부분이 업 스핀을 갖는다면, 상기 선택된 자유층(39) 내로 주입된 상기 업 스핀 전자들만이 상기 선택된 터널링 절연층(31)을 지나서 상기 선택된 고정층(29)에 도달하고 상기 선택된 자유층(39) 내로 주입된 상기 다운 스핀 전자들은 상기 선택된 자유층(39) 내에 축적된다(accumulated). 상기 선택된 자유층(39) 내로 주입되는 상기 업 스핀 전자들 및 상기 다운 스핀 전자들의 수량 역시 상기 음의 쓰기 전류(-IW)의 전류밀도에 비례한다. 따라서 상기 음의 쓰기 전류밀도를 증가시키면, 상기 선택된 자유층(39)은 초기의 자화방향에 관계없이 상기 선택된 고정층(29)의 자화방향에 반 평행한 다수의 자기 분극들(majority magnetic polarizations)을 가질 수 있다. 결과적으로, 상기 음의 쓰기 전류밀도가 임계 전류밀도(critical current density)보다 큰 경우에, 상기 선택된 자기터널접합체(41)는 최대 저항 값을 갖도록 스위칭 될 수 있다.
상술한 바와 같이 상기 스핀 주입 메커니즘을 사용하여 상기 선택된 자기 램 셀을 스위칭 시키기 위해서는 상기 쓰기 전류밀도가 상기 임계 전류밀도(critical current density)보다 커야 한다. 이 경우에, 상기 액세스 트랜지스터(TA)는 상기 임계 전류밀도(critical current density)보다 큰 쓰기 전류를 생성(generation)시킬 수 있는 전류 구동능력(current drivability)을 가져야 한다. 즉, 상기 스핀 주입 메커니즘을 사용하여 상기 선택된 자기 램 셀을 프로그램 시키는 경우에, 상기 액세스 트랜지스터(TA)를 축소(scale down)시키는 데 한계가 있을 수 있다. 다시 말해서, 자기 램 소자의 집적도를 개선시키는 데 한계가 있을 수 있다. 따라서 본 발명의 실시 예들은 상기 선택된 자기 램 셀을 성공적으로 스위칭 시키는 데 요구되는 상기 쓰기 전류밀도를 감소시킬 수 있는 쓰기 방법들(프로그램 방법들)을 제공하기 위하여 상기 자기터널접합체(41)의 주변에 상기 자성체(52)를 배치하여 자화곤란축 자계(hard axis magnetic field; Hh)를 발생시키는 것을 채택한다.
본 발명의 실시 예들에 따른 쓰기 방법들, 즉 프로그램 방법들은 상기 워드라인 신호 및 상기 비트라인 쓰기신호 인가에 더하여 상기 자기터널접합체(41)의 주변에 상기 자성체(52)를 배치하여 상기 자화곤란축 자계(hard axis magnetic field; Hh)를 인가하는 것을 포함한다. 상기 자화곤란축 자계(hard axis magnetic field; Hh)는 상기 자기터널접합체(41)의 폭 방향, 즉 상기 자기터널접합체(41)의 자화곤란축(hard axis) 방향에 평행한 자계이다.
구체적으로, 상기 자화곤란축 자계(hard axis magnetic field; Hh)는 도 1 및 도 3에 도시된 바와 같이 상기 자기터널접합체(41)에 인접하면서 평행하게 배치된 적어도 한 쌍의 상기 자성체(52)에 의해 생성될 수 있다. 이 경우에, 상기 자화곤란축 자계(hard axis magnetic field; Hh)는 상기 자기터널접합체(41)의 자화곤란축(hard axis) 방향 즉, X축 방향에 평행하다. 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 쓰기 전류가 흐르는 경우, 상기 자기터널접합체(41)는 상기 자화곤란축 자계(Hh)의 존재에 기인하여 쉽게 스위칭 될 수 있다. 예를 들어, 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 양의 쓰기 전류(+IW)가 흐르는 경우, 상기 선택된 자유층(39) 내의 자기 분극들은 상기 양의 쓰기 전류(+IW)가 낮은 수준일지라도 상기 자화곤란축 자계(Hh)의 원조(aid)로 상기 선택된 고정층(29) 내의 자기 분극들에 평행하도록 배열될 수 있다. 이와 마찬가지로, 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 음의 쓰기 전류(-IW)가 흐르는 경우, 상기 선택된 자유층(39) 내의 자기 분극들은 상기 음의 쓰기 전류(-IW)가 낮은 수준일지라도 상기 자화곤란축 자계(Hh) 의 원조(aid)로 상기 선택된 고정층(29) 내의 자기 분극들에 반 평행하도록 배열될 수 있다. 결과적으로, 상기 자화곤란축 자계(Hh)는 상기 자기터널접합체(41)를 성공적으로 스위칭 시키는 데 요구되는 최소 쓰기 전류(minimum writing current)를 감소시킨다. 즉, 임계 전류밀도(critical current density)를 감소시킨다.
상기 자기 램 셀에 저장된 데이터를 판독하는 방법은 상기 자기 램 셀의 자기터널접합체(41)의 양 단들에 읽기 전압(read voltage)을 인가함으로써 이루어질 수 있다. 예를 들면, 상기 자기 램 셀에 저장된 데이터를 판독하기 위해서는, 상기 워드라인에 워드라인 전압을 인가하여 상기 워드라인에 접속된 액세스 트랜지스터(TA)를 턴온(turn on)시키고 상기 소스 라인(13) 및 상기 비트라인(49)에 각각 접지 전압 및 상기 읽기 전압을 인가한다. 그 결과, 상기 자기 램 셀의 자기터널접합체(41)를 통하여 읽기 전류가 흐르고, 상기 읽기 전류의 양에 따라 상기 자기 램 셀의 데이터가 논리 "0" 또는 논리 "1"로 판별된다. 이 경우에, 상기 읽기 전압은 상기 읽기 전류가 상기 최소 쓰기 전류(minimum writing current)보다 작도록 충분히 낮은 전압이어야 한다.
도 4는 본 발명의 다른 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자의 일부분을 도시한 사시도이고, 도 5는 도 4의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자는 집적회로 기판(1)으로부터 제1 층간절연막(16)까 지의 모든 구조들이 도 1 내지 도 3을 참조하여 설명된 것들과 동일하다. 또한, 상기 제1 층간절연막(16)을 관통하는 드레인 콘택 플러그(17) 역시 도 1 내지 도 3을 참조하여 설명된 것과 동일한 구조를 갖는다.
상기 제1 층간절연막(16) 상에 상기 드레인 콘택 플러그(17)를 덮는 자기저항체(magnetic resistors; 45)가 제공된다. 상기 자기 저항체(45)는 하부전극(19), 상부전극(43) 및 이들 사이의 자기터널접합체(magnetic tunnel junction structure; 41)를 포함할 수 있고, 상기 자기터널접합체(41)는 고정층(pinned layer; 29), 자유층(free layer; 39) 및 이들 사이의 터널링 절연층(tunneling insulating layer; 31)을 포함할 수 있다. 더 나아가서, 상기 자기터널접합체(41)는 상기 고정층(29)에 접촉하는 피닝층(pinning layer; 21)을 포함할 수 있다. 상기 자기저항체(45)의 상기 각 층들(19, 21, 29, 31, 39, 43)은 여러 가지 순서들(orders)에 의해 적층될 수 있다. 예를 들면, 상기 하부전극(19)은 상기 드레인 콘택 플러그(17)에 접촉하도록 배치될 수 있고, 상기 피닝층(21), 상기 고정층(29), 상기 터널링 절연층(31) 및 상기 자유층(39)은 상기 하부전극(19) 상에 차례로 적층될 수 있다.
상기 자유층(39)은 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 5에 도시된 바와 같이 차례로 적층된 하부 강자성층(33), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 35) 및 상부 강자성층(37)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
이에 더하여, 상기 고정층(29) 역시 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 5에 도시된 바와 같이 차례로 적층된 하부 강자성층(23), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 25) 및 상부 강자성층(27)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
상기 제1 층간절연막(16) 상에 상기 자기저항체(45)를 덮는 제2 층간절연막(47)이 제공된다. 상기 제2 층간절연막(47) 상에 비트라인(49)이 배치된다. 상기 비트라인(49)은 상기 상부전극(43)을 통하여 상기 자기저항체(45)에 전기적으로 접속된다.
한편, 상기 자기터널접합체(41)는 평면도로 보여 질 때 길이 및 상기 길이 보다 작은 폭을 갖는 직사각형 형태 또는 타원형의 형태를 가질 수 있다. 이 경우에, 상기 자기터널접합체(41)는 상기 길이 방향으로 자화용이축을 갖게 되고, 상기 폭 방향으로 자화곤란축을 갖게 된다.
상기 비트라인(49)의 상부면 및 측벽들을 둘러싸는 자석층(59)이 제공된다. 상기 자석층(59)은 영구자석 또는 전자석일 수 있다. 상기 자석층(59)은 상기 비트라인(49)의 상부면 및 측벽들 전체를 덮는 구조일 수 있다. 또한, 상기 자석층(59)은 상기 비트라인(49)의 상부면 및 측벽들 일부만을 덮는 구조일 수도 있다. 이에 더하여, 상기 자석층(59)은 상기 비트라인(49)의 상부면 및 측벽들 일부분을 덮는 복수개의 자석층(59)을 갖는 구조일 수도 있다. 이때, 상기 비트라인(49)은 상기 자화용이축에 평행하거나 90도 미만의 평면교각을 갖도록 배치하는 것이 바람직하 다.
이제 도 4 및 도 5를 다시 참조하여 본 발명의 다른 실시 예들에 따른 쓰기 방법들, 즉 프로그램 방법들을 간단히 설명하기로 한다.
도 4 및 도 5를 다시 참조하면, 상기 워드라인, 즉 상기 액세스 트랜지스터(TA)의 게이트전극(5)에 워드라인 신호를 인가하고, 동시에 상기 비트라인(49)에 비트라인 쓰기신호를 인가한다. 상기 워드라인 신호는 소정의 시간 동안 상기 액세스 트랜지스터(TA)의 문턱전압보다 높은 워드라인 전압을 갖는 전압 펄스 신호(voltage pulse signal)일 수 있다. 또한, 상기 비트라인 쓰기신호는 상기 워드라인 신호가 인가되는 동안 상기 비트라인에 전류를 가하는(force) 전류 펄스 신호일 수 있다. 그 결과, 상기 워드라인 및 상기 비트라인에 접속된 자기 램 셀이 선택되고, 상기 선택된 자기 램 셀의 자기터널접합체(41) 및 이에 직렬 접속된 상기 액세스 트랜지스터(TA)를 통하여 전류가 흐른다.
상기 쓰기 전류는 상기 선택된 자기터널접합체(41)의 자유층(39)으로부터 그것의 고정층(29)을 향하여 흐르는 양의 쓰기 전류(positive writing current; +IW)이거나 상기 선택된 고정층(29)으로부터 상기 선택된 자유층(39)을 향하여 흐르는 음의 쓰기 전류(negative writing current; -IW)일 수 있다.
프로그램 동작(쓰기 동작) 동안 상기 소스 라인(13)이 접지된 경우에, 상기 양의 쓰기 전류(+IW)는 상기 선택된 비트라인에 양의 프로그램 전압을 인가함으로써 발생될 수 있다. 이와 마찬가지로, 상기 프로그램 동작(쓰기 동작) 동안 상기 소스 라인(13)이 접지된 경우에, 상기 음의 쓰기 전류(-IW)는 상기 선택된 비트라 인에 음의 프로그램 전압을 인가함으로써 발생될 수 있다.
상기 양의 쓰기 전류(+IW)가 상기 선택된 자기터널접합체(41)를 통하여 흐르면, 상기 선택된 고정층(29)을 통과하는 전자들의 대부분은 상기 선택된 고정층(the selected pinned layer; 29) 내의 고정된 자기 분극들(fixed magnetic polarizations)과 동일한 자화 방향(magnetization direction)을 보이는 스핀을 갖도록 변화한다. 따라서 상기 양의 쓰기 전류밀도를 증가시키면, 상기 선택된 자유층(39)은 초기의 자화 방향에 관계없이 상기 선택된 고정층(29) 내의 고정된 자기 분극들에 평행한 다수의 자기 분극들을 가질 수 있다. 상기 선택된 자유층(39)이 전술한 바와 같이 합성 반강자성층인 경우에, 상기 양의 쓰기 전류(+IW)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33) 내의 자기 분극들을 상기 선택된 고정층(29) 내의 고정된 자기 분극들에 평행하도록 만든다. 또한, 상기 선택된 고정층(29) 및 상기 선택된 자유층(39) 모두가 합성 반강자성층들인 경우에, 상기 양의 쓰기 전류(+IW)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33) 내의 자기 분극들을 상기 합성 반강자성 고정층(29)의 상기 상부 강자성층(27) 내의 고정된 자기 분극들에 평행하도록 만든다. 결과적으로, 상기 양의 쓰기 전류밀도가 임계 전류밀도(critical current density)보다 크면, 상기 선택된 자기터널접합체(41)는 최소 저항 값을 갖도록 스위칭 될 수 있다.
한편, 상기 음의 쓰기 전류(-IW)가 상기 선택된 자기터널접합체(41)를 통하여 흐르면, 상기 선택된 자유층(39) 내로 전자들이 주입된다. 도 1 내지 도 3에서 설명된 바와 같이, 상기 음의 쓰기 전류밀도가 임계 전류밀도(critical current density)보다 큰 경우에, 상기 선택된 자기터널접합체(41)는 최대 저항 값을 갖도록 스위칭 될 수 있다.
상술한 바와 같이 상기 스핀 주입 메커니즘을 사용하여 상기 선택된 자기 램 셀을 스위칭 시키기 위해서는 상기 쓰기 전류밀도가 상기 임계 전류밀도(critical current density)보다 커야 한다. 본 발명의 다른 실시 예들은 상기 선택된 자기 램 셀을 성공적으로 스위칭 시키는 데 요구되는 상기 쓰기 전류밀도를 감소시킬 수 있는 쓰기 방법들(프로그램 방법들)을 제공하기 위하여 상기 비트라인(49)의 상부면 및 측벽들에 자석층(59)을 배치하여 자화곤란축 자계(hard axis magnetic field; Hh)를 발생시키는 것을 채택한다.
본 발명의 다른 실시 예들에 따른 쓰기 방법들, 즉 프로그램 방법들은 상기 워드라인 신호 및 상기 비트라인 쓰기신호 인가에 더하여 상기 비트라인(49)의 상부면 및 측벽들에 상기 자석층(59)을 배치하여 상기 자기터널접합체(41)에 상기 자화곤란축 자계(hard axis magnetic field; Hh)를 인가하는 것을 포함한다. 상기 자화곤란축 자계(hard axis magnetic field; Hh)는 상기 자기터널접합체(41)의 폭 방향, 즉 상기 자기터널접합체(41)의 자화곤란축(hard axis) 방향에 평행한 자계이다.
구체적으로, 상기 자화곤란축 자계(hard axis magnetic field; Hh)는 도 4 및 도 5에 도시된 바와 같이 상기 비트라인(49)의 상부면 및 측벽들을 감싸는 상기 자석층(59)에 의해 생성될 수 있다. 이 경우에, 상기 자화곤란축 자계(hard axis magnetic field; Hh)는 상기 자기터널접합체(41)의 자화곤란축(hard axis) 방향 즉, X축 방향에 평행하다. 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 쓰기 전류가 흐르는 경우, 상기 자기터널접합체(41)는 상기 자화곤란축 자계(Hh)의 존재에 기인하여 쉽게 스위칭 될 수 있다. 예를 들어, 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 양의 쓰기 전류(+IW)가 흐르는 경우, 상기 선택된 자유층(39) 내의 자기 분극들은 상기 양의 쓰기 전류(+IW)가 낮은 수준일지라도 상기 자화곤란축 자계(Hh)의 원조(aid)로 상기 선택된 고정층(29) 내의 자기 분극들에 평행하도록 배열될 수 있다. 이와 마찬가지로, 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 음의 쓰기 전류(-IW)가 흐르는 경우, 상기 선택된 자유층(39) 내의 자기 분극들은 상기 음의 쓰기 전류(-IW)가 낮은 수준일지라도 상기 자화곤란축 자계(Hh)의 원조(aid)로 상기 선택된 고정층(29) 내의 자기 분극들에 반 평행하도록 배열될 수 있다. 결과적으로, 상기 자화곤란축 자계(Hh)는 상기 자기터널접합체(41)를 성공적으로 스위칭 시키는 데 요구되는 최소 쓰기 전류(minimum writing current)를 감소시킨다. 즉, 임계 전류밀도(critical current density)를 감소시킨다.
상기 자기 램 셀에 저장된 데이터를 판독하는 방법은, 도 1 내지 도 3에서 설명된 바와 같이, 상기 자기 램 셀의 자기터널접합체(41)의 양 단들에 읽기 전압(read voltage)을 인가함으로써 이루어질 수 있다. 예를 들면, 상기 자기 램 셀에 저장된 데이터를 판독하기 위해서는, 상기 워드라인에 워드라인 전압을 인가하여 상기 워드라인에 접속된 액세스 트랜지스터(TA)를 턴온(turn on)시키고 상기 소스 라인(13) 및 상기 비트라인(49)에 각각 접지 전압 및 상기 읽기 전압을 인가한다. 그 결과, 상기 자기 램 셀의 자기터널접합체(41)를 통하여 읽기 전류가 흐르고, 상기 읽기 전류의 양에 따라 상기 자기 램 셀의 데이터가 논리 "0" 또는 논리 "1"로 판별된다. 이 경우에, 상기 읽기 전압은 상기 읽기 전류가 상기 최소 쓰기 전류(minimum writing current)보다 작도록 충분히 낮은 전압이어야 한다.
도 6은 본 발명의 또 다른 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자의 일부분을 도시한 사시도이고, 도 7은 도 6의 절단선 Ⅴ-Ⅴ'에 따라 취해진 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 또 다른 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자는 집적회로 기판(1)으로부터 제1 층간절연막(16)까지의 모든 구조들이 도 1 내지 도 5를 참조하여 설명된 것들과 동일하다. 또한, 상기 제1 층간절연막(16)을 관통하는 드레인 콘택 플러그(17) 역시 도 1 내지 도 5를 참조하여 설명된 것과 동일한 구조를 갖는다.
상기 제1 층간절연막(16) 상에 상기 드레인 콘택 플러그(17)를 덮는 자기저항체(magnetic resistors; 45)가 제공된다. 상기 자기 저항체(45)는 하부전극(19), 상부전극(43) 및 이들 사이의 자기터널접합체(magnetic tunnel junction structure; 41)를 포함할 수 있고, 상기 자기터널접합체(41)는 고정층(pinned layer; 29), 자유층(free layer; 39) 및 이들 사이의 터널링 절연층(tunneling insulating layer; 31)을 포함할 수 있다. 더 나아가서, 상기 자기터널접합체(41) 는 상기 고정층(29)에 접촉하는 피닝층(pinning layer; 21)을 포함할 수 있다. 상기 자기저항체(45)의 상기 각 층들(19, 21, 29, 31, 39, 43)은 여러 가지 순서들(orders)에 의해 적층될 수 있다. 예를 들면, 상기 하부전극(19)은 상기 드레인 콘택 플러그(17)에 접촉하도록 배치될 수 있고, 상기 피닝층(21), 상기 고정층(29), 상기 터널링 절연층(31) 및 상기 자유층(39)은 상기 하부전극(19) 상에 차례로 적층될 수 있다.
상기 자유층(39)은 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 7에 도시된 바와 같이 차례로 적층된 하부 강자성층(33), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 35) 및 상부 강자성층(37)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
이에 더하여, 상기 고정층(29) 역시 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 7에 도시된 바와 같이 차례로 적층된 하부 강자성층(23), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 25) 및 상부 강자성층(27)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
상기 제1 층간절연막(16) 상에 상기 자기저항체(45)를 덮는 제2 층간절연막(47)이 제공된다. 상기 제2 층간절연막(47) 상에 비트라인(49)이 배치된다. 상기 비트라인(49)은 상기 상부전극(43)을 통하여 상기 자기저항체(45)에 전기적으로 접속된다.
한편, 상기 자기터널접합체(41)는 평면도로 보여 질 때 길이 및 상기 길이 보다 작은 폭을 갖는 직사각형 형태 또는 타원형의 형태를 가질 수 있다. 이 경우에, 상기 자기터널접합체(41)는 상기 길이 방향으로 자화용이축을 갖게 되고, 상기 폭 방향으로 자화곤란축을 갖게 된다.
상기 자기터널접합체(41)의 양옆에 적어도 한 쌍의 자성체(52)가 배치된다. 상기 자성체(52)는 상기 자기터널접합체(41)를 중심으로 하여, 상기 자화곤란축의 한쪽 방향에 상기 자기터널접합체(41)와 이격되어 적어도 하나가 배치되고, 상기 자화곤란축의 다른 한쪽 방향에 상기 자기터널접합체(41)와 이격되어 적어도 다른 하나가 배치되어, 적어도 하나의 쌍을 이룬다. 상기 자성체(52)는 영구자석 또는 전자석일 수 있다.
상기 비트라인(49)의 상부면 및 측벽들을 둘러싸는 자석층(59)이 제공된다. 상기 자석층(59)은 영구자석 또는 전자석일 수 있다. 상기 자석층(59)은 상기 비트라인(49)의 상부면 및 측벽들 전체를 덮는 구조일 수 있다. 또한, 상기 자석층(59)은 상기 비트라인(49)의 상부면 및 측벽들 일부만을 덮는 구조일 수도 있다. 이에 더하여, 상기 자석층(59)은 상기 비트라인(49)의 상부면 및 측벽들 일부분을 덮는 복수개의 자석층(59)을 갖는 구조일 수도 있다. 이때, 상기 비트라인(49)은 상기 자화용이축에 평행하거나 90도 미만의 평면교각을 갖도록 배치하는 것이 바람직하다.
이제 도 6 및 도 7을 다시 참조하여 본 발명의 또 다른 실시 예들에 따른 쓰기 방법들, 즉 프로그램 방법들을 간단히 설명하기로 한다.
도 6 및 도 7을 다시 참조하면, 상기 워드라인, 즉 상기 액세스 트랜지스터(TA)의 게이트전극(5)에 워드라인 신호를 인가하고, 동시에 상기 비트라인(49)에 비트라인 쓰기신호를 인가한다. 상기 워드라인 신호는 소정의 시간 동안 상기 액세스 트랜지스터(TA)의 문턱전압보다 높은 워드라인 전압을 갖는 전압 펄스 신호(voltage pulse signal)일 수 있다. 또한, 상기 비트라인 쓰기신호는 상기 워드라인 신호가 인가되는 동안 상기 비트라인에 전류를 가하는(force) 전류 펄스 신호일 수 있다. 그 결과, 상기 워드라인 및 상기 비트라인에 접속된 자기 램 셀이 선택되고, 상기 선택된 자기 램 셀의 자기터널접합체(41) 및 이에 직렬 접속된 상기 액세스 트랜지스터(TA)를 통하여 전류가 흐른다.
상기 쓰기 전류는 상기 선택된 자기터널접합체(41)의 자유층(39)으로부터 그것의 고정층(29)을 향하여 흐르는 양의 쓰기 전류(positive writing current; +IW)이거나 상기 선택된 고정층(29)으로부터 상기 선택된 자유층(39)을 향하여 흐르는 음의 쓰기 전류(negative writing current; -IW)일 수 있다.
프로그램 동작(쓰기 동작) 동안 상기 소스 라인(13)이 접지된 경우에, 상기 양의 쓰기 전류(+IW)는 상기 선택된 비트라인에 양의 프로그램 전압을 인가함으로써 발생될 수 있다. 이와 마찬가지로, 상기 프로그램 동작(쓰기 동작) 동안 상기 소스 라인(13)이 접지된 경우에, 상기 음의 쓰기 전류(-IW)는 상기 선택된 비트라인에 음의 프로그램 전압을 인가함으로써 발생될 수 있다.
상기 양의 쓰기 전류(+IW)가 상기 선택된 자기터널접합체(41)를 통하여 흐르면, 상기 선택된 고정층(29)을 통과하는 전자들의 대부분은 상기 선택된 고정층 (the selected pinned layer; 29) 내의 고정된 자기 분극들(fixed magnetic polarizations)과 동일한 자화 방향(magnetization direction)을 보이는 스핀을 갖도록 변화한다. 따라서 상기 양의 쓰기 전류밀도를 증가시키면, 상기 선택된 자유층(39)은 초기의 자화 방향에 관계없이 상기 선택된 고정층(29) 내의 고정된 자기 분극들에 평행한 다수의 자기 분극들을 가질 수 있다. 상기 선택된 자유층(39)이 전술한 바와 같이 합성 반강자성층인 경우에, 상기 양의 쓰기 전류(+IW)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33) 내의 자기 분극들을 상기 선택된 고정층(29) 내의 고정된 자기 분극들에 평행하도록 만든다. 또한, 상기 선택된 고정층(29) 및 상기 선택된 자유층(39) 모두가 합성 반강자성층들인 경우에, 상기 양의 쓰기 전류(+IW)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33) 내의 자기 분극들을 상기 합성 반강자성 고정층(29)의 상기 상부 강자성층(27) 내의 고정된 자기 분극들에 평행하도록 만든다. 결과적으로, 상기 양의 쓰기 전류밀도가 임계 전류밀도(critical current density)보다 크면, 상기 선택된 자기터널접합체(41)는 최소 저항 값을 갖도록 스위칭 될 수 있다.
한편, 상기 음의 쓰기 전류(-IW)가 상기 선택된 자기터널접합체(41)를 통하여 흐르면, 상기 선택된 자유층(39) 내로 전자들이 주입된다. 도 1 내지 도 5에서 설명된 바와 같이, 상기 음의 쓰기 전류밀도가 임계 전류밀도(critical current density)보다 큰 경우에, 상기 선택된 자기터널접합체(41)는 최대 저항 값을 갖도록 스위칭 될 수 있다.
상술한 바와 같이 상기 스핀 주입 메커니즘을 사용하여 상기 선택된 자기 램 셀을 스위칭 시키기 위해서는 상기 쓰기 전류밀도가 상기 임계 전류밀도(critical current density)보다 커야 한다. 본 발명의 또 다른 실시 예들은 상기 선택된 자기 램 셀을 성공적으로 스위칭 시키는 데 요구되는 상기 쓰기 전류밀도를 감소시킬 수 있는 쓰기 방법들(프로그램 방법들)을 제공하기 위하여 상기 자기터널접합체(41)의 주변에 상기 자성체(52)를 배치하고 상기 비트라인(49)의 상부면 및 측벽들에 자석층(59)을 배치하여 자화곤란축 자계(hard axis magnetic field; Hh)를 발생시키는 것을 채택한다.
본 발명의 또 다른 실시 예들에 따른 쓰기 방법들, 즉 프로그램 방법들은 상기 워드라인 신호 및 상기 비트라인 쓰기신호 인가에 더하여 상기 자기터널접합체(41)의 주변에 상기 자성체(52)를 배치하고 상기 비트라인(49)의 상부면 및 측벽들에 상기 자석층(59)을 배치하여 상기 자기터널접합체(41)에 상기 자화곤란축 자계(hard axis magnetic field; Hh)를 인가하는 것을 포함한다. 상기 자화곤란축 자계(hard axis magnetic field; Hh)는 상기 자기터널접합체(41)의 폭 방향, 즉 상기 자기터널접합체(41)의 자화곤란축(hard axis) 방향에 평행한 자계이다.
구체적으로, 상기 자화곤란축 자계(hard axis magnetic field; Hh)는 도 6 및 도 7에 도시된 바와 같이 상기 자기터널접합체(41)에 인접하면서 평행하게 배치된 적어도 한 쌍의 상기 자성체(52) 및 상기 비트라인(49)의 상부면 및 측벽들을 감싸는 상기 자석층(59)에 의해 생성될 수 있다. 이 경우에, 상기 자화곤란축 자계 (hard axis magnetic field; Hh)는 상기 자기터널접합체(41)의 자화곤란축(hard axis) 방향 즉, X축 방향에 평행하다. 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 쓰기 전류가 흐르는 경우, 상기 자기터널접합체(41)는 상기 자화곤란축 자계(Hh)의 존재에 기인하여 쉽게 스위칭 될 수 있다. 예를 들어, 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 양의 쓰기 전류(+IW)가 흐르는 경우, 상기 선택된 자유층(39) 내의 자기 분극들은 상기 양의 쓰기 전류(+IW)가 낮은 수준일지라도 상기 자화곤란축 자계(Hh)의 원조(aid)로 상기 선택된 고정층(29) 내의 자기 분극들에 평행하도록 배열될 수 있다. 이와 마찬가지로, 상기 자화곤란축 자계(Hh)의 존재 하에서 상기 음의 쓰기 전류(-IW)가 흐르는 경우, 상기 선택된 자유층(39) 내의 자기 분극들은 상기 음의 쓰기 전류(-IW)가 낮은 수준일지라도 상기 자화곤란축 자계(Hh)의 원조(aid)로 상기 선택된 고정층(29) 내의 자기 분극들에 반 평행하도록 배열될 수 있다. 결과적으로, 상기 자화곤란축 자계(Hh)는 상기 자기터널접합체(41)를 성공적으로 스위칭 시키는 데 요구되는 최소 쓰기 전류(minimum writing current)를 감소시킨다. 즉, 임계 전류밀도(critical current density)를 감소시킨다.
상기 자기 램 셀에 저장된 데이터를 판독하는 방법은, 도 1 내지 도 5에서 설명된 바와 같이, 상기 자기 램 셀의 자기터널접합체(41)의 양 단들에 읽기 전압(read voltage)을 인가함으로써 이루어질 수 있다. 예를 들면, 상기 자기 램 셀에 저장된 데이터를 판독하기 위해서는, 상기 워드라인에 워드라인 전압을 인가하여 상기 워드라인에 접속된 액세스 트랜지스터(TA)를 턴온(turn on)시키고 상기 소스 라인(13) 및 상기 비트라인(49)에 각각 접지 전압 및 상기 읽기 전압을 인가한다. 그 결과, 상기 자기 램 셀의 자기터널접합체(41)를 통하여 읽기 전류가 흐르고, 상기 읽기 전류의 양에 따라 상기 자기 램 셀의 데이터가 논리 "0" 또는 논리 "1"로 판별된다. 이 경우에, 상기 읽기 전압은 상기 읽기 전류가 상기 최소 쓰기 전류(minimum writing current)보다 작도록 충분히 낮은 전압이어야 한다.
상술한 바와 같이 본 발명에 따르면, 스핀 주입 메커니즘을 사용하여 자기 램 셀을 선택적으로 스위칭 시키기 위하여 상기 선택된 자기 램 셀의 자화곤란축 자계(hard axis magnetic field)를 생성시키고 상기 선택된 자기 램 셀의 자기터널접합체를 지나는 쓰기 전류를 가한다. 상기 자화곤란축 자계는 상기 자기터널접합체에 인접하면서 평행하게 배치된 적어도 한 쌍의 자성체 및 비트라인의 상부면 및 측벽들을 감싸는 자석층에 의해 생성될 수 있다. 그 결과, 상기 선택된 자기 램 셀의 자화곤란축 자계의 원조에 기인하여 상기 선택된 자기 램 셀을 스위칭 시키는 데 요구되는 상기 쓰기 전류를 현저히 감소시킬 수 있다.

Claims (20)

  1. 자기터널접합체를 갖는 자기 램 소자(magnetic random access memory device)를 프로그램 및 판독하는 구동방법에 있어서, 상기 프로그램 방법은
    상기 자기터널접합체의 양쪽에 적어도 한 쌍의 자성체를 배치하여 상기 자기터널접합체에 자화곤란축 자계(hard axis magnetic field)를 인가시키고,
    상기 자기터널접합체에 쓰기 전류를 가하되, 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류를 인가하여 상기 자유층 내의 자기 분극들을 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열시키는 것을 포함하는 자기 램 소자의 구동방법.
  2. 제 1 항에 있어서, 상기 쓰기 전류를 가하는 것은
    상기 자기터널접합체의 일 단(one terminal)에 전기적으로 접속된 스위칭 소자를 턴온(turn on)시키고,
    상기 자기터널접합체의 타 단(the other terminal)에 전기적으로 접속된 비트라인에 쓰기 신호(writing signal)를 인가하여 상기 자기터널접합체 및 그에 접속된 상기 스위칭 소자를 통하여 흐르는 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류를 생성시키는 것을 포함하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  3. 제 1 항에 있어서,
    상기 자성체는 영구자석 또는 전자석인 것을 특징으로 하는 자기 램 소자의 구동방법.
  4. 제 1 항에 있어서,
    상기 자성체는 상기 자기터널접합체의 자화곤란축(hard axis) 방향에 배치하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  5. 제 1 항에 있어서,
    상기 고정층 및 상기 자유층 중 적어도 상기 자유층은 하부 강자성층, 상부 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)인 것을 특징으로 하는 자기 램 소자의 구동방법.
  6. 제 1 항에 있어서,
    상기 판독방법은 상기 자기터널접합체의 양 단들에 읽기 전압(read voltage)을 인가하여 상기 자기터널접합체를 통하여 흐르는 읽기 전류의 양을 감지하는 것을 포함하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  7. 제 6 항에 있어서,
    상기 읽기 전류는 상기 쓰기 전류보다 작은 것을 특징으로 하는 자기 램 소자의 구동방법.
  8. 자기터널접합체 및 비트라인을 갖는 자기 램 소자(magnetic random access memory device)를 프로그램 및 판독하는 구동방법에 있어서, 상기 프로그램 방법은
    상기 비트라인의 상부면 및 측벽들을 둘러싸는 자석층을 배치하여 상기 자기터널접합체에 자화곤란축 자계(hard axis magnetic field)를 인가시키고,
    상기 자기터널접합체에 쓰기 전류를 가하되, 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류를 인가하여 상기 자유층 내의 자기 분극들을 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열시키는 것을 포함하는 자기 램 소자의 구동방법.
  9. 제 8 항에 있어서, 상기 쓰기 전류를 가하는 것은
    상기 자기터널접합체의 일 단(one terminal)에 전기적으로 접속된 스위칭 소자를 턴온시키고,
    상기 자기터널접합체의 타 단(the other terminal)에 전기적으로 접속된 상기 비트라인에 쓰기 신호(writing signal)를 인가하여 상기 자기터널접합체 및 그 에 접속된 상기 스위칭 소자를 통하여 흐르는 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류를 생성시키는 것을 포함하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  10. 제 8 항에 있어서,
    상기 자석층은 영구자석 또는 전자석인 것을 특징으로 하는 자기 램 소자의 구동방법.
  11. 제 8 항에 있어서,
    상기 비트라인은 상기 자기터널접합체의 자화용이축(easy axis)에 평행하거나 90도 보다 작은 평면교각을 이루도록 배치하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  12. 제 8 항에 있어서,
    상기 고정층 및 상기 자유층중 적어도 상기 자유층은 하부 강자성층, 상부 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)인 것을 특징으로 하는 자기 램 소자의 구동방법.
  13. 제 8 항에 있어서,
    상기 판독방법은 상기 자기터널접합체의 양 단들에 읽기 전압(read voltage)을 인가하여 상기 자기터널접합체를 통하여 흐르는 읽기 전류의 양을 감지하는 것을 포함하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  14. 제 13 항에 있어서,
    상기 읽기 전류는 상기 쓰기 전류보다 작은 것을 특징으로 하는 자기 램 소자의 구동방법.
  15. 자기터널접합체 및 비트라인을 갖는 자기 램 소자(magnetic random access memory device)를 프로그램 및 판독하는 구동방법에 있어서, 상기 프로그램 방법은
    상기 자기터널접합체의 양쪽에 적어도 한 쌍의 자성체를 배치하고, 상기 비트라인의 상부면 및 측벽들을 둘러싸는 자석층을 배치하여 상기 자기터널접합체에 자화곤란축 자계(hard axis magnetic field)를 인가시키고,
    상기 자기터널접합체에 쓰기 전류를 가하되, 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류를 인가하여 상기 자유층 내의 자기 분극들을 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열시키는 것을 포함하는 자기 램 소자의 구동방법.
  16. 제 15 항에 있어서, 상기 쓰기 전류를 가하는 것은
    상기 자기터널접합체의 일 단(one terminal)에 전기적으로 접속된 스위칭 소자를 턴온시키고,
    상기 자기터널접합체의 타 단(the other terminal)에 전기적으로 접속된 상기 비트라인에 쓰기 신호(writing signal)를 인가하여 상기 자기터널접합체 및 그에 접속된 상기 스위칭 소자를 통하여 흐르는 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류를 생성시키는 것을 포함하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  17. 제 15 항에 있어서,
    상기 자성체는 영구자석 또는 전자석이고,
    상기 자석층은 영구자석 또는 전자석인 것을 특징으로 하는 자기 램 소자의 구동방법.
  18. 제 15 항에 있어서,
    상기 자성체는 상기 자기터널접합체의 자화곤란축(hard axis) 방향에 배치하고,
    상기 비트라인은 상기 자기터널접합체의 자화용이축(easy axis) 방향에 평행하거나 90도 보다 작은 평면교각을 이루도록 배치하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  19. 제 15 항에 있어서,
    상기 고정층 및 상기 자유층중 적어도 상기 자유층은 하부 강자성층, 상부 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)인 것을 특징으로 하는 자기 램 소자의 구동방법.
  20. 제 15 항에 있어서,
    상기 판독방법은 상기 자기터널접합체의 양 단들에 읽기 전압(read voltage)을 인가하여 상기 자기터널접합체를 통하여 흐르는 읽기 전류의 양을 감지하는 것을 포함하는 것을 특징으로 하는 자기 램 소자의 구동방법.
KR1020040084584A 2004-10-21 2004-10-21 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들 KR100642638B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040084584A KR100642638B1 (ko) 2004-10-21 2004-10-21 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들
US11/177,641 US7307874B2 (en) 2004-10-21 2005-07-08 Methods of operating magnetic random access memory devices including magnets adjacent magnetic tunnel junction structures
US11/935,662 US20080062750A1 (en) 2004-10-21 2007-11-06 Magnetic random access memory devices including magnets adjacent magnetic tunnel junction structures and related methods

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040084584A KR100642638B1 (ko) 2004-10-21 2004-10-21 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들

Publications (2)

Publication Number Publication Date
KR20060035212A KR20060035212A (ko) 2006-04-26
KR100642638B1 true KR100642638B1 (ko) 2006-11-10

Family

ID=36261617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040084584A KR100642638B1 (ko) 2004-10-21 2004-10-21 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들

Country Status (2)

Country Link
US (2) US7307874B2 (ko)
KR (1) KR100642638B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727486B1 (ko) * 2005-08-16 2007-06-13 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
EP1863034B1 (en) * 2006-05-04 2011-01-05 Hitachi, Ltd. Magnetic memory device
US7508702B2 (en) * 2007-04-17 2009-03-24 Macronix International Co., Ltd. Programming method of magnetic random access memory
KR100866973B1 (ko) * 2007-07-13 2008-11-05 이화여자대학교 산학협력단 자기 메모리 셀
US7804710B2 (en) * 2008-03-31 2010-09-28 International Business Machines Corporation Multi-layer magnetic random access memory using spin-torque magnetic tunnel junctions and method for write state of the multi-layer magnetic random access memory
EP2124228B1 (en) * 2008-05-20 2014-03-05 Crocus Technology Magnetic random access memory with an elliptical junction
US8681536B2 (en) 2010-01-15 2014-03-25 Qualcomm Incorporated Magnetic tunnel junction (MTJ) on planarized electrode
US8625340B1 (en) * 2010-02-26 2014-01-07 Magsil Corporation Magnetic sidewalls for write lines in field-induced MRAM and methods of manufacturing them
US9627061B2 (en) 2013-03-04 2017-04-18 SK Hynix Inc. Electronic device having resistance element
KR102008412B1 (ko) 2013-03-04 2019-08-08 에스케이하이닉스 주식회사 반도체 장치 및 이 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
FR3004576B1 (fr) 2013-04-15 2019-11-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire avec memorisation de donnees non volatile
FR3004577A1 (ko) 2013-04-15 2014-10-17 Commissariat Energie Atomique
FR3009421B1 (fr) * 2013-07-30 2017-02-24 Commissariat Energie Atomique Cellule memoire non volatile
WO2018004548A1 (en) * 2016-06-28 2018-01-04 Intel Corporation Cross-point magnetic random access memory with piezoelectric selector
KR102182095B1 (ko) * 2016-07-12 2020-11-24 한양대학교 산학협력단 3축 자기 센서
CN111293136A (zh) * 2018-12-07 2020-06-16 中国科学院上海微系统与信息技术研究所 基于二维器件的三维mram存储结构及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034887A (en) 1998-08-05 2000-03-07 International Business Machines Corporation Non-volatile magnetic memory cell and devices
JP2001195878A (ja) 1999-10-25 2001-07-19 Canon Inc 磁気抵抗効果メモリ、および、それに記録される情報の再生方法とその再生装置
KR20020086115A (ko) * 2001-05-11 2002-11-18 주식회사 하이닉스반도체 자기 저항 메모리 장치
KR20030046873A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 자기 저항 램
KR20030048842A (ko) * 2001-12-13 2003-06-25 삼성전자주식회사 마그네틱 랜덤 엑세스 메모리 및 그 작동 방법
JP2003258209A (ja) 2001-12-25 2003-09-12 Tdk Corp 磁気抵抗効果素子及びこれを用いたメモリ
KR20050077157A (ko) * 2004-01-27 2005-08-01 삼성전자주식회사 자기 캐핑층을 갖는 엠램 소자 및 그 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130814A (en) 1998-07-28 2000-10-10 International Business Machines Corporation Current-induced magnetic switching device and memory including the same
JP2001084758A (ja) 1999-09-17 2001-03-30 Fujitsu Ltd 強磁性トンネル接合ランダムアクセスメモリ、スピンバルブランダムアクセスメモリ、単一強磁性膜ランダムアクセスメモリ、およびこれらをつかったメモリセルアレイ
JP4309075B2 (ja) * 2000-07-27 2009-08-05 株式会社東芝 磁気記憶装置
FR2817999B1 (fr) 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
JP3576111B2 (ja) * 2001-03-12 2004-10-13 株式会社東芝 磁気抵抗効果素子
US6590803B2 (en) * 2001-03-27 2003-07-08 Kabushiki Kaisha Toshiba Magnetic memory device
US6744086B2 (en) * 2001-05-15 2004-06-01 Nve Corporation Current switched magnetoresistive memory cell
US6741496B2 (en) * 2001-09-27 2004-05-25 Intel Corporation Electron spin mechanisms for inducing magnetic-polarization reversal
FR2832542B1 (fr) * 2001-11-16 2005-05-06 Commissariat Energie Atomique Dispositif magnetique a jonction tunnel magnetique, memoire et procedes d'ecriture et de lecture utilisant ce dispositif
US6525957B1 (en) 2001-12-21 2003-02-25 Motorola, Inc. Magnetic memory cell having magnetic flux wrapping around a bit line and method of manufacturing thereof
JP4016101B2 (ja) 2002-08-22 2007-12-05 国立大学法人大阪大学 磁性メモリ、磁性メモリアレイ、磁性メモリの記録方法、及び磁性メモリの読み出し方法
JP4212397B2 (ja) * 2003-03-28 2009-01-21 株式会社東芝 磁気メモリ及びその書き込み方法
US7020009B2 (en) * 2003-05-14 2006-03-28 Macronix International Co., Ltd. Bistable magnetic device using soft magnetic intermediary material
US7123454B2 (en) * 2003-06-12 2006-10-17 Headway Technologies, Inc. Longitudinal bias structure having stability with minimal effect on output
US7449345B2 (en) * 2004-06-15 2008-11-11 Headway Technologies, Inc. Capping structure for enhancing dR/R of the MTJ device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034887A (en) 1998-08-05 2000-03-07 International Business Machines Corporation Non-volatile magnetic memory cell and devices
JP2001195878A (ja) 1999-10-25 2001-07-19 Canon Inc 磁気抵抗効果メモリ、および、それに記録される情報の再生方法とその再生装置
KR20020086115A (ko) * 2001-05-11 2002-11-18 주식회사 하이닉스반도체 자기 저항 메모리 장치
KR20030046873A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 자기 저항 램
KR20030048842A (ko) * 2001-12-13 2003-06-25 삼성전자주식회사 마그네틱 랜덤 엑세스 메모리 및 그 작동 방법
JP2003258209A (ja) 2001-12-25 2003-09-12 Tdk Corp 磁気抵抗効果素子及びこれを用いたメモリ
KR20050077157A (ko) * 2004-01-27 2005-08-01 삼성전자주식회사 자기 캐핑층을 갖는 엠램 소자 및 그 제조방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1020030046873
1020030048842

Also Published As

Publication number Publication date
US20060092698A1 (en) 2006-05-04
US7307874B2 (en) 2007-12-11
US20080062750A1 (en) 2008-03-13
KR20060035212A (ko) 2006-04-26

Similar Documents

Publication Publication Date Title
KR100835275B1 (ko) 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
US7307874B2 (en) Methods of operating magnetic random access memory devices including magnets adjacent magnetic tunnel junction structures
US7372722B2 (en) Methods of operating magnetic random access memory devices including heat-generating structures
US7369428B2 (en) Methods of operating a magnetic random access memory device and related devices and structures
KR100548997B1 (ko) 다층박막구조의 자유층을 갖는 자기터널 접합 구조체들 및이를 채택하는 자기 램 셀들
US7009873B2 (en) Magnetic random access memory
CN100442385C (zh) 具有不平行的主磁阻和参考磁阻的磁随机存取存储器器件
US20030128580A1 (en) High-density magnetic random access memory device and method of operating the same
KR20010062244A (ko) 반도체 디바이스가 집적된 자기 랜덤 액세스 메모리 셀
US7154773B2 (en) MRAM cell with domain wall switching and field select
US7589994B2 (en) Methods of writing data to magnetic random access memory devices with bit line and/or digit line magnetic layers
US7075819B2 (en) Closed flux magnetic memory
KR20020008057A (ko) Ｍｒａｍ 메모리 셀
KR100653708B1 (ko) 발열체를 갖는 자기 램 소자의 구동 방법들
KR100678471B1 (ko) 자기램 소자의 구동 방법
US7061795B2 (en) Magnetic random access memory device
US7932573B2 (en) Magnetic memory element and magnetic memory device
EP1573744B1 (en) Current re-routing scheme for serial-programmed mram
KR101407643B1 (ko) 멀티 비트 메모리 소자와 그 동작방법
KR20020060834A (ko) 자성체 메모리 소자 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee