CN111293136A - 基于二维器件的三维mram存储结构及其制作方法 - Google Patents
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Abstract
本发明提供一种基于二维器件的三维MRAM存储结构及其制作方法，结构包括：第一存储层，包括CMOS电路基底、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层；第一连接电路层，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；若干个第二存储层，其采用二维半导体材料形成二维CMOS电路层，以及若干个第二连接电路层，位于相邻的第二存储层之间。本发明不需要硅穿孔工艺中先对单层芯片流片、研磨减薄以及对准焊接等步骤，而是直接将多层存储电路堆叠制备在同一衬底上，其制作工艺与CMOS工艺兼容。本发明的二维CMOS器件无须经过400～500℃以上高温处理，可提高器件的性能及工艺稳定性。
Description
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种基于二维器件的三维MRAM存储结构及其制作方法。
背景技术
随着便携式计算器件和无线通信器件使用的增长，存储器件可能需要更高的密度、更低的功耗和/或非易失性。磁性存储器件可以能够满足上述的技术要求。
许多电子器件都包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在失电时储存数据，然而易失性存储器不能在失电时储存数据。由于磁阻式随机存取存储器(MRAM)优于目前的电子存储器的优势，所以该MRAM是下一代电子存储器的一种有前景的候选者。与目前的诸如闪速随机存取存储器的非易失性存储器相比，MRAM通常更快并且具有更好的耐用性。与目前的诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器相比，MRAM通常具有类似的性能和密度，但是MRAM具有更低的功耗。由于MTJ器件具有高运行速度和低功耗并且被用于替代DRAM的电容器，可以将MTJ器件应用于具有低功耗和高速度的图像设备和移动设备。
当两个磁层的自旋方向(即磁通量的方向)彼此相同时磁电阻器件具有低电阻，而当自旋方向彼此相反时具有高电阻。这样，可以使用依赖于磁层磁化状态而改变的单元电阻改变将位数据写入磁电阻存储器件。将通过例子描述具有MTJ结构的磁电阻存储器。在具有由铁磁层/绝缘层/铁磁层组成的结构的MTJ存储单元中，当穿过了第一铁磁层的电子穿过用作隧穿阻挡(tunneling barrier)的绝缘层时，隧穿几率依赖于第二铁磁层的磁化方向而改变。也就是，当两个铁磁层的磁化方向平行时，隧穿电流被最大化，而当它们反平行时，隧穿电流被最小化。例如，可以认为，当电阻高时，写入数据“1”，而当电阻低时，写入数据“0”。电流流过磁性层时，电流将被极化，形成自旋极化电流。自旋电子将自旋动量传递给自由磁层的磁矩，使自旋磁性层的磁矩获得自旋动量后改变方向，这个过程称为自旋传输矩，因此，STT-MRAM是通过自旋电流实现信息写入的。
STT-MRAM存储单元的核心仍然是一个MTJ，由两层不同厚度的铁磁层及一层几个纳米厚的非磁性隔离层组成。通过外部电路，电流可以从垂直于MJT表面的方向通过MTJ。电流通过较厚的铁磁层(称为固定磁层)时，电子被自旋极化，其自旋方向为固定磁层的磁矩方向。如果中间非磁性隔离层的厚度足够的小，以确保高度的极化，自旋极化电子能够将其自旋角动量转移给较薄的铁磁层(称为自由磁层)，改变自由磁层的磁化平衡状态。扮演“极化层”角色的固定磁层一般较厚(几十个纳米)，其饱和磁化强度很大，它的平衡状态是不会发生变化的。相反，要受到自旋矩效应的自由磁层，一般很薄，其饱和磁化强度较小，因此，它的磁矩矢量能根据自旋电流中自旋电子的极化方向自由地变化取向。STT-MRAM存储单元的结构简单，它省略了带磁性外壳的附加写信息线，最大限度地减少了制备工艺程序，并使存储单元的横截面积减小、存储密度高、存储速度快，满足高性能计算机系统的设计要求。
随着摩尔定律的逐渐终结，通过器件微缩来提高存储芯片的存储密度变得越来越困难。目前所有的投入生产的MRAM存储芯片都是单层存储芯片，通过多层存储电路的有效堆叠，可以显著提高芯片的存储密度，扩展MRAM存储芯片的应用范围。
目前已提出的3D堆叠技术大多是通过TSV(硅通孔)技术来完成的。该技术方案中进行堆叠的存储层衬底需要从背部减薄到100um以下，工艺难度较大；TSV通孔占用面积较大，限制了存储位元密度；每层存储芯片进行焊接时需要制备焊盘，并保证精准焊接，这限制了工艺良率；存储层与层之间的互联线较长，增加了寄生电容/电感。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于二维器件的三维MRAM存储结构及其制作方法，用于解决现有技术中3D堆叠需要通过硅通孔实现，工艺难度较大且限制了存储位元密度的问题。
为实现上述目的及其他相关目的，本发明提供一种基于二维器件的三维MRAM存储结构的制作方法，所述制作方法包括步骤：1)提供一CMOS电路基底，于所述CMOS电路基底上形成磁性隧穿结器件，所述磁性隧穿结器件的第一端与所述CMOS电路基底的MOS管的漏极相连；2)制备源线金属层、字线金属层以及位线金属层，所述源线金属层、字线金属层以及位线金属层之间藉由层间介质层隔离，所述源线金属层、字线金属层及位线金属层分别通过通孔与所述MOS管的源极、所述MOS管的栅极以及所述磁性隧穿结器件的第二端相连，以形成第一存储层；3)于所述第一存储层上制备第一连接电路层，所述第一连接电路层用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；4)于所述第一连接电路层上形成二维半导体材料层，基于所述二维半导体材料层制作二维CMOS电路层并在所述二维CMOS电路层上制作磁性隧穿结器件，然后重复进行步骤2)以形成第二存储层，接着重复进行步骤3)以在所述第二存储层上形成第二连接电路层；5)重复进行步骤4)多次以形成基于二维器件的三维MRAM存储结构，其中，所述磁性隧穿结器件的固定磁层及自由磁层为二维磁性材料。
可选地，所述CMOS电路基底包括基于SOI衬底的CMOS电路基底以及基于柔性衬底的CMOS电路基底中的一种。
可选地，所述柔性衬底包括聚二甲基硅氧烷、聚酰亚胺、聚乙烯、聚丙烯、聚对苯二甲酸乙二醇酯及聚对萘二甲酸乙二醇酯中的一种。
可选地，步骤2)包括：2-1)形成覆盖所述CMOS电路基底及磁性隧穿结器件的第一介质层，于所述第一介质层中形成第一通孔，所述第一通孔连通所述MOS管的源极，于所述第一介质层上及所述第一通孔中形成第一电极层，并图形化所述第一电极层以形成所述源线金属层；2-2)形成覆盖所述源线金属层的第二介质层，于所述第二介质层及所述第一介质层中形成第二通孔，所述第二通孔连通所述MOS管的栅极，于所述第二介质层上及所述第二通孔中形成第二电极层，并图形化所述第二电极层以形成所述字线金属层；2-3)形成覆盖所述字线金属层层的第三介质层，于所述第三介质层、第二介质层及所述第一介质层中形成第三通孔，所述第三通孔连通所述磁性隧穿结器件的第二端，于所述第三介质层上及所述第三通孔中形成第三电极层，并图形化所述第三电极层以形成所述位线金属层。
可选地，步骤4)采用化学气相沉积法或原子层沉积法于所述第一连接电路层上形成二维半导体材料层，所述二维半导体材料层的材质包括MoS2、WS2以及黑磷中的一种。
可选地，所述磁性隧穿结器件包括依次层叠的第一金属连接层、第一金属过渡层、固定磁层、隧穿层、自由磁层、第二金属过渡层以及第二金属连接层，所述第一金属连接层与所述CMOS电路的MOS管的漏极连接。
可选地，所述固定磁层的材质包括CrGeTe3及CrI3中的一种，所述自由磁层的材质包括CrGeTe3及CrI3中的一种。
可选地，所述隧穿层为单晶结构的二维绝缘材料层，所述二维绝缘材料层包括二维氮化硼、氟化石墨烯及氧化石墨烯中的一种。
可选地，步骤4)中基于所述二维半导体材料层制作所述二维CMOS电路层的制程温度不大于400℃。
本发明还提供一种基于二维器件的三维MRAM存储结构，包括：第一存储层，包括CMOS电路基底、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层，所述磁性隧穿结器件形成于所述CMOS电路基底上，所述磁性隧穿结器件的第一端与所述CMOS电路基底的MOS管的漏极相连，所述源线金属层、字线金属层以及位线金属层之间藉由层间介质层隔离，所述源线金属层、字线金属层及位线金属层分别通过通孔与所述MOS管的源极、所述MOS管的栅极以及所述磁性隧穿结器件的第二端相连；第一连接电路层，形成于所述第一存储层上，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；若干个第二存储层，所述第二存储层包括二维CMOS电路层、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层，所述磁性隧穿结器件位于所述二维CMOS电路层上，所述磁性隧穿结器件的第一端与所述二维CMOS电路层的MOS管的漏极相连，所述源线金属层、字线金属层以及位线金属层之间藉由层间介质层隔离，所述源线金属层、字线金属层及位线金属层分别通过通孔与所述MOS管的源极、所述MOS管的栅极以及所述磁性隧穿结器件的第二端相连；若干个第二连接电路层，位于相邻的第二存储层之间，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；其中，所述磁性隧穿结器件的固定磁层及自由磁层为二维磁性材料。
可选地，所述CMOS电路基底包括基于SOI衬底的CMOS电路基底以及基于柔性衬底的CMOS电路基底中的一种。
可选地，所述柔性衬底包括聚二甲基硅氧烷、聚酰亚胺、聚乙烯、聚丙烯、聚对苯二甲酸乙二醇酯及聚对萘二甲酸乙二醇酯中的一种。
可选地，所述CMOS电路层为基于二维半导体材料层的二维CMOS电路层，所述二维半导体材料层的材质包括MoS2、WS2以及黑磷中的一种。
可选地，所述磁性隧穿结器件包括依次层叠的第一金属连接层、第一金属过渡层、固定磁层、隧穿层、自由磁层、第二金属过渡层以及第二金属连接层，所述第一金属连接层与所述CMOS电路的MOS管的漏极连接。
可选地，所述固定磁层的材质包括CrGeTe3及CrI3中的一种，所述自由磁层的材质包括CrGeTe3及CrI3中的一种。
可选地，所述隧穿层为单晶结构的二维绝缘材料层，所述二维绝缘材料层包括二维氮化硼、氟化石墨烯及氧化石墨烯中的一种。
如上所述，本发明的基于二维器件的三维MRAM存储结构及其制作方法，具有以下有益效果：
本发明与传统工艺相比，不需要硅穿孔(TSV)工艺中先对单层芯片流片、研磨减薄以及对准焊接等步骤，而是直接将多层存储电路通过半导体材料及金属布线层有序的堆叠制备在同一衬底上，其制作工艺与CMOS工艺兼容。
传统的基于硅材料的CMOS电路的流片过程中需要经过多次高温退火，有的可以达到1000℃左右，这会对下方已形成的磁性隧穿结器件、互联线结构等造成损伤，不利于三维MRAM存储结构的集成，本发明的二维CMOS器件为基于二维半导体材料制备，在制备过程中，无须经过400～500℃以上高温处理，不会对下方已形成的磁性隧穿结器件造成损伤，从而有效实现三维MRAM存储结构的制作，提高器件的性能及工艺稳定性。
附图说明
图1～图14显示为本发明的基于二维器件的三维MRAM存储结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
10 CMOS电路基底
101 CMOS电路层
102 漏极
103 源极
104 栅极
201 第一金属连接层
202 第一金属过渡层
203 固定磁层
204 隧穿层
205 自由磁层
206 第二金属过渡层
207 第二金属连接层
208 介质层
301 第一介质层
302 第一通孔
303 源线金属层
304 第二介质层
305 第二通孔
306 字线金属层
307 第三介质层
308 第三通孔
309 位线金属层
401 第一连接电路层
501 二维CMOS电路层
601 第二连接电路层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图14所示，本实施例提供一种基于二维器件的三维MRAM存储结构的制作方法，所述制作方法包括步骤：
如图1～图2所示，首先进行步骤1)，提供一CMOS电路基底，于所述CMOS电路基底上形成磁性隧穿结器件，所述磁性隧穿结器件的第一端与所述CMOS电路基底的MOS管的漏极102相连。
所述CMOS电路基底包括基于SOI衬底的CMOS电路基底以及基于柔性衬底的CMOS电路基底中的一种。
在一实施例中，所述CMOS电路基底10可包括基于SOI衬底的CMOS电路层102以及覆盖所述CMOS电路层102的平坦化的介质层208。
在另一实施例中，所述CMOS电路基底也可以包括柔性衬底、位于所述柔性衬底上的CMOS电路层以及覆盖于所述CMOS电路层的柔性介质层，其中，所述柔性介质层的表面粗糙度小于0.2nm。例如，所述柔性衬底包括聚二甲基硅氧烷、聚酰亚胺、聚乙烯、聚丙烯、聚对苯二甲酸乙二醇酯及聚对萘二甲酸乙二醇酯中的一种。本发明采用柔性衬底，所形成的磁性隧穿结器件相比现有的固体铁磁材料的磁性隧穿结器件更为轻薄，形成的MRAM适合柔性电路的应用，并且对柔性衬底的宏观形貌基本没有要求，例如，所述柔性衬底可以为圆形、椭圆形、多边形或其他的任意所需形状，所述柔性衬底的加工工艺较为简单，相比于现有的固体铁磁材料的磁性隧穿结器件具有更大的优势。
所述磁性隧穿结器件包括依次层叠的第一金属连接层201、第一金属过渡层202、固定磁层203、隧穿层204、自由磁层205、第二金属过渡层206以及第二金属连接层207，所述第一金属连接层201与所述CMOS电路的MOS管的漏极102连接。
所述第一金属连接层201的材质可以为W、Cu及Al中的一种。
本实施例的第一金属连接层201形成于一平坦的柔性介质层上，可以对所述第一金属连接层201进行平坦化处理，获得表面平整的第一金属连接层201，以提高后续第一金属过渡层202的平坦度。
在一实施例中，所述固定磁层203的材质包括CoFeB、单质铁磁材料及合金铁磁材料中的一种，所述自由磁层205的材质包括CoFeB、单质铁磁材料及合金铁磁材料中的一种。
在另一实施例中，所述固定磁层203可以为二维磁性材料，所述固定磁层203的材质包括CrGeTe3及CrI3中的一种，本发明的固定磁层203采用二维磁性材料，可以获得较为轻薄的磁性隧穿结器件。
所述自由磁层205可以为二维铁磁材料层，所述自由磁层205的材质可以为CrGeTe3及CrI3中的一种。本发明的自由磁层205为二维铁磁材料层，其厚度较薄，一方面可以提高磁性隧穿结器件的磁化取向速度，另一方面可以获得较为轻薄的磁性隧穿结器件。
所述隧穿层204为单晶结构的二维绝缘材料层，例如，所述二维绝缘材料层包括二维氮化硼、氟化石墨烯及氧化石墨烯中的一种。本实施例的隧穿层204选用厚度非常薄的二维绝缘材料层，隧穿层204的一致性非常好，可在保证隧穿层204的质量及功能的同时，大大提高隧穿几率。
如图3～图11所示，然后进行步骤2)，制备源线金属层303、字线金属层306以及位线金属层309，所述源线金属层303、字线金属层306以及位线金属层309之间藉由层间介质层隔离，所述源线金属层303、字线金属层306及位线金属层309分别通过通孔与所述MOS管的源极103、所述MOS管的栅极104以及所述磁性隧穿结器件的第二端相连，以形成第一存储层。需要说明的是，在存储芯片中，除了存储单元外，在存储单元外围还有相应的信号读写电路，如比较器、放大器等，本实施例中并未图示。
具体地，步骤2)包括：
如图3～图5所示，首先进行步骤2-1)，形成覆盖所述CMOS电路基底及磁性隧穿结器件的第一介质层301，所述第一介质层301可以为二氧化硅(SiO2)、氮化硅(Si3N4)或者氮氧化硅(SiOxNy)等，采用光刻工艺及刻蚀工艺于所述第一介质层301中形成第一通孔302，所述第一通孔302连通所述MOS管的源极103，于所述第一介质层301上及所述第一通孔302中形成第一电极层，如采用金属沉积工艺等，并图形化刻蚀所述第一电极层以形成所述源线金属层303。当然，也可以采用如金属剥离工艺(lift-off)等制作所述源线金属层303。即先制作图形化的光刻胶，然后沉积金属层，接着将所述光刻胶以及其上表面的金属层去除。同时，下述的第二介质层304、字线金属层306、第三介质层307、位线金属层309等也可以采用上述工艺制作。
如图6～图8所示，然后进行步骤2-2)，形成覆盖所述源线金属层303的第二介质层304，于所述第二介质层304及所述第一介质层301中形成第二通孔305，所述第二通孔305连通所述MOS管的栅极104，于所述第二介质层304上及所述第二通孔305中形成第二电极层，并图形化所述第二电极层以形成所述字线金属层306。
如图9～图11所示，接着进行步骤2-3)，形成覆盖所述字线金属层306层的第三介质层307，于所述第三介质层307、第二介质层304及所述第一介质层301中形成第三通孔308，所述第三通孔308连通所述磁性隧穿结器件的第二端，于所述第三介质层307上及所述第三通孔308中形成第三电极层，并图形化所述第三电极层以形成所述位线金属层309。
如图12所示，接着进行步骤3)，于所述第一存储层上制备第一连接电路层401，所述第一连接电路层401用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路。
如图13所示，接着进行步骤4)，于所述第一连接电路层401上形成半导体材料层，然后，基于所述二维半导体材料层制作二维CMOS电路层501并在所述二维CMOS电路层501上制作磁性隧穿结器件，然后重复进行步骤2)以形成第二存储层，包括：
首先，形成覆盖所述二维CMOS电路层501及磁性隧穿结器件的第一介质层301，所述第一介质层301可以为二氧化硅(SiO2)、氮化硅(Si3N4)或者氮氧化硅(SiOxNy)等，采用光刻工艺及刻蚀工艺于所述第一介质层301中形成第一通孔302，所述第一通孔302连通所述MOS管的源极103，于所述第一介质层301上及所述第一通孔302中形成第一电极层，如采用金属沉积工艺等，并图形化刻蚀所述第一电极层以形成所述源线金属层303。当然，也可以采用如金属剥离工艺(lift-off)等制作所述源线金属层303。即先制作图形化的光刻胶，然后沉积金属层，接着将所述光刻胶以及其上表面的金属层去除。同时，下述的第二介质层304、字线金属层306、第三介质层307、位线金属层309等也可以采用上述工艺制作。
然后，形成覆盖所述源线金属层303的第二介质层304，于所述第二介质层304及所述第一介质层301中形成第二通孔305，所述第二通孔305连通所述MOS管的栅极104，于所述第二介质层304上及所述第二通孔305中形成第二电极层，并图形化所述第二电极层以形成所述字线金属层306。
接着，形成覆盖所述字线金属层306层的第三介质层307，于所述第三介质层307、第二介质层304及所述第一介质层301中形成第三通孔308，所述第三通孔308连通所述磁性隧穿结器件的第二端，于所述第三介质层307上及所述第三通孔308中形成第三电极层，并图形化所述第三电极层以形成所述位线金属层309。
接着，重复进行步骤3)以在所述第二存储层上形成第二连接电路层601。所述第二连接电路层601用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路。
在本实施例中，所述半导体材料层为二维半导体材料层，所述二维半导体材料层的材料可以为如MoS2、WS2、黑磷等，其可以采用如化学气相沉积法或原子层沉积法制备，优选为原子层沉积法，步骤4)中基于所述二维半导体材料层制作所述二维CMOS电路层的制程温度不大于400℃。传统的基于硅材料的CMOS电路的流片过程中需要经过多次高温退火，有的可以达到1000℃左右，这会对下方已形成的磁性隧穿结器件、互联线结构等造成损伤，不利于三维MRAM存储结构的集成，本发明示例采用二维半导体材料层，使得所述二维CMOS电路层501的制备过程中，仅需在低于400～500℃的温度下进行，而无须400～500℃以上高温处理，不会对下方已完成制作的磁性隧穿结器件结构造成损伤，大大提高了磁性隧穿结器件的性能的稳定性，提高了生产良率。
如图14所示，最后进行步骤5)，重复进行步骤4)多次以形成基于二维器件的三维MRAM存储结构，如图14所示。
如图14所示，本实施例还提供一种基于二维器件的三维MRAM存储结构，包括：第一存储层，包括CMOS电路基底、磁性隧穿结器件、源线金属层303、字线金属层306以及位线金属层309，所述磁性隧穿结器件形成于所述CMOS电路基底上，所述磁性隧穿结器件的第一端与所述CMOS电路基底的MOS管的漏极102相连，所述源线金属层303、字线金属层306以及位线金属层309之间藉由层间介质层隔离，所述源线金属层303、字线金属层306及位线金属层309分别通过通孔与所述MOS管的源极103、所述MOS管的栅极104以及所述磁性隧穿结器件的第二端相连；第一连接电路层401，形成于所述第一存储层上，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；若干个第二存储层，所述第二存储层包括二维CMOS电路层501、磁性隧穿结器件、源线金属层303、字线金属层306以及位线金属层309，所述磁性隧穿结器件位于所述二维CMOS电路层501上，所述磁性隧穿结器件的第一端与所述二维CMOS电路层501的MOS管的漏极102相连，所述源线金属层303、字线金属层306以及位线金属层309之间藉由层间介质层隔离，所述源线金属层303、字线金属层306及位线金属层309分别通过通孔与所述MOS管的源极103、所述MOS管的栅极104以及所述磁性隧穿结器件的第二端相连；若干个第二连接电路层601，位于相邻的第二存储层之间，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路。
所述CMOS电路基底包括基于SOI衬底的CMOS电路基底以及基于柔性衬底的CMOS电路基底中的一种。例如，所述柔性衬底包括聚二甲基硅氧烷、聚酰亚胺、聚乙烯、聚丙烯、聚对苯二甲酸乙二醇酯及聚对萘二甲酸乙二醇酯中的一种。
在本实施例中，所述半导体材料层为二维半导体材料层，所述二维半导体材料层的材料可以为如MoS2、WS2、黑磷等，其可以采用如化学气相沉积法或原子层沉积法制备，优选为原子层沉积法，该示例采用二维半导体材料层，使得所述CMOS器件层的制备过程中，仅需在低于400～500℃的温度下进行，而无须400～500℃以上高温处理，不会对下方已完成制作的磁性隧穿结器件结构造成损伤，大大提高了磁性隧穿结器件的性能的稳定性，提高了生产良率。
所述磁性隧穿结器件包括依次层叠的第一金属连接层201、第一金属过渡层202、固定磁层203、隧穿层204、自由磁层205、第二金属过渡层206以及第二金属连接层207，所述第一金属连接层201与所述CMOS电路的MOS管的漏极102连接。
所述固定磁层203的材质包括CoFeB、单质铁磁材料及合金铁磁材料中的一种，所述自由磁层205的材质包括CoFeB、单质铁磁材料及合金铁磁材料中的一种。
所述隧穿层204为单晶结构的二维绝缘材料层，所述二维绝缘材料层包括二维氮化硼、氟化石墨烯及氧化石墨烯中的一种。
如上所述，本发明的基于二维器件的三维MRAM存储结构及其制作方法，具有以下有益效果：
本发明与传统工艺相比，不需要硅穿孔(TSV)工艺中先对单层芯片流片、研磨减薄以及对准焊接等步骤，而是直接将多层存储电路通过半导体材料及金属布线层有序的堆叠制备在同一衬底上，其制作工艺与CMOS工艺兼容。
传统的基于硅材料的CMOS电路的流片过程中需要经过多次高温退火，有的可以达到1000℃左右，这会对下方已形成的磁性隧穿结器件、互联线结构等造成损伤，不利于三维MRAM存储结构的集成，本发明的二维CMOS器件为基于二维半导体材料制备，在制备过程中，无须经过400～500℃以上高温处理，不会对下方已形成的磁性隧穿结器件造成损伤，从而有效实现三维MRAM存储结构的制作，提高器件的性能及工艺稳定性。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种基于二维器件的三维MRAM存储结构的制作方法，其特征在于，所述制作方法包括步骤：
1)提供一CMOS电路基底，于所述CMOS电路基底上形成磁性隧穿结器件，所述磁性隧穿结器件的第一端与所述CMOS电路基底的MOS管的漏极相连；
2)制备源线金属层、字线金属层以及位线金属层，所述源线金属层、字线金属层以及位线金属层之间藉由层间介质层隔离，所述源线金属层、字线金属层及位线金属层分别通过通孔与所述MOS管的源极、所述MOS管的栅极以及所述磁性隧穿结器件的第二端相连，以形成第一存储层；
3)于所述第一存储层上制备第一连接电路层，所述第一连接电路层用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；
4)于所述第一连接电路层上形成二维半导体材料层，基于所述二维半导体材料层制作二维CMOS电路层并在所述二维CMOS电路层上制作磁性隧穿结器件，然后重复进行步骤2)以形成第二存储层，接着重复进行步骤3)以在所述第二存储层上形成第二连接电路层；
5)重复进行步骤4)多次以形成基于二维器件的三维MRAM存储结构；
其中，所述磁性隧穿结器件的固定磁层及自由磁层为二维磁性材料。
2.根据权利要求1所述的基于二维器件的三维MRAM存储结构的制作方法，其特征在于：所述CMOS电路基底包括基于SOI衬底的CMOS电路基底以及基于柔性衬底的CMOS电路基底中的一种。
3.根据权利要求2所述的基于二维器件的三维MRAM存储结构的制作方法，其特征在于：所述柔性衬底包括聚二甲基硅氧烷、聚酰亚胺、聚乙烯、聚丙烯、聚对苯二甲酸乙二醇酯及聚对萘二甲酸乙二醇酯中的一种。
4.根据权利要求1所述的基于二维器件的三维MRAM存储结构的制作方法，其特征在于：步骤2)包括：
2-1)形成覆盖所述CMOS电路基底及磁性隧穿结器件的第一介质层，于所述第一介质层中形成第一通孔，所述第一通孔连通所述MOS管的源极，于所述第一介质层上及所述第一通孔中形成第一电极层，并图形化所述第一电极层以形成所述源线金属层；
2-2)形成覆盖所述源线金属层的第二介质层，于所述第二介质层及所述第一介质层中形成第二通孔，所述第二通孔连通所述MOS管的栅极，于所述第二介质层上及所述第二通孔中形成第二电极层，并图形化所述第二电极层以形成所述字线金属层；
2-3)形成覆盖所述字线金属层层的第三介质层，于所述第三介质层、第二介质层及所述第一介质层中形成第三通孔，所述第三通孔连通所述磁性隧穿结器件的第二端，于所述第三介质层上及所述第三通孔中形成第三电极层，并图形化所述第三电极层以形成所述位线金属层。
5.根据权利要求1所述的基于二维器件的三维MRAM存储结构的制作方法，其特征在于：步骤4)采用化学气相沉积法或原子层沉积法于所述第一连接电路层上形成二维半导体材料层，所述二维半导体材料层的材质包括MoS2、WS2以及黑磷中的一种。
6.根据权利要求1所述的基于二维器件的三维MRAM存储结构的制作方法，其特征在于：所述磁性隧穿结器件包括依次层叠的第一金属连接层、第一金属过渡层、固定磁层、隧穿层、自由磁层、第二金属过渡层以及第二金属连接层，所述第一金属连接层与所述CMOS电路的MOS管的漏极连接。
7.根据权利要求6所述的基于二维器件的三维MRAM存储结构的制作方法，其特征在于：所述固定磁层的材质包括CrGeTe3及CrI3中的一种，所述自由磁层的材质包括CrGeTe3及CrI3中的一种。
8.根据权利要求6所述的基于二维器件的三维MRAM存储结构的制作方法，其特征在于：所述隧穿层为单晶结构的二维绝缘材料层，所述二维绝缘材料层包括二维氮化硼、氟化石墨烯及氧化石墨烯中的一种。
9.根据权利要求6所述的基于二维器件的三维MRAM存储结构的制作方法，其特征在于：步骤4)中基于所述二维半导体材料层制作所述二维CMOS电路层的制程温度不大于400℃。
10.一种基于二维器件的三维MRAM存储结构，其特征在于，包括：
第一存储层，包括CMOS电路基底、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层，所述磁性隧穿结器件形成于所述CMOS电路基底上，所述磁性隧穿结器件的第一端与所述CMOS电路基底的MOS管的漏极相连，所述源线金属层、字线金属层以及位线金属层之间藉由层间介质层隔离，所述源线金属层、字线金属层及位线金属层分别通过通孔与所述MOS管的源极、所述MOS管的栅极以及所述磁性隧穿结器件的第二端相连；
第一连接电路层，形成于所述第一存储层上，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；
若干个第二存储层，所述第二存储层包括二维CMOS电路层、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层，所述磁性隧穿结器件位于所述二维CMOS电路层上，所述磁性隧穿结器件的第一端与所述二维CMOS电路层的MOS管的漏极相连，所述源线金属层、字线金属层以及位线金属层之间藉由层间介质层隔离，所述源线金属层、字线金属层及位线金属层分别通过通孔与所述MOS管的源极、所述MOS管的栅极以及所述磁性隧穿结器件的第二端相连；
若干个第二连接电路层，位于相邻的第二存储层之间，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；
其中，所述磁性隧穿结器件的固定磁层及自由磁层为二维磁性材料。
11.根据权利要求10所述的基于二维器件的三维MRAM存储结构，其特征在于：所述CMOS电路基底包括基于SOI衬底的CMOS电路基底以及基于柔性衬底的CMOS电路基底中的一种。
12.根据权利要求11所述的基于二维器件的三维MRAM存储结构，其特征在于：所述柔性衬底包括聚二甲基硅氧烷、聚酰亚胺、聚乙烯、聚丙烯、聚对苯二甲酸乙二醇酯及聚对萘二甲酸乙二醇酯中的一种。
13.根据权利要求10所述的基于二维器件的三维MRAM存储结构，其特征在于：所述CMOS电路层为基于二维半导体材料层的二维CMOS电路层，所述二维半导体材料层的材质包括MoS2、WS2以及黑磷中的一种。
14.根据权利要求10所述的基于二维器件的三维MRAM存储结构，其特征在于：所述磁性隧穿结器件包括依次层叠的第一金属连接层、第一金属过渡层、固定磁层、隧穿层、自由磁层、第二金属过渡层以及第二金属连接层，所述第一金属连接层与所述CMOS电路的MOS管的漏极连接。
15.根据权利要求14所述的基于二维器件的三维MRAM存储结构，其特征在于：所述固定磁层的材质包括CrGeTe3及CrI3中的一种，所述自由磁层的材质包括CrGeTe3及CrI3中的一种。
16.根据权利要求14所述的基于二维器件的三维MRAM存储结构，其特征在于：所述隧穿层为单晶结构的二维绝缘材料层，所述二维绝缘材料层包括二维氮化硼、氟化石墨烯及氧化石墨烯中的一种。
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Citations (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030117834A1 (en) * | 2001-12-21 | 2003-06-26 | Yoshihisa Iwata | Magnetic random access memory |
| US20030123271A1 (en) * | 2001-12-21 | 2003-07-03 | Yoshihisa Iwata | Magnetic random access memory |
| US20030161197A1 (en) * | 2002-02-22 | 2003-08-28 | Yoshihisa Iwata | Magnetic random access memory |
| US20030214835A1 (en) * | 2002-05-16 | 2003-11-20 | Hasan Nejad | Stacked 1t-nmtj mram structure |
| US20040183198A1 (en) * | 2002-12-20 | 2004-09-23 | Integrated Magnetoelectronics Corporation | All-metal three-dimensional circuits and memories |
| US20050018475A1 (en) * | 2003-07-22 | 2005-01-27 | Lung Tran | Magnetic memory structure |
| US20050226041A1 (en) * | 2002-05-16 | 2005-10-13 | Micron Technology, Inc. | Stacked 1T-nmemory cell structure |
| US20060034117A1 (en) * | 2004-08-12 | 2006-02-16 | Won-Cheol Jeong | Methods of operating magnetic random access memory device using spin injection and related devices |
| US20060092698A1 (en) * | 2004-10-21 | 2006-05-04 | Samsung Electronics Co., Ltd. | Magnetic random access memory devices including magnets adjacent magnetic tunnel junction structures and related methods |
| US20060279981A1 (en) * | 2005-06-08 | 2006-12-14 | Zhitao Diao | Fast magnetic memory devices utilizing spin transfer and magnetic elements used therein |
| US20070164265A1 (en) * | 2006-01-19 | 2007-07-19 | Takeshi Kajiyama | Semiconductor memory device |
| US20070198618A1 (en) * | 2006-02-23 | 2007-08-23 | Samsung Electronics Co. Ltd. | Magnetic memory device using magnetic domain motion |
| US20070211523A1 (en) * | 2006-03-07 | 2007-09-13 | Juhan Kim | Magnetic random access memory |
| US20080140922A1 (en) * | 2006-12-12 | 2008-06-12 | Sony Corporation | Storage element and memory |
| US20090027955A1 (en) * | 2007-07-26 | 2009-01-29 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including stacked nand-type resistive memory cell strings and methods of fabricating the same |
| US20100177557A1 (en) * | 2009-01-09 | 2010-07-15 | Micron Technology, Inc. | Stt-mram cell structures |
| US20130044538A1 (en) * | 2011-08-16 | 2013-02-21 | Hyung-Rok Oh | Stacked mram device and memory system having the same |
| US20140103471A1 (en) * | 2012-09-10 | 2014-04-17 | James John Lupino | Low Cost High Density Nonvolatile Memory Array Device Employing Thin Film Transistors and Back to Back Schottky Diodes |
| US20140353662A1 (en) * | 2013-05-30 | 2014-12-04 | Alexander Mikhailovich Shukh | High Density Nonvolatile Memory |
| US20150249096A1 (en) * | 2012-09-10 | 2015-09-03 | James John Lupino | Three dimension integrated circuits employing thin film transistors |
| US20150311251A1 (en) * | 2014-04-25 | 2015-10-29 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with spin torque transfer magnetic random access memory and methods for fabricating the same |
| US20160133669A1 (en) * | 2014-11-11 | 2016-05-12 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit structures with spin torque transfer magnetic random access memory having increased memory cell density and methods for fabricating the same |
| US20160293268A1 (en) * | 2015-04-03 | 2016-10-06 | Headway Technologies, Inc. | Implementation of a One Time Programmable Memory Using a MRAM Stack Design |
| US20170098661A1 (en) * | 2015-10-02 | 2017-04-06 | Samsung Electronics Co., Ltd. | Semiconductor device including a repeater/buffer at higher metal routing layers and methods of manufacturing the same |
| CN106711323A (zh) * | 2016-12-20 | 2017-05-24 | 清华大学 | 一种利用二维材料的磁性异质结构磁性隧道结 |
| US20180122825A1 (en) * | 2013-09-09 | 2018-05-03 | 3B Technologies, Inc. | Three dimension integrated circuits employing thin film transistors |
| WO2018182726A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Transistors with oxygen exchange layers in the source and drain |
| CN108821246A (zh) * | 2018-07-23 | 2018-11-16 | 山西师范大学 | 一种硫属化合物纳米片及其制备方法 |
-
2018
- 2018-12-07 CN CN201811495172.5A patent/CN111293136A/zh active Pending
Patent Citations (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030117834A1 (en) * | 2001-12-21 | 2003-06-26 | Yoshihisa Iwata | Magnetic random access memory |
| US20030123271A1 (en) * | 2001-12-21 | 2003-07-03 | Yoshihisa Iwata | Magnetic random access memory |
| US20030161197A1 (en) * | 2002-02-22 | 2003-08-28 | Yoshihisa Iwata | Magnetic random access memory |
| US20050226041A1 (en) * | 2002-05-16 | 2005-10-13 | Micron Technology, Inc. | Stacked 1T-nmemory cell structure |
| US20030214835A1 (en) * | 2002-05-16 | 2003-11-20 | Hasan Nejad | Stacked 1t-nmtj mram structure |
| US20040183198A1 (en) * | 2002-12-20 | 2004-09-23 | Integrated Magnetoelectronics Corporation | All-metal three-dimensional circuits and memories |
| US20050018475A1 (en) * | 2003-07-22 | 2005-01-27 | Lung Tran | Magnetic memory structure |
| US20060034117A1 (en) * | 2004-08-12 | 2006-02-16 | Won-Cheol Jeong | Methods of operating magnetic random access memory device using spin injection and related devices |
| US20060092698A1 (en) * | 2004-10-21 | 2006-05-04 | Samsung Electronics Co., Ltd. | Magnetic random access memory devices including magnets adjacent magnetic tunnel junction structures and related methods |
| US20060279981A1 (en) * | 2005-06-08 | 2006-12-14 | Zhitao Diao | Fast magnetic memory devices utilizing spin transfer and magnetic elements used therein |
| US20070164265A1 (en) * | 2006-01-19 | 2007-07-19 | Takeshi Kajiyama | Semiconductor memory device |
| US20070198618A1 (en) * | 2006-02-23 | 2007-08-23 | Samsung Electronics Co. Ltd. | Magnetic memory device using magnetic domain motion |
| US20070211523A1 (en) * | 2006-03-07 | 2007-09-13 | Juhan Kim | Magnetic random access memory |
| US20080140922A1 (en) * | 2006-12-12 | 2008-06-12 | Sony Corporation | Storage element and memory |
| US20090027955A1 (en) * | 2007-07-26 | 2009-01-29 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including stacked nand-type resistive memory cell strings and methods of fabricating the same |
| US20100177557A1 (en) * | 2009-01-09 | 2010-07-15 | Micron Technology, Inc. | Stt-mram cell structures |
| US20130044538A1 (en) * | 2011-08-16 | 2013-02-21 | Hyung-Rok Oh | Stacked mram device and memory system having the same |
| US20140103471A1 (en) * | 2012-09-10 | 2014-04-17 | James John Lupino | Low Cost High Density Nonvolatile Memory Array Device Employing Thin Film Transistors and Back to Back Schottky Diodes |
| US20150249096A1 (en) * | 2012-09-10 | 2015-09-03 | James John Lupino | Three dimension integrated circuits employing thin film transistors |
| US20140353662A1 (en) * | 2013-05-30 | 2014-12-04 | Alexander Mikhailovich Shukh | High Density Nonvolatile Memory |
| US20180122825A1 (en) * | 2013-09-09 | 2018-05-03 | 3B Technologies, Inc. | Three dimension integrated circuits employing thin film transistors |
| US20150311251A1 (en) * | 2014-04-25 | 2015-10-29 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with spin torque transfer magnetic random access memory and methods for fabricating the same |
| US20160133669A1 (en) * | 2014-11-11 | 2016-05-12 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit structures with spin torque transfer magnetic random access memory having increased memory cell density and methods for fabricating the same |
| US20160293268A1 (en) * | 2015-04-03 | 2016-10-06 | Headway Technologies, Inc. | Implementation of a One Time Programmable Memory Using a MRAM Stack Design |
| US20170098661A1 (en) * | 2015-10-02 | 2017-04-06 | Samsung Electronics Co., Ltd. | Semiconductor device including a repeater/buffer at higher metal routing layers and methods of manufacturing the same |
| CN106711323A (zh) * | 2016-12-20 | 2017-05-24 | 清华大学 | 一种利用二维材料的磁性异质结构磁性隧道结 |
| WO2018182726A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Transistors with oxygen exchange layers in the source and drain |
| CN108821246A (zh) * | 2018-07-23 | 2018-11-16 | 山西师范大学 | 一种硫属化合物纳米片及其制备方法 |
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