CN111033749A - 在不同磁阻随机存取存储器阵列中具有不同磁性隧道结的半导体管芯 - Google Patents
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Abstract
磁性隧道结(MTJ)的能量势垒影响其写入性能，因为切换MTJ的自由层的磁定向所需要的电流的量是其能量势垒的函数。因此，通过改变半导体管芯(200)中的不同磁阻随机存取存储器(MRAM)阵列(208)中的MTJ叠层(204)的能量势垒，可以将不同的MRAM阵列用于在半导体管芯中设置的不同类型的存储器，同时仍然能够实现不同的性能指标。可以通过改变MTJ叠层的材料、高度、宽度和/或其他特性来改变能量势垒。
Description
相关申请的交叉引用
本申请要求于2017年8月28日提交的题为“VARYING ENERGY BARRIERS OFMAGNETIC TUNNEL JUNCTIONS(MTJs)IN DIFFERENT MAGNETO-RESISTIVE RANDOM ACCESSMEMORY(MRAM)ARRAYS IN A SEMICONDUCTOR DIE TO FACILITATE USE OF MRAM FORDIFFERENT MEMORY APPLICATIONS”的美国专利申请序列号15/688,212的优先权，其全部内容通过引用合并于此。
技术领域
本公开的技术总体上涉及磁阻随机存取存储器(MRAM)，并且更具体地涉及在MRAM中采用的磁性隧道结(MTJ)。
背景技术
半导体存储器件被用于电子设备中的集成电路(IC)中以提供数据存储。半导体存储器件的一个示例是磁阻随机存取存储器(MRAM)。MRAM是一种通过将磁性隧道结(MTJ)编程为MRAM位单元的一部分来将数据存储在其中的非易失性存储器。MRAM的优点之一是，即使关闭电源，MRAM位单元中的MTJ仍然可以保留所存储的信息。这是因为，数据以较小的磁性元件而不是以电荷或电流的形式存储在MTJ中。
在这点上，MTJ包括设置在固定或钉扎铁磁层(“钉扎层”)上方或下方的自由铁磁层(“自由层”)。自由层和钉扎层通过由薄的非磁性电介质层形成的隧道结或势垒隔开。自由层的磁定向可以改变，但是钉扎层的磁定向保持固定或“钉扎”。数据可以根据自由层与钉扎层之间的磁定向而存储在MTJ中。当自由层和钉扎层的磁定向彼此反平行(AP)时，存在第一存储器状态(例如，逻辑“1”)。当自由层和钉扎层的磁定向彼此平行(P)时，则存在第二存储器状态(例如，逻辑“0”)。可以通过在电流流过MTJ时感测电阻来感测自由层和钉扎层的磁定向以读取存储在MTJ中的数据。也可以通过施加磁场以将自由层的定向改变为相对于钉扎层的P或AP磁定向来将数据写入和存储在MTJ中。
MTJ器件的最新发展涉及自旋转移转矩(STT)——MRAM器件。在STT-MRAM器件中，载流子电子的自旋极化而不是磁场的脉冲被用于编程存储在MTJ中的状态(即，“0”或“1”)。图1示出了STT-MTJ器件100(称为“MTJ 100”)。提供MTJ 100作为MRAM位单元102的一部分以存储非易失性数据。提供存取晶体管104(例如，n型金属氧化物半导体(MOS)(NMOS)晶体管)以控制对MTJ 100的读取和写入。例如，NMOS存取晶体管104的漏极D耦合到MTJ 100的底部电极106，MTJ 100的底部电极106耦合到钉扎层108。字线WL耦合到存取晶体管104的栅极G。存取晶体管104的源极S通过源极线SL耦合到电压源VS。电压源VS在源极线SL上提供电压VSL。位线BL耦合到MTJ 100的顶部电极110，该顶部电极110耦合到例如自由层112。钉扎层108和自由层112通过隧道势垒114隔开。MTJ 100的钉扎层108、隧道势垒114和自由层112形成MTJ叠层116。
继续参考图1，当向MTJ 100写入数据时，通过激活字线WL来激活存取晶体管104的栅极G。在位线BL上的电压VBL与源极线SL上的电压VSL之间施加有电压差。结果，在存取晶体管104的漏极D与源极S之间生成写入电流IW。如果要将图1中的MTJ 100的磁定向从AP改变为P，则生成从自由层112流向钉扎层108的写入电流(IAP-P)，这导致自由层112处的STT相对于钉扎层108将自由层112的磁定向改变为P。如果要将磁定向从P改变为AP，则产生从钉扎层108流向自由层112的电流IP-AP，这导致在自由层112处的STT相对于钉扎层108将自由层112的磁定向改变为AP。
写入电流IW可以通过将足够量的能量从写入电流IW转移到MTJ 100的自由层112来改变自由层112的磁定向。这个量的能量被称为MTJ 100的能量势垒Eb。MTJ 100的能量势垒Eb是切换MTJ 100的磁定向所需要的能量的量。能量势垒Eb部分基于MTJ叠层116的固有特性。例如，MTJ叠层116的变化的材料类型、高度和/或宽度可以改变MTJ 100的能量势垒Eb。例如，MTJ 100的能量势垒Eb还可以通过诸如环境温度等外部影响来改变。
可以通过改变MTJ的能量势垒(诸如图1中的MTJ 100的能量势垒Eb)来控制器件性能的各个方面，诸如数据保留速率和存取时间。提供具有较高能量势垒的MTJ允许MTJ具有较高的数据保留速率，因为较高的能量势垒会增加改变MTJ的磁定向所需要的能量的量，从而使MTJ对诸如温度变化、泄漏电流和杂散电容等外部影响更具弹性。但是，提供具有较高能量势垒的MTJ也可能导致存取时间变慢，因为必须在较长的时间段内通过MTJ生成写入电流以传输足以改变MTJ的磁定向的量的能量。因此，例如，如果图1中的MRAM位单元102的MTJ100被制造使得其具有较高能量势垒Eb，则与采用具有较低能量势垒的MTJ的MRAM位单元相比，MRAM位单元102将具有较慢的存取时间和较高的数据保留速率。相反，如果MRAM位单元102的MTJ 100被制造使得其具有较低能量势垒Eb，则与采用具有较高能量势垒的MTJ的MRAM位单元相比，MRAM位单元102将具有较快的存取时间和较低的数据保留速率。
以这种方式，与需要较快存取时间和较低数据保留速率的存储器应用相比，具有较高能量势垒的MTJ可能更适合于需要较高数据保留速率和较慢存取时间的存储器应用。例如，具有较高能量势垒的MTJ可能更适合于需要较高数据保留速率但以较慢存取时间为代价的诸如eFlash存储器等存储器应用，而不是需要较快存取时间但以较低数据保留速率为代价的诸如主存储器等存储器应用。相比之下，具有较低能量势垒的MTJ可能更适合于需要较快存取时间但以较低数据保留速率为代价的存储器应用。例如，基于处理器的系统中的第2级(L2)和第3级(L3)高速缓冲存储器可以被指定为以较快存取时间运行，而主存储器可以被指定为具有增加的数据保留作为对较快存取时间的可接受的折衷方案。因此，具有较低能量势垒的MRAM可能更适合于L2/L3高速缓冲存储器，而不是主存储器。但是，由于先进的IC设计在同一IC上放置多种类型的存储器，诸如片上系统(SoC)技术，因此传统制造工艺的较低分辨率限制可能迫使使用同一MTJ叠层制造不同的MRAM阵列，导致彼此相邻的不同的MRAM阵列具有相同的高度、宽度和其他特性。因此，尽管不是最佳的也不是期望的，但是要求用于不同类型的存储器中的MTJ叠层的能量势垒是相同的并且具有基本相同的性能。
发明内容
在详细描述中公开的各方面包括用于促进将MRAM用于不同存储器应用的半导体管芯中的不同磁阻随机存取存储器(MRAM)阵列中的磁性隧道结(MTJ)的变化的能量势垒。作为示例，不同的存储器应用可能需要在存取时间与数据保留性能之间进行不同的折衷，其中在这些不同的存储器应用中使用具有相同能量势垒的MTJ叠层可能无法实现期望的性能差异。因此，在这点上，在本文中公开的示例性方面，为了促进将MRAM用于半导体管芯中具有不同性能要求的不同类型的存储器，在半导体管芯中的不同MRAM阵列中形成MRAM位单元的MTJ的能量势垒是各种各样的。MRAM位单元中MTJ的能量势垒会影响MRAM位单元的写入性能，因为切换MTJ的自由层的磁定向所需要的开关电流的量是其能量势垒的函数。因此，通过改变半导体管芯中的不同MRAM阵列中的MRAM位单元中的MTJ中的MTJ的能量势垒，可以将不同的MRAM阵列用于在半导体管芯中设置的不同类型的存储器，同时仍然实现不同的性能指标，作为示例，诸如存取时间、数据保留速率、位单元耐久性、阵列密度和/或功耗速率。可以通过改变MTJ叠层的材料、高度、宽度和/或其他特性来改变MRAM位单元中的MTJ的能量势垒。
在本文中公开的其他方面，具有不同能量势垒的MTJ制造在半导体管芯的相同层中以避免必须在半导体管芯中为不同MRAM提供附加层。在一个示例中，为了在半导体管芯的相同层中制造具有不同能量势垒的MTJ，采用了一种制造工艺，该制造工艺包括在第二底部通孔之上形成第一阻挡层，该第二底部通孔位于半导体管芯的互连层中。一旦第二底部通孔被第一阻挡层覆盖，则在半导体管芯的互连层中的第一底部通孔之上沉积第一MTJ叠层膜。然后去除第一MTJ叠层膜的一部分以从第一MTJ叠层膜形成第一MTJ叠层。然后用硬掩模掩盖第一MTJ叠层，并且在第二底部通孔之上沉积第二MTJ叠层膜。然后去除第二MTJ叠层膜的一部分以从第二MTJ叠层膜形成第二MTJ叠层。作为示例，每个MTJ叠层可以形成为变化的高度和/或宽度，并且可以由不同的材料组合形成，使得第一MTJ叠层可以具有与第二MTJ叠层不同的能量势垒。以这种方式，具有不同能量势垒的MTJ可以在半导体管芯的相同层中提供具有变化的性能指标的存储器件。
在这点上，在一个示例性方面，提供了一种包括第一MTJ叠层和第二MTJ叠层的半导体管芯。第一MTJ叠层包括具有第一钉扎层磁矩的第一钉扎层、具有第一自由层磁矩的第一自由层、以及设置在第一钉扎层与第一自由层之间的第一隧道势垒层。第一MTJ叠层具有第一能量势垒。第二MTJ叠层包括具有第二钉扎层磁矩的第二钉扎层、具有第二自由层磁矩的第二自由层、以及设置在第二钉扎层与第二自由层之间的第二隧道势垒层。第二MTJ叠层具有与第一能量势垒不同的第二能量势垒。
在另一示例性方面，提供了一种包括用于存储数据的第一装置和用于存储数据的第二装置的半导体管芯。用于存储数据的第一装置包括具有第一固定磁矩的用于存储固定磁矩的第一装置、具有第一可编程磁矩的用于存储可编程磁矩的第一装置、以及设置在用于存储固定磁矩的第一装置与用于存储可编程磁矩的第一装置之间的用于转移电子的自旋极化的第一装置。用于存储数据的第一装置具有第一能量势垒。用于存储数据的第二装置包括具有第二固定磁矩的用于存储固定磁矩的第二装置、具有第二可编程磁矩的用于存储可编程磁矩的第二装置、以及设置在用于存储固定磁矩的第二装置与用于存储可编程磁矩的第二装置之间的用于转移电子的自旋极化的第二装置。用于存储数据的第二装置具有与第一能量势垒不同的第二能量势垒。
在另一示例性方面，提供了一种改变半导体管芯中的不同MRAM阵列中的MTJ的变化的能量势垒的方法。该方法包括在第二MRAM阵列的第二通孔之上形成第一阻挡层，其中第二通孔在半导体管芯的互连层中。在第一MRAM阵列的第一通孔和第一阻挡层的至少一部分之上沉积第一MTJ叠层膜。第一通孔在半导体管芯的互连层中。在第一MTJ叠层膜之上沉积第一顶部电极膜。在第一通孔之上的第一MTJ叠层膜之上的第一顶部电极膜的一部分之上沉积第一掩模。去除不在第一掩模下方的第一顶部电极膜的一部分和第一MTJ叠层膜的一部分，以在第一MRAM阵列的第一通孔之上的第一MTJ叠层之上形成第一顶部电极层。去除第二MRAM阵列的第二通孔之上的第一阻挡层的至少一部分。在第二MRAM阵列的第二通孔之上沉积第二MTJ叠层膜。在第二MTJ叠层膜之上沉积第二顶部电极膜。然后在第二通孔之上的第二MTJ叠层膜之上的第二顶部电极膜的一部分之上沉积第二掩模。去除不在第二掩模下方的第二顶部电极膜的一部分和第二MTJ叠层膜的一部分，以在第二MRAM阵列的第二通孔之上的第二MTJ叠层之上形成第二顶部电极层。
在另一示例性方面，提供了一种中央处理单元(CPU)系统，该CPU系统包括：系统总线、通信地耦合到系统总线的至少一个CPU核、通信地耦合到系统总线的存储器控制器、以及通信地耦合到系统总线的存储器系统。该存储器系统包括第一MRAM阵列的第一MRAM位单元和第二MRAM阵列的第二MRAM位单元。第一MRAM阵列的第一MRAM位单元包括第一MTJ叠层、第一MTJ和第一存取晶体管。第一MTJ叠层包括具有第一钉扎层磁矩的第一钉扎层、具有第一自由层磁矩的第一自由层、以及设置在第一钉扎层与第一自由层之间的第一隧道势垒层。第一MTJ叠层具有第一能量势垒。第一MTJ包括第一顶部电极层和第一底部电极层，其中第一MTJ叠层设置在第一顶部电极层与第一底部电极层之间。第一存取晶体管包括第一栅极、第一源极和第一漏极。第一存取晶体管耦合到第一MTJ。第二MRAM阵列的第二MRAM位单元包括第二MTJ叠层、第二MTJ和第二存取晶体管。第二MTJ叠层包括具有第二钉扎层磁矩的第二钉扎层、具有第二自由层磁矩的第二自由层、以及设置在第二钉扎层与第二自由层之间的第二隧道势垒层。第二MTJ叠层具有与第一能量势垒不同的第二能量势垒。第二MTJ包括第二顶部电极层和第二底部电极层，其中第二MTJ叠层设置在第二顶部电极层与第二底部电极层之间。第二存取晶体管包括第二栅极、第二源极和第二漏极。
附图说明
图1是可以在MRAM阵列中设置的示例性磁阻随机存取存储器(MRAM)位单元的示意图；
图2A是包括多个MRAM阵列的示例性半导体管芯的俯视图，每个MRAM阵列包括多个MRAM单元，多个MRAM位单元在MRAM阵列之间具有不同能量势垒以促进将MRAM用于不同的存储器应用；
图2B是图2A中的半导体管芯的侧视截面图，示出了MRAM阵列的多个MRAM位单元中的示例性磁性隧道结(MTJ)叠层；
图3是示出在图2B中的半导体管芯中制造MTJ叠层的示例性工艺的流程图；
图4A-4G是示出根据图3中的示例性制造工艺在如图2B所示的半导体管芯的金属层中制造第一MRAM阵列的第一MTJ叠层的示例性工艺步骤的截面图；
图4H-4L是示出根据图3中的示例性制造工艺在如图2B所示的半导体管芯的金属层中制造第二MRAM阵列的第二MTJ叠层的示例性工艺步骤的截面图；
图4M-4Q是示出在如图2B所示的半导体管芯的金属层中制造第三MRAM阵列的第三MTJ叠层的示例性工艺步骤的截面图；
图4R-4S是示出在图2B所示的半导体管芯中制造每个MTJ叠层使得每个MTJ叠层具有变化的宽度和材料类型以提供与另一MTJ叠层的能量势垒不同的每个MTJ叠层的能量势垒的示例性工艺步骤的截面图；
图5A-5R是示出制造多个MTJ叠层以用于如图2B所示的具有变化的能量势垒的半导体管芯中的不同MRAM阵列中的多个MRAM位单元中的MRAM位单元的替代示例性工艺步骤的截面图；
图6A-6C是示出在如图2A和2B中提供的具有变化的能量势垒的不同MRAM阵列中制造具有设置在互连层之上和MTJ叠层之上的间隔物膜的MRAM位单元的示例性工艺步骤的截面图；
图7A-7D是示出在如图2A和2B中提供的具有变化的能量势垒的不同MRAM阵列中制造具有在互连层之上的间隔物膜和在MTJ叠层之上的顶部通孔的MRAM位单元的示例性工艺步骤的截面图；
图8A-8C是示出在如图2A和2B中提供的不同MRAM阵列中从具有变化的能量势垒的MTJ叠层中制造MRAM位单元的示例性工艺步骤的截面图，其中互连层的顶表面从间隔物膜暴露；
图9A-9D是示出在如图2A和2B中提供的具有变化的能量势垒的不同MRAM阵列中制造具有从间隔物膜暴露的互连层的顶表面和在MTJ叠层之上的顶部通孔的MRAM位单元的示例性工艺步骤的截面图；以及
图10是示例性的基于处理器的系统的框图，该系统可以包括具有变化的能量势垒的MTJ叠层，变化的能量势垒可以在不同的MRAM阵列中的MRAM位单元中的MTJ中提供，以在半导体管芯中提供不同类型的存储器，同时仍然实现不同的性能指标。
具体实施方式
现在参考附图，描述本公开的若干示例性方面。本文中使用的单词“示例性”表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为比其他方面更优选或更具优势。
在详细描述中公开的各方面包括用于促进将MRAM用于不同存储器应用的半导体管芯中的不同磁阻随机存取存储器(MRAM)阵列中的磁性隧道结(MTJ)的变化的能量势垒。作为示例，不同的存储器应用可能需要在存取时间与数据保留性能之间进行不同的折衷，其中在这些不同的存储器应用中使用具有相同能量势垒的MTJ叠层可能无法实现期望的性能差异。因此，在这点上，在本文中公开的示例性方面，为了促进将MRAM用于半导体管芯中具有不同性能要求的不同类型的存储器，在半导体管芯中的不同MRAM阵列中形成MRAM位单元的MTJ的能量势垒是各种各样的。MRAM位单元中MTJ的能量势垒会影响MRAM位单元的写入性能，因为切换MTJ的自由层的磁定向所需要的开关电流的量是其能量势垒的函数。因此，通过改变半导体管芯中的不同MRAM阵列中的MRAM位单元中的MTJ中的MTJ的能量势垒，可以将不同的MRAM阵列用于在半导体管芯中提供的不同类型的存储器，同时仍然实现不同的性能指标，作为示例，诸如存取时间、数据保留速率、位单元耐久性、阵列密度和/或功耗速率。可以通过改变MTJ叠层的材料、高度、宽度和/或其他特性来改变MRAM位单元中的MTJ的能量势垒。
在很多基于处理器的系统中，可以提供不同的存储器应用。例如，可以提供高速缓冲存储器以存储由处理器在操作期间经常访问的数据。可以提供主存储器以存储访问频率比高速缓冲存储器中的数据低但是比长期存储器中的数据高的数据。可以提供长期存储器以存储访问频率比主存储器中的数据低的大量数据。由于存储在这些存储器应用中的每个中的数据以变化的频率被访问，因此每个存储器应用可能具有不同的存取时间要求。例如，可能要求高速缓冲存储器具有比主存储器快的存取时间，因为在高速缓冲存储器中提供较快存取时间可以比在主存储器中提供较快存取时间更大程度地提高器件速度。出于类似的原因，长期存储器存取时间甚至可以进一步减少存取时间要求。期望将MRAM用作用于所有这些存储器应用的存储器类型，因为MRAM具有高的数据保留速率并且消耗少量功率。
例如，在单个半导体管芯上可能需要使用MRAM阵列中的MRAM位单元的eFlash存储器、高速缓冲存储器和主存储器。在将MRAM用于不同存储器应用时，期望具有高的数据保留速率和快速的存取时间，因为高的数据保留速率增加了器件可靠性并且快速的存取时间增加了器件速度。例如，对于高速缓冲存储器，减少存取时间可能优于增加保留速率，因为高速缓冲存储器的主要目标可以是实现高速处理。在长期存储器(诸如例如，eFlash存储器)中，提高保留速率可能优于减少存取时间，因为eFlash的主要目标可以是提供长期可靠的数据存储。主存储器可能需要介于高速缓冲存储器所需要的性能指标与eFlash存储器所需要的性能指标之间的性能指标，因为主存储器可以用作长期存储器和高速缓冲存储器之间的中间存储器。
然而，在MRAM中，增加保留速率可能以减慢存取时间为代价。相反，降低MRAM中的保留速率可以缩短存取时间。这是因为，MRAM位单元中的MTJ的保留速率和存取时间是基于MTJ的能量势垒的。MTJ的能量势垒是改变MTJ的自由层的磁定向所需要的能量的量。影响MTJ的能量势垒的因素包括MTJ的各个层的宽度和/或材料类型。增加MTJ的能量势垒使MTJ对诸如温度变化、泄漏电流和杂散电容等外部影响更具弹性，因为这种外部影响必须传递更多量的能量以改变MTJ的自由层的磁定向。但是，增加MTJ的能量势垒会减慢存取时间，因为例如写入电流必须将更多的能量传输到MTJ的自由层，这在固定电压下需要更长的时间段。因此，尽管期望在MRAM中具有高数据保留速率和快速存取时间，但必须在保留速率与存取时间之间进行折衷。
在诸如片上系统(SoC)器件等很多应用中，在单个半导体管芯上的存储器系统中可能需要需要不同性能指标的不同类型的存储器。例如，可能期望将MRAM用于单个半导体管芯上的eFlash存储器、高速缓冲存储器和主存储器，因为MRAM具有高数据保留速率并且消耗少量电量。在这点上，图2A示出了示例性半导体管芯200的俯视图，该半导体管芯200包括用于支持存储器应用的沿着A-A线的多个MRAM阵列208(1)-208(L)。在该示例中，在半导体管芯200中提供有三(3)个MRAM阵列208(1)-208(3)。在一些方面，图2A中的半导体管芯200可以是SoC的半导体管芯。根据需要，图2A中的每个MRAM阵列208(1)-208(3)可以用于不同类型的存储器。在该示例中，第一MRAM阵列208(1)可以用于eFlash存储器，第二MRAM阵列208(2)可以用于主存储器(嵌入式动态随机存取存储器(eDRAM))，并且第三MRAM阵列208(3)可以用于嵌入式静态随机存取存储器(eSRAM)高速缓冲存储器。图2A中的每个MRAM阵列208(1)-208(3)包括相应的多个MRAM位单元201(1)-201(3)，并且每个MRAM位单元201(1)(1)-201(1)(M)、201(2)(1)-201(2)(N)、201(3)(1)-201(3)(P)包括具有在顶部电极层209与顶部电极层209之间的MTJ叠层204的MTJ 202。每个MTJ叠层204形成在金属层206中并且包括自由层211、钉扎层213和隧道势垒层212。自由层211的磁矩MFL可以改变，但是钉扎层213的磁矩MPL保持固定或“钉扎”。每个MTJ叠层204被配置为根据其自由层211的磁矩MFL来存储数据以表示不同的存储器状态(即，逻辑“1”或“0”)，其自由层211的磁矩MFL平行(P)或反平行(AP)于其钉扎层213的磁矩MPL。
在MRAM阵列208(1)-208(3)中提供的MRAM位单元201(1)(1)-201(3)(P)可能基于其存储器应用而需要不同的存取时间。例如，用于eSRAM高速缓冲存储器的第三MRAM阵列208(3)中的第三多个MRAM位单元201(3)例如可能需要比用于eFlash存储器的第一MRAM阵列208(1)中的第一多个MRAM位单元201(1)更快的存取时间，因为eSRAM高速缓冲存储器比eFlash存储器更频繁地用于高速处理。因此，较低的数据保留速率可能是可接受的折衷以为用于高速缓冲存储器的第三MRAM阵列208(3)中的MRAM位单元201(3)(1)-201(3)(P)提供更快的存取时间。相反，用于eFlash存储器的第一MRAM阵列208(1)中的第一多个MRAM位单元201(1)(1)-201(1)(M)可能需要比用于高速缓冲存储器的第三MRAM阵列208(3)中的第三多个MRAM位单元201(3)更高的数据保留速率，因为eFlash存储器比高速缓冲存储器更频繁地用于需要增加的可靠性的长期存储器。主存储器(eDRAM)可能需要比高速缓冲存储器更高的数据保留速率，但是也可能需要比eFlash存储器更快的存取时间。这是因为，主存储器(eDRAM)通常用作长期存储器与缓存存储器(eSRAM)之间的中间存储器。以这种方式，用于主存储器(eDRAM)的第二MRAM阵列208(2)中的第二多个MRAM位单元201(2)可能需要介于用于eFlash存储器的第一MRAM阵列208(1)中的第一多个MRAM位单元201(1)所需要的性能指标与用于高速缓冲存储器(eSRAM)的第三MRAM阵列208(3)中的第三组多个MRAM位单元201(3)所需要的性能指标之间的性能指标。因此，对于需要在半导体管芯上使用MRAM的不同类型存储器的应用，可能需要在单个半导体管芯上提供具有变化的性能指标的MRAM阵列中的MRAM位单元。
在下面讨论的示例中，通过改变MRAM位单元201(1)(1)-201(3)(P)中的MTJ 202(1)-202(3)的能量势垒，MRAM阵列208(1)-208(3)中的MRAM位单元201(1)(1)-201(3)(P)被制造为在半导体管芯200中具有变化的性能指标。例如，图2B示出了在每个MRAM阵列208(1)-208(3)、208(L)中的断线之间的沿着截面A-A的图2A的截面侧视图。在这点上，图2B分别示出了在相应的第一、第二和第三多个MRAM位单元201(1)-201(3)中的相应的第一、第二和第三MRAM位单元201(1)(1)、201(2)(1)、201(3)(1)中的示例性的第一、第二和第三MTJ202(1)-202(3)。图2B示出了用于第一、第二和第三多个MRAM位单元201(1)-201(3)中的每个的一个MRAM位单元201(1)(1)-201(3)(1)。图2B所示的每个MRAM位单元201(1)(1)-201(3)(1)分别表示在X轴方向上可以设置在MRAM位单元201(1)(1)-201(3)(1)的左侧和右侧并且在Z轴方向上可以设置在MRAM位单元201(1)(1)-201(3)(1)的前面和后面的相应的多个MRAM位单元201(1)-201(3)中的每个MRAM位单元201(1)(1)-201(3)(P)。如下所述，在同一半导体管芯上包括具有变化的性能指标的MRAM位单元使得MRAM可以用于不同的存储器应用。以这种方式，MRAM阵列中的MRAM位单元可以为不同的存储器应用提供变化的性能指标，同时还获取与MRAM相关联的较高的数据保留和较低的功耗的益处。
在这点上，图2B中的每个MTJ 202(1)-202(3)包括根据其材料组成和几何形状而具有能量势垒Eb(1)-Eb(3)的MTJ叠层204(1)-204(3)。如图2B所示，每个MTJ叠层204(1)-204(3)在顶部电极层209(1)-209(3)与底部电极层210(1)-210(3)之间，并且包括在自由层211(1)-211(3)与钉扎层213(1)-213(3)之间的隧道势垒层212(1)-212(3)。如上所述，每个MTJ202(1)-202(3)的能量势垒Eb(1)-Eb(3)是使其自由层211(1)-211(3)的磁矩MFL(1)-MFL(3)的方向相对于其钉扎层213(1)-213(3)的磁矩MPL(1)-MPL(3)基本上反转所需要的能量的量。例如，图2B中的MTJ叠层204(1)-204(3)的材料组成和/或宽度W1-W3可以不同以改变每个MTJ 202(1)-202(3)的能量势垒Eb(1)-Eb(3)。例如，第一MTJ 202(1)和第二MTJ 202(2)具有材料组成和宽度W1、W2，使得第一能量势垒Eb(1)高于第二能量势垒Eb(2)。类似地，第三MTJ 202(3)具有材料组成和宽度W3，使得第二能量势垒Eb(2)高于第三能量势垒Eb(3)。以这种方式，根据需要，第一、第二和第三MTJ 202(1)-202(3)能够为半导体管芯200中的不同存储器类型提供具有变化的性能指标的MRAM阵列208(1)-208(3)。
在该示例中，并且如将在下面更详细地讨论的，具有带有变化的能量势垒Eb(1)-Eb(3)以改变性能指标的MRAM位单元201(1)(1)-201(3)(P)的MRAM阵列208(1)-208(3)也在半导体管芯200的同一层中被制造，以避免在不同的层中制造MRAM阵列208(1)-208(3)以避免增加半导体管芯200的在Y轴方向上的高度。在这点上，在Y轴方向上，图2B中的每个MTJ202(1)-202(3)形成在相应的底部互连214(1)-214(3)之上，相应的底部互连214(1)-214(3)形成在半导体管芯200的互连层216中。在该示例中，每个底部互连214(1)-214(3)包括第一底部通孔218(1)-218(3)(即，第一通孔、第二通孔和第三通孔)、底部金属线220(1)-220(3)和第二底部通孔222(1)-222(3)。每个第一底部通孔218(1)-218(3)形成在互连层216的扩散阻挡层224中。每个底部金属线220(1)-220(3)形成在互连层216的金属间层226中的相应的第二底部通孔222(1)-222(3)之上。每个底部互连214(1)-214(3)耦合到形成在半导体管芯200的半导体层230中的存取晶体管228(1)-228(3)，以在读/写操作期间控制流向MTJ 202(1)-202(3)的电流。每个存取晶体管228(1)-228(3)包括相应的栅极G1-G3、源极S1-S3和漏极D1-D3。在该示例中，每个底部互连214(1)-214(3)耦合到每个存取晶体管228(1)-228(3)的相应漏极D1-D3。每个存取晶体管228(1)-228(3)的字线WL1-WL3耦合到每个存取晶体管228(1)-228(3)的相应栅极G1-G3。每个存取晶体管228(1)-228(3)的源极S1-S3通过每个存取晶体管228(1)-228(3)的相应源极线SL1-SL3耦合到电压源VS(1)-VS(3)。
当向每个MTJ 202(1)-202(3)读取或写入数据时，通过激活相应的相关联的字线WL1-WL3来激活相应存取晶体管228(1)-228(3)的栅极G1-G3。例如，在写入操作中，在每个存取晶体管228(1)-228(3)的漏极D1-D3与源极S1-S3之间以及在每个MTJ 202(1)-202(3)两端生成写入电流。如果要将每个MTJ 202(1)-202(3)的每个自由层211(1)-211(3)的磁矩MFL(1)-MFL(3)从AP改变为P，则生成从每个自由层211(1)-211(3)流向每个相应的钉扎层213(1)-213(3)的写入电流。如果要将每个MTJ 202(1)-202(3)的每个自由层211(1)-211(3)的磁矩MFL(1)-MFL(3)相对于相应的钉扎层213(1)-213(3)从P改变为AP，则生成从每个钉扎层213(1)-213(3)流向每个相应的自由层211(1)-211(3)的写入电流。因此，以这种方式，每个存取晶体管228(1)-228(3)控制每个相应的MTJ 202(1)-202(3)两端的读/写电流。
读取操作与写入操作的不同之处在于，执行写入操作所需要的电流的量大于执行读取操作所需要的电流的量。如上所述，较高的电流将较高量的能量传输到MTJ的自由层。如果一个MTJ的能量势垒比另一MTJ高，则具有较高能量势垒的MTJ可能需要较高的写入电流来对MTJ执行写入操作。例如，对图2B中具有第一能量势垒Eb(1)的第一MTJ 202(1)执行写入操作比对具有低于第一能量势垒Eb(1)的第三能量势垒Eb(3)的第三MTJ 202(3)执行写入操作需要更高的写入电流。以这种方式，具有较高能量势垒Eb(1)-Eb(3)的MTJ 202(1)-202(3)可能需要较高的写入电流来对相应MTJ 202(1)-202(3)执行写入操作。
影响MTJ 202(1)-202(3)的能量势垒Eb(1)-Eb(3)的因素包括用于形成MTJ叠层204(1)-204(3)的材料以及MTJ叠层204(1)-204(3)中的各层的高度H1-H3和宽度W1-W3。用于形成MTJ叠层204(1)-204(3)的材料会影响相应的能量势垒Eb(1)-Eb(3)，因为相应MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)与相应MTJ叠层204(1)-204(3)的电阻相关联。通过由强自由层磁矩材料制造MTJ叠层204(1)-204(3)，MTJ叠层204(1)-204(3)可以具有较高的能量势垒Eb(1)-Eb(3)。例如，由第一材料形成第一MTJ 202(1)的第一自由层211(1)可能导致第一MTJ202(1)具有第一能量势垒Eb(1)。类似地，由第二材料形成第二MTJ 202(2)的第二自由层211(2)可能导致第二MTJ 202(2)具有与第一能量势垒Eb(1)不同的第二能量势垒Eb(2)。如果第一能量势垒Eb(1)大于第二能量势垒Eb(2)，则第一MTJ 202(1)可以具有比第二MTJ 202(2)更高的数据保留速率和更慢的切换速度。以这种方式，用于形成MTJ叠层204(1)-204(3)的各层的材料可以影响MTJ 202(1)-202(3)的能量势垒Eb(1)-Eb(3)并且因此影响MTJ 202(1)-202(3)的性能指标。
MTJ叠层204(1)-204(3)中的各层的高度H1-H3和宽度W1-W3也可以影响MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)。例如，将第一MTJ 202(1)的第一自由层211(1)形成为第一宽度W1可能导致第一MTJ 202(1)具有第一能量势垒Eb(1)。类似地，将第二MTJ 202(2)的第二自由层211(2)形成为第二宽度W2可能导致第二MTJ 202(2)具有与第一能量势垒Eb(1)不同的第二能量势垒Eb(2)。与以上讨论相似，如果第一能量势垒Eb(1)大于第二能量势垒Eb(2)，则第一MTJ 202(1)可以具有比第二MTJ 202(2)更高的数据保留速率和更慢的切换速度。以这种方式，MTJ叠层204(1)-204(3)的各层的宽度W1-W3可以影响相应MTJ 202(1)-202(3)的能量势垒Eb(1)-Eb(3)并且因此影响MTJ 202(1)-202(3)的性能指标。
如上所述，为了在MRAM位单元201(1)(1)-201(3)(P)之间改变能量势垒Eb(1)-Eb(3)，MTJ叠层204(1)-204(3)可以由可以影响MTJ 202(1)-202(3)的能量势垒Eb(1)-Eb(3)的不同材料组成形成。例如，作为非限制性示例，每个MTJ 202(1)-202(3)的底部电极层210(1)-210(3)可以包括诸如钽(Ta)、氮(N)化钽(Ta)(TaN)、钨(W)、铜(Cu)基材料、钌(Ru)、铂(Pt)、铪(Hf)化铱(Ir)(HfIr)、铽(Tb)钴(Co)铁(Fe)(TbCoFe)和/或TbWFe等材料。作为非限制性示例，每个MTJ 202(1)-202(3)的底部电极层210(1)-210(3)可以包括在大约5-20纳米(nm)的范围内的厚度。作为非限制性示例，每个MTJ 202(1)-202(3)的顶部电极层209(1)-209(3)可以包括诸如Ta、TaN、钛(Ti)、氮化钛(TiN)、Ru、W、Pt、HfIr、TbCoFe和/或TbWFe等材料。作为非限制性示例，每个MTJ 202(1)-202(3)的顶部电极层209(1)-209(3)可以包括在大约15-80nm的范围内的厚度。
类似地，MTJ叠层204(1)-204(3)的自由层211(1)-211(3)可以由可以影响MTJ 202(1)-202(3)的能量势垒Eb(1)-Eb(3)的不同材料组成形成。MTJ的能量势垒可以通过计算MTJ的有效各向异性能量常数(Keff)来确定，Keff等于各向异性场(Hk)乘以饱和磁化强度(Ms)的一半。由于可以同时测量各向异性场(Hk)和饱和磁化强度(KB)，因此可以使用以下等式来计算有效各向异性能量常数(Keff)：Keff＝Hk*Ms/2。一旦计算出有效各向异性能量常数(Keff)，就可以使用以下等式来计算能量势垒Eb：Eb＝(Keff*V)/(KB*T)，其中V是自由层的体积，T是温度，并且KB是玻尔磁子。对于基于CoFeB的自由层，本文中公开的各方面可以包括在大约2000-5000奥斯特(Oe)之间的各向异性场(Hk)和在大约300-1300emu/cc之间的饱和磁化强度(Ms)。在至少一个示例中，对于第一MTJ 202(1)的第一自由层211(1)，材料可以包括Co、Fe、B和CoFeB基材料。以这种方式，将第一MTJ 202(1)用于eFlash存储器例如可以包括具有高的Keff，使得Hk大于3500Oe并且Ms大于800emu/cc。第二MTJ 202(2)的第二自由层211(2)可以包括诸如Co、Fe、B和CoFeB基材料等材料。在这点上，将第二MTJ 202(2)用于主存储器(eDRAM)例如可以包括具有Keff，使得Hk大约等于3000Oe并且Ms大约在600-800emu/cc之间。第三MTJ 202(3)的第三自由层211(3)可以包括诸如Co、Fe、B和CoFeB基材料等材料。在这点上，将第三MTJ 202(3)用于eSRAM高速缓冲存储器例如可以包括具有Keff，使得Hk大约小于2500Oe并且Ms大约小于600emu/cc。
类似地，为了改变MRAM位单元201(1)(1)-201(3)(P)之间的能量势垒Eb(1)-Eb(3)，MTJ叠层204(1)-204(3)的钉扎层213(1)-213(3)可以由可以影响MTJ 202(1)-202(3)的能量势垒Eb(1)-Eb(3)的不同材料组成形成。例如，第一MTJ 202(1)的第一钉扎层213(1)可以包括诸如Co、Pt、Co/Pt基材料、B和/或CoFeB基材料等材料。第二MTJ 202(2)的第二钉扎层213(2)可以包括诸如Co、镍(Ni)、Co/Ni基材料、Pt、Co/Pt基材料、B和/或CoFeB基材料等材料。第三MTJ 202(3)的第三钉扎层213(3)可以包括诸如Co、Ni、CoNi基材料、Fe、B和/或CoFeB基材料等材料。
类似地，为了在MRAM位单元201(1)(1)-201(3)(P)之间改变能量势垒Eb(1)-Eb(3)，MTJ叠层204(1)-204(3)的隧道势垒层212(1)-212(3)可以由可以影响MTJ 202(1)-202(3)的能量势垒Eb(1)-Eb(3)的不同材料组成形成。例如，第一隧道势垒层212(1)可以包括诸如大约8-10欧姆平方微米(Ωμm2)的电阻面积乘积(RA)和大约150％的隧道磁阻(TMR)。第二隧道势垒层212(2)可以包括诸如大约5-8Ωμm2的RA和大约200％的TMR。第三隧道势垒层212(3)可以包括诸如小于5Ωμm2的RA和大约200％的TMR。
第一MTJ 202(1)的临界尺寸可以包括大于七十(70)nm的临界尺寸。第二MTJ 202(2)的临界尺寸可以包括在大约三十五(35)至七十(70)nm之间的临界尺寸。第三MTJ 202(3)的临界尺寸可以包括小于三十五(35)nm的临界尺寸。第一MTJ 202(1)的保留速率可以包括在一百二十五(125)摄氏度(C)下的十(10)年。第二MTJ 202(2)的保留速率可以包括在八十五(85)摄氏度(C)下的十(10)年。第三MTJ 202(3)的保留速率可以包括在八十五(85)摄氏度(C)下的几天或几个月。作为非限制性示例，能量势垒Eb(1)-Eb(3)对于eFlash可以在大约80-100电子伏特(eV)的范围内，对于eSRAM可以在大约50-60eV的范围内，并且对于eDRAM可以在大约60-70eV的范围内。作为非限制性示例，MTJ叠层204(1)-204(3)可以具有在大约15-80nm之间的高度。用于eFlash的钉扎层213(1)-213(3)可以包括用于多层(ML)的Co/Pt基材料和用于合成反铁磁(SAF)层的CoFeB基材料。用于eDRAM的钉扎层213(1)-213(3)可以包括用于ML的Co/Pt基材料和用于SAF层的CoFeB基材料。作为非限制性示例，用于高速缓冲存储器的eSRAM的钉扎层213(1)-213(3)可以包括用于ML的Co/Ni基材料和用于SAF层的CoFeB基材料。作为非限制性示例，每个存取晶体管228(1)-228(3)可以是平面n型金属氧化物半导体(MOS)(NMOS)或p型MOS(PMOS)型晶体管、NMOS或PMOS鳍型场效应晶体管(FinFET)或绝缘体上硅(SOI)NMOS或PMOS型晶体管。作为非限制性示例，每个第一底部通孔218(1)-218(3)可以包括诸如Ta、TaN、W和Cu基材料等材料，使得每个第一底部通孔218(1)-218(3)可以具有在大约5-20nm之间的高度和大于或小于每个MTJ 202(1)-202(3)的宽度的宽度。作为非限制性示例，每个第二底部通孔222(1)-222(3)可以包括诸如Cu、W、Ta和/或Ta/TaN等材料，并且具有在大约50-100nm之间的高度。作为非限制性示例，每个底部金属线220(1)-220(3)可以包括诸如Cu、W和/或Ta/TaN等材料，并且具有在大约50-100nm之间的高度和在大约30-100nm之间的宽度。作为非限制性示例，扩散阻挡层224可以包括诸如氮化硅(SiN)、SiCON和/或氮氧化硅(SiON)等材料，并且具有诸如大约10-30nm的高度。作为非限制性示例，金属间层226可以包括诸如二氧化硅(SiO2)、SiON和/或SiN等材料，并且具有在大约50-100nm之间的高度。
在图2B中，具有不同能量势垒Eb(1)-Eb(3)的MTJ 202(1)-202(3)制造在半导体管芯200的同一层中以避免必须在半导体管芯200中为不同MTJ 202(1)-202(3)提供附加层。在半导体管芯200的同一层中制造具有不同能量势垒Eb(1)-Eb(3)的MTJ 202(1)-202(3)可以减小半导体管芯200的整体高度，从而减小半导体管芯200的整体尺寸。在这点上，图3示出了用于在图2B中的半导体管芯200中制造三(3)个MTJ叠层204(1)-204(3)的示例性制造工艺300。图4A-4S示出了用于在图2B中的半导体管芯200中制造三(3)个MTJ叠层204(1)-204(3)的示例性制造工艺300的各个制造阶段。将结合图4A-4S中的示例性工艺步骤来讨论图3中的示例性制造工艺300。
在这点上，图3中的制造工艺300的第一步骤包括在第二MRAM阵列208(2)的第二底部互连214(2)之上形成第一阻挡层432(1)，其中第二底部互连214(2)在半导体管芯200的互连层216中(图3中的框302)。在这点上，图4A-4C示出了根据图3中的框302中的制造步骤在第二MRAM阵列208(2)的第二底部互连214(2)之上形成第一阻挡层432(1)的第一、第二和第三制造阶段400(1)-400(3)的截面图。如图4A-4C所示，第一阻挡层432(1)在Y轴方向上形成在第二底部互连214(2)之上以保护第二底部互连214(2)，同时在后续步骤中沉积第一MTJ膜叠层436(1)。在图4A和4B中，底部电极膜434形成在扩散阻挡层224和每个第一底部通孔218(1)-218(3)之上的互连层216中。图4C示出了在第二MRAM阵列208(2)的第二底部互连214(2)和第三MRAM阵列208(3)的第三底部互连214(3)之上形成第一阻挡层432(1)。在该示例中，第一光刻胶掩模438(1)用于形成第一阻挡层432(1)。以这种方式，第一阻挡层432(1)形成在第二MRAM阵列208(2)的第二底部互连214(2)和第三MRAM阵列208(3)的第三底部互连214(3)之上。
作为非限制性示例，半导体管芯200可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、光刻、反应离子蚀刻(RIE)、蚀刻、化学机械平坦化(CMP)和/或湿法/干法蚀刻、清洁工艺等工艺来提供。作为非限制性示例，半导体层230可以包括诸如Si、SiO、高k氧化物材料、金属栅极材料、B、磷(P)、砷(As)、Ti、Co、Ni和/或硅锗(SiGe)等材料。作为非限制性示例，每个存取晶体管228(1)-228(3)的电压源VS(1)-VS(3)可以是单个电压源或不同电压源的某种组合，并且可以提供在大约0.5-1.8伏(V)的范围内的电压。作为非限制性示例，底部电极膜434可以包括包括Ta、TaN、W、Cu、Ru、Ti和/或TiN在内的材料，并且可以具有在大约10-20nm之间的高度。作为非限制性示例，可以使用诸如PVD等工艺来沉积底部电极膜434。作为非限制性示例，第一阻挡层432(1)可以包括诸如SiO2、SiN和/或SiCON等材料，并且可以使用诸如CVD等工艺来形成。作为非限制性实例，第一光刻胶掩模438(1)可以使用诸如旋涂等工艺来沉积。
一旦在Y轴方向上在第二底部互连214(2)之上形成第一阻挡层432(1)，则可以沉积第一MTJ叠层膜436(1)以便稍后从第一MTJ叠层膜436(1)形成第一MTJ叠层204(1)。图3中的制造工艺300包括在第一MRAM阵列208(1)的第一底部互连214(1)和第一阻挡层432(1)的至少一部分之上沉积第一MTJ叠层膜436(1)，其中第一底部互连214(1)在半导体管芯200的互连层216中(图3中的框304)。在这点上，图4D示出了根据图3中的框304中的制造步骤在第一MRAM阵列208(1)的第一底部互连214(1)和第一阻挡层432(1)的至少一部分之上沉积第一MTJ叠层膜436(1)的第四制造阶段400(4)的截面图。此外，图3中的制造工艺300包括在第一MTJ叠层膜436(1)之上沉积第一顶部电极膜433(1)(图3中的框306)，如图4D中的第四制造阶段400(4)所示。如图4D所示，沉积第一MTJ叠层膜436(1)包括沉积第一自由膜439(1)、第一隧道势垒膜440(1)和第一钉扎膜441(1)。在该示例中，第一MTJ叠层膜436(1)保形地沉积在第一MRAM阵列208(1)中的底部电极膜434之上以及在第二MRAM阵列208(2)和第三MRAM阵列208(3)中的第一阻挡层432(1)之上。作为非限制性示例，第一MTJ叠层膜436(1)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta/TaN、Co、Pt、铂锰(PtMn)、CoFe、CoFeB、氧化镁(MgO)、Ru和/或HfIr，Ta等材料。对于以上示例中的变化的存储器应用，MTJ 202(1)-202(3)的钉扎层213(1)-213(3)应当具有相同的材料。对于eFlash存储器应用，自由层211(1)-211(3)可以富含铁(即，材料中的Fe含量超过50％)和/或包括富含CoFeB/Fe的合金。例如，Co10Fe70B20可以用作每个MTJ 202(1)-202(3)的自由层211(1)-211(3)的材料。对于eDRAM存储器应用，复合富铁合金和/或CoFeB可以用作自由层的材料。在该示例中，在eDRAM存储器应用中实现的自由层211(1)-211(3)可以比在eFlash存储器应用中实现的自由层211(1)-211(3)更薄。对于eSRAM存储器应用，如上所述，自由层211(1)-211(3)可以比在示例性eDRAM存储器应用中使用的自由层211(1)-211(3)更薄。eDRAM存储器应用中的自由层211(1)-211(3)可以由例如CoFeB制成，并且例如掺杂有Ta。上面讨论的这些存储器应用中的每个可以使用诸如PVD等工艺来制造。另外，作为非限制性示例，第一顶部电极膜433(1)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta、TaN、Ru、Ti、TiN和/或W等材料。
一旦沉积了第一MTJ膜叠层436(1)，则可以在稍后的步骤中在Y轴方向上在第一MTJ膜叠层436(1)的一部分之上沉积第一掩模(在该示例中为第一硬掩模442(1))以保护该部分同时去除另一部分。图3中的制造工艺300还包括在第一底部互连214(1)之上的第一MTJ叠层膜436(1)之上的第一顶部电极膜433(1)的一部分之上沉积第一硬掩模442(1)(图3中的框308)。在这点上，图4E示出了根据图3中的框308中的制造步骤在第一顶部电极膜433(1)的一部分之上沉积第一硬掩模442(1)的第五制造阶段400(5)的截面图。如图4E所示，第一硬掩模442(1)沉积在第一底部互连214(1)之上的第一MTJ叠层膜436(1)之上的第一顶部电极膜433(1)的一部分之上。以这种方式，第一硬掩模442(1)覆盖第一底部互连214(1)之上的第一顶部电极膜433(1)的一部分，以保护在其下方的第一顶部电极膜433(1)的一部分和第一MTJ叠层膜436(1)的一部分免于被蚀刻，如将在下面更详细地讨论的。作为非限制性示例，第一硬掩模442(1)可以使用诸如CVD等工艺来沉积，并且作为非限制性示例，第一硬掩模442(1)可以包括诸如SiO2、氮化硅(SiNx)和/或SiCN等材料。
图3中的制造工艺300还包括去除不在第一硬掩模442(1)下方的第一顶部电极膜433(1)的一部分和第一MTJ叠层膜436(1)的一部分以在第一MRAM阵列208(1)的第一底部互连214(1)之上的第一MTJ叠层204(1)之上形成第一顶部电极层209(1)(图3中的框310)。在这点上，图4F示出了根据图3中的框310中的制造步骤去除不在第一硬掩模442(1)下方的第一顶部电极膜433(1)的一部分和第一MTJ叠层膜436(1)的一部分的第六制造阶段400(6)的截面图。在稍后的步骤中示出了在Y轴方向上在第一MRAM阵列208(1)的第一底部互连214(1)之上的第一MTJ叠层204(1)之上形成第一顶部电极层209(1)。在这点上，未被第一硬掩模442(1)覆盖的第一顶部电极膜433(1)的一部分和第一MTJ叠层膜436(1)的一部分被去除。第一阻挡层432(1)未被去除，因为其在该示例中用于覆盖和保护第二底部互连214(2)和第三底部互连214(3)。在该示例中，作为非限制性示例，去除可以包括诸如蚀刻、等离子体化学蚀刻、离子磨机物理蚀刻和/或清洁工艺等工艺。作为非限制性实例，蚀刻剂可以包括四氟甲烷(CF4)、C12SF6、八氟环丁烷(C4F8)和/或氟仿(CHF3)。
图3中的制造工艺300还包括去除第二MRAM阵列208(2)的第二底部互连214(2)之上的第一阻挡层432(1)的至少一部分(图3中的框312)。在这点上，图4G-4H示出了根据图3中的框312中的制造步骤在Y轴方向上去除在第二MRAM阵列208(2)的第二底部互连214(2)之上的第一阻挡层432(1)的至少一部分的第七和第八制造阶段400(7)、400(8)的截面图。在这点上，图4G示出了去除第一硬掩模442(1)并且在第二底部互连214(2)、第三底部互连214(3)和第一顶部电极膜433(1)之上形成第二阻挡层432(2)。在该示例中，第二阻挡层432(2)形成在第一阻挡层432(1)和第一顶部电极膜433(1)之上以保护在其下方的第一顶部电极膜433(1)的一部分和第一MTJ叠层膜436(1)的一部分免于被蚀刻，如将在下面更详细地讨论的。图4H示出了去除第一阻挡层432(1)的一部分和第二阻挡层432(2)的一部分以暴露第二MRAM阵列208(2)的第二底部互连214(2)。在该示例中，第二光刻胶掩模438(2)用于暴露要去除的第一阻挡层432(1)的一部分。以这种方式，第二MTJ叠层膜436(2)可以在稍后的步骤中沉积在暴露的第二底部互连214(2)之上。在替代方法中，代替在第一阻挡层432(1)之上形成第二阻挡层432(2)，可以去除第一阻挡层432(1)并且然后可以沉积第二阻挡层432(2)。然而，该替代方法可能是不期望的，因为去除第一阻挡层432(1)可能通过诸如氧化损伤等机制而损伤底部电极膜434。作为非限制性示例，第二光刻胶掩模438(2)可以包括诸如光聚合、光分解和光交联光刻胶材料等材料，并且可以使用诸如旋涂等工艺来沉积。
图3中的制造工艺300包括在第二MRAM阵列208(2)的第二底部互连214(2)之上沉积第二MTJ叠层膜436(2)(图3中的框314)。在这点上，图4I示出了根据图3中的框314中的制造步骤在Y轴方向上在第二MRAM阵列208(2)的第二底部互连214(2)和第二阻挡层432(2)的至少一部分之上沉积第二MTJ叠层膜436(2)的第九制造阶段400(9)的截面图。此外，图3中的制造工艺300还包括在第二MTJ叠层膜436(2)之上沉积第二顶部电极膜433(2)(图3中的框316)。在这点上，图3中的制造工艺300包括在第二MTJ叠层膜436(2)之上沉积第二顶部电极膜433(2)，如图4I中的第九制造阶段400(9)所示。如图4I所示，沉积第二MTJ叠层膜436(2)包括沉积第二自由膜439(2)、第二隧道势垒膜440(2)和第二钉扎膜441(2)。在该示例中，第二MTJ叠层膜436(2)保形地沉积在第二MRAM阵列208(2)中的底部电极膜434之上以及在第一MRAM阵列208(1)和第三MRAM阵列208(3)中的第二阻挡层432(2)之上。作为非限制性示例，第二MTJ叠层膜436(2)可以通过诸如PVD等工艺形成。另外，作为非限制性示例，第二顶部电极膜433(2)可以通过诸如PVD等工艺形成。
图3中的制造工艺300还包括在第二底部互连214(2)之上的第二MTJ叠层膜436(2)之上的第二顶部电极膜433(2)的一部分之上沉积第二掩模(在该示例中为第二硬掩模442(2))(图3中的框318)。在这点上，图4J示出了根据图3的框318中的制造步骤在Y轴方向上在第二顶部电极膜433(2)的一部分之上沉积第二硬掩模442(2)的第十制造阶段400(10)的截面图。如图4J所示，第二硬掩模442(2)沉积在第二底部互连214(2)之上的第二MTJ叠层膜436(2)之上的第二顶部电极膜433(2)的一部分之上。以这种方式，第二硬掩模442(2)覆盖第二底部互连214(2)之上的第二顶部电极膜433(2)的一部分，以保护在其下方的第二顶部电极膜433(2)的一部分和第二MTJ叠层膜436(2)的一部分免于被蚀刻，如将在下面更详细地讨论的。作为非限制性示例，第二硬掩模442(2)可以使用诸如CVD或PVD等工艺来沉积，并且可以包括诸如SiO2、SiNx和/或SiCN等材料。
图3中的制造工艺300还包括去除不在第二硬掩模442(2)下方的第二顶部电极膜433(2)的一部分和第二MTJ叠层膜436(2)的一部分以在第二MRAM阵列208(2)的第二底部互连214(2)之上的第二MTJ叠层204(2)之上形成第二顶部电极层209(2)(图3中的框320)。在这点上，图4K示出了根据图3的框320中的制造步骤去除不在第二硬掩模442(2)下方的第二顶部电极膜433(2)的一部分和第二MTJ叠层膜436(2)的一部分的第十一制造阶段400(11)的截面图。在稍后的步骤中示出了在第二MRAM阵列208(2)的第二底部互连214(2)之上的第二MTJ叠层204(2)之上形成第二顶部电极层209(2)。在这点上，未被第二硬掩模442(2)覆盖的第二顶部电极膜433(2)的一部分和第二MTJ叠层膜436(2)的一部分被去除。第二阻挡层432(2)未被去除，因为其在该示例中用于覆盖和保护第一顶部电极膜433(1)、第一MTJ叠层膜436(1)和第三底部互连214(3)。在该示例中，作为非限制性示例，去除可以包括诸如蚀刻、离子磨机物理蚀刻、等离子体化学蚀刻和/或清洁工艺等工艺。作为非限制性实例，蚀刻剂可以包括CF4、C12SF6、C4F8和/或CHF3。
图4L-4M示出了沉积第三阻挡层432(3)并且去除第三MRAM阵列208(3)的第三底部互连214(3)之上的第三阻挡层432(3)的至少一部分的第十二和第十三制造阶段400(12)、400(13)的截面图。在这点上，图4L示出了去除第二硬掩模442(2)并且在Y轴方向上在第三底部互连214(3)、第二顶部电极膜433(2)和第一顶部电极膜433(1)之上形成第三阻挡层432(3)。在该示例中，第三阻挡层432(3)形成在第一顶部电极膜433(1)和第二顶部电极膜433(2)之上以保护在第一和第二顶部电极膜433(1)、433(2)中的每个下面的第一和第二MTJ叠层膜436(1)、436(2)的部分免于被蚀刻，如将在下面更详细地讨论的。类似地，如上所述，第三阻挡层432(3)也形成在第二阻挡层432(2)之上以形成第三阻挡层432(3)而不会潜在地损坏底部电极膜434。图4M示出了去除第三阻挡层432(3)的一部分以暴露第三MRAM阵列208(3)的第三底部互连214(3)。在该示例中，第三光刻胶掩模438(3)用于暴露要被去除的第三阻挡层432(3)的一部分。以这种方式，第三阻挡层432(3)可以覆盖第一顶部电极膜433(1)和第二顶部电极膜433(2)，使得在稍后的步骤中引入的第三MTJ叠层膜436(3)可以沉积在暴露的第三底部互连214(3)之上，而没有直接沉积在第一和第二顶部电极膜433(1)、433(2)之上。作为非限制性示例，第三光刻胶可以使用诸如旋涂等工艺来沉积。
图4N示出了在Y轴方向上在第三MRAM阵列208(3)的第三底部互连214(3)之上沉积第三MTJ叠层膜436(3)的第十四制造阶段400(14)的截面图。此外，图4N示出了在Y轴方向上在第三MTJ叠层膜436(3)之上沉积第三顶部电极膜433(3)。如图4N所示，沉积第三MTJ叠层膜436(3)包括沉积第三自由膜439(3)、第三隧道势垒膜440(3)和第三钉扎膜441(3)。在该示例中，第三MTJ叠层膜436(3)保形地沉积在第三MRAM阵列208(3)中的底部电极膜434之上以及在第一MRAM阵列208(1)和第二MRAM阵列208(2)中的第三阻挡层432(3)之上。类似地，第三顶部电极膜433(3)保形地沉积在第三MTJ叠层膜436(3)之上。作为非限制性示例，第三MTJ叠层膜436(3)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta/TaN、Co、Pt、PtMn、CoFe、CoFeB、MgO、Ru、HfIr、Ta、TbCoFe和/或TbWFe等材料。另外，作为非限制性示例，第三顶部电极膜433(3)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta、TaN、Ru、Ti、TiN和/或W等材料。
图4O示出了在Y轴方向上在第三顶部电极膜433(3)的一部分之上沉积第三掩模(第三硬掩模442(3))的第十五制造阶段400(15)的截面图。如图4O所示，第三硬掩模442(3)沉积在第三底部互连214(3)之上的第三MTJ叠层膜436(3)之上的第三顶部电极膜433(3)的一部分之上。以这种方式，第三硬掩模442(3)覆盖第三底部互连214(3)之上的第三顶部电极膜433(3)的一部分，以保护在其下方的第三顶部电极膜433(3)的一部分和第三MTJ叠层膜436(3)的一部分免于被蚀刻，如将在下面更详细地讨论的。作为非限制性示例，第三硬掩模442(3)可以使用诸如CVD或PVD等工艺来沉积，并且可以包括诸如SiO2、SiNx和/或SiCN等材料。
图4P示出了去除不在第三硬掩模442(3)下方的第三顶部电极膜433(3)的一部分和第三MTJ叠层膜436(3)的一部分的第十六制造阶段400(16)的截面图。在这点上，未被第三硬掩模442(3)覆盖第三顶部电极膜433(3)的一部分和第三MTJ叠层膜436(3)的一部分被去除。第三阻挡层432(3)覆盖和保护第一顶部电极膜433(1)和第二顶部电极膜433(2)免于被去除。以这种方式，可以保持第一顶部电极膜433(1)和第二顶部电极膜433(2)以及在其下方的第一MTJ叠层膜436(1)和第二MTJ叠层膜436(2)的完整性，使得每个MTJ叠层膜436(1)、436(2)和每个顶部电极膜433(1)、433(2)稍后可以形成为第一MTJ 202(1)和第二MTJ202(2)。在该示例中，作为非限制性示例，去除可以包括诸如蚀刻、离子磨机物理蚀刻、等离子体化学蚀刻和/或清洁工艺等工艺。作为非限制性实例，蚀刻剂可以包括CF4、C12SF6、C4F8和/或CHF3。
图4Q示出了去除第三硬掩模442(3)和第三阻挡层432(3)的第十七制造阶段400(17)的截面图。在这点上，作为非限制性示例，第三硬掩模442(3)可以通过包括湿法蚀刻、等离子体化学蚀刻和/或清洁工艺在内的工艺来去除。作为非限制性示例，第三阻挡层432(3)可以通过包括湿法蚀刻、等离子体化学蚀刻和/或清洁工艺在内的工艺来去除。如果第三硬掩模442(3)由与第三阻挡层432(3)相同的材料制成，则第三硬掩模442(3)可以以与第三阻挡层432(3)的去除类似的方式和/或与之同时去除。在可能的情况下，该去除工艺还可以应用以去除第一、第二和第三硬掩模442(1)-442(3)以及第一、第二和第三阻挡层432(1)-432(3)中的任何一个。在该示例中，作为非限制性示例，去除可以包括诸如蚀刻、离子磨机物理蚀刻、等离子体化学蚀刻和/或清洁工艺等工艺。作为非限制性实例，蚀刻剂可以包括CF4、C12SF6、C4F8和/或CHF3。
图4R-4S示出了形成每个MTJ叠层204(1)-204(3)使得每个MTJ叠层204(1)-204(3)具有与另一MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)不同的能量势垒Eb(1)-Eb(3)的附加制造阶段400(18)、400(19)的截面图。在这点上，形成每个MTJ叠层204(1)-204(3)包括在Y轴方向上沉积第四光刻胶掩模438(4)以选择性地暴露每个顶部电极膜433(1)-433(3)的部分。通过选择性地暴露每个顶部电极膜433(1)-433(3)的一部分，每个顶部电极膜433(1)-433(3)的部分和每个MRAM阵列208(1)-208(3)的每个MTJ叠层膜436(1)-436(3)的部分可以被选择性地去除。类似地，底部电极膜434的部分可以被选择性地去除以形成底部电极层210(1)-210(3)。以这种方式，可以控制每个MTJ叠层膜436(1)-436(3)的宽度W1-W3以形成具有与另一MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)不同的能量势垒Eb(1)-Eb(3)的每个MTJ叠层204(1)-204(3)。图4S示出了去除第四光刻胶掩模438(4)以形成如图2B中提供的具有包括变化的材料和/或宽度以改变MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)的第一、第二和第三MTJ叠层204(1)-204(3)的第一、第二和第三MTJ 202(1)-202(3)。通过以这种方式形成第一、第二和第三MTJ 202(1)-202(3)，图2B中提供的MTJ 202(1)-202(3)和存取晶体管228(1)-228(3)可以在不同的MRAM阵列208(1)-208(3)中的各种MRAM位单元器件中实现以在同一半导体管芯200中提供不同类型的存储器，同时仍然实现不同的性能指标。
图5A-5R示出了制造如图2B中提供的具有包括变化的材料和/或宽度以改变MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)的MTJ叠层204(1)-204(3)的MTJ 202(1)-202(3)的替代方法。图5A-5R所示的制造方法与图4A-4S所示的制造方法的不同之处在于，图5A-5R中的每个MTJ叠层膜536(1)-536(3)中均包括底部电极膜534(1)-534(3)。相对而言，图4A-4S中的底部电极膜434被包括在互连层216中并且在沉积每个MTJ叠层膜436(1)-436(3)之后被选择性地去除以形成每个底部电极层210(1)-210(3)。因此，制造图5A-5R所示的MTJ 202(1)-202(3)的另一种方法与图4A-4S所示的制造方法的区别在于底部电极膜534(1)-534(3)的沉积方式。
图5A-5B示出了在Y轴方向上在第二MRAM阵列208(2)的第二底部互连214(2)之上制造第一阻挡层532(1)(如图5B所示)的第一和第二制造阶段500(1)、500(2)的截面图。图5A和5B示出了在第二MRAM阵列208(2)的第二底部互连214(2)和第三MRAM阵列208(3)的第三底部互连214(3)之上形成第一阻挡层532(1)。在该示例中，第一光刻胶掩模538(1)用于形成第一阻挡层532(1)。以这种方式，第一阻挡层532(1)形成在第二MRAM阵列208(2)的第二底部互连214(2)和第三MRAM阵列208(3)的第三底部互连214(3)之上。
图5C示出了在Y轴方向上在第一MRAM阵列208(1)的第一底部互连214(1)和第一阻挡层532(1)的至少一部分之上沉积第一MTJ叠层膜536(1)的第三制造阶段500(3)的截面图。图5C中的第三制造阶段500(3)还示出了在第一MTJ叠层膜536(1)之上沉积第一顶部电极膜533(1)。如图5C所示，沉积第一MTJ叠层膜536(1)包括沉积第一底部电极膜534(1)、第一自由膜539(1)、第一隧道势垒膜540(1)和第一钉扎膜541(1)。在该示例中，第一MTJ叠层膜536(1)保形地沉积在第一MRAM阵列208(1)中的互连层216之上以及在第二MRAM阵列208(2)和第三MRAM阵列208(3)中的第一阻挡层532(1)之上。作为非限制性示例，第一MTJ叠层膜536(1)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta/TaN、Co、Pt、PtMn、CoFe、CoFeB、MgO、Ru和/或HfIr、Ta、TbCoFe、TbWFe等材料。另外，作为非限制性示例，第一顶部电极膜533(1)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta、TaN、Ru、Ti、TiN和/或W等材料。作为非限制性示例，第一底部电极膜534(1)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta、TaN、Ti/TiN、W、Ru、PtMn和/或Co/Pt等材料。
图5D示出了在Y轴方向上在第一顶部电极膜533(1)的一部分之上沉积第一掩模(在该示例中为第一硬掩模542(1))的第四制造阶段500(4)的截面图。如图5D所示，第一硬掩模542(1)沉积在第一底部互连214(1)之上的第一MTJ叠层膜536(1)之上的第一顶部电极膜533(1)的一部分之上。以这种方式，第一硬掩模542(1)覆盖第一底部互连214(1)之上的第一顶部电极膜533(1)的一部分，以保护在其下方的第一顶部电极膜533(1)的一部分和第一MTJ叠层膜536(1)的一部分免于被蚀刻，如将在下面更详细地讨论的。作为非限制性示例，第一硬掩模542(1)可以使用诸如CVD和PVD等工艺来沉积，并且可以包括诸如SiO2、SiNx、SiCN、SiON和/或SiCON等材料。
图5E示出了去除不在第一硬掩模542(1)下方的第一顶部电极膜533(1)的一部分和第一MTJ叠层膜536(1)的一部分的第五制造阶段500(5)的截面图。在这点上，未被第一硬掩模542(1)覆盖的第一顶部电极膜533(1)的一部分和第一MTJ叠层膜536(1)的一部分被去除。第一阻挡层532(1)未被去除，因为其在该示例中用于覆盖和保护第二底部互连214(2)和第三底部互连214(3)。在该示例中，作为非限制性示例，去除可以包括诸如蚀刻、离子磨机物理蚀刻、等离子体化学蚀刻和/或清洁工艺等工艺。作为非限制性实例，蚀刻剂可以包括CF4、C12SF6、C4F8和/或CHF3。
图5F-5G示出了去除第二MRAM阵列208(2)的第二底部互连214(2)之上的第一阻挡层532(1)的至少一部分的第六和第七制造阶段500(6)、500(7)的截面图。在这点上，图5F示出了去除第一硬掩模542(1)并且在第二底部互连214(2)、第三底部互连214(3)和第一顶部电极膜533(1)之上形成第二阻挡层532(2)。在该示例中，第二阻挡层532(2)在Y轴方向上形成在第一阻挡层532(1)和第一顶部电极膜533(1)之上以保护在其下方的第一顶部电极膜533(1)的一部分和第一MTJ叠层膜536(1)的一部分免于被蚀刻，如将在下面更详细地讨论的。图5G示出了去除第一阻挡层532(1)的一部分和第二阻挡层532(2)的一部分以暴露第二MRAM阵列208(2)的第二底部互连214(2)。在该示例中，第二光刻胶掩模538(2)用于暴露要被去除的第一阻挡层532(1)的一部分。以这种方式，在稍后的步骤中示出的第二MTJ叠层膜536(2)可以沉积在暴露的第二底部互连214(2)之上。在替代方法中，代替在第一阻挡层532(1)之上形成第二阻挡层532(2)，可以去除第一阻挡层532(1)并且然后可以沉积第二阻挡层532(2)。然而，该替代方法可能是不期望的，因为去除第一阻挡层532(1)可能通过诸如氧化损伤等机制而损伤互连层216。作为非限制性示例，第二光刻胶掩模538(2)可以使用诸如旋涂等工艺来沉积。
图5H示出了在Y轴方向上在第二MRAM阵列208(2)的第二底部互连214(2)和第二阻挡层532(2)的至少一部分之上沉积第二MTJ叠层膜536(2)的第八制造阶段500(8)的截面图。此外，图5H示出了在第二MTJ叠层膜536(2)之上沉积第二顶部电极膜533(2)。如图5H所示，沉积第二MTJ叠层膜536(2)包括沉积第二底部电极膜534(2)、第二自由膜539(2)、第二隧道势垒膜540(2)和第二钉扎膜541(2)。在该示例中，第二MTJ叠层膜536(2)保形地沉积在第二MRAM阵列208(2)中的互连层216之上以及在第一MRAM阵列208(1)和第三MRAM阵列208(3)中的第二阻挡层532(2)之上。作为非限制性示例，第二MTJ叠层膜536(2)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta/TaN、Co、Pt、PtMn、CoFe、CoFeB、MgO、Ru、HfIr和/或Ta等材料。作为非限制性示例，第二顶部电极膜533(2)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta、TaN、Ru、Ti、TiN和/或W等材料。作为非限制性示例，第二底部电极膜534(2)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta、TaN、Ti/TiN、W、Ru、PtMn和/或Co/Pt等材料。
图5I示出了在Y轴方向上在第二顶部电极膜533(2)的一部分之上沉积第二掩模(在该示例中为第二硬掩模542(2))的第九制造阶段500(9)的截面图。如图5I所示，第二硬掩模542(2)沉积在第二底部互连214(2)之上的第二MTJ叠层膜536(2)之上的第二顶部电极膜533(2)的一部分之上。以这种方式，第二硬掩模542(2)覆盖第二底部互连214(2)之上的第二顶部电极膜533(2)的一部分，以保护在其下方的第二顶部电极膜533(2)的一部分和第二MTJ叠层膜536(2)的一部分免于被蚀刻，如将在下面更详细地讨论的。作为非限制性示例，第二硬掩模542(2)可以使用诸如CVD和PVD等工艺来沉积，并且可以包括诸如SiO2、SiNx、SiON、SiCON和/或SiCN等材料。
图5J示出了去除不在第二硬掩模542(2)下方的第二顶部电极膜533(2)的一部分和第二MTJ叠层膜536(2)的一部分的第十制造阶段500(10)的截面图。在这点上，未被第二硬掩模542(2)覆盖的第二顶部电极膜533(2)的一部分和第二MTJ叠层膜536(2)的一部分被去除。第二阻挡层532(2)未被去除，因为其在该示例中用于覆盖和保护第一顶部电极膜533(1)、第一MTJ叠层膜536(1)和第三底部互连214(3)。在该示例中，作为非限制性示例，去除可以包括诸如蚀刻、离子磨机物理蚀刻、等离子体化学蚀刻和/或清洁工艺等工艺。作为非限制性实例，蚀刻剂可以包括CF4、C12SF6、C4F8和/或CHF3。
图5K-5L示出了在Y轴方向上沉积第三阻挡层532(3)并且去除第三MRAM阵列208(3)的第三底部互连214(3)之上的第三阻挡层532(3)的至少一部分的第十一和第十二制造阶段500(11)、500(12)的截面图。在这点上，图5K示出了去除第二硬掩模542(2)并且在第三底部互连214(3)、第二顶部电极膜533(2)和第一顶部电极膜533(1)之上形成第三阻挡层532(3)。在该示例中，第三阻挡层532(3)形成在第一顶部电极膜533(1)和第二顶部电极膜533(2)之上以保护第一和第二顶部电极膜533(1)、533(2)中的每个下面的第一和第二MTJ叠层膜536(1)、536(2)的部分免于被蚀刻，如将在下面更详细地讨论的。类似地，如上所述，第三阻挡层532(3)也形成在第二阻挡层532(2)之上以形成第三阻挡层532(3)而不会潜在地损坏互连层216。图5L示出了去除第三阻挡层532(3)的一部分以暴露第三MRAM阵列208(3)的第三底部互连214(3)。在该示例中，第三光刻胶掩模538(3)用于暴露要被去除的第三阻挡层532(3)的一部分。以这种方式，第三阻挡层532(3)可以覆盖第一顶部电极膜533(1)和第二顶部电极膜533(2)，使得第三MTJ叠层膜536(3)可以在暴露的第三底部互连214(3)之上沉积，而没有直接沉积在第一和第二顶部电极膜533(1)、533(2)之上。作为非限制性示例，第三光刻胶掩模538(3)可以使用诸如旋涂和烘烤等工艺在高温(诸如在大约100-250℃之间的温度)下沉积。
图5M示出了在Y轴方向上在第三MRAM阵列208(3)的第三底部互连214(3)之上沉积第三MTJ叠层膜536(3)的第十三制造阶段500(13)的截面图。此外，图5M示出了在第三MTJ叠层膜536(3)之上沉积第三顶部电极膜533(3)。如图5M所示，沉积第三MTJ叠层膜536(3)包括沉积第三底部电极膜534(3)、第三自由膜539(3)、第三隧道势垒膜540(3)和第三钉扎膜541(3)。在该示例中，第三MTJ叠层膜536(3)保形地沉积在第三MRAM阵列208(3)中的互连层216之上以及在第一MRAM阵列208(1)和第二MRAM阵列208(2)中的第三阻挡层532(3)之上。类似地，第三顶部电极膜533(3)保形地沉积在第三MTJ叠层膜536(3)之上。作为非限制性示例，第三MTJ叠层膜536(3)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta/TaN、Co、Pt、PtMn、CoFe、CoFeB、MgO、Ru、Ta和/或HfIr等材料。作为非限制性示例，第三顶部电极膜533(3)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta、TaN、Ru、Ti、TiN和/或W等材料。作为非限制性示例，第三底部电极膜534(3)可以通过诸如PVD等工艺形成，并且可以包括诸如Ta、TaN、Ti/TiN、W、Ru、PtMn和/或Co/Pt等材料。
图5N示出了在Y轴方向上在第三顶部电极膜533(3)的一部分之上沉积第三掩模(在该示例中为第三硬掩模542(3))的第十四制造阶段500(14)的截面图。如图5N所示，第三硬掩模542(3)沉积在第三底部互连214(3)之上的第三MTJ叠层膜536(3)之上的第三顶部电极膜533(3)的一部分之上。以这种方式，第三硬掩模542(3)覆盖第三底部互连214(3)之上的第三顶部电极膜533(3)的一部分，以保护在其下方的第三顶部电极膜533(3)的一部分和第三MTJ叠层膜536(3)的一部分免于被蚀刻，如将在下面更详细地讨论的。作为非限制性示例，第三硬掩模542(3)可以使用诸如CVD或PVD等工艺来沉积，并且可以包括诸如SiO2、SiNx、SiON、SiCON和/或SiCN等材料。
图5O示出了去除不在第三硬掩模542(3)下方的第三顶部电极膜533(3)的一部分和第三MTJ叠层膜536(3)的一部分的第十五制造阶段500(15)的截面图。在这点上，未被第三硬掩模542(3)覆盖的第三顶部电极膜533(3)的一部分和第三MTJ叠层膜536(3)的一部分被去除。第三阻挡层532(3)覆盖和保护第一顶部电极膜533(1)和第二顶部电极膜533(2)免于被去除。以这种方式，可以保持第一顶部电极膜533和第二顶部电极膜533(2)以及在其下方的第一MTJ叠层膜536和第二MTJ叠层膜536(2)的完整性，使得每个MTJ叠层膜536(1)、536(2)和每个顶部电极膜533(1)、533(2)稍后可以形成为第一MTJ 202(1)和第二MTJ 202(2)。在该示例中，作为非限制性示例，去除可以包括诸如蚀刻、离子磨机物理蚀刻、等离子体化学蚀刻和/或清洁工艺等工艺。作为非限制性实例，蚀刻剂可以包括CF4、C12SF6、C4F8和/或CHF3。
图5P示出了去除第三硬掩模542(3)和第三阻挡层532(3)的第十六制造阶段500(16)的截面图。在这点上，作为非限制性示例，第三硬掩模542(3)可以通过包括湿法蚀刻、干法蚀刻和/或清洁工艺在内的工艺来去除。作为非限制性示例，第三阻挡层532(3)可以通过包括湿法蚀刻、干法蚀刻和/或清洁工艺在内的工艺来去除。如果第三硬掩模542(3)由与第三阻挡层532(3)相同的材料制成，则第三硬掩模542(3)可以以与第三阻挡层532(3)的去除类似的方式和/或与之同时去除。在可能的情况下，该去除工艺也可以应用以去除第一、第二和第三硬掩模542(1)-542(3)以及第一、第二和第三阻挡层532(1)-532(3)中的任何一个。在该示例中，作为非限制性示例，去除可以包括诸如蚀刻、离子磨机物理蚀刻、等离子体化学蚀刻和/或清洁工艺等工艺。作为非限制性实例，蚀刻剂可以包括CF4、C12SF6、C4F8和/或CHF3。
图5Q-5R示出了形成每个MTJ叠层204(1)-204(3)使得每个MTJ叠层204(1)-204(3)具有与另一MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)不同的能量势垒Eb(1)-Eb(3)的第十七和第十八制造阶段500(17)，500(18)的截面图。在这点上，形成每个MTJ叠层204(1)-204(3)包括沉积第四光刻胶掩模538(4)以选择性地暴露图5P所示的每个顶部电极膜533(1)-533(3)的部分。通过选择性地暴露每个顶部电极膜533(1)-533(3)的一部分，每个顶部电极膜533(1)-533(3)的部分和每个MRAM阵列208(1)-208(3)的每个MTJ叠层膜536(1)-536(3)的部分可以被选择性地去除。以这种方式，可以控制每个MTJ叠层膜536(1)-536(3)的宽度W1-W3以形成具有与另一MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)不同的能量势垒Eb(1)-Eb(3)的每个MTJ叠层204(1)-204(3)。图5R示出了去除第四光刻胶掩模538(4)以形成如图2B中提供的具有包括变化的材料和/或宽度以改变MTJ叠层204(1)-204(3)的能量势垒Eb(1)-Eb(3)的第一、第二和第三MTJ叠层204(1)-204(3)的第一、第二和第三MTJ 202(1)-202(3)。通过以这种方式形成第一、第二和第三MTJ 202(1)-202(3)，图2B中提供的MTJ 202(1)-202(3)和存取晶体管228(1)-228(3)可以在不同的MRAM阵列208(1)-208(3)中的各种MRAM位单元器件中实现，以在同一半导体管芯200中提供不同类型的存储器，同时仍然实现不同的性能指标。
图6A-6C、7A-7D、8A-8C和9A-9D示出了从图2A和2B中提供的MTJ 202(1)-202(3)形成具有变化的结构的MRAM位单元的方法。以这种方式，可以在图6A-6C、7A-7D、8A-8C和9A-9D中在半导体管芯200中的不同MRAM阵列208(1)-208(3)中形成和提供的MRAM位单元中实现在图2B中提供的并且以诸如图4A-4S和5A-5R等示例性制造工艺形成的具有变化的能量势垒的MTJ 202(1)-202(3)。作为示例，通过提供在不同MRAM阵列208(1)-208(3)中的MRAM位单元中具有不同能量势垒的MTJ 202(1)-202(3)，可以在半导体管芯200中提供不同类型的存储器，同时仍然实现不同的性能指标，诸如存取时间、数据保留速率、位单元耐久性、阵列密度和/或功耗速率。
在这点上，图6A-6C示出了从如图2B中提供的具有变化的能量势垒Eb(1)-Eb(3)的MTJ叠层204(1)-204(3)形成在互连层216之上具有间隔物膜642并且在不同MRAM阵列208(1)-208(3)中具有顶部金属线650(1)-650(3)作为顶部互连644(1)-644(3)的MRAM位单元201(1)-201(3)(在图6C中示出)的各个阶段的截面图。在这点上，图6A示出了在每个MTJ叠层204(1)-204(3)附近形成间隔物膜642的第一制造阶段600(1)的截面图。图6A还示出了在Y轴方向上在每个MTJ叠层204(1)-204(3)之上在间隔物膜642附近沉积电介质层652。如图6A所示，间隔物膜642以保形的方式形成在MTJ 202(1)-202(3)中的每个之上以及在互连层216之上。电介质层652沉积在间隔物膜642之上。作为非限制性示例，间隔物膜642可以使用诸如CVD或PVD等工艺沉积，并且可以包括诸如SiO2、SiON、碳化硅(SiC)、SiCN、SiCON、氧化铝(AlOx)和/或SiNx等材料。作为非限制性示例，电介质层652可以使用诸如CVD、PVD、旋涂和/或紫外线(UV)固化等工艺来沉积，并且可以包括诸如SiO2等材料。作为非限制性示例，电介质层652可以通过诸如CMP和清洁工艺等工艺来进一步处理。
图6B示出了去除每个MTJ叠层204(1)-204(3)之上的电介质层652的一部分以暴露每个顶部电极层209(1)-209(3)的顶表面654(1)-654(3)的第二制造阶段600(2)的截面图。在这点上，第一顶部光刻胶掩模656用于暴露要被去除的电介质层652的一部分。然后去除每个顶部电极层209(1)-209(3)的顶表面654(1)-654(3)之上的电介质层652的选定部分。以这种方式，可以在其中形成顶部金属线650(1)-650(3)。作为非限制性示例，第一顶部光刻胶掩模656可以用于诸如光刻和蚀刻等工艺中，并且可以包括诸如光刻胶材料等材料。作为非限制性示例，去除电介质层652可以包括诸如干法蚀刻和清洁工艺等工艺。
图6C示出了在Y轴方向上在每个相应顶部电极层209(1)-209(3)的顶表面654(1)-654(3)之上制造每个顶部互连644(1)-644(3)的第三制造阶段600(3)的截面图。在这点上，每个顶部互连644(1)-644(3)包括沉积在每个相应顶部电极层209(1)-209(3)的顶表面654(1)-654(3)之上的顶部金属线650(1)-650(3)。顶部扩散阻挡层658形成在顶部互连644(1)-644(3)之上。作为非限制性示例，每个顶部互连644(1)-644(3)可以在诸如PVD、电镀、CMP和/或清洁工艺等工艺中沉积，并且可以包括诸如Ta/TaN和Cu等材料。作为非限制性示例，顶部扩散阻挡层658可以使用诸如CVD或PVD等工艺沉积，并且可以包括诸如SiCN和/或SiNx等材料。以这种方式，可以在半导体管芯200中的不同MRAM阵列208(1)-208(3)中的MRAM位单元201(1)-201(3)中实现图2B中提供的并且在诸如图4A-4S和5A-5R的示例性制造工艺中形成的具有变化的能量势垒的MTJ 202(1)-202(3)。
在这点上，图7A-7D示出了从如图2B中提供的具有变化的能量势垒Eb(1)-Eb(3)的MTJ叠层204(1)-204(3)形成在互连层216之上具有间隔物膜746并且在不同MRAM阵列208(1)-208(3)中具有顶部通孔748V(1)-748V(3)和顶部金属线750M(1)-750M(3)作为顶部互连744(1)-744(3)的MRAM位单元201(1)-201(3)的各个阶段的截面图。在这点上，图7A示出了在每个MTJ叠层204(1)-204(3)附近形成间隔物膜746的第一制造阶段700(1)的截面图。图7A还示出了在每个MTJ叠层204(1)-204(3)之上在间隔物膜746附近沉积电介质层752。如图7A所示，间隔物膜746以保形的方式形成在MTJ 202(1)-202(3)中的每个之上以及在互连层216之上。电介质层752沉积在间隔物膜746之上。作为非限制性示例，间隔物膜746可以使用诸如CVD或PVD等工艺沉积，并且可以包括诸如SiO2、SiON、SiC、SiCN、SiCON、AlO x和/或SiNx等材料。作为非限制性示例，电介质层752可以使用诸如CVD、PVD、旋涂和/或UV固化等工艺来沉积，并且可以包括诸如SiO2等材料。作为非限制性示例，电介质层752可以通过诸如CMP和/或清洁工艺等工艺来进一步处理。
图7B示出了去除每个MTJ叠层204(1)-204(3)之上的电介质层752的一部分以暴露每个顶部电极层209(1)-209(3)的顶表面754(1)-754(3)的第二制造阶段700(2)的截面图。在这点上，第一顶部光刻胶掩模756(1)用于暴露要被去除的电介质层752的一部分。然后去除每个顶部电极层209(1)-209(3)的顶表面754(1)-754(3)之上的电介质层752的选定部分。作为非限制性示例，第一顶部光刻胶掩模756(1)可以用于诸如旋涂和光刻等工艺中，并且可以包括诸如光刻胶材料等材料。作为非限制性示例，去除电介质层752可以包括诸如干法蚀刻和清洁工艺等工艺。
图7C示出了去除每个MTJ叠层204(1)-204(3)之上的电介质层752的附加部分以允许每个顶部通孔748V(1)-748V(3)和每个顶部金属线750M(1)-750M(3)(在稍后的步骤中所示)形成为每个顶部互连744(1)-744(3)的第三制造阶段700(3)的截面图。在这点上，图7C示出了使用第二顶部光刻胶掩模756(2)来暴露要被去除的电介质层752的附加部分。然后去除电介质层752的选定附加部分。作为非限制性示例，第二顶部光刻胶掩模756(2)可以用于诸如旋涂和光刻等工艺中，并且可以包括诸如光刻胶材料等材料。作为非限制性示例，去除电介质层752可以包括诸如干法蚀刻和清洁工艺等工艺。
图7D示出了在Y轴方向上在每个相应顶部电极层209(1)-209(3)的顶表面754(1)-754(3)之上形成每个顶部互连744(1)-744(3)的第四制造阶段700(4)的截面图。在这点上，每个顶部互连744(1)-744(3)包括沉积在每个相应顶部电极层209(1)-209(3)的顶表面754(1)-754(3)之上的顶部通孔748V(1)-748V(3)和顶部金属线750M(1)-750M(3)。顶部扩散阻挡层758形成在顶部互连744(1)-744(3)之上。作为非限制性示例，每个顶部互连744(1)-744(3)可以在诸如PVD、电镀、CMP和/或清洁工艺等工艺中沉积，并且可以包括诸如Ta/TaN和/或Cu等材料。作为非限制性示例，顶部扩散阻挡层758可以在诸如CVD和PVD等工艺中沉积，并且可以包括诸如SiCN和/或SiNx等材料。以这种方式，可以在半导体管芯200中的不同MRAM阵列208(1)-208(3)中的MRAM位单元201(1)-201(3)中实现图2B中提供的并且具有在诸如图4A-4S和5A-5R的示例性制造工艺中形成的具有变化的能量势垒的MTJ 202(1)-202(3)。
在这点上，图8A-8C示出了从如图2B中提供的具有变化的能量势垒Eb(1)-Eb(3)的MTJ叠层204(1)-204(3)形成在每个MTJ叠层204(1)-204(3)附近具有间隔物膜846并且在不同MRAM阵列208(1)-208(3)中具有顶部通孔850(1)-850(3)作为顶部互连844(1)-844(3)的MRAM位单元201(1)-201(3)的各个阶段的截面图。在这点上，图8A示出了在每个MTJ叠层204(1)-204(3)附近形成间隔物膜846以从间隔物膜846暴露半导体管芯200的互连层216的顶表面860和每个顶部电极层209(1)-209(3)的顶表面854(1)-854(3)的第一制造阶段800(1)的截面图。图8A还示出了在间隔物膜846附近，在每个MTJ叠层204(1)-204(3)之上以及在互连层216的暴露的顶表面860之上沉积电介质层852。如图8A所示，间隔物膜846横向地形成在MTJ 202(1)-202(3)中的每个的附近。电介质层852沉积在间隔物膜846和互连层216的顶表面860之上。作为非限制性实例，间隔物膜846可以使用诸如CVD、PVD和/或干法回蚀等工艺来沉积，并且可以包括诸如SiO2、SiON、SiC、SiCN、SiCON、AlOx和/或SiNx等材料。电介质层852可以使用诸如CVD和/或PVD等工艺来沉积，并且可以包括诸如SiO2等材料。作为非限制性示例，电介质层852可以通过诸如CMP和/或清洁工艺等工艺来进一步处理。
图8B示出了去除每个MTJ叠层204(1)-204(3)之上的电介质层852的一部分以暴露每个顶部电极层209(1)-209(3)的顶表面854(1)-854(3)的第二制造阶段800(2)的截面图。在这点上，第一顶部光刻胶掩模856(1)用于暴露要被去除的电介质层852的一部分。然后去除每个顶部电极层209(1)-209(3)的顶表面854(1)-854(3)之上的电介质层852的选定部分。以这种方式，顶部金属线850(1)-850(3)可以在稍后的步骤中形成在其中。作为非限制性示例，第一顶部光刻胶掩模856(1)可以用于诸如旋涂、光刻和烘烤等工艺中，并且可以包括诸如光刻胶材料等材料。作为非限制性示例，去除电介质层852可以包括诸如干法蚀刻和清洁工艺等工艺。
图8C示出了在Y轴方向上在每个相应顶部电极层209(1)-209(3)的顶表面854(1)-854(3)之上制造每个顶部互连844(1)-844(3)的第三制造阶段800(3)的截面图。在这点上，每个顶部互连844(1)-844(3)包括沉积在每个相应顶部电极层209(1)-209(3)的顶表面854(1)-854(3)之上的顶部金属线850(1)-850(3)。顶部扩散阻挡层858形成在顶部互连844(1)-844(3)之上。作为非限制性示例，每个顶部互连844(1)-844(3)可以在诸如PVD、电镀、CMP和/或清洁工艺等工艺中沉积，并且可以包括诸如Ta/TaN和/或Cu等材料。作为非限制性示例，顶部扩散阻挡层858可以在诸如CVD或PVD等工艺中沉积，并且可以包括诸如SiCN和/或SiNx等材料。以这种方式，可以在半导体管芯200中的不同MRAM阵列208(1)-208(3)中的MRAM位单元201(1)-201(3)中实现图2B中提供的并且在诸如图4A-4S和5A-5R的示例性制造工艺中形成的具有变化的能量势垒Eb(1)-Eb(3)的MTJ 202(1)-202(3)。
在这点上，图9A-9C示出了从如图2B中提供的具有变化的能量势垒Eb(1)-Eb(3)的MTJ叠层204(1)-204(3)制造在每个MTJ叠层204(1)-204(3)附近具有间隔物膜946并且在不同MRAM阵列208(1)-208(3)中具有顶部通孔948V(1)-948V(3)和顶部金属线950M(1)-950M(3)作为顶部互连944(1)-944(3)的MRAM位单元201(1)-201(3)的各个阶段的截面图。在这点上，图9A示出了在每个MTJ叠层204(1)-204(3)附近形成间隔物膜946以从间隔物膜946暴露半导体管芯200的互连层216的顶表面960和每个顶部电极层209(1)-209(3)的顶表面954(1)-954(3)的第一制造阶段900(1)的截面图。图9A还示出了在间隔物膜946附近，在每个MTJ叠层204(1)-204(3)之上以及在互连层216的暴露的顶表面960之上沉积电介质层952。如图8A所示，间隔物膜946横向地形成在MTJ 202(1)-202(3)中的每个的附近。电介质层952沉积在间隔物膜946和互连层216的顶表面960之上。作为非限制性示例，间隔物膜946可以使用诸如CVD、PVD和/或干法回蚀等工艺沉积，并且可以包括诸如SiO2、SiON、SiC、SiCN、SiCON、AlOx和/或SiNx等材料。作为非限制性示例，电介质层952可以使用诸如CVD、PVD、旋涂和/或UV固化等工艺来沉积，并且可以包括诸如SiO2等材料。作为非限制性示例，电介质层952可以通过诸如CMP和/或清洁工艺等工艺来进一步处理。
图9B示出了去除每个MTJ叠层204(1)-204(3)之上的电介质层952的一部分以暴露每个顶部电极层209(1)-209(3)的顶表面954(1)-954(3)的第二制造阶段900(2)的截面图。在这点上，第一顶部光刻胶掩模956(1)用于暴露要被去除的电介质层952的一部分。然后去除每个顶部电极层209(1)-209(3)的顶表面954(1)-954(3)之上的电介质层952的选定部分。作为非限制性示例，第一顶部光刻胶掩模956(1)可以用在诸如旋涂、光刻、烘烤和/或清洁工艺等工艺中，并且可以包括诸如光刻胶材料等材料。作为非限制性示例，去除电介质层952可以包括诸如干法蚀刻和清洁工艺等工艺。
图9C示出了去除每个MTJ叠层204(1)-204(3)之上的电介质层952的附加部分以允许每个顶部通孔948V(1)-948V(3)和每个顶部金属线950M(1)-950M(3)形成为每个顶部互连944(1)-944(3)的第三制造阶段900(3)的截面图。在这点上，图9C示出了使用第二顶部光刻胶掩模956(2)来暴露要被去除的电介质层952的附加部分。然后去除电介质层952的选定附加部分。作为非限制性示例，第二顶部光刻胶掩模956(2)可以用于诸如旋涂、光刻、烘烤和/或清洁工艺等工艺中，并且可以包括诸如光刻胶材料等材料。作为非限制性示例，去除电介质层952可以包括诸如干法蚀刻和清洁工艺等工艺。
图9D示出了在Y轴方向上在每个相应顶部电极层209(1)-209(3)的顶表面954(1)-954(3)之上形成每个顶部互连944(1)-944(3)的第四制造阶段900(4)的截面图。在这点上，每个顶部互连944(1)-944(3)包括沉积在每个相应顶部电极层209(1)-209(3)的顶表面954(1)-954(3)之上的顶部通孔948V(1)-948V(3)和顶部金属线950M(1)-950M(3)。顶部扩散阻挡层958形成在顶部互连944(1)-944(3)之上。作为非限制性示例，每个顶部互连944(1)-944(3)可以在诸如PVD、电镀、CMP和/或清洁工艺等工艺中沉积，并且可以包括诸如Ta/TaN和/或Cu等材料。作为非限制性示例，顶部扩散阻挡层958可以在诸如CVD和/或PVD等工艺中沉积，并且可以包括诸如SiCN和/或SiNx等材料。以这种方式，可以在半导体管芯200中的不同MRAM阵列208(1)-208(3)中的MRAM位单元201(1)-201(3)中实现图2B中提供的并且在诸如图4A-4S和5A-5R的示例性制造工艺中形成的具有变化的能量势垒Eb(1)-Eb(3)的MTJ 202(1)-202(3)。
可以在任何基于处理器的器件中提供或集成根据本文中公开的各方面的用于促进将MRAM用于不同的存储器应用的半导体管芯中的不同MRAM阵列中的MTJ的变化的能量势垒。示例包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、显示器、计算机显示器、电视、调谐器、收音机、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机和多旋翼飞行器。
在这点上，图10示出了基于处理器的系统1000的示例，该系统1000可以采用如图6A-6C、7A-7D、8A-8C和9A-9D所示的具有带有变化的能量势垒的MTJ的半导体管芯中的MRAM阵列中的MRAM位单元。在该示例中，基于处理器的系统1000包括一个或多个中央处理单元(CPU)1002，每个CPU 1002包括一个或多个处理器1004。尽管未示出，但是CPU 1002可以包括至少一个CPU核。CPU 1002可以是主设备。CPU 1002可以具有耦合到处理器1004以用于快速访问临时存储的数据的高速缓冲存储器1006。CPU 1002耦合到系统总线1008，并且可以相互耦合基于处理器的系统1000中包括的主设备和从设备。众所周知，CPU 1002通过经由系统总线1008交换地址、控制和数据信息来与这些其他设备通信。例如，CPU 1002可以将总线事务请求传送到作为从设备的示例的存储器控制器1010。尽管未在图10中示出，但是可以提供多个系统总线1008，其中每个系统总线1008构成不同的结构。
其他主设备和从设备可以连接到系统总线1008。如图10所示，作为示例，这些设备可以包括存储器系统1012、一个或多个输入设备1014、一个或多个输出设备1016、一个或多个网络接口设备1018和一个或多个显示控制器1020。输入设备1014可以包括任何类型的输入设备，包括但不限于输入键，开关，语音处理器等。输出设备1016可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。网络接口设备1018可以是被配置为允许与网络1022进行数据交换的任何设备。网络1022可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和互联网。网络接口设备1018可以被配置为支持期望的任何类型的通信协议。存储器系统1012可以包括一个或多个存储器单元1024(0)-1024(M)。
CPU 1002还可以被配置为通过系统总线1008访问显示控制器1020以控制发送到一个或多个显示器1026的信息。显示控制器1020将信息发送到显示器1026以经由一个或多个视频处理器1028进行显示，视频处理器1028将要显示的信息处理为适合于显示器1026的格式。显示器1026可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
在另一示例中，可以提供一种包括用于存储数据的第一装置和用于存储数据的第二装置的半导体管芯。用于存储数据的第一装置包括具有第一固定磁矩的用于存储固定磁矩的第一装置和具有第一可编程磁矩的用于存储可编程磁矩的第一装置。用于存储数据的第一装置还包括设置在用于存储固定磁矩的第一装置与用于存储可编程磁矩的第一装置之间的用于转移电子的自旋极化的第一装置。用于存储数据的第一装置具有第一能量势垒。用于存储数据的第二装置包括具有第二固定磁矩的用于存储固定磁矩的第二装置和具有第二可编程磁矩的用于存储可编程磁矩的第二装置。用于存储数据的第二装置还包括设置在用于存储固定磁矩的第二装置与用于存储可编程磁矩的第二装置之间的用于转移电子的自旋极化的第二装置。用于存储数据的第二装置具有与第一能量势垒不同的第二能量势垒。
本领域技术人员将进一步了解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的仲裁器、主设备和从设备可以用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经在功能方面对各种说明性的组件、块、模块、电路和步骤进行了总体描述。如何实现这样的功能取决于特定应用、设计选择和/或强加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这样的实现决策不应当被解释为导致脱离本公开的范围。
结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。处理器可以是微处理器，但是在替代方案中，处理器可以是任何传统的处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这样的配置)。
本文中公开的各方面可以实施为硬件和存储在硬件中的指令，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。
还应当注意，描述在本文中的任何示例性方面中描述的操作步骤以提供示例和讨论。所描述的操作可以以除了所示顺序之外的很多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在很多不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中示出的操作步骤可以进行很多不同的修改，这对于本领域技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何一种来表示。例如，在整个以上描述中可以参考的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。
提供先前对本公开的描述是为了使得本领域技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本发明不旨在限于本文中描述的示例和设计，而是与符合本文中公开的原理和新颖特征的最宽范围相一致。
Claims (29)
1.一种半导体管芯，包括：
第一磁性隧道结(MTJ)叠层，包括：
具有第一钉扎层磁矩的第一钉扎层；
具有第一自由层磁矩的第一自由层；以及
第一隧道势垒层，设置在所述第一钉扎层与所述第一自由层之间，其中所述第一MTJ叠层具有第一能量势垒；以及第二MTJ叠层，包括：
具有第二钉扎层磁矩的第二钉扎层；
具有第二自由层磁矩的第二自由层；以及
第二隧道势垒层，设置在所述第二钉扎层与所述第二自由层之间，其中所述第二MTJ叠层具有与所述第一能量势垒不同的第二能量势垒。
2.根据权利要求1所述的半导体管芯，其中：
所述第一MTJ叠层的所述第一能量势垒是使所述第一自由层中的所述第一自由层磁矩的方向基本上反转的能量的量；以及
所述第二MTJ叠层的所述第二能量势垒是使所述第二自由层中的所述第二自由层磁矩的方向基本上反转的能量的量。
3.根据权利要求2所述的半导体管芯，其中：
所述第一钉扎层还包括第一材料；以及
所述第二钉扎层还包括与所述第一钉扎层的所述第一材料不同的第二材料，使得所述第二MTJ叠层的所述第二能量势垒不同于所述第一MTJ叠层的所述第一能量势垒。
4.根据权利要求3所述的半导体管芯，其中：
所述第一钉扎层的所述第一材料包括钴(Co)、铂(Pt)和镍(Ni)中的一种或多种；以及
所述第二钉扎层的所述第二材料包括Co、Pt和Ni中的一种或多种。
5.根据权利要求2所述的半导体管芯，其中：
所述第一自由层还包括第一材料；以及
所述第二自由层还包括与所述第一自由层的所述第一材料不同的第二材料，使得所述第二MTJ叠层的所述第二能量势垒不同于所述第一MTJ叠层的所述第一能量势垒。
6.根据权利要求5所述的半导体管芯，其中：
所述第一自由层的所述第一材料包括钴(Co)、铁(Fe)和硼(B)中的一种或多种，使得所述第一自由层具有第一有效各向异性能量常数；以及
所述第二自由层的所述第二材料包括Co、Fe和B中的一种或多种，使得所述第二自由层具有小于所述第一有效各向异性能量常数的第二有效各向异性能量常数。
7.根据权利要求2所述的半导体管芯，其中：
所述第一隧道势垒层还包括第一材料；以及
所述第二隧道势垒层还包括与所述第一隧道势垒层的所述第一材料不同的第二材料，使得所述第二MTJ叠层的所述第二能量势垒不同于所述第一MTJ叠层的所述第一能量势垒。
8.根据权利要求2所述的半导体管芯，其中：
所述第一钉扎层还包括第一宽度；以及
所述第二钉扎层还包括与所述第一钉扎层的所述第一宽度不同的第二宽度，使得所述第二MTJ叠层的所述第二能量势垒不同于所述第一MTJ叠层的所述第一能量势垒。
9.根据权利要求2所述的半导体管芯，其中：
所述第一自由层还包括第一宽度；以及
所述第二自由层还包括与所述第一自由层的所述第一宽度不同的第二宽度，使得所述第二MTJ叠层的所述第二能量势垒不同于所述第一MTJ叠层的所述第一能量势垒。
10.根据权利要求9所述的半导体管芯，其中：
所述第一自由层的所述第一宽度包括小于三十五(35)纳米(nm)、在三十五(35)nm至七十(70)nm之间、或大于七十(70)nm的宽度；以及
所述第二自由层的所述第二宽度包括小于三十五(35)nm、在三十五(35)nm至七十(70)nm之间、或大于七十(70)nm的宽度。
11.根据权利要求2所述的半导体管芯，其中：
所述第一隧道势垒层还包括第一宽度；以及
所述第二隧道势垒层还包括与所述第一隧道势垒层的所述第一宽度不同的第二宽度，使得所述第二MTJ叠层的所述第二能量势垒不同于所述第一MTJ叠层的所述第一能量势垒。
12.根据权利要求11所述的半导体管芯，其中：
所述第一隧道势垒层的所述第一宽度与所述第一隧道势垒层的第一电阻面积乘积相关联，使得所述第一电阻面积乘积包括小于五(5)欧姆平方微米(Ωμm2)、在五(5)至八(8)Ωμm2之间、或在八(8)至十(10)Ωμm2之间的电阻面积乘积；以及
所述第二隧道势垒层的所述第二宽度与所述第二隧道势垒层的第二电阻面积乘积相关联，使得所述第二电阻面积乘积包括小于五(5)Ωμm2、在五(5)至八(8)Ωμm2之间、或在八(8)至十(10)Ωμm2之间的电阻面积乘积。
13.根据权利要求1所述的半导体管芯，还包括：
第三MTJ叠层，包括：
具有第三钉扎层磁矩的第三钉扎层；
具有第三自由层磁矩的第三自由层；以及
第三隧道势垒层，设置在所述第三钉扎层与所述第三自由层之间，其中所述第三MTJ叠层具有与所述第一能量势垒和所述第二能量势垒不同的第三能量势垒。
14.根据权利要求1所述的半导体管芯，还包括：
第一磁阻随机存取存储器(MRAM)阵列的第一MRAM位单元，包括：
第一MTJ，包括第一顶部电极层和第一底部电极层，其中所述第一MTJ叠层设置在所述第一顶部电极层与所述第一底部电极层之间；以及
第一存取晶体管，包括第一栅极、第一源极和第一漏极，所述第一存取晶体管耦合到所述第一MTJ；以及
第二MRAM阵列的第二MRAM位单元，包括：
第二MTJ，包括第二顶部电极层和第二底部电极层，其中所述第二MTJ叠层设置在所述第二顶部电极层与所述第二底部电极层之间；以及
第二存取晶体管，包括第二栅极、第二源极和第二漏极，所述第二存取晶体管耦合到所述第二MTJ。
15.根据权利要求14所述的半导体管芯，其中所述第一MRAM阵列的所述第一MRAM位单元的所述第一MTJ和所述第二MRAM阵列的所述第二MRAM位单元的所述第二MTJ在所述半导体管芯的同一层中。
16.根据权利要求14所述的半导体管芯，其中：
所述第一MTJ叠层的所述第一能量势垒低于所述第二MTJ叠层的所述第二能量势垒；
所述第一MRAM阵列的所述第一MRAM位单元被配置为嵌入式静态随机存取存储器(eSRAM)中的MRAM位单元；以及
所述第二MRAM阵列的所述第二MRAM位单元被配置为嵌入式动态随机存取存储器(eDRAM)中的MRAM位单元。
17.根据权利要求14所述的半导体管芯，其中：
所述第一MTJ叠层的所述第一能量势垒低于所述第二MTJ叠层的所述第二能量势垒；
所述第一MRAM阵列的所述第一MRAM位单元被配置为嵌入式静态随机存取存储器(eSRAM)中的MRAM位单元；以及
所述第二MRAM阵列的所述第二MRAM位单元被配置为eFlash存储器中的MRAM位单元。
18.根据权利要求14所述的半导体管芯，其中：
所述第一MTJ叠层的所述第一能量势垒低于所述第二MTJ叠层的所述第二能量势垒；
所述第一MRAM阵列的所述第一MRAM位单元被配置为嵌入式动态随机存取存储器(eDRAM)中的MRAM位单元；以及
所述第二MRAM阵列的所述第二MRAM位单元被配置为eFlash存储器中的MRAM位单元。
19.根据权利要求1所述的半导体管芯，被集成到选自由以下各项组成的组的设备：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板计算机；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；显示器；计算机显示器；电视；调谐器；收音机；卫星广播；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；汽车；车辆组件；航空电子系统；无人机；以及多旋翼飞行器。
20.一种半导体管芯，包括：
用于存储数据的第一装置，包括：
用于存储固定磁矩的第一装置，具有第一固定磁矩；
用于存储可编程磁矩的第一装置，具有第一可编程磁矩；以及
用于转移电子的自旋极化的第一装置，设置在所述用于存储固定磁矩的第一装置与所述用于存储可编程磁矩的第一装置之间，其中所述用于存储数据的第一装置具有第一能量势垒；以及
用于存储数据的第二装置，包括：
用于存储固定磁矩的第二装置，具有第二固定磁矩；
用于存储可编程磁矩的第二装置，具有第二可编程磁矩；以及
用于转移电子的自旋极化的第二装置，设置在所述用于存储固定磁矩的第二装置与所述用于存储可编程磁矩的第二装置之间，其中所述用于存储数据的第二装置具有与所述第一能量势垒不同的第二能量势垒。
21.一种改变半导体管芯中的不同磁阻随机存取存储器(MRAM)阵列中的磁性隧道结(MTJ)的变化的能量势垒的方法，包括：
在第二MRAM阵列的第二通孔之上形成第一阻挡层，其中所述第二通孔在所述半导体管芯的互连层中；
在第一MRAM阵列的第一通孔和所述第一阻挡层的至少一部分之上沉积第一MTJ叠层膜，其中所述第一通孔在所述半导体管芯的所述互连层中；
在所述第一MTJ叠层膜之上沉积第一顶部电极膜；
在所述第一通孔之上的所述第一MTJ叠层膜之上的所述第一顶部电极膜的一部分之上沉积第一掩模；
去除不在所述第一掩模下方的所述第一顶部电极膜的一部分和所述第一MTJ叠层膜的一部分，以在所述第一MRAM阵列的所述第一通孔之上的第一MTJ叠层之上形成第一顶部电极层；
去除所述第二MRAM阵列的所述第二通孔之上的所述第一阻挡层的至少一部分；
在所述第二MRAM阵列的所述第二通孔之上沉积第二MTJ叠层膜；
在所述第二MTJ叠层膜之上沉积第二顶部电极膜；
在所述第二通孔之上的所述第二MTJ叠层膜之上的所述第二顶部电极膜的一部分之上沉积第二掩模；以及
去除不在所述第二掩模下方的所述第二顶部电极膜的一部分和所述第二MTJ叠层膜的一部分，以在所述第二MRAM阵列的所述第二通孔之上的第二MTJ叠层之上形成第二顶部电极层。
22.根据权利要求21所述的方法，还包括：
去除所述第一掩模；以及
在所述第一MRAM阵列的所述第一MTJ叠层之上形成第二阻挡层，其中：
在所述第二MRAM阵列的所述第二通孔之上沉积所述第二MTJ叠层膜包括：在所述第二MRAM阵列的所述第二通孔和所述第二阻挡层的至少一部分之上沉积所述第二MTJ叠层膜。
23.根据权利要求22所述的方法，其中：
在所述第一MRAM阵列的所述第一通孔和所述第一阻挡层的所述至少一部分之上沉积所述第一MTJ叠层膜包括：在所述第一MRAM阵列的所述第一通孔和所述第一阻挡层的所述至少一部分之上沉积第一钉扎膜、第一隧道势垒膜和第一自由膜；以及
在所述第二MRAM阵列的所述第二通孔和所述第二阻挡层的所述至少一部分之上沉积所述第二MTJ叠层膜包括：在所述第二MRAM阵列的所述第二通孔和所述第二阻挡层的所述至少一部分之上沉积第二钉扎膜、第二隧道势垒膜和第二自由膜，其中所述互连层还包括：在所述第一MRAM阵列的所述第一通孔和所述第二MRAM阵列的所述第二通孔之上的底部电极膜。
24.根据权利要求22所述的方法，其中：
在所述第一MRAM阵列的所述第一通孔和所述第一阻挡层的所述至少一部分之上沉积所述第一MTJ叠层膜包括：在所述第一MRAM阵列的所述第一通孔和所述第一阻挡层的所述至少一部分之上沉积第一底部电极膜、第一钉扎膜、第一隧道势垒膜和第一自由膜；以及
在所述第二MRAM阵列的所述第二通孔和所述第二阻挡层的所述至少一部分之上沉积所述第二MTJ叠层膜包括：在所述第二MRAM阵列的所述第二通孔和所述第二阻挡层的所述至少一部分之上沉积第二底部电极膜、第二钉扎膜、第二隧道势垒膜和第二自由膜。
25.根据权利要求23所述的方法，还包括：
去除不在所述第一MTJ叠层和所述第二MTJ叠层下方的所述底部电极膜的一部分，以在所述第一MTJ叠层下方形成第一底部电极层，并且在所述第二MTJ叠层下方形成第二底部电极层。
26.根据权利要求25所述的方法，还包括：
在所述第一MTJ叠层和所述第二MTJ叠层附近形成间隔物膜；
在所述第一MTJ叠层和所述第二MTJ叠层之上、并且在所述间隔物膜附近沉积电介质层；
去除所述第一MTJ叠层和所述第二MTJ叠层之上的所述电介质层的一部分，以暴露所述第一顶部电极层的第一顶表面和所述第二顶部电极层的第二顶表面；
在所述第一顶部电极层的所述第一顶表面之上形成第一顶部电极通孔；以及
在所述第二顶部电极层的所述第二顶表面之上形成第二顶部电极通孔。
27.根据权利要求26所述的方法，其中在所述第一MTJ叠层和所述第二MTJ叠层附近形成所述间隔物膜包括：在所述第一MTJ叠层和所述第二MTJ叠层附近形成所述间隔物膜，以暴露所述半导体管芯的所述互连层的顶表面。
28.根据权利要求22所述的方法，还包括：
在第三MRAM阵列的第三通孔之上形成所述第一阻挡层，其中所述第三通孔在所述半导体管芯的所述互连层中；
去除所述第三MRAM阵列的所述第三通孔之上的所述第一阻挡层的至少一部分；
在所述第三MRAM阵列的第三MTJ叠层之上形成所述第二阻挡层；
去除所述第三MRAM阵列的所述第三通孔之上的所述第二阻挡层的至少一部分；
在所述第三MRAM阵列的所述第三通孔之上沉积第三MTJ叠层膜；
在所述第三MTJ叠层膜之上沉积第三顶部电极膜；
在所述第三通孔之上的所述第三MTJ叠层膜之上的所述第三顶部电极膜的一部分之上沉积第三掩模；以及
去除不在所述第三掩模下方的所述第三顶部电极膜的一部分和所述第三MTJ叠层膜的一部分，以在所述第三MRAM阵列的所述第三通孔之上的所述第三MTJ叠层之上形成第三顶部电极层。
29.一种中央处理单元(CPU)系统，包括：
系统总线；
至少一个CPU核，通信地耦合到所述系统总线；
存储器控制器，通信地耦合到所述系统总线；以及
存储器系统，通信地耦合到所述系统总线，包括：
第一磁阻随机存取存储器(MRAM)阵列的第一MRAM位单元，包括：
第一磁性隧道结(MTJ)叠层，包括：
具有第一钉扎层磁矩的第一钉扎层；
具有第一自由层磁矩的第一自由层；以及
第一隧道势垒层，设置在所述第一钉扎层与所述第一自由层之间，其中所述第一MTJ叠层具有第一能量势垒；
第一MTJ，包括第一顶部电极层和第一底部电极层，其中所述第一MTJ叠层设置在所述第一顶部电极层与所述第一底部电极层之间；以及
第一存取晶体管，包括第一栅极、第一源极和第一漏极，所述第一存取晶体管耦合到所述第一MTJ；以及
第二MRAM阵列的第二MRAM位单元，包括：
第二MTJ叠层，包括：
具有第二钉扎层磁矩的第二钉扎层；
具有第二自由层磁矩的第二自由层；以及
第二隧道势垒层，设置在所述第二钉扎层与所述第二自由层之间，其中所述第二MTJ叠层具有与所述第一能量势垒不同的第二能量势垒；
第二MTJ，包括第二顶部电极层和第二底部电极层，其中所述第二MTJ叠层设置在所述第二顶部电极层与所述第二底部电极层之间；以及
第二存取晶体管，包括第二栅极、第二源极和第二漏极，所述第二存取晶体管耦合到所述第二MTJ。
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