KR20030046873A - 자기 저항 램 - Google Patents

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Abstract

본 발명은 자기 저항 램에 관한 것으로서, 게이트 메탈 전극과 PN 접합영역 사이에 MTJ를 구비하여, 워드라인의 전압크기에 따라 MTJ를 통해 흐르는 전류를 제어함으로써 2개 이상의 데이터를 기억하도록 하는 자기 저항 램을 제공하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해, 본 발명에 따른 자기 저항 램은, 반도체 기판에 도핑된 N+형 폴리 실리콘과 상기 N+형 폴리 실리콘에 도핑된 P-형 불순물 영역으로 이루어진 P-N 다이오드; 상기 P-형 불순물 영역 상부에 적층된 배리어 도전층; 및 상기 배리어 도전층과 워드라인 사이에 형성된 MTJ로 구성된 MRAM 셀을 복수개 구비하고, 상기 P-형 불순물 영역은 상기 N+ 영역 내에 복수개 형성되고, 상기 복수개 형성된 P-형 불순물 영역 중 하나에는 셀 플레이트가 형성된다.

Description

자기 저항 램{Magnetoresistive RAM}
본 발명은 자기 저항 램에 관한 것으로서, 특히, 게이트 메탈 전극과 PN 접합영역 사이에 MTJ를 구비하여, 워드라인의 전압크기에 따라 MTJ를 통해서 흐르는 전류를 제어함으로써 2개 이상의 데이터를 기억하도록 하는 자기 저항 램에 관한것이다.
휴대용 기기와 통신용 기기의 수요가 급증함에 따라 전원이 차단되면 데이터를 잃어버리는 휘발성인 메모리의 한계를 극복하기 위해 비휘발성이면서 기록/판독의 횟수에 제한을 극복할 수 있는 메모리의 필요성이 증가하게 되었다.
이를 만족시키기 위한 메모리로 자극의 상대적인 배열에 다른 자기저항의 차이를 이용한 MRAM(Magnetoresistive random access memory)이 개발되었다.
MRAM은 자기 물질 박막에 자기 분극(Magnetic Polarization)을 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극을 바꾸거나 감지해 냄으로써 기록/판독 동작이 수행된다.
이러한 MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction)등의 자기 현상을 이용한 소자를 메모리 셀로 하여 데이터를 저장하게 된다.
즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현하는 방법이 있다.
먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다.
그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기 투과 접합 메모리 소자를 구현하는 것이다.
그런데, 휴대용 컴퓨터 및 통신용 제품들은 반도체 메모리 소자의 리드/라이트 횟수에 제한이 없어야 함에도 불구하고, 기존의 반도체 메모리 소자의 플래시 기술은 리드/라이트 횟수가 105~106정도밖에 되지 않는 문제점이 있다.
도 1은 이러한 종래의 MRAM의 셀 어레이를 나타낸다.
도 1에 나타난 MRAM 셀은 복수개의 워드라인 WL1~WL4, 복수개의 비트라인 BL1,BL2, 및 복수개의 비트라인 BL1,BL2와 연결된 센스앰프 SA1, SA2로 구성되고, 워드라인 WL4와 비트라인 BL2에 의해 선택된 하나의 셀(1)은 하나의 스위칭 소자 T와 하나의 MTJ로 구성된다.
먼저, 워드라인 선택 신호에 의해 복수개의 워드라인 WL1~WL4 중 하나의 워드라인 WL4가 선택되면 스위치 소자 T의 턴온에 의해 MTJ에 일정 전압이 가해지고, 이 MTJ의 극성에 따라 선택된 비트라인 BL2의 센싱 전류를 센스 앰프 SA2에서 증폭하게 된다..
도 2a 및 도 2b는 상술한 MTJ의 단면도를 나타낸 것이다.
도 2a 및 도 2b를 보면, MTJ의 상부(Top)는 가변 강자성층(Free magnetic layer;2)으로 형성되고, 하부(Bottom)는 고정 강자성층(Fixed magnetic layer;4)으로 형성된다. 이러한 가변 강자성층(2) 및 고정 강자성층(4)은 NiFeCo/CoFe와 같은 물질로 이루어져 있다.
그리고, 가변 강자성층(2)과 고정 강자성층(4)은 그 두께를 달리하여 고정강자성층(4)은 강한 자기장에서 자기 분극이 변할 수 있도록 하고 가변 강자성층(2)은 약한 자기장에서도 자기 분극이 변하도록 한다. 이러한 고정 강자성층(4)은 고정층으로서 자화 방향이 변하지 않고 한 방향으로 고정되어 있다.
또한, 가변 강자성층(2)과 고정 강자성층(4)의 사이에는 터널 접합층(Tunnel junction layer;3)이 형성된다. 이러한 터널 접합층(3)은 Al2O3과 같은 물질로 이루어져 있다.
여기서, 도 2a는 가변 강자성층(2)과 고정 강자성층(4)의 자화 방향이 같은 경우로서, 자화 방향이 같은 경우 센싱 전류가 커지게 된다.
그리고, 도 2b는 가변 강자성층(2)과 고정 강자성층(4)의 자화 방향이 반대일 경우로써 자화 방향이 다른 경우 센싱 전류가 작아진다.
여기서, 가변 강자성층(2)은 외부 자장에 의해 자화 방향이 바뀌어지며, 이러한 가변 강자성층(2)의 자화 방향에 따라 "0" 또는 "1"의 정보를 기억할 수 있게 된다.
따라서, 기록시에는 하부층의 자기 분극은 변하지 않고 상부층의 자기 분극만 변화시킬 수 있는 자기장만 발생시킨다.
그런데, 종래의 MRAM 셀 구조는 1T+1MTJ로 구성되어 있기 때문에, 셀 구조가 복잡하게 되어 공정이 어렵게 될 뿐만 아니라 셀 사이즈 면에서도 불리한 문제점이 있다.
따라서 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 게이트 메탈 전극과 PN 접합영역 사이에 MTJ를 구비하여, 워드라인의 전압크기에 따라 MTJ를 통해 흐르는 전류를 제어함으로써 2개 이상의 데이터를 기억하도록 하는 자기 저항 램을 제공하는 것에 있다.
또한, 본 발명의 또 다른 목적은 2개 이상의 데이터를 기억하는 자기 저항 램을 제공함으로써 자기 저항 램의 셀 사이즈를 줄이는 것에 있다.
또, 본 발명의 또 다른 목적은, 2개 이상의 데이터를 기억하는 자기 저항 램을 제공함으로써 공정 어려움을 극복하면서 센싱 마진을 향상시키는 것에 있다.
도 1은 종래의 MRAM에 관한 셀 어레이를 나타낸 도면.
도 2a 및 도 2b는 일반적인 MTJ의 구성도.
도 3a 및 도 3b는 본 발명에 따른 MRAM 셀을 나타낸 공정 단면도.
도 4는 본 발명에 따른 MRAM 셀의 레이 아웃도.
도 5는 본 발명에 따른 MRAM 셀의 심볼을 나타낸 도면.
도 6은 본 발명에 따른 MRAM 셀의 전류와 전압 그래프.
도 7은 본 발명의 바람직한 제1 실시예에 따른 MRAM 셀 어레이의 공정 단면도.
도 8은 본 발명의 바람직한 제1 실시예에 따른 MRAM 셀 어레이를 나타낸 도면.
도 9는 본 발명의 바람직한 제1 실시예에 따른 MRAM 셀의 리드 동작시의 전류 흐름을 나타낸 도면.
도 10은 본 발명의 바람직한 제1 실시예에 따른 MRAM 셀의 리드 동작시의 동작 타이밍도.
도 11은 본 발명의 바람직한 제1 실시예에 따른 MRAM 셀의 라이트 동작시의 전류 흐름을 나타낸 도면.
도 12는 본 발명의 바람직한 제1 실시예에 따른 MRAM 셀의 라이트 동작시의 동작 타이밍도.
도 13은 본 발명의 바람직한 제2 실시예에 따른 MRAM 셀의 공정 단면도.
도 14는 본 발명의 바람직한 제2 실시예에 따른 MRAM 셀 어레이를 나타낸 도면.
도 15는 본 발명의 MRAM 셀과 데이터 입출력 제어부를 나타낸 회로 구성도.
도 16은 본 발명의 MRAM 셀, 입출력 제어부, 및 I/O 버스를 나타낸 회로 구성도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : N+형 폴리실리콘12 : P-형 영역
26 : 셀 플레이트14 : 배리어 전도층
16 : 고정 강자성체18 : 터널 산화막
20 : 가변 강자성체22 : MTJ
24 : 게이트 메탈 전극28 : 비트라인
상기한 목적을 달성하기 위한 본 발명의 제1 관점에 따른 자기 저항 램은, 반도체 기판에 도핑된 N+형 폴리 실리콘과 상기 N+형 폴리 실리콘에 도핑된 P-형 불순물 영역으로 이루어진 P-N 다이오드; 상기 P-형 불순물 영역 상부에 적층된 배리어 도전층; 및 상기 배리어 도전층과 워드라인 사이에 형성된 MTJ로 구성된 MRAM 셀을 복수개 구비하고, 상기 P-형 불순물 영역은 상기 N+ 영역 내에 복수개 형성되고, 상기 복수개 형성된 P-형 불순물 영역 중 하나에는 셀 플레이트가 형성된 것을 특징으로 한다.
또한, 본 발명의 제2 관점에 따른 자기 저항 램은, 복수개의 비트라인과 복수개의 워드라인에 연결된 복수개의 MRAM 셀; 상기 복수개의 비트라인의 각각에 연결되어, 상기 복수개의 비트라인의 선택을 제어하는 비트라인 선택 제어부; 및 상기 비트라인 선택 제어부에 연결되어, 상기 MRAM 셀로의 데이터 입력과 상기 MRAM셀로부터의 데이터 출력을 제어하는 데이터 입출력 제어부를 구비한 것을 특징으로 한다.
또한, 본 발명의 제3 관점에 따른 자기 저항 램은 반도체 기판에 도핑된 N+형 폴리실리콘; 상기 N+ 폴리실리콘에 도핑된 P-형 불순물 영역; 상기 P-형 영역에 적층된 배리어 도전층; 및 상기 배리어 도전층과 워드라인 사이에 적층된 MTJ로 구성된 MRAM 셀을 복수개 구비하고, 상기 반도체 기판 내에는 베이스, 에미터 및 콜렉터가 형성되고, 상기 베이스에는 셀 플레이트가 연결되며, 콜렉터에는 셀 플레이트 전압이 연결되는 것을 특징으로 한다.
또한, 본 발명의 제4 관점에 따른 자기 저항 램은, 복수개의 비트라인과 연결된 복수개의 MRAM셀을 구비하고, 상기 복수개의 MRAM 셀은 각각의 드레인과 소스가 낸드 형태로 직렬 연결되는데, MRAM 셀의 한쪽 드레인은 상기 복수의 비트라인 중 하나에 연결되고, 다른 MRAM 셀의 한쪽 소스는 셀 플레이트와 연결되며, 각각의 게이트는 상이한 워드라인과 연결되고, 상기 다른 MRAM 셀과 상기 셀 플레이트 사이에는 바이폴라 트랜지스터를 구비하고, 상기 바이폴라 트랜지스터의 베이스에는 상기 셀 플레이트가 연결되고 상기 바이폴라 트랜지스터의 콜렉터에는 셀 플레이트 전압이 연결되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 3a 및 도 3b는 본 발명의 MRAM 셀의 구성을 나타낸 것이다.
도 3a에 나타낸 MRAM 셀은 N+형 폴리실리콘(10) 내에 형성된 P-형 영역(12)과, 상기 P-형 영역(12) 상에 형성된 배리어 도전층(14)과, 이 베이러 도전층(14)상에 적층된, 고정 강자성층(16), 터널 산화막(18), 및 가변 강자성층(20)으로 이루어진 MTJ(22)와, MTJ(22) 상부에 적층되고 워드라인과 연결되는 게이트 메탈 전극(24)으로 구성된다.
이 도 3a에 나타낸 MRAM 셀은 MTJ(22)의 가변 가자성층(16)의 자화방향이 고정 강자성층(20)의 자화 방향과 같으면 로직 "1"의 데이터를 기억한다.
다음에, 도 3b에 나타낸 MRAM 셀은 MTJ(22)의 가변 강자성층(20)의 자화 방향이 도 3a와 반대로 구성되어 있다는 점을 제외하고 도 3a에 나타낸 MRAM 셀의 구성과 동일하다.
이 도 3b에 나타낸 MRAM 셀은 MTJ(22)의 가변 자성체(20)의 자화방향이 고정 강자성체(16)의 자화방향과 다르면 로직 "0"의 데이터를 기억한다.
이러한 구성을 갖는 MRAM 셀은 MTJ(22)를 통해서 흐르는 전류가 워드라인의 전압크기에 따라 서로 다르게 되고, 이 발생된 전류에 의해 MRAM 셀의 동작 특성을 결정한다.
구체적으로 설명하면, MTJ(22)의 자화 방향에 따라 게이트 메탈 전극(24)과 PN 접합영역 사이에 서로 다른 전류가 흐르게 된다. 이러한 MTJ(22)의 자화 방향에 따라 게이트 메탈 전극(24)에서 PN 접합영역으로 흐르는 전류를 제어함으로써 MRAM 셀은 2개 이상의 데이터를 기억할 수 있게 된다.
예컨대, 도 3a에 나타낸 바와 같이 MTJ(22)의 고정 강자성층(16)과 가변 강자성층(20)의 자화 방향이 같으면 터널 산화막(18)을 통한 터널링 전류가 커지고(로직 1 상태를 나타냄), 반대로 도 3b에 나타낸 바와 같이 MTJ(22)의 고정 강자성층(16)과 가변 강자성층(20)의 자화 방향이 반대이면 터널 산화막(18)을 통한 터널링 전류가 작아진다(로직 0 상태를 나타냄).
즉, MTJ(22)의 극성에 의해 게이트 메탈 전극(24)에서 PN 접합영역으로 흐르는 전류를 조절하고, 이러한 전류의 크기를 감지하여 가변 강자성층(20)의 자화 방향을 검출한다. 그런 다음에 MRAM 셀에 저장된 정보를 판독한다. 그리고, 고정 강자성층(16)을 기준으로 가변 강자성층(20)의 자화방향을 같은 방향, 반대 방향 또는 임의의 각도로 설정하여, MRAM 셀 내에 로직 "0"이나 로직 "1" 또는 3개 이상의 데이터를 기억한다.
본 발명에 따른 MRAM 셀의 PN 접합은 도 4와 같이 표시하고, MRAM 셀의 심볼은 도 5와 같이 표시하기로 한다.
도 6은 워드라인 전압(V)과 전류(A)를 나타낸 그래프로서, 실선으로 표시된 부분은 로직 0을 나타내고, 굵은 점선으로 표시된 부분은 로직 1을 나타낸다.
한편, 도 7은 본 발명의 바람직한 제1 실시예에 따른 NAND형 MRAM 셀 어레이의 공정 단면도이다.
우선, N+형 폴리실리콘(10) 내에는 P-형 불순물을 이온 주입함으로써 N개의 P-형 영역(12)이 형성된다. 이 N개의 P-형 영역(12) 중 양끝에 있는 P-형 영역(12)에는 셀 플레이트 CP(26)가 형성되며, 나머지 P-형 영역(12)에는 배리어 도전층(16)이 형성된다. 이 배리어 도전층(16) 위에는 고정 자성층(18), 터널 산화막(20), 및 가변 자성층(22)으로 이루어진 MTJ(22)가 적층되고, MTJ(22) 위에는 워드라인 WL과 연결되는 게이트 메탈 전극(24)이 형성된다. 또한, N-형폴리실리콘(10)의 중간에는 비트라인 BL(28)이 연결된다.
여기서, N+형 폴리실리콘(10) 내에 P-형 영역(12)이 형성됨으로써 PN-다이오드 접속이 이루어진다.
이러한 구조를 갖는 MRAM 셀은 MTJ(22)와 PN 접합영역(10, 12) 사이에 일정한 트리거 전류(터널링 전류)가 MTJ(22)의 자화방향에 따라 다르게 흐름으로써 2개 이상의 데이터를 기억할 수 있게 된다.
도 8은 도 7에 나타낸 MRAM 셀 어레이를 나타낸 회로도이다.
여기서, MRAM 셀 어레이는 복수개의 워드라인 WL1_0~WLn_0, WL1_1~WLn_1과, N개의 비트라인 BL1~비트라인 BLn과, 이 N개의 비트라인 BL1~ 비트라인 BLn의 각각에 연결된 센스앰프 SA로 이루어져 있다.
그리고, 비트라인 BL1~BLn과 워드라인 WL1_0~WLn_0에는 MRAM 셀8-1~8-n, 8A-1~8A-n이 연결되고, 비트라인 BL1~BLn과 워드라인 WL1_1~WLn_1에는 MRAM 셀 8B-1~8B-n, 8C-1~8C-n이 연결된다.
이때, n개의 MRAM 셀 8-1~8-n, 8A-1~8A-n은 각 드레인과 소스 단자들이 낸드(NAND)의 형태로 직렬 연결되는데, MRAM 셀 8-1, 8A-1의 각 드레인 노드는 각각 비트라인 BL1 및 BLn과 연결되고, MRAM 셀 8-n, 8A-n의 각 소스 노드는 PN 다이오드 D1, D2와 연결되며, PN 다이오드 D1, D2의 입력단자는 셀 플레이트 CP와 연결된다. 그리고, 같은 라인 상에 배열된 MRAM 셀 8-1, 8A-1~8-n, 8A-n의 각 게이트는 같은 워드라인 WL1_0~WLn_0을 공유한다.
또한, N개의 MRAM 셀 8B-1~8B-n, 8C-1~8C-n은 각 드레인과 소스 단자들이 낸드(NAND)의 형태로 직렬 연결되는데, MRAM 셀 8B-1, 8C-1의 드레인 노드는 각각 비트라인 BL1 및 BLn과 연결되며, MRAM 셀 8B-n, 8C-n의 소스 노드는 PN 다이오드 D3, D4와 연결되고, PM 다이오드 D3, D4의 입력단자는 각각 셀 플레이트 CP와 연결된다. 그리고, 같은 라인 상에 배열된 MRAM 셀 8B, 8C-1~8B-n, 8C-n의 게이트는 각각 같은 워드라인 WL1_1~WLn_1을 공유한다.
또, 각 비트라인 BL1~BLn에는 N개의 센스앰프 SA가 독립적으로 연결되어 센스 앰프 활성화 신호 SEN에 의해 MRAM 셀 8-1~8-n, 8A-1~8A-n, 8B-1~8B-n, 8C-1~8C-n로부터의 신호를 증폭하여 센스앰프 SA의 출력 신호 SA_Out를 발생시킨다.
그리고, 각각의 MRAM 셀의 셀 플레이트 CP는 PN 다이오드 D1, D2, D3, D4의 셀 플레이트 제어신호에 의해 조절된다. 즉 셀 플레이트 제어신호의 온 전류(ON_current)에 의해 셀 플레이트 CP에 전류가 공급된다.
한편, 도 9는 MRAM 셀의 리드 동작시의 센싱 전류의 흐름을 나타내고, 도 10은 MRAM 셀 어레이의 리드(Read) 동작시의 동작 타이밍을 나타낸다.
먼저, 도 10에서, t1구간에서는, 선택된 워드라인 WL에 전압을 인가하면 MTJ(22)에 의해 전류가 흘러 센싱 전류(sensing current)가 비트라인 BL에 전달된다. 비선택 워드라인 WL에는 제로 바이어스(zero bias)를 인가하게 된다.
이어서, t2구간에서는, 비트라인 BL에 충분한 비트라인 센싱 신호가 전달되면, 센스앰프 SA를 활성화하기 위한 센스 앰프 활성화 신호 SEN를 t2의 시작 시점에서 가하게 된다.
그리고, 이 센스 앰프 활성화 신호 SEN에 의해 센스앰프 SA의 출력 신호SA_Out가 발생하게 된다.
다음에, t3의 구간에서는 다음 사이클을 준비하게 된다.
한편, 도 11은 MRAM 셀에서의 라이트 동작시의 프로그램 전류의 흐름을 나타내고, 도 12는 MRAM 셀 어레이에서의 라이트(Write) 동작시의 동작 타이밍을 나타낸다.
먼저, 도 12에서, t1구간에서는 선택된 워드라인 WL에 충분한 전류가 흐르도록 한다. 비선택 워드라인에는 전류를 흘리지 않는다.
즉 기록 동작시에 충분한 워드라인 전류가 흐르도록 하지 않기 위해 비트라인 전류는 크게 하지만 워드라인에는 전류가 흐르지 않도록 한다.
그리고, 워드라인 전류와 비트라인 전류에 의해 기록 극성이 결정되도록 하는데 있어 비트라인 전류 방향은 한 방향으로 결정하게 하고, 워드라인 전류 방향을 변경해서 자기분극의 방향이 결정되도록 한다.
따라서, 복수개의 선택된 MRAM 셀 중에서 시간적으로 두 번으로 나누어 기록하도록 한다. 즉, 로직 0의 워드라인 전류 방향이 결정되면 로직 0을 기록할 MRAM 셀의 비트라인 BL에만 전류를 흘려서 로직 0을 기록한다.
반대로, 로직 1의 워드라인 전류 방향이 결정되면 로직 1을 기록할 MRAM 셀의 비트라인 BL에만 전류를 흘려서 로직 1을 기록한다.
이렇게, 워드라인 WL과 비트라인 BL의 전류의 크기에 의해 자화극성의 방향이 조금씩 다르게 조절됨으로써 각각의 MRAM 셀에는 복수개의 데이터를 저장할 수 있게 된다.
한편, 도 13은, 본 발명의 제2 실시예에 따른 MRAM 셀 어레이의 공정 단면도이다.
먼저, P-형 기판(30) 내에는 N+형 불순물을 이온 주입하여 NPN 바이폴라 트랜지스터의 콜렉터(32), 에미터(34), 및 베이스(36)를 형성한다.
여기서, NPN 바이폴라 트랜지스터의 베이스(36)에는 셀 플레이트(26)가 연결되고 NPN 바이폴라 트랜지스터의 콜렉터(32)에는 일정한 포지티브(positive) 전압인 셀 플레이트 전압 VCP이 연결되며, NPN 바이폴라 트랜지스터의 에미터(34)에는 N-형 폴리실리콘(10)이 연결된다.
다음에, N+형 폴리실리콘(10) 내에는 P-형 불순물을 이온 주입함으로써 N개의 P-형 영역(12)이 형성되고, 이들 N개의 P-형 영역(12)에는 배리어 도전층(14)이 형성된다. 이 배리어 도전층(14) 위에는 고정 자성층(16), 터널 산화막(18), 및 가변 자성층(20)으로 이루어진 MTJ(22)가 적층되고, MTJ(22) 위에는 워드라인 WL과 연결되는 게이트 메탈 전극(24)이 형성된다. 또한, N-형 폴리실리콘(10)의 중간에는 비트라인 BL(28)이 연결된다.
여기서, N+형 폴리실리콘(10) 내에 P-형 영역(12)이 형성됨으로써 PN-다이오드 접속이 이루어진다.
이러한 구조를 갖는 MRAM 셀은 MTJ(22)와 PN 접합영역(10, 12) 사이에 일정한 트리거 전류(터널링 전류)가 MTJ(22)의 자화방향에 따라 다르게 흐름으로써 2개 이상의 데이터를 기억할 수 있게 된다.
도 14는 도 13에 나타낸 MRAM 셀 어레이를 나타낸 회로도이다.
여기서, MRAM 셀 어레이는 복수개의 워드라인 WL1_0~WLn_0, WL1_1~WLn_1과, N개의 비트라인 BL1~BLn과, 이 비트라인 BL1~BLn에 연결된 복수개의 센스앰프 SA로 이루어져 있다.
그리고, 비트라인 BL1~BLn과 워드라인 WL1_0~WLn_0에는 MRAM 셀 9-1~9-n, 9A-1~9A-n이 연결되고, 비트라인 BL1~BLn과 워드라인 WL1_1~WLn_1에는 MRAM 셀 9B-1~9B-n, 9C-1~9C-n이 연결된다.
이때, N개의 MRAM 셀 9-1~9-n, 9A-1~9A-n은 각 드레인과 소스 단자들이 낸드(NAND)의 형태로 직렬 연결되는데, MRAM 셀 9-1, 9A-1의 각 드레인 노드는 비트라인 BL1, BLn에 각각 연결된다. 그리고, MRAM 셀 9-n, 9A-n의 각 소스 노드는 NPN 바이폴라 트랜지스터 TR1, TR2의 에미터에 각각 연결되고, NPN 바이폴라 트랜지스터 TR1, TR2의 베이스는 셀 플레이트 CP에 연결되며, NPN 바이폴라 트랜지스터 TR1, TR2의 콜렉터는 셀 플레이트 전압 VCP에 연결된다. 그리고, 같은 라인 상에 배열된 MRAM 소자 9-1, 9A-1~9-n, 9A-n의 게이트는 각각 같은 워드라인 WL1_0~WLn_0을 공유한다.
또한, N개의 MRAM 셀 9B-1~9B-n, 9C-1~9C-n은 각 드레인과 소스 단자들이 낸드(NAND)의 형태로 직렬 연결되는데, MRAM 셀 9B-1, 9C-1의 각 드레인 노드는 비트라인 BL1 및 BLn과 각각 연결되고, MRAM 셀 9B-n, 9C-n의 각 소스 노드는 NPN 바이폴라 트랜지스터 TR3, TR4의 에미터에 각각 연결된다. NPN 바이폴라 트랜지스터 TR3, TR4의 베이스는 셀 플레이트 CP에 연결되며, NPN 바이폴라 트랜지스터 TR3, TR4의 콜렉터는 셀 플레이트 전압 VCP에 연결된다. 그리고, 같은 라인 상에 배열된MRAM 셀 9B-1,9C-1~9B-n,9C-n의 게이트는 각각 같은 워드라인 WL1_1~WLn_1을 공유한다.
또한, 각 비트라인 BL1~BLn에는 N개의 센스앰프 SA가 독립적으로 연결되어, 센스앰프 인에이블신호 SEN에 의해 MRAM 셀 9-1~9-n, 9A-1~9A-n, 9B-1~9B-n, 9C-1~9C-n로부터의 신호를 증폭하여 센프앰프 SA의 출력신호 SA-Out를 발생시킨다.
그리고, 각각의 MRAM 셀의 셀 플레이트 CP들은 PN 다이오드의 셀 플레이트 제어신호에 의해 조절된다. 즉 셀 플레이트 제어신호의 온 전류(ON_current)에 의해 셀 플레이트 CP에 전류가 공급된다.
한편, 도 15는 본 발명의 MRAM 셀과 I/O 단자의 연결관계를 나타낸 블록도이다.
각각의 MRAM 셀들은 컬럼 방향과 로우 방향으로 배열된다. 로우 방향으로는 워드라인 WL<n>_0~WL<n>_n 및 셀 플레이트 CP_<0>~CP_<n>가 복수개 배열되고, 컬럼 방향으로는 비트라인 BL1~BLn이 복수개 배열된다.
비트라인 BL1~BLn은 비트라인 선택 스위칭소자 CS_1~CS_n과 각각 연결되는데, 이 비트라인 선택 스위칭소자 CS_1~CS_n은 각각의 비트라인 BL1~BLn을 선택하도록 제어하는 비트라인 선택 제어부(100)를 형성한다.
그리고, 비트라인 선택 스위칭소자 CS_1~CS_n은 서로 공통으로 연결되는데, 이 공통으로 연결된 노드에는 데이터 입력 제어부(210)와 센스앰프(220)가 연결된다. 이러한 데이터 입력 제어부(210) 및 센스앰프(220)는 MRAM 셀에 데이터를 기록하거나 판독하기 위해 데이터의 입출력을 제어하는 데이터 입출력 제어부(200)를한는데, 데이터 입력 제어부(210)는 MRAM 셀에 기록될 데이터의 입력을 제어하고, 센스앰프(220)는 MRAM 셀로부터 판독된 데이터를 증폭하여 출력한다.
한편, 도 16은 본 발명의 MRAM 셀, 입출력 제어부, 및 I/O 버스의 연결관계를 나타낸 블록도이다.
각각의 MRAM 셀들은 컬럼 방향과 로우 방향으로 배열된다. 로우 방향으로는 워드라인 WL<n>_0~WL<n>_n 및 셀 플레이트 CP_<0>~CP_<n>가 복수개 배열되고, 컬럼 방향으로는 비트라인 BL1~BLn이 복수개 배열된다.
비트라인 BL1~BLn은 컬럼 선택 제어부(100)와 연결되고, 컬럼 선택 제어부(100)는 데이터 입출력 제어부(200)와 연결된다. 이러한 데이터 입출력 제어부(200)는 입출력라인 I/O<0>~I/O<n>를 통해서 데이터를 내부 또는 외부로 전달하는 데이터 입출력 버스 I/O<n>_BUS 상에 연결된다.
이상에서 설명한 바와 같이, 본 발명에 따른 자기 저항 램(MRAM)은 게이트 메탈 전극과 PN 접합영역 사이에 MTJ를 구비하여, MRAM 셀 내의 MTJ의 자화 방향에 따라 2개 이상의 데이터를 기억함으로써 셀의 사이즈를 줄일 수 있다.
또한, MTJ의 자화 방향에 따라 2개 이상의 데이터를 기억할 수 있는 MRAM 셀을 구현함으로써 공정 어려움을 극복할 수 있고 센싱 마진을 개선할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야할 것이다.

Claims (15)

  1. 반도체 기판에 도핑된 N+형 폴리 실리콘과 상기 N+형 폴리 실리콘에 도핑된 P-형 불순물 영역으로 이루어진 P-N 다이오드;
    상기 P-형 불순물 영역 상부에 적층된 배리어 도전층; 및
    상기 배리어 도전층과 워드라인 사이에 형성된 MTJ로 구성된 MRAM 셀을 복수개 구비하고,
    상기 P-형 불순물 영역은 상기 N+ 영역 내에 복수개 형성되고, 상기 복수개 형성된 P-형 불순물 영역 중 하나에는 셀 플레이트가 형성된 것을 특징으로 하는 자기 저항 램.
  2. 제 1 항에 있어서, 상기 MRAM 셀은,
    상기 MTJ의 자화방향에 따라 상기 MTJ와 상기 P-다이오드 사이에 흐르는 전류를 제어하여 복수개의 데이터를 저장하는 것을 특징으로 하는 자기 저항 램
  3. 복수개의 비트라인과 복수개의 워드라인에 연결된 복수개의 MRAM 셀;
    상기 복수개의 비트라인의 각각에 연결되어, 상기 복수개의 비트라인의 선택을 제어하는 비트라인 선택 제어부; 및
    상기 비트라인 선택 제어부에 연결되어, 상기 MRAM 셀로의 데이터 입력과 상기 MRAM 셀로부터의 데이터 출력을 제어하는 데이터 입출력 제어부를 구비한 것을특징으로 하는 자기 저항 램
  4. 제 3 항에 있어서, 상기 MRAM 셀은,
    반도체 기판에 도핑된 N+형 폴리 실리콘과 상기 N+형 폴리 실리콘에 도핑된 P-형 불순물 영역으로 이루어진 P-N 다이오드;
    상기 P-형 불순물 영역 상부에 적층된 배리어 도전층; 및
    상기 배리어 도전층과 워드라인 사이에 형성된 MTJ을 구비하고,
    상기 P-형 불순물 영역은 상기 N+ 영역 내에 복수개 형성되고, 상기 복수개 형성된 P-형 불순물 영역 중 하나에는 셀 플레이트가 형성된 것을 특징으로 하는 자기 저항 램.
  5. 제 3 항에 있어서, 상기 MRAM 셀은,
    반도체 기판에 도핑된 N+형 폴리실리콘;
    상기 N+ 폴리실리콘에 도핑된 P-형 불순물 영역;
    상기 P-형 영역 위에 적층된 배리어 도전층; 및
    상기 배리어 도전층과 워드라인 사이에 적층된 MTJ을 구비하고,
    상기 반도체 기판 내에는 베이스, 에미터 및 콜렉터가 형성되고, 상기 베이스에는 셀 플레이트가 연결되며, 콜렉터에는 셀 플레이트 전압이 연결되는 것을 특징으로 하는 자기 저항 램.
  6. 제 3 항에 있어서, 상기 비트라인 선택 제어부는,
    상기 복수개의 비트라인의 각각에 연결되고, 상기 복수개의 비트라인을 각각 선택하는 복수개의 비트라인 선택 스위칭 소자로 구성된 것을 특징으로 하는 자기 저항 램.
  7. 제 3 항에 있어서, 상기 데이터 입출력 제어부는,
    상기 비트라인 선택 제어부에 연결되어 상기 MRAM 셀로의 상기 데이터 입력을 제어하는 데이터 입력 제어부; 및 상기 비트라인 선택 제어부에 연결되어 상기 MRAM 셀로부터의 데이터를 증폭하는 센스앰프로 구성된 것을 특징으로 하는 자기 저항 램.
  8. 제 3 항에 있어서,
    상기 데이터 입출력 제어부에 데이터 입출력 라인을 통해서 연결되어, 상기 MRAM 셀로 데이터를 전달하고 상기 MRAM 셀로부터의 데이터를 외부로 전달하는 데이터 입출력 버스를 더 구비한 것을 특징으로 하는 자기 저항 램.
  9. 반도체 기판에 도핑된 N+형 폴리실리콘;
    상기 N+ 폴리실리콘에 도핑된 P-형 불순물 영역;
    상기 P-형 영역에 적층된 배리어 도전층; 및
    상기 배리어 도전층과 워드라인 사이에 적층된 MTJ로 구성된 MRAM 셀을 복수개 구비하고,
    상기 반도체 기판 내에는 베이스, 에미터 및 콜렉터가 형성되고, 상기 베이스에는 셀 플레이트가 연결되며, 콜렉터에는 셀 플레이트 전압이 연결되는 것을 특징으로 하는 자기 저항 램.
  10. 복수개의 비트라인과 연결된 복수개의 MRAM셀을 구비하고,
    상기 복수개의 MRAM 셀은 각각의 드레인과 소스가 낸드 형태로 직렬 연결되는데, MRAM 셀의 한쪽 드레인은 상기 복수의 비트라인 중 하나에 연결되고, 다른 MRAM 셀의 한쪽 소스는 셀 플레이트와 연결되며, 각각의 게이트는 상이한 워드라인과 연결되고,
    상기 다른 MRAM 셀과 상기 셀 플레이트 사이에는 바이폴라 트랜지스터를 구비하고, 상기 바이폴라 트랜지스터의 베이스에는 상기 셀 플레이트가 연결되고 상기 바이폴라 트랜지스터의 콜렉터에는 셀 플레이트 전압이 연결되는 것을 특징으로 하는 자기 저항 램.
  11. 제 10 항에 있어서,
    상기 복수의 비트라인의 각각에 연결되고, 상기 복수개의 비트라인의 선택을 제어하는 비트라인 선택 제어부; 및
    상기 비트라인 선택 제어부에 연결되고, 상기 MRAM 셀로의 데이터 입력과 상기 MRAM 셀로부터의 데이터 출력을 제어하는 데이터 입출력 제어부를 더 구비한 것을 특징으로 하는 자기 저항 램
  12. 제 11 항에 있어서, 상기 비트라인 선택 제어부는,
    상기 복수개의 비트라인의 각각에 연결되고 상기 복수개의 비트라인을 선택하는 복수개의 비트라인 선택 스위칭 소자로 구성된 것을 특징으로 하는 자기 저항 램.
  13. 제 11 항에 있어서, 상기 데이터 입출력 제어부는,
    상기 비트라인 선택 제어부에 연결되고 상기 MRAM 셀로의 상기 데이터 입력을 제어하는 데이터 입력 제어부; 및 상기 비트라인 선택 제어부에 연결되고 상기 MRAM 셀로부터의 데이터를 증폭하는 센스앰프로 구성된 것을 특징으로 하는 자기 저항 램.
  14. 제 10 항에 있어서,
    상기 데이터 입출력 제어부에 데이터 입출력 라인을 통해서 연결되고, 상기 MRAM 셀로 데이터를 전달하고 상기 MRAM 셀로부터의 데이터를 외부로 전달하는 데이터 입출력 버스를 더 구비한 것을 특징으로 하는 자기 저항 램.
  15. 제 10 항에 있어서, 상기 MRAM 셀은,
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    상기 P-형 영역 위에 적층된 배리어 도전층; 및
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