KR20200050368A - 자기 터널 접합(mtj) 메모리용 판독 회로 - Google Patents

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KR20200050368A
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일부 실시예들에서, 본원은 메모리 장치를 제공한다. 메모리 장치는 제 1 전류 미러 트랜지스터, 제 1 풀-업 판독-인에이블 트랜지스터, MTJ 메모리 셀, 제 1 풀-다운 판독-인에이블 트랜지스터 및 제 1 비선형 저항 장치를 포함한다. MTJ 메모리 셀은 MTJ 메모리 소자 및 제 1 액세스 트랜지스터를 포함한다. 제 1 비선형 저항 장치는 제 1 풀-업 판독-인에이블 트랜지스터와 제 1 전류 미러 트랜지스터 사이에 직렬로 결합된다. 제 1 비선형 저항 소자는 제 1 전압이 인가될 때 제 1 저항을 제공하고, 제 1 전압보다 작은 제 2 전압이 인가될 때 제 1 저항보다 큰 제 2 저항을 제공하도록 구성된다.

Description

자기 터널 접합(MTJ) 메모리용 판독 회로{READ CIRCUIT FOR MAGNETIC TUNNEL JUNCTION (MTJ) MEMORY}
현대의 많은 전자 장치는 다양한 종류의 랜덤 액세스 메모리를 포함한다. 랜덤 액세스 메모리(RAM)는 저장된 데이터가 전력이 없는 경우 손실되는 휘발성 메모리 또는 전력이 없는 경우 데이터를 저장하는 비휘발성 메모리 일 수 있다. 터널 접합(MTJs)을 포함한 저항성 또는 자기 메모리 장치는 RAM에 사용될 수 있으며, 간단한 구조와 CMOS(complementary metal-oxide-semiconductor) 로직 제조 공정과의 호환성으로 인해 차세대 메모리 솔루션의 유망한 후보자이다.
본 개시의 양태들은 첨부 도면들과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해될 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들(features)이 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수들은 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 MTJ 메모리 셀의 일부 실시예에 대한 3차원 도면이다.
도 2는 MTJ 메모리 셀들의 어레이 및 관련 판독 회로를 포함하는 메모리 장치의 일부 실시예들을 나타내는 도면이다.
도 3은 도 2의 메모리 장치에 사용될 수 있는 판독 회로의 일부 실시예에 대한 블록도이다.
도 4a는 도 2의 메모리 장치에서 사용될 수 있는 데이터 경로의 일부 실시예에 대한 회로도이다.
도 4b는 도 2의 메모리 장치에서 사용될 수 있는 데이터 경로의 몇몇 대안적인 실시예에 대한 회로도이다.
도 5 내지 도 6은 도 3 내지 도 4b에 도시된 것과 같은 메모리 장치에 대한 판독 동작의 일부 실시예를 나타낸 타이밍도이다.
도 7은 MTJ 메모리 소자를 포함하는 메모리 장치의 일부 실시예를 나타낸 단면도이다.
도 8은, 도 7에서의 절단선으로 지시된 바와 같이, 도 7의 메모리 장치의 평면도이다.
도 9는 MTJ 메모리 장치를 판독하는 방법에 대한 일부 실시예의 흐름도이다.
도 10은 MTJ 메모리 셀의 직렬 연결에 대한 예시적인 부하 라인 분석 및 MTJ 메모리 장치를 판독하는데 사용되는 순방향 바이어스된 SCR을 나타낸 도면이다.
다음의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 상이한 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이들은 단지 예시일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 제 1 특징을 형성하는 것은 제 1 및 제 2 피처들이 직접적인 접촉으로 형성되는 실시예를 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접 접촉하지 않도록 그 제 1 피처와 제 2 피처 사이에 추가 피처들이 형성되는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복하여 사용할 수 있다. 이러한 반복은 단순 명료함을 목적으로 하는 것이지, 논의된 다양한 실시 예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, “밑에(beneath)”, "아래에(below)", “하부의(lower)", "상에(above)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다.
자기 터널 접합(MTJ)은 터널 장벽층에 의해 분리된 제 1 및 제 2 강자성막을 포함한다. 강자성막들 중 하나(종종 "기준층"이라 칭함)는 고정된 자화 방향을 갖고, 다른 강자성막(종종 "자유층"으로 지칭 됨)은 가변적인 자화 방향을 갖는다. 포지티브 터널 자기 저항(TMR)을 갖는 MTJ에 대하여, 기준층 및 자유층의 자화 방향들이 평행한 방향(parallel orientation)으로 있는 경우, MTJ가 저-저항 상태에 있도록, 전자(electron)는 터널 장벽층을 통해 더 터널링될 것이다. 이와 반대로, 기준층 및 자유층의 자화 방향들이 반-평행 방향(anti-parallel orientation)인 경우, MTJ가 고-저항 상태에 있도록, 전자(electron)는 터널 장벽층을 통해 덜 터널링될 것이다. 따라서, MTJ는 두 개의 전기 저항 상태들, 즉 저-저항을 갖는 제 1 상태(RP: 기준층과 자유층의 자화 방향들이 평행함)와 고-저항을 갖는 제 2 상태(RAP: 기준층과 자유층의 자화 방향들이 반-평행함) 사이에서 스위칭될 수 있다. 또한, MTJ는 음의 TMR, 예를 들면, 반-평행 방향에 대해서는 보다 낮은 저항을 가지며, 평행 방향에 대해서는 보다 높은 저항을 가질 수 있다. 그리고, 이하의 설명은 양의 TMR 기반 MTJ에 관련하여 기술되었지만, 본 개시는 음의 TMR을 갖는 MTJ에도 적용 가능함을 알 수 있을 것이다.
MJT의 이진 특성 때문에, MTJ는 제 1 데이터 상태(예를 들어, 논리 "0")에 대응되는 저-저항 상태(RP) 및 제 2 데이터 상태(예를 들어, 논리 "1")에 대응되는 고-저항 상태(RAP)를 갖는 디지털 데이터를 저장하기 위한 메모리 셀에 사용된다. 이러한 MTJ 메모리 셀로부터 데이터를 읽기 위해, MTJ의 저항 RMTJ(저장된 데이터 상태에 따라, RP와 RAP 사이에서 가변될 수 있음)는 기준 셀의 저항 RRef(여기서, RRef는, 예를 들어, RP와 RAP 사이에 있도록 설계됨, 예를 들면 평균)와 비교될 수 있다. 일부 기술에서, 주어진 판독 전압(read voltage; VRead)은 MTJ 메모리 셀 및 기준 셀에 인가된다. 이 판독 전압(VRead)은 MTJ를 통해 흐르는 판독 전류(IMTJ) 및 기준 셀을 통해 흐르는 기준 전류(IRef)를 초래한다. MTJ가 병렬 상태에 있다면, 판독 전류 IMTJ는 IRef보다 큰 제 1 값(IMTJ -P)을 갖는다; 반면에, MTJ가 반-평행 상태에 있다면, 판독 전류(IMTJ)는 IRef보다 작은 제 2 값(IMTJ -AP)을 갖는다. 따라서, 판독 동작 동안 IMTJ가 IRef보다 크면, 제 1 디지털 값(예를 들어, "0")이 MTJ 셀로부터 판독된다. 한편, 판독 동작 동안 IMTJ가 IRef보다 작은 경우, 제 2 디지털 값(예를 들어, "1")이 MTJ 셀로부터 판독된다.
그러나, MTJ 판독 동작은 때로는 플립(flip)되거나 상당히 변경될 수 있는 바, 이에 대응하는 확률은 판독 방해 속도(Read Disturb Rate; RDR)로 불린다. RDR은, 결국, MTJ를 통과한 전류(IMTJ)의 크기 및 그 전류의 통과 시간에 따라 달라진다. 큰 판독 전류는 RP와 RAP 사이의 신호를 양호하게 잘 분리할 수 있을지라도, 큰 판독 전류는 의도치 않게 MTJ 내의 자유층을 덮어쓸(overwrite) 수 있다. 또한, 큰 판독 전류의 결과로서 기입 전류(writing current)가 증가될 수 있다. 큰 기입 전류는 기입 동작에 더 많은 에너지의 낭비를 초래할 것이고, 또한 MTJ의 고장 가능성의 원인이 될 수 있다. 반대로, 작은 판독 전류는 자유층을 덮어쓸 가능성이 작을지라도, 작은 판독 전류는 RP와 RAP 사이의 신호를 잘 분리하지 못할 수 있다. MTJ의 크기가 축소됨에 따라, MTJ의 저항이 증가하고 이러한 판독 동작 문제가 더욱 악화된다. MTJ를 통과하는 전류(IMTJ)의 크기는 MTJ 메모리 셀의 유효 TMR에 따라 달라진다. 유효 TMR은 MTJ의 저항 뿐만 아니라 기입 경로, 액세스 트랜지스터, 판독 회로 등의 저항에 의해 영향을 받는다. 응용 프로그램에서, 유효 TMR은 MTJ의 실제 TMR보다 훨씬 더 낮을 수 있다(예를 들어, 정확히 1/3). 또한, MTJ 셀 및 기준 저항의 크기가 축소되고, MTJ 셀(RMTJ) 및 기준 저항(RRef)의 저항은 연속된 기술 노드에 따라 확대된다. MTJ 셀과 기준 셀 사이의 전류의 차이, 즉 △I(P-상태 및 AP-상태에서의 MTJ 각각에 대한 △IP 또는 △IA)는 감소한다. 따라서, 기술 노드가 발전함에 따라, 그 검출된 신호는 현저하게 열화된다.
상기 관점에서, 본 발명은 MTJ 어레이의 유효 TMR(TMRarray)에 의해 인에이블되는 비율 이상으로 MTJ의 P-상태와 AP-상태 사이의 판독 전류에 대한 비율을 향상시키는 MTJ 메모리 셀을 판독하기 위한 판독 회로 및 기술을 제공함으로써 미리 설계된 낮은 기입 전류를 유지하면서 판독 방해율(RDR)을 향상시킨다. 하나 이상의 비선형 저항(NLR)은 판독 시스템에 추가된다. 일부 실시예들에서, 제 1 비선형 저항기(NLR)는 MTJ 메모리 셀과 직렬로 연결되어, 그 MTJ 메모리 셀이 고-저항 상태(예를 들어, AP-상태)일 때 더 큰 저항을 제공하고, 그 MTJ 메모리 셀이 저-저항 상태(예를 들어, P-상태)일 때 더 작은 저항을 제공함으로써 유효 TMR을 향상시킨다. 유효 TMR은 MTJ 자체의 TMR보다 훨씬 더 크게 설계될 수 있다. 또한, 일부 추가 실시예에서, 가독성을 더 향상시키기 위해, 제 2 비선형 저항기(NLR)가 기준 저항기와 직렬로 추가될 수도 있다. 일부 실시예들에서, 비선형 저항기(NLR)는 전류 제어된 네거티브 저항, 즉 S-타입 네거티브 저항(NR)을 가질 수 있다. S-타입 네거티브 저항기의 I-V 특성 곡선의 예가 그림 10에 도시되어 있다. S-타입 네거티브 저항기는 부품(예를 들어, 순방향 바이어스된 사이리스터, SCR, 다이악, 트라이액 등) 또는 등가적인 서브-회로 일 수 있다.
도 1은 여기에 제공된 바와 같은 다양한 판독 기술과 함께 사용될 수 있는 자기 터널 접합(MTJ) 메모리 셀(100)의 일부 실시예를 도시한다. MTJ 메모리 셀(100)은 자기 터널 접합(MTJ) 메모리 소자(102) 및 액세스 트랜지스터(104)를 포함한다. 비트-라인(BL)은 MTJ 메모리 소자(102)의 일 단부에 연결되고, 소스-라인(SL)은 액세스 트랜지스터(104)를 통해 MTJ 메모리 소자(102)의 대향 단부에 연결된다. 따라서, 액세스 트랜지스터(104)의 게이트 전극에 적절한 워드-라인(WL) 전압이 인가되면, MTJ 메모리 소자(102)는 비트-라인(BL)과 소스-라인(SL) 사이에 결합되고, 비트-라인(BL) 및 소스-라인(SL)을 통해 MTJ 메모리 소자(102) 상에 바이어스가 인가된다. 따라서, 적절한 바이어스 조건을 제공함으로써, MTJ 메모리 소자(102)는 두 개의 전기적 저항 상태, 즉 저-저항을 갖는 제 1 상태(P-상태, 기준층(106) 및 자유층(108)의 자화 방향들이 평행함) 및 고-저항을 갖는 제 2 상태(AP-상태, 기준층(106) 및 자유층(108)의 자화 방향들이 반-평행함) 사이에서 스위칭되어 데이터를 저장할 수 있다.
일부 실시예에서, MTJ 메모리 소자(102)는 기준층(106) 및 자유층(108)을 포함한다. 자유층(108)은 기준층(106) 상에 배치된다. 자유층(108)은 장벽층(110)에 의해 기준층(106)으로부터 분리된다. 기준층(106)은 "고정된" 자화 방향을 갖는 강자성층이다. 예를 들어, 기준층(106)의 자화 방향은 "위"일 수 있다. 즉, 그 기준층(106)의 자화 방향은 z-축을 따라 위쪽을 향하는 기준층(106)의 평면에 수직일 수 있다. 장벽층(110)은 기준층(106)을 자유층(108)으로부터 분리시킨다. 일부 경우에, 장벽층은(110)은 얇은 유전체층 또는 비자성(non-magnetic) 금속층으로서 나타날 수 있다. 장벽층(110)은 기준층(106)과 자유층(108) 사이에서 전류의 양자 기계적 터널링(quantum mechanical tunneling)을 허용할 만큼 충분히 얇은 터널 장벽일 수 있다. 일부 실시예에서, 장벽층(110)은 산화 알루미늄(AlOx) 또는 산화 티타늄(TiOx)과 같은 비정질(amorphous) 장벽, 또는 산화 망간(MgO) 또는 스피넬(예를 들어, MgAl2O4)과 같은 결정(crystalline) 장벽을 포함할 수 있다. 자유층(108)은 MTJ 메모리 셀에 저장된 이진 데이터 상태에 대응하는 두 개의 자화 상태들 사이에서 자화 방향을 변경할 수 있다. 예를 들어, 제 1 상태에서, 자유층(108)은 그 자유층(108)의 자화가 기준층(106)의 자화 방향에 평행하게 정렬되는 "업(up)" 자화 방향을 가질 수 있는 바, 그에 따라 MTJ 메모리 소자(102)에 상대적으로 낮은 저항을 제공한다. 제 2 상태에서, 자유층(108)은 기준층(106)의 자화 방향에 정렬되고 반-평행한 "다운(down)" 자화 방향을 가질 수 있는 바, 그에 따라 MTJ 메모리 소자(102)에 상대적으로 높은 저항을 제공한다. 본 명세서에 개시된 자기 방향은 또한, 구현에 따라 업-다운보다는 "flipped" 또는 in-plane(예를 들어, x 및/또는 y 방향으로 향함)일 수 있다. 일부 실시예에서, 자유층(108)은 철, 니켈, 코발트, 붕소 및 이들의 합금과 같은 자성 금속을 포함할 수 있는 바, 이들의 합금은, 예를 들어 CoFeB 합금 강자성 자유층과 같은 합금을 포함할 수 있다. 이 개시는 주로 MTJ의 관점에서 설명되지만, 그러나 자유층(108)으로서 자기적 연질층을 사용할 수 있고, 기준층(106)으로서 자기적 경질층을 사용할 수 있으며, 그리고 자기적 경질층과 자기적 연질층을 분리하는 비자성 장벽을 사용할 수 있는 스핀 밸브(spin valve) 메모리 소자에도 적용 가능하다는 것을 또한 알 수 있을 것이다. 스핀 밸브의 장벽층(110)은 일반적으로 비자성 금속이다. 비자성 금속은, 예를 들어, 구리, 금, 은, 알루미늄, 납, 주석, 티타늄 및 아연; 및/또는 황동 및 청동과 같은 합금을 포함할 수 있으나, 이에 한정되지 않는다.
합성 반-강자성(synthetic anti-ferromagnetic; 이하, SyAF)층(105)은 기준층(106) 아래 또는 자유층(108)에 대향하는 기준층(106)의 일 측면에 배치된다. SyAF층(105)은 제한된 또는 "고정된" 자화 방향을 갖는 강자성 물질로 만들어진다. 일부의 경우, 이 "고정된" 자화 방향은 전체 칩이 제조된 후 높은 자기장으로의 노출을 초기화함으로써 달성될 수 있다. 예로서, SyAF층(105)은 제 1 피닝(pinning)층(114) 및 제 2 피닝층(118)을 포함하는 한 쌍의 피닝층을 포함할 수 있다. 제 1 피닝층(114)과 제 2 피닝층(118)은 서로 반대되는 자화 방향을 가질 수 있으며, 이 서로 반대되는 자화 방향은 기준층(106)의 자화 방향에 정렬될 수 있다. 위에서 주어진 동일한 예를 사용하여, 제 1 피닝층(114)은 기준층(106)과 동일한 "업" 자화 방향을 갖는다. 제 2 피닝층(118)은 반대의 "다운" 자화 방향을 가지며, 그 반대의 “다운”자화 방향은 기준층(106)의 자화 방향에 정렬되며 반-평행하다. 층간 스페이서층(116)은 제 1 피닝층(114)과 제 2 피닝층(118) 사이에 배치된다. 층간 스페이서층(116)은 역-병렬 결합(anti-parallel coupling; APC)층일 수 있다. 이 역-병렬 결합층은, 제 1 피닝층(114) 및 제 2 피닝층(118)이 반-평행 자화 방향을 가지며 서로 안정되도록, 그 제 1 피닝층(114)과 제 2 피닝층(118) 사이의 상호 교환 결합(IEC)을 야기한다. 예로서, 층간 스페이서층(116)은 루테늄(Ru) 또는 이리듐(Ir)을 포함할 수 있다. 제 1 피닝층(114)은 하나가 다른 것 위에 적층된 구조의 코발트층 및 니켈층(Co/Ni)m 을 포함할 수 있다. 또한, 제 1 피닝층(114)은 코발트 팔라듐 스택(Co/Pd)m 또는 코발트 백금 스택(Co/Pt)m일 수 있다. 여기서, m은 양의 정수일 수 있다. 제 2 피닝층(118)은 제 1 피닝층(114)과 동일하거나 상이한 양의 층을 가지며, 그 제 1 피닝층(114)의 조성을 역으로 포함할 수 있다. 예를 들어, 제 2 피닝층(118)은 하나가 다른 것 위에 적층된 구조의 니켈층 및 코발트층(Ni/Co)n, 또는 팔라듐 코발트 스택((Pd/Co)n, 또는 백금 코발트 스택(Pt/Co)n)을 포함할 수 있다. 여기서, n은 양의 정수일 수 있다. 전이층(112)은 제 1 피닝층(114)과 기준층(106) 사이에 배치될 수 있다. 전이층(112)은 비자성 물질로 만들어지며, 그리고 버퍼층, 격자 매치층 및/또는 확산 장벽으로 구성된다. 예로서, 전이층(112)은 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 하프늄 (Hf) 또는 CoFeW를 포함할 수 있다.
도 2는 본 발명의 일부 실시예에 따른 다수의 MTJ 메모리 셀(100)을 포함하는 메모리 장치(200)를 도시한다. 각각의 MTJ 메모리 셀(100)은 MTJ 메모리 소자(102) 및 액세스 트랜지스터(104)를 포함한다. MTJ 메모리 셀들(100)은 M개의 열들(비트들) 및 N개의 행들(워드들)로 배열된다. 도 2에서, 그 MTJ 메모리 셀들(100)은 CROW- COL로 표시되어 있다. 워드-라인들(WL1 내지 WLN)은 각각의 행(ROW1 내지 ROWN)을 따라 연장되고, 각 행(ROW1 내지 ROWN)을 따라 액세스 트랜지스터(104)들의 게이트 전극들에 결합된다. 비트-라인들(BL1 내지 BLM) 및 소스-라인들(SL1 내지 SLM)은 각각의 열(COL1 내지 COLM)을 따라 연장되며, 비트-라인들(BL1 내지 BLM)은 MTJ 메모리 소자(102)들의 자유층(108)들에 결합되며, 그리고 소스-라인들(SL1 내지 SLM)은 액세스 트랜지스터(104)들을 통해 MTJ 메모리 소자(102)들의 기준층(106)들에 결합된다. 예를 들어, 메모리 장치(200)의 행(ROW1)에서, MTJ 메모리 셀들(C1-1 내지 CM-1)은 워드-라인(WL1)의 활성화에 의해 액세스 가능한 M-비트 데이터 워드를 형성한다. 따라서, 워드-라인(WL1)이 활성화될 때, 데이터 상태는 비트-라인들(BL1 내지 BLM)을 통해서 그리고/또는 소스-라인들(SL1 내지 SLM)에 의해서 각각의 MTJ 메모리 셀(C1-1 내지 CM-1)에 기입 또는 판독될 수 있다. 또한, 각 열(COL1 내지 COLM)은 감지 증폭기(202)를 갖는다. 이 감지 증폭기(202)는 판독 동작 동안 열의 액세스된 MTJ 메모리 셀로부터 저장된 데이터 상태를 검출하는데 사용된다. 따라서, 액세스된 MTJ 메모리 셀 내의 데이터는 열들(COL1 내지 COLM)과 각각 연관된 감지 증폭기들(202; S/A C1 내지 S/A CM)을 사용하여 감지된다. 예를 들어, 워드-라인(WL1)이 활성화될 때(다른 워드-라인들은 비활성화됨), 비트-라인들(BL1 내지 BLM들 각각)은 액세스된 MTJ 메모리 셀들(C1-1 내지 CM-1) 각각에 저장된 각각의 데이터 상태들에 대응하는 각각의 바이어스들을 발생시킨다; 감지 증폭기들(S/A C1 내지 S/A CM들 각각)은 비트-라인들(BL1 내지 BLM들 각각)로부터 데이터 상태들을 검출한다.
행(ROW1)에 대한 통상의 기입 동작 동안, 전압 VWL이 워드-라인(WL1)에 인가된다. 여기서, VWL은 통상적으로 액세스 트랜지스터들(104)의 문턱 전압보다 크거나 같으므로, 이에 따라 행(ROW1) 내의 액세스 트랜지스터(104)들은 턴-온되며, 비트-라인들(BL1 내지 BLM)은 액세스된 MTJ 메모리 셀들(예를 들어, MTJ 메모리 셀들(C1-1 내지 C1-M)) 내의 MTJ 메모리 소자(102)들에 결합된다. 적절한 전압들이 비트-라인들(BL1-BLM) 및 소스-라인들(SL1-SLM)에 인가된다. 여기서, 각 비트-라인(BL1-BLM) 상의 전압은 그 비트-라인에 부착된 MTJ 메모리 셀에 기입될 데이터 값을 나타낸다. 제 1 행(ROW1)이 액세스되는 동안, 다른 행들(ROW2-ROWN)의 워드-라인들(WL2-WLN)은 오프 상태로 유지된다. 따라서, 다른 MJT 메모리 셀들의 MTJ 메모리 소자들은 고립된 상태로 유지되어 기입되거나 판독되지 않는다.
행(ROW1)의 통상적인 판독 동작 동안, 전압 VWL이 워드-라인(WL1)에 다시 인가되어 액세스 트랜지스터(104)들이 턴-온되고, 비트-라인들(BL1 내지 BLM)이 액세스된 MTJ 메모리 셀들(C1-1 내지 C1-M)의 MTJ 메모리 소자(102)들에 결합된다. 그 후, MTJ 메모리 소자(102)들은, 그 MTJ 메모리 소자(102)들에 저장된 상태들을 근거로, 액세스 트랜지스터(104)들을 통해 비트-라인들(BL1 내지 BLM)로 전하를 방전함으로써 비트-라인들(BL1 내지 BLM)의 전압들(이하, 비트-라인 전압들)을 변화시킨다. 비트-라인 전압들의 변화량은 액세스되고 있는 MTJ 메모리 소자(102)들의 상태에 따라 달라진다. 액세스되고 있는 MTJ 메모리 소자(102)들의 상태가 "1"인지 "0"인지를 결정하기 위해, 각 감지 증폭기(202)의 하나의 차동 입력 단자는 열의 비트-라인에 결합되고(예를 들어, S/A C1은 비트-라인(BL1)에 결합됨), 각 감지 증폭기(202)의 다른 하나의 차동 입력은 기준 전압(이 예에서는 기준 비트-라인(REFBL1))에 결합된다. 셀 비트-라인(BL1)이 기준 비트-라인(REFBL1)상의 기준 전압에 비해 높은지 또는 낮은지에 따라, 감지 증폭기(S/A C1)는 "1" 또는 "0"을 반환한다.
구현에 따라 전류는 다양한 방향으로 흐를 수 있다는 것을 알 수 있을 것이다. 일부 실시예들에서, 판독 전류는 비트-라인(BL)으로부터 소스-라인(SL)으로 흐른다. 그러나, 역방향 판독은 또한 다른 실시예에서도 발생할 수 있는 바, 그 다른 실시예에서의 판독 전류는 소스-라인(SL)으로부터 비트-라인(BL)으로 흐른다. 또한, 전체 MTJ 구조물은 뒤집어서 제조될 수 있는 바, 이는 탑-피닝(top-pinning) MTJ라고 불린다. 따라서, 탑-피닝 MTJ의 경우, 비트-라인(BL)은 기준층(106)에 더 가깝고, 소스-라인(SL)은 자유층(108)에 더 가깝다.
도 3은 도 2의 메모리 장치(200)에서 사용될 수 있는 판독 회로(300)의 일부 실시예의 블록도를 도시한다. 도시의 단순화를 위해, 도 3에는 MTJ 메모리 셀(100)이 도시되어 있다. 그러나, 추가적인 MTJ 메모리 셀들은, 도 2와 일치하는 비트-라인(BL) 및 소스-라인(SL)을 통해, 그 도시된 MTJ 메모리 셀(100)과 병렬로 배치될 수 있다. 판독 회로(300)는 판독 바이어스 회로(302)를 포함한다. 판독 동작 동안, 판독 바이어스 회로(302)는 MTJ 메모리 셀(100) 및 기준 MTJ 메모리 셀(100')에 대한 판독 전압 Vread를 제공하고, 그에 따라 출력 신호를 출력한다. 전류 미러 회로는 판독 바이어스 회로(302)의 부하로서 사용될 수 있다. 감지 증폭기(304)는 판독 바이어스 회로(302)의 출력 신호를 처리함으로써 디지털 출력 신호를 생성하는데 사용될 수 있다. 예를 들어, 판독 바이어스 회로(302)는 MTJ 메모리 셀(100)을 통해 흐르는 판독 전류(IMTJ) 및 기준 MTJ 메모리 셀(100')을 통해 흐르는 기준 전류(IRef)를 감지하고, 그리고 감지 전압(V_mtj) 및 기준 전압(V_ref)을 생성하여 감지 증폭기(304)에 공급한다. 판독 동작 동안 판독 인에이블 회로(306)는 전압 레벨(예를 들어, 비트-라인(BL)상의 전압 레벨)을 풀-업(pull-up)할 수 있고, 그 판독 동작 동안 풀-다운 회로(308)는 전압 레벨(예를 들어, 소스-라인(SL) 상의 전압 레벨)을 풀-다운(pull-down)할 수 있다.
제 1 비선형 저항기(non-linear resistor; NLR) 장치(310)는 MJT 메모리 셀(100)에 직렬로 결합되고 판독 전류(IMTJ)에 대한 전송 경로를 제공한다. 제 1 NLR 장치(310)는 판독 바이어스 회로(302)와 판독 인에이블 회로(306) 사이에 연결될 수 있다. 제 1 NLR 장치(310)는, MTJ 메모리 셀(100)을 통해 흐르는 전류에 대한 조정을 제공하는 저항을 제공하도록 구성된다. 제 1 NLR 장치(310)에 인가된 전압이 증가함에 따라, 제 1 NLR 장치(310)의 저항은 감소할 수 있다. 일부 실시예에서, 제 1 NLR 장치(310)는 순방향 바이어스된 사이리스터(예를 들어, 실리콘 제어 정류기(SCR), 다이악(diac), 트라이액(triac) 등)와 같은 S-타입 네거티브 저항(NR)이다.
일부 다른 실시예에서, 제 2 비선형 저항기(non-linear resistor; NLR) 장치(312)는 또한 기준 MTJ 메모리 셀(100')에 직렬로 결합되고 기준 전류(IRef)에 대한 조정을 제공한다. 제 2 NLR 장치(312)는 제 1 NLR 장치(310)와 병렬로 판독 바이어스 회로(302)와 판독 인에이블 회로(306) 사이에 연결될 수 있다. 제 2 NLR 장치(312)는 기준 전류(IRef)가 P-상태 및 AP-상태의 판독 전류 사이의 범위 내에 있도록 기준 전류(IRef)에 대한 조정을 제공한다. 제 2 NLR 장치(312)는 제 1 NLR 장치(310)와 동일하거나 유사한 특징을 가질 수 있다. 예를 들어, 순방향 바이어스된 사이리스터(예를 들어, SCR, diac, triac 등), 역방향-바이어스된 제너 다이오드 또는 이와 동등한 트랜지스터 회로와 같은 S-타입 네거티브 저항(NR)의 경우, RAP + RNLR과 RP + rNLR 사이의 간격이 커야하기 때문에, 기준 MTJ 메모리 셀(100')에 대한 NLR이 필요하지 않다; 그러나, 순방향-바이어스된 종래의 다이오드(예를 들어, pn-다이오드, 쇼트키 다이오드) 또는 이와 동등한 트랜지스터 회로의 경우, RNLR 및 rNLR이 매우 근접할 수 있기 때문에, 기준 MTJ 메모리 셀(100')의 판독 경로에도 NLR이 추가되어야 한다.
도 4a 및 도 4b는 메모리 어레이의 데이터 경로(400a 및 400b)에 대한 개략도를 보다 상세히 도시한다. 데이터 경로(400a 또는 400b)는, 비록 도시의 간략화를 위해 2에서 생략된 일부 표준 추가 회로와 함께하지만, 도 2의 메모리 어레이의 단일 열에 대응한다. 도시의 명료성을 위해, 데이터 경로(400a 또는 400b)는 오직 단일 MTJ 메모리 셀(100)과 도시된다. 그러나, 추가 MTJ 메모리 셀이, 도 2와 일치하는 비트-라인(BL) 및 소스-라인(SL)을 통해, 그 도시된 MTJ 메모리 셀(100)과 병렬로 배열될 수 있다.
데이터 경로(400a)는 MTJ 전류 경로(402) 및 기준 전류 경로(404)를 포함하는데, 이 MTJ 전류 경로(402)와 기준 전류 경로(404)는 VDD와 VSS 사이에서 서로 병렬로 배열된다. 판독 바이어스 회로(302)는 차동 증폭기일 수 있다. 판독 바이어스 회로(302)는 전류 미러 회로를 포함할 수 있다. 이 전류 미러 회로는 MTJ 전류 경로(402) 및 기준 전류 경로(404)에 대한 부하로서 사용되는 트랜지스터들(M3, M2)을 포함할 수 있다. 트랜지스터들(M4, M6)는 이퀄라이저(equalizer)로부터의 동일한 입력 전압(V4)에 의해 구동될 수 있다. 판독 인에이블 회로(306)는 트랜지스터들(M5, M7)을 포함할 수 있다. 이 트랜지스터들(M5, M7)은 각각, 판독 동작 동안, MTJ 전류 경로(402) 및 기준 전류 경로(404)에 대한 전압 레벨을 풀-업(pull up)한다. 풀-다운 회로(308)는 트랜지스터들(M8, M10)을 포함할 수 있다. 이 트랜지스터들(M8, M10)은 각각, 판독 동작 동안, MTJ 전류 경로(402) 및 기준 전류 경로(404)에 대한 전압 레벨을 풀-다운(pull-down)한다. 판독 인에이블 회로(306) 및 풀-다운 회로(308)는, 판독 동작이 요구되지 않을 때, 판독 회로를 차단한다. 감지 증폭기(304)는 트랜지스터들(M11-M15)을 갖는 차동 증폭기를 포함할 수 있다. 트랜지스터들(M13 및 M14)는 상이한 전압들, 즉 V_mtj 및 V_ref에 의해 구동된다. 트랜지스터들(M12 및 M11)은 전류 미러 부하로서 사용된다. 트랜지스터들(M13 및 M14)의 전압 출력들은 그 트랜지스터들(M13, M14) 각각의 드레인 단자에서 감지된다. V01은, 예를 들어, 인버터로 입력된다. 이 인버터는 단순한 감지 증폭기로서 동작하고, 파형을 형성하고, 그리고 본 구현에서 출력의 올바른 극성을 보장한다. 감지 증폭기(304)는, MTJ 메모리 셀(100)에 의해 제공된 전압(V_mtj)을 기준 MTJ 메모리 셀(100 ')에 의해 제공된 기준 전압(V_ref)과 비교함으로써, MTJ 메모리 셀(100)로부터 데이터 상태를 검출하도록 구성된다. 이들 전압들(V_mtj, V_ref)을 근거로, 감지 증폭기(304)는 출력 전압(V_out)을 출력한다. 이 출력 전압(V_out)은 액세스된 MTJ 메모리 셀(100)에 저장된 논리 "1" 또는 논리 "0"을 나타내는 두 상태들 중 하나의 상태에 있다.
MTJ 전류 경로(402)는 제 1 전류 미러 트랜지스터(M3), 제 1 풀-업 판독-인에이블 트랜지스터(M7), MTJ 메모리 셀(100; MTJ 메모리 셀(100)은 MTJ 메모리 소자(MTJ) 및 제 1 액세스 트랜지스터(M1)을 포함함) 및 제 1 풀-다운 판독-인에이블 트랜지스터(M8)를 포함한다. 비트-라인(BL) 및 소스-라인(SL)은 MTJ 메모리 셀(100)의 대향하는 단부들에 결합된다. 비트-라인(BL)은 MTJ 메모리 소자(MTJ)에 결합되고, 소스-라인(SL)은 제 1 액세스 트랜지스터(M1)에 결합되고, 그리고 그 소스-라인(SL)은 제 1 액세스 트랜지스터(M1)에 의해 MTJ 메모리 소자(MTJ)로부터 분리된다. 기준 전류 경로(404)는 제 2 전류 미러 트랜지스터(M2); 제 2 풀-업 판독-인에이블 트랜지스터(M5); 기준 MTJ 메모리 셀(100 '; 기준 MTJ 메모리 셀(100')은 기준 MTJ 메모리 소자(Ref) 및 제 2 액세스 트랜지스터(M9)를 포함하며, 일부 실시예에서 기준 MTJ 메모리 소자(Ref)는 고정된 저항을 갖는 저항기로 구현될 수 있음)); 및 제 2 풀-다운 판독-인에이블 트랜지스터(M10)을 포함한다. 기준 비트-라인(BLRef) 및 기준 소스-라인(SLRef)은 비트-라인(BL) 및 소스-라인(SL)과 실질적으로 동일한 길이 및 저항을 갖는다. 이 기준 비트-라인(BLRef) 및 기준 소스-라인(SLRef)은 기준 MTJ 메모리 셀(100')의 대향하는 단부들에 결합된다.기준 비트-라인(BLRef)은 기준 MTJ 메모리 소자(Ref)에 결합되고, 기준 소스-라인(SLRef)은 제 2 액세스 트랜지스터(M9)에 결합되고, 그리고 그 기준 소스-라인(SLRef)은 제 2 액세스 트랜지스터(M9)에 의해 기준 MTJ 메모리 소자(Ref)로부터 분리된다.
제어 신호들은, 판독 및 기입 동작을 용이하게 하기 위해, 워드-라인 노드(WL) 및 판독 인에이블 노드(RE)에 제공된다. 판독 및 기입 동작 중에, 워드-라인 노드(WL)는 전압원(V2)에 의해 바이어스될 수 있고, 판독 인-에이블 노드(RE)는 전압원(V3)에 의해 바이어스될 수 있다. 워드-라인 노드(WL)는 제 1 액세스 트랜지스터(M1) 및 제 2 액세스 트랜지스터(M9) 각각의 게이트에 결합된다. 판독-인에이블 노드(RE)는 풀-업 트랜지스터들(M7, M5), 풀-다운 트랜지스터들(M8, M10) 및 트랜지스터(M15) 각각의 게이트에 결합된다. 판독-인에이블 노드(RE)는, 기입 동작 동안, 일반적으로 낮다(예를 들어, 0 볼트). 그리고, 판독-인에이블 노드(RE)는, 판독 동작 동안, 일반적으로 높다(VDD).
제 1 NLR 장치(310)는 MTJ 전류 경로(402)에 결합된다. 제 1 NLR 소자(310)는 제 1 풀-업 판독-인에이블 트랜지스터(M7)와 제 1 전류 미러 트랜지스터(M3) 사이에 직렬로 연결될 수 있다. 제 1 NLR 장치(310)는 MTJ 전류 경로(402)를 통해 흐르는 전류에 대한 조정을 제공하는 저항을 제공하도록 구성된다. 제 1 NLR 장치(310)에 인가된 전압이 증가함에 따라, 그 제 1 NLR 장치(310)의 저항은 감소할 수 있다. 따라서 MTJ 메모리 셀의 유효 터널 자기 저항(TMR)이 증가한다. MTJ 메모리 셀의 TMR은 (RAP-RP)/(RPath + RP + RMOS) = (IP-IAP)/IAP로 정의되며, 여기서 RAP는 반-평행 상태에서의 MTJ 메모리 소자의 전기 저항이고; RP는 병렬 상태에서의 MTJ 메모리 소자의 저항이고; RPath는 기입 경로의 저항이고; RMOS는 액세스 트랜지스터의 저항이고; IP는 병렬 상태에서의 전류이고; 그리고, IAP는 반-평행 상태에서의 전류이다.
설명을 위한 예로서, 양의 터널링 자기 저항(positive tunneling magnetoresistance; TMR)을 갖는 MTJ를 사용한다. 기준층(106)과 자유층(108)의 자화 방향이 평행하면, MTJ는 저-저항 상태(P-상태)로 된다. 기준층(106) 및 자유층(108)의 자화 방향이 반-평행인 경우, MTJ는 고-저항 상태(AP-상태)에 있다. 제 1 NLR 장치(310)의 삽입은 Ip를 증가시키고 Iap를 감소시킨다. 따라서 TMR이 증가한다. 저-저항 상태(P-상태)가 판독될 때, 제 1 NLR 장치(310)는 제 1 저항(rnlr)을 제공하고, 그리고 고-저항 상태(AP-상태)가 판독될 때, 제 1 NLR 장치(310)는 제 1 저항(rnlr)보다 큰 제 2 저항(Rnlr)을 제공한다. 따라서, Ip와 Iap 간의 차이가 증가한다. 유효 TMR은, {(RAP - RP)+ (Rnlr - rnlr)} / (RPath + RP + RMOS + rSD)와 같다. 제 1 NLR 장치(310)의 삽입은 또한 기준 메모리 셀(100')을 설계하기 위한 더 많은 마진을 제공한다. 기준 저항(RRef)은 RAP와 RP 사이의 작은 범위 대신에 RAP+Rnlr과 RP+rnlr 사이의 범위에 있을 것이다. 기준 메모리 셀(100')은 기준 저항을 갖는 바, 이 기준 메모리 셀(100')의 기준 저항은 MTJ 메모리 셀(100)의 제 1 저항(RP)과 제 1 NLR 소자(310)의 제 1 저항(rnlr)의 합보다 크고, 그리고 MTJ 메모리 셀(100)의 제 2 저항(RAP)과 제 1 NLR 소자(310)의 제 2 저항(Rn1r)의 합보다 작다.
또한, AP-상태에 대한 판독 전류가 감소함에 따라, 제 1 NLR 장치(310)의 삽입은 순방향 판독 방향에 대한 RDR을 감소시킨다. P-상태에 대해 동일한 충전을 유지하려면, 판독 전압이 증가될 필요가 있다. 적어도 다음의 세 가지 방법들이 있다: 판독 전압(VRead)을 증가시킨다. 액세스 트랜지스터의 게이트 전압(VG)을 증가시킨다; 또는 판독 전압(VRead)과 게이트 전압(VG)을 모두 증가시킨다.
유사하게, 일부 추가 실시예에서, 제 2 NLR 장치(312)는 또한 기준 MTJ 메모리 셀(100')에 직렬로 결합되고, 그리고 기준 전류(IRef)에 대한 조정을 제공한다. 제 2 NLR 장치(312)는 제 1 NLR 장치(310)와 병렬로 판독 바이어스 회로(302)와 판독 인에이블 회로(306) 사이에 접속될 수 있다. 제 2 NLR 장치(312)는 제 1 NLR 장치(310)와 동일하거나 유사한 특징을 가질 수 있다.
도 4b는 데이터 경로(400b)를 도시한다. 도 4a의 데이터 경로(400a)와 비교하여, 제 2 NLR 장치(312)는 존재하지 않는다. 따라서, 트랜지스터(M4)는 트랜지스터(M5)에 연결되고, 트랜지스터(M6)은 제 1 NLR 장치(310)에 의해 트랜지스터(M7)으로부터 분리된다. 예를 들어, 순방향 바이어스된 사이리스터(예를 들어, SCR, diac, triac 등), 역방향-바이어스된 제너 다이오드 또는 이와 동등한 트랜지스터 회로와 같은 S-타입 네거티브 저항(NR)의 경우, RAP + RNLR과 RP + rNLR 사이의 간격이 커야하기 때문에, 기준 MTJ 메모리 셀(100')에 대한 NLR이 필요하지 않다; 그러나, 순방향-바이어스된 종래의 다이오드(예를 들어, pn-다이오드, 쇼트키 다이오드) 또는 이와 동등한 트랜지스터 회로의 경우, RNLR 및 rNLR이 매우 근접할 수 있기 때문에, 기준 MTJ 메모리 셀(100')의 판독 경로에도 NLR이 추가되어야 한다.
이제 도 5를 참조하면, 판독 동작 동안 데이터 경로들(400a, 400b)이 어떻게 동작할 수 있는지에 대한 일부 실시예의 설명이 타이밍/파형 다이어그램과 관련하여 제공된다. 도 5는 전류 및 전압 레벨이 서로 어떻게 관련되는지를 보여주기 위해 서로 중첩된 단일 MTJ 메모리 셀에 대한 2회의 판독 동작에 대한 파형을 도시한다. 도 6은 비교 목적을 위한 NLR 장치 없이 판독 동작의 2회의 판독 동작에 대한 파형들을 나타낸다. 제 1 판독 동작에 대해, MTJ는 병렬 상태에 있으므로, 제 1 판독 동작은 저전압(예를 들어, 논리 "0")을 반환한다. 제 2 판독 동작에서, MTJ는 반-평행 상태에 있고, 이에 따라 제 2 판독 동작은 고전압(예를 들어, 논리 "1")을 반환한다. 도 5 및 도 6에 도시된 바와 같이, V(re)가 활성화되어 판독 동작을 가능하게 하면, V(scr_gate)가 활성화되고, V_mtj는 I(Mtj)에 응답하여 변화한다. 감지 증폭기는, V_mtj에 응답하여 변화되는 V01에 따라, V_out을 생성할 수 있다. 도 6에 도시된 바와 같이, NLR 장치가 없는 비교 회로의 경우 IP는 50.6μA이고; IAP는 44.1μA이므로, 감지된 TMR은 약 14.74%이다. 판독 시간은 약 7.4ns이다. SCR 게이트 전압은 비교 목적에 대해서 P-상태 전류(IP)가 동일하게 되도록 조정된다. 도 6에 도시된 시뮬레이션 파형으로부터, 개시된 판독 동작에서 IP는 50.4μA이고; IAP는 32.9μA이므로, 감지된 TMR은 약 53.19%이다. 또한 파형들에서도 보이듯이, 판독 시간은 약 5.4ns이다. 따라서, 도 5의 개시된 판독 동작의 AP-상태 전류(IAP)는 감소되고, 제안된 회로에 대한 TMR은 도 6의 판독 동작의 것에 비해 상대적으로 높다. 또한, 개시된 회로는 보다 높은 판독 속도로 판독 동작을 수행할 수 있다.
도 7은 집적 회로(700)의 일부 실시예의 단면도를 도시한다. 도 7의 집적 회로(700)는 그 집적 회로(700)의 상호 연결 구조물(704)에 배치된 MTJ 메모리 소자(102a, 102b)를 포함한다. 집적 회로(700)는 기판(706)을 포함한다. 기판(706)은, 예를 들어, 벌크(bulk) 기판(예를 들어, 벌크 실리콘 기판) 또는 SOI(silicon-on-insulator) 기판일 수 있다. 도시된 실시예는 하나 이상의 얕은 트렌치 격리(STI) 영역(708)을 도시한다. 이 하나 이상의 얕은 트렌치 격리 영역(708)은 기판(706) 내에 유전체로 채워진 트렌치(dielectric-trench)를 포함할 수 있다.
두 개의 액세스 트랜지스터들(710, 712)은 STI 영역(708)들 사이에 배치된다. 액세스 트랜지스터들(710, 104)은 액세스 게이트 전극들(714, 716)을 각각 포함하고; 액세스 게이트 유전체들(718, 720)을 각각 포함하고; 액세스 측벽 스페이서(722)들을 포함하고; 그리고, 소스/드레인 영역(724)들을 포함한다. 소스/드레인 영역(724)들은 액세스 게이트 전극들(714, 716) 및 STI 영역(708)들 사이의 기판(706) 내에 배치된다. 이 소스/드레인 영역(724)들은, 액세스 게이트 유전체들(718, 720) 아래의 채널 영역의 제 2 도전형과 반대인 제 1 도전형을 갖도록 도핑된다. 액세스 게이트 전극들(714, 716)은, 예를 들어, 도핑된 폴리 실리콘 또는 알루미늄, 구리 또는 이들의 조합물과 같은 금속일 수 있다. 액세스 게이트 유전체들(718, 720)는, 예를 들어, 실리콘 산화물과 같은 산화물 또는 고-k 유전체 물질일 수 있다. 액세스 측벽 스페이서(722)들은, 예를 들어, 실리콘 질화물(예를 들어, Si3N4)로 만들어질 수 있다.
상호 연결 구조물(704)은 기판(706) 위에 배열된다. 이 상호 연결 구조물(704)은 장치들(예를 들어, 액세스 트랜지스터들(710, 104))을 서로 결합시킨다. 상호 연결 구조물(704)은 복수의 IMD층들(726, 728, 730) 및 복수의 금속화(metallization)층들(732, 734, 736)을 포함한다. 이 복수의 IMD층들(726, 728, 730) 및 복수의 금속화(metallization)층들(732, 734, 736)은 서로 교대로 적층된다. IMD층들(726, 728, 730)은, 예를 들어, 도핑되지 않은 규산염 유리와 같은 저-k 유전체, 또는 이산화 규소와 같은 산화물로 만들어질 수 있다. 금속화층(732, 734, 736)은 금속 라인들(738, 740, 742)을 포함한다. 이 금속 라인들(738, 740, 7742)은 트렌치 내에 형성된다. 이 금속 라인들(738, 740, 742)은 구리 또는 알루미늄과 같은 금속으로 만들어질 수 있다. 콘택(744)들은 하부 금속화층(732)으로부터 소스/드레인 영역(724)들 및/또는 액세스 게이트 전극들(714, 716)로 연장되며; 비아(746)들은 금속화층들(732, 734, 736) 사이에서 연장된다. 콘택(744)들 및 비아(746)들은 유전체-보호층들(750, 752)을 통해 연장된다. 이 유전체 보호층들(750, 7252)은 유전체 재료로 만들어질 수 있고, 제조 중에 식각 저지막으로 작용할 수 있다. 유전체-보호층들(750, 752)은, 예를 들어, SiC와 같은 극도의 저-k 유전체 물질로 만들어질 수 있다. 콘택(744)들 및 비아(746)들은, 예를 들어, 구리 또는 텅스텐과 같은 금속으로 제조될 수 있다.
각각의 데이터 상태들을 저장하도록 구성된 MTJ 메모리 소자(102a, 102b)는 이웃하는 금속층들 사이의 상호 연결 구조물(704) 내에 배열된다. MTJ 메모리 소자(102a)는 MTJ를 포함한다. 이 자기 터널 접합(MTJ)은 피닝층(114), 층간 스페이서층(116), 기준층(106), 장벽층(110) 및 자유층(108)을 포함한다.
도 8은 도 7 및 도 8에 도시된 절단선으로 표시된 바와 같은 도 7의 집적 회로(700)의 평면도의 일부 실시예를 도시한다. 도시된 바와 같이, 일부 실시예들에서 MTJ 메모리 소자들(102a, 102b)은 위에서 볼 때 정사각형/직사각형 또는 원형/타원형의 형상을 가질 수 있다. 그러나, 다른 실시예에서, 예를 들어, 많은 식각 공정의 실용성으로 인해, 도시된 정사각형 형상의 모서리가 둥글게 될 수 있고, 결과적으로 MTJ 메모리 소자들(102a, 102b)은 둥근 모서리의 정사각형 또는 원형을 가질 수 있다. MTJ 메모리 소자들(102a, 102b)은 금속 라인들(740) 위에 각각 배치된다. 몇몇 실시예들에서, MTJ 메모리 소자들(102a, 102b)은, 금속 라인들(742)과 MTJ 메모리 소자들(102a, 102b) 사이의 비아들 또는 콘택들 없이, 각각 금속 라인들(742)과 직접 전기적으로 연결되는 상부들을 갖는다. 다른 실시예에서, 비아 또는 콘택들은 MJT 메모리 소자들(102a, 102b)의 상부들을 금속 라인(742)에 결합시킨다.
도 9는 MTJ 메모리 장치를 판독하는 방법에 대한 일부 실시예의 흐름도를 도시한다.
단계(902)에서, 메모리 장치가 제공된다. 메모리 장치는 자기 터널 접합(MTJ) 전류 경로 및 이 MTJ 전류 경로와 병렬인 기준 전류 경로를 포함한다. MTJ 전류 경로는 비선형 저항 장치와 직렬로 연결된 MTJ 메모리 셀을 포함한다. 일부 실시예에서, 이 메모리 장치는, 예를 들어, 도 1 내지 도 4b에 도시된 메모리 장치(200) 및 데이터 경로들(400a, 400b)에 대응할 수 있다.
단계(904)에서, 판독 전압(VREAD)이 제공되어 MTJ 전류 경로를 통해 MTJ 전류(IMTJ)가 생성되고, 기준 전류 경로를 통해 기준 전류(IREF)가 생성된다. 일부 실시예에서, MTJ 전류는, 예를 들어, 도 5의 IMTJ 신호에 대응할 수 있다. 그리고 기준 전류는, 예를 들어, 도 5의 I(Ref) 신호에 대응할 수 있다.
단계(906)에서, 기준 전류(IREF) 및 MTJ 전류(IMTJ)는 서로 비교되어, 제 1 저항을 갖는 제 1 데이터 상태와 제 2 저항을 갖는 제 2 데이터 상태 사이에서 MTJ 메모리 셀의 상태를 결정한다. 제 1 데이터 상태는 제 2 데이터 상태와 상이하다.
단계(908)에서, 메모리 전류 경로와 기준 전류 경로 사이의 차동 전류가 감지된다. 그 감지된 차동 전류를 근거로 전압 검출 신호가 검출된다.
단계(910)에서, 전압 검출 신호가 버퍼링되어 MTJ 메모리 장치의 데이터 상태를 나타내는 디지털 신호가 출력된다.
도 10은 제 1 NLR 장치(310)로서 순방향 바이어스된 SCR 장치(310) 및 MTJ 메모리 셀(100)의 직렬 연결의 예시적인 부하 라인 분석을 도시한다. MTJ 메모리 셀(100)의 P-상태 및 AP-상태에 대한 정지 지점(quiescent point)들은 그림에서 V1/RP 및 V1/RAP로 표시된다. SCR 장치(310)를 포함하는 네거티브 저항 장치의 I-V 곡선은, 전압의 차동 증가가 그 장치를 통과하는 전류의 차동 감소에 비례하는 영역을 갖는다. 그리고, 그 반대의 경우, 예를 들어, 즉 I-V 특성은 음의 기울기를 갖는다. 이 음의 기울기 영역의 기울기는 불안정하다. 따라서 장치 동작점은 음의 기울기 영역의 양 측면들 상의 양의 기울기 영역에 존재한다. P-상태 및 AP-상태에 대한 동작점들은 음의 기울기 영역의 양 측면들 상의 상이한 영역에 있도록 선택된다. 개시된 판독 경로에 대해 사용되는 다른 NLR 장치들은 유사하게 동작할 수 있다. SCR 장치(310)는 MTJ의 P-상태에 대해 작은 저항(rSCR)을 제공하는 반면, SCR 장치(310)는 AP-상태에 대해 큰 저항(RSCR)을 제공한다. 그러므로 P-상태 및 AP-상태 각각에 대한 판독 전압과 접지(Gnd) 사이의 순 저항은 RPath + RP + RMOS + rSCR 및 RPath + RAP + RMOS + RSCR이 된다. 따라서 유효 TMR은 SCR 없이 (RAP-RP) / (RPath + RP + RMOS)이다. 반면, SCR의 추가 후 새로운 유효 TMR은 {(RAP - RP) + (RSCR - rSCR)} / (RPath + RP + RMOS + rSCR)이다. 이에 따라, 유효 TMR이 개선될 수 있고, 따라서 P-상태 및 AP-상태에 대한 판독 전류들의 차이를 훨씬 쉽게 검출할 수 있다.
따라서, 일부 실시예들에서, 본 출원은 메모리 장치를 제공한다. 메모리 장치는 자기 터널 접합(MTJ) 전류 경로를 포함한다. MTJ 전류 경로는 제 1 전류 미러 트랜지스터, 제 1 풀-업 판독-인에이블 트랜지스터, MTJ 메모리 셀, 제 1 풀-다운 판독-인에이블 트랜지스터 및 제 1 비선형 저항 장치를 포함한다. MTJ 메모리 셀은 MTJ 메모리 소자 및 제 1 액세스 트랜지스터를 포함한다. 비트-라인은 제 1 풀-업 판독-인에이블 트랜지스터와 MTJ 메모리 셀 사이에 결합된다. 소스-라인은 MTJ 메모리 소자와 제 1 풀-다운 판독-인에이블 트랜지스터 사이에 결합된다. 제 1 비선형 저항 장치는 제 1 풀-업 판독-인에이블 트랜지스터와 제 1 전류 미러 트랜지스터 사이에 직렬로 결합된다. 제 1 비선형 저항 소자는 제 1 전압이 인가될 때 제 1 저항을 제공하고, 그리고 제 1 전압보다 작은 제 2 전압이 인가될 때 제 1 저항보다 큰 제 2 저항을 제공하도록 구성된다.
다른 실시예에서, 본 출원은 메모리 장치를 제공한다. 메모리 장치는 자기 터널 접합 (MTJ) 전류 경로 및 기준 전류 경로를 포함한다. MTJ 전류 경로는 제 1 전류 미러 트랜지스터, 제 1 풀-업 판독-인에이블 트랜지스터, MTJ 메모리 셀 및 제 1 풀-다운 판독-인에이블 트랜지스터를 포함한다. 소스-라인은 MTJ 메모리 셀과 제 1 풀-다운 판독-인에이블 트랜지스터 사이에 결합된다. 비트-라인은 제 1 풀-업 판독-인에이블 트랜지스터와 MTJ 메모리 셀 사이에 결합된다. 기준 전류 경로는 MTJ 전류 경로와 병렬이다. 기준 전류 경로는 제 2 전류 미러 트랜지스터, 제 2 풀-업 판독- 인에이블 트랜지스터, 기준 메모리 셀 및 제 2 풀-다운 판독-인에이블 트랜지스터를 포함한다. 기준 비트-라인은 제 2 풀-업 판독-인에이블 트랜지스터와 기준 메모리 셀 사이에 결합된다. 기준 소스-라인은 기준 메모리 셀과 제 2 풀-다운 판독-인에이블 트랜지스터 사이에 결합된다. 제 1 비선형 저항 장치는 제 1 풀-업 판독-인에이블 트랜지스터와 제 1 전류 미러 트랜지스터 사이에 결합된다. 제 1 비선형 저항 장치는 MTJ 전류 경로의 유효 터널 자기 저항(TMR)을 증가시키도록 구성된다.
또 다른 실시예에서, 본 개시는 메모리 장치로부터 판독하기 위한 방법을 제공한다. 이 방법은 자기 터널 접합(MTJ) 전류 경로 및 이 MTJ 전류 경로와 병렬인 기준 전류 경로를 제공하는 단계를 포함한다. 여기서, MTJ 전류 경로는 비선형 저항 장치와 직렬로 연결된 MTJ 메모리 셀을 포함한다. 이 방법은 판독 전압(VREAD)을 제공하여 MTJ 전류 경로를 통해 MTJ 전류(IMTJ)를 생성하고, 그리고 기준 전류 경로를 통해 기준 전류(IREF)를 생성하는 것을 더 포함한다. 이 방법은 기준 전류(IREF) 및 MTJ 전류(IMTJ)를 서로 비교하여 제 1 저항을 갖는 제 1 데이터 상태와 제 2 저항을 갖는 제 2 데이터 상태 사이에서 MTJ 메모리 셀의 상태를 결정하는 것을 더 포함한다. 제 1 데이터 상태는 제 2 데이터 상태와 상이하다.
전술된 바는 몇몇 실시예들의 피처들을 개략적으로 설명하여 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예들과 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 변형을 행할 수 있음을 알 것이다.
<부 기>
1. 메모리 장치(memory device)에 있어서,
자기 터널 접합(magnetic tunnel junction; MTJ) 전류 경로를 포함하며,
상기 MTJ 전류 경로는,
제 1 전류 미러 트랜지스터;
상기 제 1 전류 미러 트랜지스터와 직렬로 연결된 제 1 풀-업 판독-인에이블 트랜지스터;
상기 제 1 풀-업 판독-인에이블 트랜지스터와 직렬로 연결되고, MTJ 메모리 소자(element) 및 제 1 액세스 트랜지스터를 포함하는 MTJ 메모리 셀;
상기 MTJ 메모리 셀과 직렬로 연결된 제 1 풀-다운 판독-인에이블 트랜지스터; 및
상기 제 1 풀-업 판독-인에이블 트랜지스터와 상기 제 1 전류 미러 트랜지스터 사이에 직렬로 연결된 제 1 비선형 저항 장치를 포함하고,
상기 제 1 비선형 저항 장치는, 제 1 전압이 인가될 때 제 1 저항을 제공하고, 상기 제 1 전압보다 작은 제 2 전압이 인가될 때 상기 제 1 저항보다 큰 제 2 저항을 제공하도록 구성되는 것인 메모리 장치.
2. 제 1 항에 있어서,
상기 제 1 비선형 저항 장치는 S-타입 네거티브 저항기 또는 그와 동등한 서브 회로인 것인 메모리 장치.
3. 제 1 항에 있어서,
상기 제 1 비선형 저항 장치는 실리콘 제어 정류기(silicon control rectifier; SCR) 또는 트라이액(triac)인 것인 메모리 장치.
4. 제 1 항에 있어서,
상기 MTJ 전류 경로와 병렬인 기준 전류 경로를 더 포함하며,
상기 기준 전류 경로는,
제 2 전류 미러 트랜지스터;
상기 제 2 전류 미러 트랜지스터와 직렬인 제 2 풀-업 판독-인에이블 트랜지스터;
기준 MTJ 메모리 소자 및 제 2 액세스 트랜지스터를 포함하는 기준 MTJ 메모리 셀;
제 2 풀-다운 판독-인에이블 트랜지스터; 및
상기 제 2 풀-업 판독-인에이블 트랜지스터와 상기 제 2 전류 미러 트랜지스터 사이에 결합된(coupled) 제 2 비선형 저항 장치를 포함하는 것인 메모리 장치.
5. 제 4 항에 있어서,
차동 입력 신호를 수신하도록 구성된 제 1 입력 단자 및 제 2 입력 단자를 갖는 감지 증폭기를 더 포함하며,
상기 제 1 입력 단자는 상기 MTJ 전류 경로 상의 제 1 노드에 결합되고,
상기 제 2 입력 단자는 상기 기준 전류 경로 상의 제 2 노드에 결합된 것인 메모리 장치.
6. 제 5 항에 있어서,
상기 감지 증폭기의 상기 제 1 입력 단자가 결합되는 상기 MTJ 전류 경로의 상기 제 1 노드는, 상기 제 1 전류 미러 트랜지스터와 상기 제 1 풀-업 판독-인에이블 트랜지스터 사이에 위치하는 것인 메모리 장치.
7. 제 4 항에 있어서,
상기 감지 증폭기의 상기 제 2 입력 단자가 결합되는 상기 MTJ 전류 경로의 상기 제 2 노드는, 상기 제 2 전류 미러 트랜지스터와 상기 제 2 풀-업 판독-인에이블 트랜지스터 사이에 위치하는 메모리 장치.
8. 제 1 항에 있어서,
상기 MTJ 메모리 셀은 제 1 데이터 상태와 제 2 데이터 상태 사이에서 스위칭하도록 구성되고, 상기 제 1 데이터 상태는 제 1 저항을 가지며, 상기 제 2 데이터 상태는 상기 제 1 저항보다 큰 제 2 저항을 갖는 것인 메모리 장치.
9. 제 1 항에 있어서,
상기 MTJ 메모리 소자와 상기 제 1 풀-다운 판독-인에이블 트랜지스터 사이에 소스-라인이 결합되며,
상기 제 1 풀-업 판독-인에이블 트랜지스터와 상기 MTJ 메모리 셀 사이에 비트-라인이 결합되는 메모리 장치.
10. 제 9 항에 있어서,
상기 MTJ 메모리 소자는,
상기 비트-라인에 연결된 강자성(ferromagnetic) 자유층;
상기 소스-라인에 연결된 강자성 기준층; 및
상기 강자성 기준층과 상기 강자성 자유층 사이에 배치되며, 상기 강자성 기준층과 상기 강자성 자유층을 분리시키는 비자성 장벽층을 포함하는 것인 메모리 장치.
11. 메모리 장치에 있어서,
제 1 전류 미러 트랜지스터, 제 1 풀-업 판독-인에이블 트랜지스터, MTJ 메모리 셀 및 제 1 풀-다운 판독-인에이블 트랜지스터를 포함하는 자기 터널 접합(MTJ) 전류 경로 - 상기 MTJ 메모리 셀과 상기 제 1 풀-다운 판독-인에이블 트랜지스터 사이에 소스-라인이 결합되며, 상기 제 1 풀-업 판독-인에이블 트랜지스터와 상기 MTJ 메모리 셀 사이에 비트-라인이 결합됨 -;
상기 MTJ 전류 경로와 병렬인 기준 전류 경로 - 상기 기준 전류 경로는 제 2 전류 미러 트랜지스터, 제 2 풀-업 판독-인에이블 트랜지스터, 기준 메모리 셀 및 제 2 풀-다운 판독-인에이블 트랜지스터를 포함하며, 상기 제 2 풀-업 판독-인에이블 트랜지스터와 상기 기준 메모리 셀 사이에 기준 비트-라인이 결합되며, 상기 기준 메모리 셀과 제 2 풀-다운 판독-인에이블 트랜지스터 사이에 기준 소스-라인이 결함됨 -; 및
상기 제 1 풀-업 판독-인에이블 트랜지스터와 상기 제 1 전류 미러 트랜지스터 사이에서 상기 MTJ 전류 경로에 결합된 제 1 비선형 저항 장치 - 상기 제 1 비선형 저항 장치는 상기 MTJ 전류 경로의 유효 터널 자기 저항(TMR)을 증가시키도록 구성됨 -
를 포함하는 메모리 장치.
12. 제 11 항에 있어서,
상기 제 1 비선형 저항 장치는 S-타입 네거티브 저항기를 포함하는 것인 메모리 장치.
13. 제 11 항에 있어서,
상기 기준 전류 경로는, 상기 제 2 풀-업 판독-인에이블 트랜지스터와 상기 제 2 전류 미러 트랜지스터 사이에 결합된 제 2 비선형 저항 장치를 더 포함하는 것인 메모리 장치.
14. 제 11 항에 있어서,
상기 MTJ 메모리 셀은 제 1 데이터 상태와 제 2 데이터 상태 사이에서 스위칭하도록 구성되며, 상기 제 1 데이터 상태는 제 1 저항(RP)을 가지며, 상기 제 2 데이터 상태는 상기 제 1 저항보다 큰 제 2 저항(RAP)을 가지며,
상기 제 1 비선형 저항 장치는, 상기 제 1 데이터 상태가 판독될 때 제 1 저항(rnlr)을 제공하고, 그리고 상기 제 2 데이터 상태가 판독될 때 상기 제 1 저항(rnlr)보다 큰 제 2 저항(Rnlr)을 제공하도록 구성되는 것인 메모리 장치.
15. 제 14 항에 있어서,
상기 기준 메모리 셀은, 상기 MTJ 메모리 셀의 상기 제 1 저항(RP)과 상기 제 1 비선형 저항 장치의 상기 제 1 저항(rnlr)의 합보다 큰 기준 저항을 가지며,
상기 기준 메모리 셀은, 상기 MTJ 메모리 셀의 상기 제 2 저항(RAP)과 상기 제 1 비선형 저항 장치의 상기 제 2 저항(Rnlr)의 합보다 작은 기준 저항을 갖는 것인 메모리 장치.
16. 제 11 항에 있어서,
차동 입력 신호를 수신하도록 구성된 제 1 입력 단자 및 제 2 입력 단자를 갖는 감지 증폭기를 더 포함하며, 상기 제 1 입력 단자는 상기 MTJ 메모리 셀에 결합되고, 상기 제 2 입력 단자는 상기 기준 메모리 셀에 결합되는 것인 메모리 장치.
17. MTJ 메모리 장치로부터의 판독 방법에 있어서,
자기 터널 접합(MTJ) 전류 경로 및 상기 MTJ 전류 경로와 병렬인 기준 전류 경로를 제공하는 단계 - 상기 MTJ 전류 경로는 비선형 저항 장치와 직렬로 연결된 MTJ 메모리 셀을 포함함 -;
상기 MTJ 전류 경로를 통해 MTJ 전류(IMTJ)를 생성하고 그리고 상기 기준 전류 경로를 통해 기준 전류(IREF)를 생성하도록, 판독 전압(VREAD)을 제공하는 단계; 및
제 1 저항을 갖는 제 1 데이터 상태와 제 2 저항을 갖는 제 2 데이터 상태 사이의 상기 MTJ 메모리 셀의 상태를 결정하도록, 기준 전류(IREF)와 MTJ 전류(IMTJ)를 서로 비교하는 단계 - 상기 제 1 데이터 상태는 상기 제 2 데이터와 상이함 -
를 포함하는 MTJ 메모리 장치로부터의 판독 방법.
18. 제 17 항에 있어서,
메모리 전류 경로와 상기 기준 전류 경로 사이의 차동 전류를 감지하고, 상기 감지된 차동 전류에 기초하여 전압 검출 신호를 제공하는 단계; 및
상기 MTJ 메모리 장치의 데이터 상태를 나타내는 디지털 신호를 출력하도록 상기 전압 검출 신호를 버퍼링하는 단계를 포함하는 MTJ 메모리 장치로부터의 판독 방법.
19. 제 17 항에 있어서,
상기 비선형 저항 장치는 상기 MTJ 메모리 장치가 저-저항 상태에 있을 때 제 1 저항(rnlr)을 제공하고, 상기 MTJ 메모리 장치가 고-저항 상태에 있을 때 상기 제 1 저항(rnlr)보다 큰 제 2 저항(Rnlr)을 제공하는 것인 MTJ 메모리 장치로부터의 판독 방법.
20. 제 17 항에 있어서,
상기 제 1 데이터 상태 및 상기 제 2 데이터 상태에 대한 상기 비선형 저항 장치의 동작점들은, 상기 비선형 저항 장치의 I-V 특성 곡선의 음의 영역의 양 측들의 서로 다른 영역에 있도록 선택되는 MTJ 메모리 장치로부터의 판독 방법.

Claims (10)

  1. 메모리 장치(memory device)에 있어서,
    자기 터널 접합(magnetic tunnel junction; MTJ) 전류 경로를 포함하며,
    상기 MTJ 전류 경로는,
    제 1 전류 미러 트랜지스터;
    상기 제 1 전류 미러 트랜지스터와 직렬로 연결된 제 1 풀-업 판독-인에이블 트랜지스터;
    상기 제 1 풀-업 판독-인에이블 트랜지스터와 직렬로 연결되고, MTJ 메모리 소자(element) 및 제 1 액세스 트랜지스터를 포함하는 MTJ 메모리 셀;
    상기 MTJ 메모리 셀과 직렬로 연결된 제 1 풀-다운 판독-인에이블 트랜지스터; 및
    상기 제 1 풀-업 판독-인에이블 트랜지스터와 상기 제 1 전류 미러 트랜지스터 사이에 직렬로 연결된 제 1 비선형 저항 장치를 포함하고,
    상기 제 1 비선형 저항 장치는, 제 1 전압이 인가될 때 제 1 저항을 제공하고, 상기 제 1 전압보다 작은 제 2 전압이 인가될 때 상기 제 1 저항보다 큰 제 2 저항을 제공하도록 구성되는 것인 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 비선형 저항 장치는 S-타입 네거티브 저항기 또는 그와 동등한 서브 회로인 것인 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 비선형 저항 장치는 실리콘 제어 정류기(silicon control rectifier; SCR) 또는 트라이액(triac)인 것인 메모리 장치.
  4. 제 1 항에 있어서,
    상기 MTJ 전류 경로와 병렬인 기준 전류 경로를 더 포함하며,
    상기 기준 전류 경로는,
    제 2 전류 미러 트랜지스터;
    상기 제 2 전류 미러 트랜지스터와 직렬인 제 2 풀-업 판독-인에이블 트랜지스터;
    기준 MTJ 메모리 소자 및 제 2 액세스 트랜지스터를 포함하는 기준 메모리 셀;
    제 2 풀-다운 판독-인에이블 트랜지스터; 및
    상기 제 2 풀-업 판독-인에이블 트랜지스터와 상기 제 2 전류 미러 트랜지스터 사이에 결합된(coupled) 제 2 비선형 저항 장치를 포함하는 것인 메모리 장치.
  5. 제 1 항에 있어서,
    상기 MTJ 메모리 셀은 제 1 데이터 상태와 제 2 데이터 상태 사이에서 스위칭하도록 구성되고, 상기 제 1 데이터 상태는 제 1 저항을 가지며, 상기 제 2 데이터 상태는 상기 제 1 저항보다 큰 제 2 저항을 갖는 것인 메모리 장치.
  6. 제 1 항에 있어서,
    상기 MTJ 메모리 소자와 상기 제 1 풀-다운 판독-인에이블 트랜지스터 사이에 소스-라인이 결합되며,
    상기 제 1 풀-업 판독-인에이블 트랜지스터와 상기 MTJ 메모리 셀 사이에 비트-라인이 결합되는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 MTJ 메모리 소자는,
    상기 비트-라인에 연결된 강자성(ferromagnetic) 자유층;
    상기 소스-라인에 연결된 강자성 기준층; 및
    상기 강자성 기준층과 상기 강자성 자유층 사이에 배치되며, 상기 강자성 기준층과 상기 강자성 자유층을 분리시키는 비자성 장벽층을 포함하는 것인 메모리 장치.
  8. 메모리 장치에 있어서,
    제 1 전류 미러 트랜지스터, 제 1 풀-업 판독-인에이블 트랜지스터, MTJ 메모리 셀 및 제 1 풀-다운 판독-인에이블 트랜지스터를 포함하는 자기 터널 접합(MTJ) 전류 경로 - 상기 MTJ 메모리 셀과 상기 제 1 풀-다운 판독-인에이블 트랜지스터 사이에 소스-라인이 결합되며, 상기 제 1 풀-업 판독-인에이블 트랜지스터와 상기 MTJ 메모리 셀 사이에 비트-라인이 결합됨 -;
    상기 MTJ 전류 경로와 병렬인 기준 전류 경로 - 상기 기준 전류 경로는 제 2 전류 미러 트랜지스터, 제 2 풀-업 판독-인에이블 트랜지스터, 기준 메모리 셀 및 제 2 풀-다운 판독-인에이블 트랜지스터를 포함하며, 상기 제 2 풀-업 판독-인에이블 트랜지스터와 상기 기준 메모리 셀 사이에 기준 비트-라인이 결합되며, 상기 기준 메모리 셀과 제 2 풀-다운 판독-인에이블 트랜지스터 사이에 기준 소스-라인이 결함됨 -; 및
    상기 제 1 풀-업 판독-인에이블 트랜지스터와 상기 제 1 전류 미러 트랜지스터 사이에서 상기 MTJ 전류 경로에 결합된 제 1 비선형 저항 장치 - 상기 제 1 비선형 저항 장치는 상기 MTJ 전류 경로의 유효 터널 자기 저항(TMR)을 증가시키도록 구성됨 -
    를 포함하는 메모리 장치.
  9. MTJ 메모리 장치로부터의 판독 방법에 있어서,
    자기 터널 접합(MTJ) 전류 경로 및 상기 MTJ 전류 경로와 병렬인 기준 전류 경로를 제공하는 단계 - 상기 MTJ 전류 경로는 비선형 저항 장치와 직렬로 연결된 MTJ 메모리 셀을 포함함 -;
    상기 MTJ 전류 경로를 통해 MTJ 전류(IMTJ)를 생성하고 그리고 상기 기준 전류 경로를 통해 기준 전류(IREF)를 생성하도록, 판독 전압(VREAD)을 제공하는 단계; 및
    제 1 저항을 갖는 제 1 데이터 상태와 제 2 저항을 갖는 제 2 데이터 상태 사이의 상기 MTJ 메모리 셀의 상태를 결정하도록, 기준 전류(IREF)와 MTJ 전류(IMTJ)를 서로 비교하는 단계 - 상기 제 1 데이터 상태는 상기 제 2 데이터와 상이함 -
    를 포함하는 MTJ 메모리 장치로부터의 판독 방법.
  10. 제 9 항에 있어서,
    메모리 전류 경로와 상기 기준 전류 경로 사이의 차동 전류를 감지하고, 상기 감지된 차동 전류에 기초하여 전압 검출 신호를 제공하는 단계; 및
    상기 MTJ 메모리 장치의 데이터 상태를 나타내는 디지털 신호를 출력하도록 상기 전압 검출 신호를 버퍼링하는 단계
    를 포함하는 MTJ 메모리 장치로부터의 판독 방법.
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