JP6161642B2

JP6161642B2 - 磁気トンネル接合（ｍｔｊ）に基づくメモリセルをパルス読出電流に基づき読み出す方法及びシステム

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Publication number: JP6161642B2
Application number: JP2014559878A
Authority: JP
Inventors: ライチョウドゥーリ，アリジット; ケンケ，デイヴィッド; ドイル，ブライアン; クオ，チャールズ; チャンズ，ジェイムズ; ハムザオグルー，ファティ; ワーン，イー; モジャラド，ロクサナゴリザデフ
Original assignee: インテルコーポレイション
Priority date: 2012-03-25
Filing date: 2012-03-25
Publication date: 2017-07-12
Anticipated expiration: 2032-03-25
Also published as: KR101741053B1; WO2013147728A1; EP2831880A4; CN203573660U; JP2015510217A; EP2831880B1; EP2831880A1; KR20140132374A; US20150206564A1; US9455011B2

Description

スピントランスファートルクは、磁性層の配向がスピン偏極電流を用いて変更される効果である。

電子のような電荷キャリアは、スピンと呼ばれる、比較的小さい固有角度運動量を有する。偏極していない電流は、おおよそ５０％のスピンアップ電子及び５０％のスピンダウン電子を有する。スピン偏極した電流は、より多くのスピンアップ又はスピンダウンの電子を有する。電流を磁性層に流すことによって、スピン偏極電流を生成することが可能である。スピン偏極電流が磁性層に向けられる場合に、角運動量は磁性層へ受け渡され、これにより磁性層では振動が誘発又は励起され得る。閾値を超えて、振動は磁性層の磁化配向の切り替えをトリガすることができる。そのような効果は、ナノメートルスケールのデバイスで起こりえる。

磁気トンネル接合（magnetic tunnel junction）（ＭＪＴ）は、夫々基準層及び自由層と呼ばれる第１及び第２の強磁性（ferromagnetic）（ＦＭ）層の間に挟まされた酸化物層を有することができる。基準層は、固定された帯磁方向又は状態を有することができ、自由層は、可変な帯磁方向又は状態を有することができる。ＭＴＪは、基準層及び自由層における磁気整列が平行である場合に比較的低い抵抗性を示し、磁化が逆平行である場合に比較的高い抵抗性を示す。

ＭＪＴは、０及び１のデジタル論理値がＭＴＪの対応する磁気整列状態と関連付けられる不揮発性メモリセルとして実施されてよい。複数のＭＴＪメモリセルは、スピントランスファートルク型ランダムアクセスメモリ（spin-transfer torque random-access memory）（ＳＴＴ−ＲＡＭ）として実施されてよい。

論理値は、ＭＴＪの既存の磁気整列を上書き又は反転するのに十分な書込電流をＭＴＪに流すことによって、ＭＴＪメモリセルに書き込まれ得る。

ＭＴＪメモリセルに記憶されている論理値は、メモリを通って流れる読出電流に基づき決定され得るメモリセルの抵抗に基づき読み出され得る。

読出電流、又は読出電流密度は、ＭＴＪの既存の磁気整列を再方向付け又は上書きするであろう臨界電流又は臨界電流密度よりも小さくなければならない。

それにも関わらず、小さい読出電流でさえ、ＭＴＪの磁化配向にトルクを加えることがある。加えて、ＭＴＪは、プロセス、電圧、及び／又は温度変化に伴って変化し得るランダムな熱的に誘発されるトルクに晒されることがある。全てのそれらのトルクの和は、ＭＴＪの磁化配向の切り替え又は反転を引き起こすことがある。これは、より高い読出電流が読出時間の短縮のために用いられる場合に悪化し得る。

ライドバックスキームは、ＭＴＪが意図された磁化状態を有することを確かにするよう、読出動作後に用いられてよい。しかしながら、読出動作がＭＴＪの磁化配向を読出動作の際に先に切り替え又は反転させる場合は、読出動作は、ＭＴＪの誤った反転された状態を読み出し又は検知する。

磁気トンネル接合（ＭＴＪ）のブロック図である。第１及び第２の帯磁方向状態に関して、ＭＴＪの抵抗対電圧のグラフである。ＭＴＪに基づく不揮発性メモリセルを有するメモリシステムの回路図である。読出時間を通じて連続的にアクティブであるパルスを有する読出制御に基づくＭＴＪの読出動作のタイミング図である。複数のパルスを有する読出制御を含むＭＴＪの読出動作のタイミング図である。連続的な読出電流を有するＭＴＪの磁化配向グラフである。複数のパルスの夫々の間に断続的に印加される読出電流を有するＭＴＪの磁化配向グラフである。連続的な読出電流が印加されるＭＴＪのシミュレーションされた磁化振動のグラフである。複数の読出パルスが印加される図８のＭＴＪのシミュレーションされた磁化振動のグラフである。パルスの列を有する読出制御を含むＭＴＪ読出動作のタイミング図である。不揮発性スピントランスファートルク（ＳＴＴ）メモリセルのアレイを有するメモリシステムのブロック図である。（ＭＴＪ）メモリセルに記憶された論理値をパルス読出制御に基づき読み出す方法のフローチャートである。本願で開示されるメモリシステムと、プロセッサ、通信システム１３０６及びユーザインターフェースシステムのうちの１以上とを有するシステムのブロック図である。

図面において、参照符号の最左の数字は、その参照符号が最初に現れる図を特定する。

図１は、第１及び第２の強磁性（ＦＭ）層１０２及び１０６の間に位置するＭｇＯのような酸化物障壁層１０４を含む磁気トンネル接合（ＭＴＪ）１００のブロック図である。

第１のＦＭ層１０２は、固定された帯磁方向を有してよく、基準層と呼ばれ得る。

第２のＦＭ層１０６は、可変な帯磁方向を有してよく、自由層と呼ばれ得る。

自由層１０６の磁化配向又は方向は、駆動偏極電流を自由層１０６に流すことによって変更され得る。電流は、ノード１０８及び１１０にわたって印加される電圧を加えることで供給され得、そして、電流は基準層１０６によって偏極され得る。

例えば、ノード１０８へ印加された正電圧は、基準層１０２の磁化配向と反対、すなわち、逆平行である自由層１０６の磁化配向を生じさせ、結果として、ノード１０８及び１１０の間の比較的高い抵抗と、ＭＴＪ１００を通る比較的低い電流とをもたらす。

反対に、ノード１１０へ印加された正電圧は、基準層１０２の磁化配向と平行である自由層１０６の磁化配向を生じさせ、結果として、ノード１０８及び１１０の間の比較的低い抵抗と、ＭＴＪ１００を通る比較的高い電流とをもたらす。

図２は、第１及び第２の帯磁方向状態に関して、ＭＴＪ１００のようなＭＴＪの抵抗対電圧のグラフ２００である。

グラフ２００で、ＭＴＪは、自由層及び参照層の磁化配向が互いと平行である場合に、相対的に低い抵抗Ｒ_Ｐを示すことができ、自由層及び参照層の磁化配向が逆平行である場合に、相対的に高い抵抗Ｒ_ＡＰを示すことができる。

ＭＴＪの平行及び逆平行の整列状態は、論理状態と関連付けられてよい。例えば、平行整列、すなわち、低抵抗は論理値０と関連付けられてよく、逆平行整列、すなわち、高抵抗は論理値１と関連付けられてよい。本願で開示されている方法及びシステムは、しかしながら、それらの例に制限されない。

図３は、ＭＴＪに基づく不揮発性メモリセルを有するメモリシステム３００の回路図である。

メモリセル３０２は、ここでは可変抵抗器として表されているＭＴＪ３０４と、アクセストランジスタ３０６とを有する。メモリセル３０２は、１トランジスタ１抵抗（１Ｔ１Ｒ）ＭＴＪメモリセル、又は１トランジスタ１ＭＴＪ（１Ｔ１Ｊ）メモリセルと呼ばれることがある。

メモリシステム３００は、読出動作の開始前又はその時にＭＴＪ３０４の第１ノード３１０をプレチャージするプレチャージ回路３０８を更に有する。プレチャージ回路３０８は、プレチャージ制御（Ｐｃｈ）３１２の制御下でプレチャージ電圧Ｖ_Ｐｃｈへノード３１０をプレチャージするよう実施されてよい。プレチャージは、固有キャパシタンス及び／又は製造キャパシタに相当するキャパシタンス３１４に保持又は蓄積されてよい。キャパシタンス３１４は、印加されるプレチャージの量及びキャパシタンスのサイズに依存するプレチャージ電圧を示してよい。

メモリシステム３００は、評価制御（Ｅｖａｌ）３２２の制御下でＭＴＪ３０４の第２ノード３１８をノード３２０へ結合する評価コントローラ３１６を有してよい。図３の例では、ノード３２０は接地に対応する。評価制御３２２は、プレチャージ制御３１２より前に、それと同時に、又はその後にアクティブにされてよい。

メモリシステム３００は、制御３２６によりアクセストランジスタ３０６を制御するコントローラ３２４を更に有する。メモリシステム３００は、ノード３１０がプレチャージされた後且つノード３１８がノード３２０へ結合されている間の読出動作中に、アクセストランジスタ３０６を閉じるよう実施されてよい。

アクセストランジスタ３０６が閉じられる場合に、プレチャージはノード３１０からノード３２０へＭＴＪ３０４を通って流れることができる。ＭＴＪ３０４を通って流れる電荷の量はＭＴＪ３０４の抵抗に依存し、ＭＴＪ３０４の抵抗は、上述されたように、ＭＴＪ３０４の自由層の磁化配向に依存する。ＭＴＪ３０４を通って流れる電荷の量は更に、アクセストランジスタ３０６が閉じられる時間の量及び／又はノード３１０でのプレチャージ電圧に依存してよい。

メモリシステム３００は、ＭＴＪ３０４を通る電流フローに基づきＭＴＪ３０４に蓄えられている論理値を決定するセンサ３２８を有してよい。例えば、アクセストランジスタ３０６が閉じられる場合に、キャパシタＢＬ３１０からノード３２０へＭＴＪ３０４を通って流れる如何なる電荷も、ノード３１０での電荷及び対応する電圧を低減するであろう。この例では、センサ３２８は、ＢＬ３１０の電圧を検知する電圧センサを有してよい。電圧センサは、ノード３１０での電圧を基準電圧Ｖ_Ｒｅｆと比較するよう実施されてよい。

センサ３２８は、ＭＴＪ３０４を通って流れる電荷の量に依存して０又は１の論理値として読出値ＲＤ_ＯＵＴを出力するよう実施されてよい。ＭＴＪ３０４を通って流れる電荷の量は、上述されたように、ノード３１０での電圧に基づき決定されてよい。センサ３２８は、検知出力（ｓｅｎｓｅ＿ｏｕｔ）制御３３０に応答してＲＤ_ＯＵＴを決定及び／又は出力するよう実施されてよい。

読出動作の間、コントローラ３２４は、図４、図６及び図８で表されるような、読出時間ＲＴと呼ばれる所定の時間量の間、アクセストランジスタ３０６を閉じるよう実施されてよい。代替的に、コントローラ３２４は、図５、図７及び図９で表されるように、断続的にアクセストランジスタ３０６を開閉するよう実施されてよい。

図４は、読出時間ＲＴ４０６を通して連続的にアクティブであるパルス４０４を有する読出制御（ＲｅａｄＣｏｎｔｒｏｌ）４２６を有するＭＴＪの読出動作４０２のタイミング図である。図４は、図３を参照して上述されたようなプレチャージ制御（Ｐｃｈ）４１２、評価制御４２２（Ｅｖａｌ）、及びｓｅｎｓｅ＿ｏｕｔ制御４３０を更に含む。

図５は、次の式で表される総読出時間ＲＴ_Ｔｏｔに、対応する読出時間ＲＴ−１乃至ＲＴ−ｊの間にアクティブである複数のパルス５０４を有する読出制御５２６を有するＭＴＪの読出動作５０２のタイミング図である。

読出時間ＲＴ−１乃至ＲＴ−ｊの夫々は、図４における読出時間ＲＴよりも短くてよい。

パルス５０４は、ＲＴ_ＴｏｔにわたってＭＴＪを流れる総電荷フローが、図４におけるパルス４０４の間にＭＴＪを流れる電荷フローと等しくなるように、生成され得る。例えば、パルス５０４は、図５のＲＴ_Ｔｏｔが図４の読出時間ＲＴと等しくなるように、生成され得る。代替的に、パルス４０４の間よりも高い読出電流がパルス５０４の間に印加されてよく、図５のＲＴ_Ｔｏｔは図４のＲＴよりも短くてよい。

更に上述されたように、ＭＴＪを通る比較的小さい読出電流でさえ、既存の磁化配向にトルクを加えることがある。図５における読出制御５２６のようなパルス読出制御は、ＭＴＪの自由層がパルス５０４どうしの間に既存の磁化配向に緩和する又は戻ることを可能にすることができる。これは、読出動作の間にＭＴＪの自由層でのモーメントの強さを弱めることができ、図６及び図７を参照して上述されるように、磁化配向の不用意な再編を低減及び／又は削除することができる。

図６は、時間６０４にわたって連続的に読出電流を有するＭＴＪの磁化配向グラフである。

図６の例では、磁化配向６０６は、ここで＋１として表される第１の状態で始まる。時間６０４の間、読出電流はトルクをＭＴＪの自由層に加えて、磁化配向を次第に状態＋１から離して状態−１へと引き寄せる。磁化配向が図６において６０８で表されている臨界レベルを超えて引き寄せられない限り、ＭＴＪは、読出電流が除去される場合に磁化配向＋１へ戻るであろう。しかしながら、磁化配向が臨界レベル６０８を超えて引き寄せられる場合は、磁化配向は、読出電流が除去される場合に磁化配向−１へ反転するであろう。図６において、６１０は、臨界電流又は電流密度が到達される時間に相当する。

図７は、複数のパルス７０２の夫々の間に断続的に印加される読出電流を有するＭＴＪの磁化配向グラフである。

図７の例では、磁化配向７０６は状態＋１で始まる。夫々のパルス７０２の間、読出電流はトルクをＭＴＪの自由層に加えて、磁化配向をわずかに状態＋１から離して状態−１へと引き寄せる。パルス７０２どうしの間、磁化配向は、時間７０６及び７０８の間に表されているように、元の状態＋１へ緩和する。パルス７０２どうしの間の緩和は、臨界レベル６０８に対してマージン７０４を与える。マージン７０４は、ＭＴＪの自由層のモーメントの強さを低減及び／又は削除することができ、その間に、擾乱の可能性を低減することができる。

図８は、連続的な読出パルスが印加されるＭＴＪのシミュレーションされた磁化振動８００のグラフである。図８に表されるように、振動８００は、磁化配向がちょうど２ナノ秒（ns）で切り替わるまで、ＭＴＪにおいて強まる。

図９は、図８において見られるように同等量の電荷又は電流密度を提供するよう４つの読出パルスが２ナノ秒内に印加される図８のＭＴＪのシミュレーションされた磁化振動９００のグラフである。図９に表されるように、磁化は読出パルスの間に振動し、一方、振動は、臨界電流密度読出マージンを増大させるようパルスどうしの間で緩和する。

図３において、読出制御３２６がパルスの列を有する場合に、センサ３２８は、ＭＴＪ３０４を通る電流又は電荷フローの表れを積分するよう実施されてよい。図３の例では、キャパシタンス３１４は、プレチャージにおける電圧電荷を積分するようプレチャージ蓄積デバイス及び電圧積分器の両方として働いてよい。

ここで、パルス成形について記載する。

図５におけるパルス５０４、及び図７におけるパルス７０２は、パルスが同様の振幅及び存続期間を有する対応する対称なパルス列として表されている。本願で開示される方法及びシステムは、しかしながら、それらの例に制限されない。

図３におけるコントローラ３２４は、例えば、制限なしに、存続期間、振幅、立ち上がり時間及び／又は立ち下がり時間が変化し得る様々なパルス形状を有するパルスの列として読出制御３２６を供給するパルス成形器を有してよい。パルス成形は、後述されるような様々な特徴及び／又は効果の１以上を提供及び／又は制御するよう実施されてよい。

図６において、特定の量の初期トルク又は読出電流が、磁化配向をＭＴＪの現在の状態、すなわち、磁化容易軸から引き離すために必要とされることが分かる。磁化配向が磁化容易軸から引き離されると、しかしながら、磁化容易軸から更に磁化配向を引き離すために必要とされるトルク又は読出電流は、より小さくてよい。

図３において、コントローラ３２４は、漸減する読出電流が後に続くより高い初期読出電流を供給するよう成形されるパルスの列として読出制御３２６を供給するよう実施されてよい。コントローラ３２４は、読出動作の全体にわたって比較的一貫したマージンを保持するようにパルスを成形するよう実施されてよい。パルス成形は、振幅及び／又はパルス存続期間の変動を含んでよい。例は、図１０を参照して以下で与えられている。

図１０は、パルス１００４の列を有する読出制御１０２６を含むＭＴＪ読出動作１００２のタイミング図である。図１０は、図３を参照して上述されたプレチャージ制御（Ｐｃｈ）１０１２、評価制御（Ｅｖａｌ）１０２２及びｓｅｎｓｅ＿ｏｕｔ制御１０３０を更に含む。図１０の例では、パルス１００４の振幅及び存続期間は、後続のパルスとともに低減する。

複数のＭＴＪに基づくメモリセルは、図１１を参照して後述されるようなメモリセルのアレイとして実施されてよい。

図１１は、セル（１，１）乃至（ｍ，ｎ）とも表される不揮発性スピントランスファートルク（ＳＴＴ）メモリセル１１０２のアレイを有するメモリシステム１１００のブロック図である。メモリシステム１１００は、スピントランスファートルク型ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）として実施されてよい。

メモリシステム１１００は、１又はそれ以上の先の例において記載されるように、読出動作の間、電気パルスの列を選択可能なワードライン（ＷＬ）１１２６へ適用するパルスコントローラ１１５０を有してよい。

パルスコントローラ１１５０は、１又はそれ以上の先の例において記載されるように、読出動作の最初に、選択可能なビットライン（ＢＬ）１１１０を対応するプレチャージ制御（Ｐｃｈ）１１０８によりプレチャージするよう実施され得るメモリコントローラ内で実施されてよい。

メモリコントローラは更に、１又はそれ以上の先の例において記載されるように、読出動作の間、選択可能なソースライン（ＳＬ）１１１０を対応する評価制御１１２２の制御下でノード１１２０へ結合するよう実施されてよい。ノード１１２０は接地に対応してよい。

メモリシステム１１００はセンサ１１２８を更に有してよく、センサ１１２８の夫々は、１又はそれ以上の先の例において記載されるように、対応するＢＬ１１１０のＭＴＪに記憶されている論理値を決定する。

図１２は、磁気トンネル接合（ＭＴＪ）に基づくメモリセルに記憶されている論理値をパルス読出制御に基づき読み出す方法１２００のフローチャートである。

１２０２で、論理値は、磁化配向としてＭＴＪに基づくメモリセルに記憶される。

１２０４で、ＭＴＪのノードは、読出動作の開始時にプレチャージされる。

１２０６で、プレチャージは、ＭＴＪが磁化配向へ緩和することを可能にするパルスどうしの間の時間を伴って、読出動作中にパルスにおいてＭＴＪに適用される。

１２０８で、読出動作中のプレチャージのための電荷が積分される。

１２１０で、ＭＴＪに記憶されている論理値が、プレチャージのための積分された電荷に基づき決定される。

本願で開示されている方法及びシステムは、１以上の集積回路（ＩＣ）ダイ内で単独で、及び／又はプロセッサのような他の集積回路と組み合わせて実施されてよく、そして、スタンドアローンのＩＣメモリチップとしてパッケージ化されてよく、及び／又は他の集積回路と共にＩＣチップにおいてパッケージ化されてよい。

本願で開示されている方法及びシステムは、汎用のＩＣパッケージ、領域特化型又は特定用途向けの集積回路（ＡＳＩＣ）パッケージ、及び／又は複数の集積回路パッケージの組み合わせの部分として実施されてよい。

本願で開示されている方法及びシステムは、図１３を参照して上述されるように、プロセッサ及び／又は通信システム内で実施されてよい。本願で開示されている方法及びシステムは、しかしながら、図１３の例に制限されない。

図１３は、本願で開示されているメモリシステムと、プロセッサ１３０４、通信システム１３０６及びユーザインターフェースシステム１３１０のうちの１以上とを有するシステム１３００のブロック図である。

通信システム１３０６は、ネットワークと、プロセッサシステム１３０４及びユーザインターフェースシステム１３１０のうちの１以上との間で通信するよう実施されてよい。通信システム１３０６は、有線及び／又は無線の通信システムを含んでよい。

ユーザインターフェースシステム１３１０は、プロセッサ１３０４からの情報を表示するモニタ又はディスプレイ１３３２を有してよい。

ユーザインターフェースシステム１３１０は、ユーザ入力をプロセッサ１３０４へ供給するヒューマンインターフェース装置（ＨＩＤ）１３３４を有してよい。ＨＩＤ１３３４は、例えば、制限なしに、キーボード、カーソル装置、タッチ検知装置、及び／又は動き及び／又は画像センサのうちの１以上を有してよい。ＨＩＤ１３３４は、モニタ表示又は仮想キーボードのような物理的な装置及び／又は仮想的な装置を有してよい。

ユーザインターフェースシステム１３１０は、可調な音響を受け及び／又は出力するオーディオシステム１３３６を有してよい。

システム１３００又はその部分は、１以上のＩＣダイ及び／又はＩＣパッケージ内で実施されてよく、システムオンチップ（ＳｏＣ）として実施されてよい。

システム１３００は、例えば、コンピュータシステム、パーソナル通信装置、及び／又はテレビジョンセットトップボックスに対応してよい。

システム１３００は筐体を有してよく、プロセッサシステム１３０４、通信システム１３０６、及びユーザインターフェースシステム１３１０のうちの１以上、又はそれらの部分は、筐体内に設置されてよい。筐体は、制限なしに、ラックマウント式の筐体、デスクトップ型の筐体、ラップトップ型の筐体、ノートブック型の筐体、ネットブック型の筐体、セットトップボックス型の筐体、持ち運び可能な筐体、及び／又は他の従来の電子筐体及び／又は将来開発される筐体を含んでよい。

システム１３００は、本願において１以上の例において記載されたような１以上の磁気トンネル接合（ＭＴＪ）に基づくメモリセル及びパルスコントローラを有することができるメモリシステム１３０２を有してよい。図１３の例では、メモリシステム１３０２は、プロセッサシステム１３０４の部分として表されている。代替的に、又は追加的に、通信システム１３０６、ディスプレイ１３３２、ＨＩＤ１３３４、及び／又はオーディオシステム１３３６は、本願で記載されるようなＭＴＪに基づくメモリセル及びパルスコントローラを有するメモリセルシステムを有してよい。

本願で開示されているメモリシステムは、論理値を磁化配向として記憶する磁気トンネル接合（ＭＴＪ）を有してよい。

本願で開示されているメモリシステムは、読出動作中に電気パルスの列をＭＴＪへ印加するパルス手段と、ＭＴＪが電気パルスどうしの間で磁化配向が緩和することを可能にするよう電気パルスどうしの間に時間を設ける手段とを更に有してよい。

本願で開示されているメモリシステムは、読出動作中にＭＴＪを通る電荷フローに基づき、記憶された論理値を決定する検知手段を更に有してよい。

本願で開示されているメモリシステムは、ＭＴＪを通る電荷フローの表れを積分する積分手段を有してよく、検知手段は、前記積分された電荷フローの表れに基づき、記憶された論理値を決定する手段を有してよい。

積分手段は、プレチャージする容量手段及び容量手段からの電圧放電を積分する手段を有してよい。検知手段は、積分された電圧電荷に基づき記憶された論理値を決定する電圧検知手段を有してよい。容量手段は、積分回路トレースの固有キャパシタンスを含んでよい。

本願で開示されているメモリシステムは、ＭＴＪにアクセスする手段を有してよい。ＭＴＪの第１ノードはビットラインへ結合され、アクセス手段は、ＭＴＪの第２ノードをソースラインへ制御可能に結合する手段を有してよい。コントローラ手段は、読出動作の間、ビットラインをプレチャージし、ソースラインを接地へ結合し、電気パルスの列によりアクセス装置を制御する手段を有してよい。検知手段は、ビットラインの電圧を検知する電圧検知手段を有してよい。

コントローラ手段は、略同じ振幅及び存続期間を有する対称な電気パルスの列として電気パルスの列を生成する手段を有してよい。

コントローラ手段は、振幅及び存続期間の１以上が電気パルスの他の１つのそれらと異なる１以上のパルスを含むよう電気パルスの列を生成する手段を有してよい。

コントローラ手段は、ＭＴＪを通る逓減する電流を提供するよう電気パルスの列を生成する手段を有してよい。

コントローラ手段は、逓減する振幅を有する電気パルスの列を生成する手段を有してよい。

コントローラ手段は、逓減するパルス存続期間を有する電気パルスの列を生成する手段を有してよい。

本願で開示されているパルス読出制御は、ＭＴＪ内のモーメントの強さを低減又は削除することができ、これにより、擾乱の可能性、すなわち、磁化配向の不用意な再編を低減することができる。パルス読出制御は、連続的な読出制御に対して、臨界電流密度マージンを増大させるよう、及び／又はより高い読出電流を可能にするよう実施されてよい。

方法及びシステムは、機能、特徴、及びそれらの関係を表す機能構成ブロック図を用いて本願で開示されている。それらの機能構成ブロックの境界の少なくとも一部は、記載の便宜上本願で任意に定義されている。代替の境界は、特定される機能及その関係がおおよそ実行される限り、定義されてよい。

様々な実施形態が本願で開示されているが、それらは限定ではなく単なる一例として提示されていることが理解されるべきである。形態及び詳細における様々な変更が、本願で開示されている方法及びシステムの精神及び適用範囲から外れることなしにそれらにおいてなされてよいことは、当業者に認識されるであろう。よって、特許請求の範囲の広さ及び適用範囲は、本願で開示されている例となる実施形態のいずれによっても制限されるべきではない。

Claims

論理値を磁化配向として記憶する磁気トンネル接合と、
読出動作中に電気パルスの列を前記磁気トンネル接合へ適用するコントローラと
を有し、
前記コントローラは、前記電気パルスの夫々の存続期間を、当該存続期間の間に起こる前記磁化配向の変化が、該磁化配向が切り替わる臨界レベルから所定のマージンだけ上回ったままであるように設定し、前記電気パルスどうしの間に設けられる時間を、前記電気パルスの夫々の存続期間の間に起こった前記磁化配向の変化が、該変化の前の状態へ緩和されるように設定する、
メモリ装置。
前記読出動作中に前記磁気トンネル接合を通る電荷フローを積分する積分器と、
前記積分された電荷フローに基づき前記記憶された論理値を決定するよう実施されるセンサと
を更に有する請求項１に記載のメモリ装置。
前記積分器は、前記電気パルスの列に応答して前記磁気トンネル接合を通るパルス読出電流としてプレチャージ電圧の少なくとも一部を放電するプレチャージ容量構造を有し、
前記センサは、前記読出動作の終わりに残りのプレチャージ電圧に基づき前記記憶された論理値を決定する電圧センサを有する、
請求項２に記載のメモリ装置。
前記容量構造は、集積回路トレースの固有キャパシタンスを含む、
請求項３に記載のメモリ装置。
アクセスデバイスを更に有し、
前記磁気トンネル接合の第１ノードはビットラインへ結合され、
前記アクセスデバイスは、前記磁気トンネル接合の第２ノードをソースラインへ制御可能に結合するよう実施され、
前記コントローラは、プレチャージされたビットラインから前記磁気トンネル接合を通るパルス読出電流を供給するために、読出動作中に、前記ビットラインをプレチャージし、前記ソースラインを接地へ結合し、前記電気パルスの列により前記アクセスデバイスを制御するよう実施され、
前記センサは、前記読出動作の終わりに前記ビットラインの電圧を検知する電圧センサを有する、
請求項２に記載のメモリ装置。
前記コントローラは、略同じ振幅及び存続期間を有する対称な電気パルスの列として前記電気パルスの列を生成するよう実施される、
請求項１乃至５のうちいずれか一項に記載のメモリ装置。
前記コントローラは、振幅及び存続期間のうちの１以上が前記電気パルスの他の１つの振幅及び存続期間と異なる１以上のパルスを含むように前記電気パルスの列を生成するよう実施される、
請求項１乃至５のうちいずれか一項に記載のメモリ装置。
前記コントローラは、前記磁気トンネル接合を通る逓減する電流を提供するように前記電気パルスの列を生成するよう実施される、
請求項１乃至５のうちいずれか一項に記載のメモリ装置。
前記コントローラは、逓減する振幅を有する前記電気パルスの列を生成するよう実施される、
請求項８に記載のメモリ装置。
前記コントローラは、逓減するパルス存続期間を有する前記電気パルスの列を生成するよう実施される、
請求項８に記載のメモリ装置。
論理値を磁化配向として記憶する磁気トンネル接合を夫々有する不揮発メモリセルのアレイと、
読出動作中に前記アレイのワードラインへ電気読出パルスの列を適用し、該電気パルスの夫々の存続期間を、当該存続期間の間に起こる前記磁化配向の変化が、該磁化配向が切り替わる臨界レベルから所定のマージンだけ上回ったままであるように設定し、前記電気パルスどうしの間に設けられる時間を、前記電気パルスの夫々の存続期間の間に起こった前記磁化配向の変化が、該変化の前の状態へ緩和されるように設定するコントローラと、
前記ワードラインの磁気トンネル接合のうちの対応する１つの磁気トンネル接合において記憶されている論理値を、前記読出動作中に当該磁気トンネル接合を通る総電荷フローに基づき夫々決定するビットラインセンサと
を有するメモリシステム。
前記読出動作中に前記ワードラインの磁気トンネル接合のうちの対応する１つの磁気トンネル接合を通る電荷フローを夫々積分する積分器を更に有し、
前記センサは、前記対応する積分された電荷フローに基づき前記記憶された論理値を決定するよう実施される、
請求項１１に記載のメモリシステム。
前記積分器は、プレチャージ容量構造を有し、該プレチャージ容量構造の夫々は、前記電気パルスの列に応答して前記ワードラインの磁気トンネル接合のうちの対応する１つの磁気トンネル接合を通るパルス読出電流としてプレチャージ電圧の少なくとも一部を放電し、
前記センサは、前記読出動作の終わりに残りのプレチャージ電圧に基づき前記記憶された論理値を決定する電圧センサを有する、
請求項１２に記載のメモリシステム。
前記容量構造は、集積回路トレースの固有キャパシタンスを含む、
請求項１３に記載のメモリシステム。
前記磁気トンネル接合は、対応するビットラインへ結合される第１ノードを有し、
前記メモリセルは夫々、前記ワードラインのうちの１つの制御下で対応する磁気トンネル接合の第２ノードを対応するソースラインへ制御可能に結合するアクセスデバイスを有し、
前記コントローラは、プレチャージされたビットラインから前記ワードラインの磁気トンネル接合を通るパルス読出電流を供給するために、読出動作中に、前記ビットラインをプレチャージし、前記ソースラインを接地へ結合し、前記電気パルスの列を前記ワードラインへ適用するよう実施され、
前記センサの夫々は、前記読出動作の終わりに対応するビットラインの残りの電圧を検知する電圧センサを有する、
請求項１１に記載のメモリシステム。
前記コントローラは、略同じ振幅及び存続期間を有する対称な電気パルスの列として前記電気パルスの列を生成するよう実施される、
請求項１１乃至１５のうちいずれか一項に記載のメモリシステム。
前記コントローラは、振幅及び存続期間のうちの１以上が前記電気パルスの他の１つの振幅及び存続期間と異なる１以上のパルスを含むように前記電気パルスの列を生成するよう実施される、
請求項１１乃至１５のうちいずれか一項に記載のメモリシステム。
前記コントローラは、前記磁気トンネル接合を通る逓減する電流を提供するように前記電気パルスの列を生成するよう実施される、
請求項１１乃至１５のうちいずれか一項に記載のメモリシステム。
前記コントローラは、逓減する振幅を有する前記電気パルスの列を生成するよう実施される、
請求項１８に記載のメモリシステム。
前記コントローラは、逓減するパルス存続期間を有する前記電気パルスの列を生成するよう実施される、
請求項１８に記載のメモリシステム。
通信ネットワークと通信する通信システムと、
前記通信システムとユーザインターフェースシステムとの間をインターフェース接続するプロセッサと、
前記プロセッサ、前記通信システム、及び前記ユーザインターフェースシステムのうちの１以上の制御下でデータを記憶するメモリシステムと、
筐体と
を有し、
前記メモリシステムは、
論理値を磁化配向として記憶する磁気トンネル接合と、
読出動作中に電気パルスの列を前記磁気トンネル接合へ適用し、該電気パルスの夫々の存続期間を、当該存続期間の間に起こる前記磁化配向の変化が、該磁化配向が切り替わる臨界レベルから所定のマージンだけ上回ったままであるように設定し、前記電気パルスどうしの間に設けられる時間を、前記電気パルスの夫々の存続期間の間に起こった前記磁化配向の変化が、該変化の前の状態へ緩和されるように設定するコントローラと、
前記読出動作中に前記磁気トンネル接合を通る総電荷フローに基づき前記記憶された論理値を決定するセンサと
を有し、
前記プロセッサ、前記通信システム、及び前記メモリシステムは、前記筐体内に位置付けられる、システム。
前記通信システムは、無線通信システムを有し、
前記筐体は、持ち運び可能な筐体を有し、
前記ユーザインターフェースシステムの少なくとも一部、前記メモリシステム、前記プロセッサ、及び前記通信システムは、前記筐体内に位置付けられる、
請求項２１に記載のシステム。
前記読出動作中に前記磁気トンネル接合を通る電荷フローを積分する積分器を更に有し、
前記センサは、前記積分された電荷フローに基づき前記記憶された論理値を決定するよう実施される、
請求項２１に記載のシステム。
前記積分器は、前記電気パルスの列に応答して前記磁気トンネル接合を通るパルス読出電流としてプレチャージ電圧の少なくとも一部を放電するプレチャージ容量構造を有し、
前記センサは、前記読出動作の終わりに残りのプレチャージ電圧に基づき前記記憶された論理値を決定する電圧センサを有する、
請求項２３に記載のシステム。
前記容量構造は、集積回路トレースの固有キャパシタンスを含む、
請求項２４に記載のシステム。
アクセスデバイスを更に有し、
前記磁気トンネル接合の第１ノードはビットラインへ結合され、
前記アクセスデバイスは、前記磁気トンネル接合の第２ノードをソースラインへ制御可能に結合するよう実施され、
前記コントローラは、プレチャージされたビットラインから前記磁気トンネル接合を通るパルス読出電流を供給するために、読出動作中に、前記ビットラインをプレチャージし、前記ソースラインを接地へ結合し、前記電気パルスの列により前記アクセスデバイスを制御するよう実施され、
前記センサは、前記読出動作の終わりに前記ビットラインの電圧を検知する電圧センサを有する、
請求項２１に記載のシステム。
前記コントローラは、略同じ振幅及び存続期間を有する対称な電気パルスの列として前記電気パルスの列を生成するよう実施される、
請求項２１乃至２６のうちいずれか一項に記載のシステム。
前記コントローラは、振幅及び存続期間のうちの１以上が前記電気パルスの他の１つの振幅及び存続期間と異なる１以上のパルスを含むように前記電気パルスの列を生成するよう実施される、
請求項２１乃至２６のうちいずれか一項に記載のシステム。
前記コントローラは、前記磁気トンネル接合を通る逓減する電流を提供するように前記電気パルスの列を生成するよう実施される、
請求項２１乃至２６のうちいずれか一項に記載のシステム。
前記コントローラは、逓減する振幅を有する前記電気パルスの列を生成するよう実施される、
請求項２９に記載のシステム。
前記コントローラは、逓減するパルス存続期間を有する前記電気パルスの列を生成するよう実施される、
請求項２９に記載のシステム。