KR102290721B1 - 자기저항 랜덤 액세스 메모리(mram)에서의 지연 감지를 사용하는 비동기식 판독 회로 - Google Patents

자기저항 랜덤 액세스 메모리(mram)에서의 지연 감지를 사용하는 비동기식 판독 회로 Download PDF

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Abstract

본 개시의 일부 실시예들은 메모리 디바이스에 관한 것이다. 메모리 디바이스는, 자기 터널 접합(MTJ)을 포함하는 활성 전류 경로; 및 참조 저항 소자를 포함하는 참조 전류 경로를 포함한다. 참조 저항 요소는 MTJ의 저항과는 상이한 저항을 갖는다. 비동기식 지연-감지 요소는, 활성 전류 경로에 커플링된 제1 입력, 및 참조 전류 경로에 커플링된 제2 입력을 갖는다. 비동기식 지연-감지 요소는, 활성 전류 경로 상의 제1 상승 또는 하강 에지 전압과 참조 전류 경로 상의 제2 상승 또는 하강 에지 전압 간의 타이밍 지연을 감지하도록 구성된다. 비동기식 지연-감지 요소는 또한, 타이밍 지연에 기초하여 MTJ에 저장된 데이터 상태를 결정하도록 구성된다.

Description

자기저항 랜덤 액세스 메모리(MRAM)에서의 지연 감지를 사용하는 비동기식 판독 회로{ASYNCHRONOUS READ CIRCUIT USING DELAY SENSING IN MAGNETORESISTIVE RANDOM ACCESS MEMORY(MRAM)}
관련 출원에 대한 참조
본 출원은 2018년 6월 29일자로 출원된 미국 가출원 제62/692,213호의 이익을 주장하며, 그 내용은 전체로 본원에 참고로 통합된다.
배경
오늘날의 많은 전자 디바이스는 하드 디스크 드라이브 또는 랜덤 액세스 메모리(RAM)와 같은 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전력이 없을 때 저장된 데이터를 보유할 수 있는 반면, 휘발성 메모리는 전력이 없어지면 데이터 메모리 내용을 잃어버린다. 자기 터널 접합(MTJ: Magnetic tunnel junction)은 하드 디스크 드라이브 및/또는 RAM에 사용될 수 있으므로, 차세대 메모리 솔루션의 유망한 후보이다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 후술하는 상세한 설명으로부터 가장 잘 이해된다. 산업계의 표준 관례에 따라, 다양한 피쳐들이 스케일대로 도시되지 않는다는 점에 유의한다. 실제로 다양한 피쳐의 치수는 논의의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 MTJ 메모리 셀의 어레이 및 연관된 판독 회로를 포함하는 메모리 디바이스의 일부 실시예를 도시하는 도면을 나타낸다.
도 2a는 도 1의 메모리 디바이스에서 사용될 수 있는 데이터 경로의 일부 실시예에 대한 회로 개략도를 나타낸다.
도 2b는 도 1의 메모리 디바이스에서 사용될 수 있는 데이터 경로의 일부 대안적인 실시예에 대한 회로 개략도를 나타낸다.
도 3은 일부 실시예에 따라, 도 2a에 나타낸 바와 같이, 데이터 경로에 대한 일련의 타이밍도를 나타낸다.
도 4는 본 개시에 따른 지연-감지 회로의 일부 실시예에 대한 회로 개략도를 나타낸다.
도 5는 일부 실시예에 따라, 도 4에 나타낸 것과 같은 지연-감지 회로에 대한 일련의 타이밍도를 나타낸다.
도 6은 본 개시에 따른 지연-감지 회로의 또 다른 실시예에 대한 회로 개략도를 나타낸다.
도 7a는 MTJ 메모리 셀의 일부 실시예의 3차원 도면을 나타낸다.
도 7b 내지 도 7g는 MTJ 메모리 셀에 대한 몇몇 대안적인 실시예를 나타낸다.
도 8은 MTJ 메모리 요소를 포함하는 메모리 디바이스의 일부 실시예를 나타내는 단면도를 나타낸다.
도 9는 도 8의 절단선으로 나타내어진, 도 8의 메모리 디바이스의 평면도를 나타낸다.
본 개시는 본 개시의 상이한 피쳐를 구현하기 위한 많은 다른 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 단지 예이며 한정하려고 의도된 것은 아니다. 예를 들어, 후속하는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은, 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 추가 피쳐가 제1 피쳐와 제2 피쳐 사이에 형성되어 제1 피쳐와 제2 피쳐가 직접 접촉되지 않을 수 있는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의된 다양한 실시예 및/또는 구성 간의 관계를 그 자체로 나타내지는 않는다.
또한, "아래에", "하부에", "하위에", "위에", "상부에" 등과 같은 공간적으로 관련된 용어는 도면에 나타내어진 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해 본원에 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시된 배향에 추가하여 사용 또는 동작 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90도 또는 다른 배향으로 회전), 본원에서 사용되는 공간적으로 관련되는 기술어(descriptor)는 마찬가지로 그에 따라 해석될 수 있다.
자기 터널 접합(MTJ)은 터널 장벽층에 의해 분리된 제1 및 제2 강자성 막을 포함한다. 강자성 막들 중 하나(종종 "참조층"이라 칭함)는 고정된 자화 방향을 갖고, 다른 강자성 막(종종 "자유층"이라 칭함)은 가변 자화 방향을 갖는다. 참조층 및 자유층의 자화 방향이 평행한 배향이면, 전자가 터널 장벽층을 통해 터널링할 가능성이 더 커서, MTJ는 저 저항 상태에 있다. 반대로, 참조층 및 자유층의 자화 방향이 반대-평행(anti-parallel) 배향인 경우, 전자가 터널 장벽층을 통해 터널링할 가능성이 더 적어서, MTJ는 고 저항 상태에 있다. 결과적으로, MTJ는 낮은 저항(RP: 참조층 및 자유층의 자화 방향이 평행)을 갖는 제1 상태와 높은 저항(RAP: 참조층 및 자유층의 자화 방향일 반대-평행)을 갖는 제2 상태의, 전기 저항의 2개의 상태 사이에서 스위칭될 수 있다.
바이너리 특성으로 인해, MTJ는 디지털 데이터를 저장하는 메모리 셀에 사용되며, 저 저항 상태 RP는 제1 데이터 상태(예를 들어, 논리 "0")에 대응하고, 고 저항 상태 RAP는 제2 데이터 상태(예를 들어, 논리 "1")에 대응한다. 이러한 MTJ 메모리 셀로부터 데이터를 판독하기 위해, MTJ의 저항 RMTJ(저장되는 데이터 상태에 따라 RP와 RAP 사이에서 변할 수 있음)은 참조 MTJ의 저항, RRef과 비교될 수 있다(여기서, RRef은 예를 들어, RP와 RAP 사이임). 일부 접근법에서, 이러한 저항의 차이는, 동일한 전류가 MTJ 및 참조 저항에 인가되어 그 사이에 전압 차(△V)를 발생시키는 전압 감지를 사용함으로써 측정될 수 있다. 그러면 감지 증폭기는 MTJ로부터 판독된 데이터 상태가 "0" 또는 "1"인지를 결정하기 위해 전압 차(△V)를 전체 레일 전압까지 증폭할 수 있다. 그러나, 판독 전류가 작은 경우, 감지 증폭기에 대해 충분히 큰 전압차 △V를 생성하고 "0" 또는 "1" 상태가 저장되어 있는지를 신속하고 정확하게 결정하는 것은 어렵다. 판독 전류 레벨이 증가될 수 있지만, 더 큰 판독 전류는 판독 동작의 이전 또는 도중에 MTJ 메모리 셀에 저장된 데이터 상태가 우연히 "반전"되게 할 수 있으며, 이는 "판독 교란"으로 알려진 바람직하지 않은 상태이다.
따라서, 전압 감지를 사용하기보다는, 본 개시는 MTJ로부터의 전압 신호의 제1 상승 또는 하강 에지와 참조 저항으로부터의 전압 신호의 제2 상승 또는 하강 에지 사이의 타이밍 지연 차를 이용하는 MTJ 메모리 셀을 판독하기 위한 기술을 제공한다. 이 접근법에서, 판독 전류는, 판독 사이클 동안 피크가 되고 점점 작아지는 점에서 동적이다. 최대 또는 피크 판독 전류는 이전 접근법보다 클 수 있지만(더 나은 △V 및 △I), 평균 판독 전류는 판독 교란을 발생시키지 않을 정도로 충분히 작다. 따라서, MTJ 및 참조 저항으로부터의 신호들 사이의 지연 차를 감지함으로써, 이 접근법은 보다 견고한 감지를 가능하게 한다.
도 1은 메모리 어레이(52)에 배열된 다수의 메모리 셀(100)을 포함하는 메모리 디바이스(50)를 나타낸다. 각각의 메모리 셀(100)은 MTJ 메모리 요소(102) 및 액세스 트랜지스터(104)를 포함한다. 메모리 어레이(52) 내에, 메모리 셀(100)은 M 열(비트) 및 N 행(워드)으로 배열되고, 도 1에서 C행-열로 표기되어 있다. 워드-라인(WL)은 각 행을 따라 연장되고, 각 행을 따라 액세스 트랜지스터(104)의 게이트 전극에 커플링된다. 활성 비트-라인(BL) 및 활성 소스-라인(SL)은 각각의 열을 따라 연장된다. 각각의 열에 대해, BL은 그 열을 따라 MTJ 메모리 요소(102)의 일 측에 커플링되고, SL은 액세스 트랜지스터(104)를 통해 그 열을 따라 MTJ 메모리 요소(102)의 대향 측에 커플링된다.
예를 들어, 메모리 디바이스(50)의 행(Row) 1에서, 셀 C1-1 내지 CM-1은 워드-라인 WL1의 활성화에 의해 액세스 가능한 M-비트 데이터 워드를 형성한다. 따라서, WL1이 활성화될 때, 각각 활성 비트-라인 BL1 내지 BLM 및/또는 활성 소스-라인 SL1 내지 SLM을 통해 각각의 셀 C1-1 내지 CM-1에 데이터 상태가 기록되거나 이로부터 판독될 수 있다.
행 1에 대한 통상적인 기입 동작 동안, 전압 VWL가 워드-라인 WL1에 인가되고, 여기서 VWL는 통상적으로 액세스 트랜지스터(104)의 임계 전압보다 크거나 같고, 이에 의해 행 1 내의 액세스 트랜지스터를 온(on)시키고, 활성 비트-라인 BL1 내지 BLM을 액세스된 메모리 셀(예를 들어, 각각 메모리 셀 C1-1 내지 C1-M)의 MTJ 메모리 요소(102)에 커플링한다. 적절한 바이어스가 활성 비트-라인 BL1 내지 BLM 및 이들의 대응하는 활성 소스-라인 SL1 내지 SLM에 걸쳐 인가되며, 여기서 열에 대해 각각의 활성 비트-라인과 소스-라인 사이의 바이어스는 그 열의 액세스된 메모리 셀에 기입될 데이터 값을 나타낸다. 행 1이 액세스되는 동안, 다른 행의 워드-라인(WL2 내지 WLN)은 오프(off)로 유지되어(예를 들어, 액세스 트랜지스터의 임계 전압 미만), 활성 비트-라인 BL1 내지 BLM 및 활성 소스-라인 SL1 내지 SLM이 바이어싱되어도 다른 셀의 MTJ 메모리 요소는 절연된 채 유지되고 이로 기입 또는 이로부터 판독되지 않는다. 다른 행도 유사한 방식으로 기입될 수 있다.
판독 동작에 있어서, 각 열에 대한 감지 증폭기(S/A)(150)를 포함할 수 있는 비동기식 판독 회로(140)는 열의 액세스된 메모리 셀로부터의 저장된 데이터 상태를 검출하는 데 사용된다. 행 1의 통상적인 판독 동작 동안, 전압 VWL가 워드-라인 WL1에 다시 인가되어 액세스 트랜지스터(104)를 온시키고 활성 비트-라인 BL1 내지 BLM을 액세스된 셀(각각 C1-1 내지 CM-1)의 MTJ 메모리 요소(102)에 커플링한다. 그 후, 감지 증폭기(150)는 각각의 활성 비트라인 BL1 내지 BLM 및 활성 소스-라인 SL1 내지 SLM을 통해 액세스된 MTJ 메모리 요소(102)를 통해 동일한 활성 판독 전류(IA1 내지 IAM)를 유도한다. MTJ 메모리 요소(102)는 상이한 저항을 가지기 때문에(예를 들어, 각각이 내부에 저장된 데이터 상태에 따라 RP 또는 RAP일 수 있음), 이들 활성 판독 전류 IA1 내지 IAM는 각각의 액세스된 MTJ 메모리 셀에 저장된 데이터 상태를 반영하도록 각각의 활성 비트-라인 BL1 내지 BLM의 전압 레벨을 결국 서로 상이하게 한다. 예를 들어, 메모리 셀 C1-1이 고 저항 상태(예를 들어, 메모리 요소(102)가 상태 RAP에 있음)이면, BL1은 S/A C1에 대한 S/A 입력(152)에서 보다 낮은 전압을 제공하는 경향이 있으며, 셀 C2-1이 저 저항 상태(예를 들어, 메모리 요소(102)가 RP에 있음)이면, BL2는 S/A C2에 대해 S/A 입력(152)에서 더 높은 전압을 제공하는 경향이 있다.
더욱 구체적으로, 액세스된 MTJ 메모리 요소(102)로부터 판독된 데이터 상태가 주어진 열에 대해 "1" 또는 "0"인지를 결정하기 위해, 참조 전류(예를 들어, 활성 판독 전류 IA1와 동일한 IR1)가 열(예를 들어, 열1)에 대한 참조 MTJ 셀(130)(예를 들어, CR1)을 통해 유도된다. 참조 MTJ 셀(130)은 RP과 RAP 사이에 있는 저항 Rref을 갖는 참조 저항 요소(132)를 포함한다. 따라서, 각 감지 증폭기(150)의 제1 S/A 입력 단자(예를 들어, 152)가 열의 활성 비트-라인에 커플링되고(예를 들어, S/A C1(150)이 활성 비트-라인 BL1에 커플링됨), 제2 S/A 입력 단자(예를 들어, 154)가 열의 참조 비트라인에 커플링된다(예를 들어, S/A1 C1(150)의 154가 참조 비트라인 REFBL1에 커플링됨). 제1 및 제2 S/A 입력 단자(152, 154) 상의 전압은 활성 MTJ 셀(100)(예를 들어, C1-1는 RP 또는 RAP임)과 참조 MTJ 셀(130)(예를 들어, CR1는 RREF임) 사이의 저항 차로부터 발생하는 이들 사이의 타이밍 지연 차(예를 들어, △t1)를 갖는다. 존재하는 타이밍 지연 차에 따라, 감지 증폭기는 해당 열로부터 판독된 데이터 상태에 대해 "1" 또는 "0"을 반환한다. 예를 들어, 미리 정해진 전압이 제2 S/A 입력 단자(154)에 도달하기 전에 제1 S/A 입력 단자(152)에 도달하면, 감지 증폭기는 "0"을 반환하고; 미리 정해진 전압이 제2 S/A 입력 단자(154)에 도달한 후에 제1 S/A 입력 단자(152)에 도달하면, 감지 증폭기(150)는 "1"을 반환한다(또는 그 반대이다).
이러한 스킴에서, 활성 판독 전류 IA1 내지 IAM는 판독 사이클 동안 각 열에 대해 피크가 되고 점점 작아진다는 점에서 동적이다. 피크 판독 전류는 이전 접근법보다 클 수 있지만, 평균 판독 전류는 판독 교란을 발생시키지 않을 만큼 충분히 작다. 따라서, (단지 전압 차 또는 전류 차를 감지하는 것보다) 활성 메모리 셀(100) 및 참조 MTJ 셀(130)로부터의 신호들 사이의 타이밍 지연 차를 감지함으로써, 이러한 접근법은 보다 견고한 감지를 가능하게 한다.
도 2a는 메모리 디바이스(50)의 데이터 경로(200)의 개략도를 보다 상세히 나타낸다. 데이터 경로(200)는 도 1에 도시되지 않은 일부 추가적인 회로에 불구하고, 도 1의 메모리 디바이스(50)의 단일 열에 일반적으로 대응한다. 데이터 경로(200)는 VDD와 VSS 사이에 서로 평행으로 배열된 참조 전류 경로(204) 및 활성 전류 경로(206)를 포함한다. 활성 전류 경로(206)는 활성 비트라인(BL)과 활성 소스라인(SL) 사이에 평행으로 커플링되는 활성 메모리 셀의 열(202)을 포함하며, 참조 전류 경로(204)는 참조 비트라인 BLRef과 참조 소스라인 SLRef 사이에 커플링된 하나 이상의 참조 MTJ 셀(130)을 포함한다. 커플링 회로(203)는 선택적으로 활성 비트라인 BL을 활성 감지라인(213)에 커플링시키고, 선택적으로 참조 비트라인 BLRef을 참조 감지라인(215)에 커플링시킨다. 바이어싱 회로(207)는 통상적으로 열의 액세스된 메모리 셀(100)을 통해 활성 판독 전류(IA)를 제공하고 참조 MTJ 셀(130)을 통해 참조 판독 전류(IR)를 제공함으로써, 대응하는 WL이 활성화될 때 열의 액세스된 활성 메모리 셀(100)을 통해 그리고 참조 MTJ 셀(130)을 통해 바이어스를 제공하도록 구성된다.
비동기식 지연-감지 요소(208)는 활성 감지라인(213) 및 참조 감지라인(215)에 커플링되고, 활성 감지라인(213) 상의 제1 상승 또는 하강 에지 전압과 참조 감지라인(215) 상의 제2 상승 또는 하강 에지 전압 사이의 시간 차 △t를 평가함으로써 액세스된 활성 메모리 셀(100)에 저장된 데이터 상태를 결정하도록 구성된다. 비동기식 지연-감지 요소(208)는 그 후 타이밍 지연 △t에 기초하여 액세스된 활성 메모리 셀(100)의 MTJ 메모리 요소(102)에 저장된 데이터 상태를 결정한다. 예를 들어, 타이밍 지연에 기초하여, 감지 증폭기(150)는 액세스된 활성 메모리 셀(100)로부터 판독된 논리 "1" 또는 논리 "0"을 나타내는 2개의 상태 중 하나에 그 전압 레벨이 있는 출력 Q 상에 출력 전압을 제공할 수 있다.
보다 구체적으로, 활성 전류 경로(206)는 제1 사전-충전 트랜지스터(210), 제1 풀-업 판독-가능 트랜지스터(212), 활성 MTJ 메모리 셀(100)의 열(202), 및 제1 풀-다운 판독-가능 트랜지스터(214)를 포함한다. 열(202)의 각각의 MTJ 메모리 요소(102)는 저 저항 상태(예를 들어, RP)와 고 저항 상태(예를 들어, RAP) 사이에서 스위칭될 수 있다.
참조 전류 경로(204)는 제2 사전-충전 트랜지스터(216); 제2 풀-업 판독-가능 트랜지스터(218); 참조 MTJ 메모리 셀(100')(일부 실시예에서 고정 저항 RRef을 갖는 저항으로 저항으로서 구현될 수 있는 참조 저항(122) 및 제2 액세스 트랜지스터(220)를 포함함); 및 제2 풀-다운 판독-가능 트랜지스터(222)를 포함한다. 참조 저항 Rref은 RP과 RAP 사이에 있고, 예를 들어, RP과 RAP 사이의 평균 또는 중간점일 수 있다. BL 및 SL의 길이 및 저항과 실질적으로 동일한 길이 및 저항을 갖는 참조 비트라인(BLRef) 및 참조 소스라인(SLRef)은 참조 MTJ 셀(130)의 대향 단부에 커플링된다.
워드-라인 드라이버 회로(254), 사전-충전 드라이버 회로(256) 및 판독-가능(RE) 드라이버 회로(257)를 포함하는 제어 회로(252)는 판독 및 기입 동작을 용이하게 하기 위해 제어 신호를 데이터 경로에 제공한다. 워드-라인 드라이버 회로(254)는 각각의 워드-라인에 커플링된 출력을 가지며, 워드-라인은 메모리 셀의 행을 따라 액세스 트랜지스터의 각각의 게이트에 커플링된다. 사전-충전 드라이버 회로(256)는 트랜지스터(210, 216)의 게이트에 커플링된 출력을 가지며, 판독 및 기입 동작 동안 사전-충전 전압 신호 PRE를 제공하도록 구성된다. 판독 가능 드라이버 회로(257)는 트랜지스터(212, 214, 218 및 222)의 게이트에 커플링된 출력을 가지며, 판독 및 기입 동작 중에 판독-가능 전압 신호 RE를 제공하도록 구성된다.
도 2a가 p-형 및 n-형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 갖는 데이터 경로(200)를 나타내지만, 다른 실시예에서, 하나 이상의 n-형 MOSFET이 p-형 MOSFET으로 대체될 수 있고 및/또는 하나 이상의 p-형 MOSFET이 n-형 MOSFET으로 대체될 수 있다. 또한, MOSFET이 아니라, 바이폴라 접합 트랜지스터(BJT), 핀 필드 효과 트랜지스터(FinFET), 접합 전계 효과 트랜지스터(JFET) 및 다이오드에 한정되지 않지만 이를 포함하는 다른 유형의 스위칭 요소 및/또는 절연 요소가 또한 사용될 수 있다. 또한, 도 2a는 열(202)의 모든 행에 대해 공유되는 단일 MTJ 참조 셀(130)을 나타내지만, 다른 실시예에서, 각각의 행은 그 자신의 참조 MTJ 셀(130)을 가질 수 있어, 참조 MTJ 셀(130)의 개수 및 각 열에 대한 행의 개수는 일 대 일 방식으로 서로 대응된다.
도 2b는 일부 실시예에 따른 일련의 타이밍도를 나타낸다. 도 2b의 파형은 단지 비한정적인 예이고, 다른 실시예에서의 파형은 도 2b에 나타낸 것과 상당히 다를 수 있음을 이해할 것이다. 도 2b의 좌측에 몇몇 신호, 즉, MTJ의 저항, 클럭 신호(CLK), 선행-충전 신호(PRE), 판독 가능 신호(RE), 워드라인 신호(WL), 비트라인 신호(BL) 및 비트라인 참조 신호(BLRef) 및 활성 전류 판독 신호(IA)가 나타내어진다. 이들 신호의 각각은 시간의 함수로서 플롯팅되고, 대응하는 시간은 도 2b의 다양한 파형에 대해 수직으로 정렬된다. 다른 실시예에서, 파형은 개별적으로 및/또는 총괄적으로 "거꾸로" 반전될 수 있으며, 예를 들어, WL 신호가 활성 하이(high)가 아니라, WL 신호가 대안적으로 활성 로우(low)일 수 있다.
도 2b는 도 2a의 데이터 경로 상의 제1 판독 동작(260) 및 제2 판독 동작(262)을 나타낸다. 시간(260) 동안의 제1 판독 동작에서, 액세스된 메모리 셀의 저항(RMTJ)은 고 저항 상태(RAP)이고; 시간(262) 동안의 제2 판독 동작에서, 액세스된 메모리 셀의 저항(RMTJ)은 저 저항 상태 RP이다.
도 2b의 시간(302)에서, 클럭 신호는 낮은 클럭 전압으로부터 높은 클럭 전압으로의 상승 에지 천이를 갖는다.
시간(304)에서, 사전-충전 신호 PRE는 높은 PRE 전압으로부터 낮은 PRE 전압으로의 하강 에지 천이를 갖는다. 도 2a를 참조하면, 304에서의 이러한 PRE 전압 천이는 제1 및 제2 사전-충전 트랜지스터(210, 216)를 인에이블시키고, 이에 의해 VDD로부터 활성 감지라인(213) 및 참조 감지라인(215) 상으로 전하를 사전-충전시키거나 "트릭클링(trickling)"한다. 따라서, 활성 감지라인(213) 및 참조 감지라인(215)은 304에서 VDD를 향해 사전-충전된다. 더욱 구체적으로, 나타낸 예에서, 활성 감지라인(213)은 VDD에서 210의 전압 임계값을 뺀 것으로 사전-충전되고, 참조 감지라인(215)은 VDD에서 216의 전압 임계값을 뺀 것으로 사전-충전된다.
304에서의 PRE 전압 천이와 동시에 또는 약간 후에, 판독 가능 신호 RE는 낮은 판독 가능 전압으로부터 높은 판독 가능 전압으로의 상승 에지 천이를 갖는다. 도 2a를 참조하면, 이 RE 천이는 제1 및 제2 풀-업 판독-가능 트랜지스터(212, 218)를 인에이블시키고 제1 및 제2 풀-다운 판독-가능 트랜지스터(214, 222)를 인에이블시킨다. 따라서, 시간(304)에서의 이러한 천이는 각각 감지라인(213) 및 참조 감지라인(215)으로부터 비트-라인 BL 및 참조 비트라인 BLRef로 전하를 사전-충전 또는 "트릭클링"한다. 더욱 구체적으로, 나타낸 예에서, 비트라인 BL은 VDD에서 210의 전압 임계값을 뺀 것으로 사전-충전되고, 참조 비트라인 BLRef은 VDD에서 216의 전압 임계값을 빼고 218의 전압 임계값을 뺀 것으로 사전-충전된다. 소스라인 SL 및 참조 소스라인 SLRef은 Vss로 당겨진다.
306에서, 워드라인 신호 WL1은 낮은 WL 전압으로부터 높은 WL 전압으로의 상승 에지 천이를 갖는다. 도 2a를 참조하면, 이 WL 천이는 행 1에 대한 액세스 트랜지스터(104 및 220)를 인에이블시키고; 이에 의해 활성 판독 전류 IA를 활성 MTJ 메모리 요소(102)에 흐르게 하고 참조 판독 전류 IR가 참조 저항(122)에 흐르게 한다.
시간(306) 직후에 나타낸 바와 같이, WL의 어써션(assertion)은 감지라인(213) 상에 미리 저장된 전하를 활성 MTJ 메모리 요소(102)를 통해 누설시켜, 활성 판독 전류 IA에서의 피크 판독 전류(308)로 귀결된다. 이러한 WL 천이 후에, 유사한 참조 판독 전류 IR(도 2a 참조)가 참조 비트라인 BLRef 및 참조 저항(122)을 통해 누설된다.
활성 판독 전류 IA가 액세스된 MTJ 메모리 요소(102)를 통과함에 따라, 활성 비트라인 BL 및 활성 감지라인(213) 상의 전압은 활성 MTJ 메모리 요소(102)에 저장된 데이터 상태(RAP 또는 RP)의 함수로서 변한다. 유사하게, 참조 비트라인 BLREF 및 참조 감지라인(215) 상의 전압은 참조 판독 전류 IR 및 참조 저항(122)의 함수로서 변한다. 참조 저항 Rref이 활성 MTJ 메모리 요소의 2개의 저항 상태 사이에 있기 때문에, 전압 레벨 및 BL 및 BLRef 상의 대응하는 상승 및 하강 에지는 상이하다(도 2b의 320 참조). BL 및 BLRef 상의 전압이 감소함에 따라, 비동기식 지연-감지 요소(208)는 BLRef이 미리 정해진 BL 전압(320)을 통과할 때의 제1 시간(316)과 BL이 미리 정해진 BL 전압(320)을 통과할 때의 제2 시간(318) 사이의 타이밍 차 또는 지연 △tAP를 검출한다. BLRef이 BL보다 먼저 도달하면, 제1 데이터 상태(예를 들어, 논리 "0")가 활성 메모리 셀(100)로부터 판독되며; BL이 BLRef보다 먼저 도달하면, 제2 데이터 상태(예를 들어, 논리 "1")가 활성 메모리 셀(100)로부터 판독된다. 따라서, 도 2b에서, 시간(260) 동안의 제1 기입 동작에 대해, BLRef이 318에서 320을 통과하기 전에 BLRef이 316에서 미리 정해진 전압(320)을 통과할 때, 지연-감지 요소(208)는 "0" 데이터 상태가 판독된 것으로 결정하며, 시간(262) 동안 제2 기입 동작에 대해, BL이 BLRef 전에 미리 저장된 전압(320)을 통과할 때, 비동기식 지연-감지 요소(208)는 "1" 데이터 상태가 판독된 것으로 결정한다. 일부 경우에, 시간 지연 △tAP 및 △tP는 동일할 수 있지만, 다른 실시예에서, 이러한 시간 지연 △tAP 및 tP는 서로 다르다. 예를 들어, 일부 실시예에서, 시간 지연 △tAP는 근사적으로 30 피코초(ps) 내지 근사적으로 500 ps의 범위일 수 있고, △tP는 근사적으로 30 ps 내지 근사적으로 500 ps의 범위일 수 있다.
유의할 것은, 활성 판독 전류 IA는 베이스 라인 판독 전류(310)보다 큰 308에서의 피크 판독 전류를 갖는다는 점에서 동적이라는 것이다. 활성 판독 전류 IA는 피크 판독 전류(308)와 베이스 판독 전류(310) 사이에 속하는 시간에 따른 평균 IAVG를 갖는다. 이 접근법에서, 피크 판독 전류(308)는 BL 및 BLRef 상의 전압들 간의 더 큰 차를 제공하는 이전의 접근법보다 클 수 있지만, 평균 판독 전류 Iavg는 충분히 작아 전체 활성 판독 전류 IA는 판독 교란을 유발하지 않는다. 일부 실시예에서, 피크 판독 전류(308)는 근사적으로 80 마이크로 암페어(μA) 내지 200 μA의 범위이고; 다양한 실시예에서 근사적으로 100 μA이다. 일부 경우에, 베이스 라인 판독 전류(310)는 근사적으로 2 μA 내지 근사적으로 20 μA의 범위이고; 피크 판독 전류(308)는 200 ps와 1 나노초(ns) 사이의 지속 기간을 갖는 베이스 라인 판독 전류(310)보다 근사적으로 10배 내지 40배 더 크다. 또한, 일부 경우에, 워드라인은 근사적으로 0.8 볼트(V)와 근사적으로 1 V 사이의 범위의 시간(352) 동안 고전압 상태로 어써팅(asserting)되고; 활성 판독 전류가 평균 전류보다 큰 시간은 이 시간(352)의 근사적으로 10% 내지 근사적으로 25%이다. 일부 실시예에서 Iavg는 근사적으로 20 μA 내지 근사적으로 40 μA의 범위일 수 있다.
도 3은 데이터 경로(200)의 대안적인 실시예의 개략도를 나타낸다. 도 3의 데이터 경로(200)는 다시 참조 전류 경로(204) 및 활성 전류 경로(206)를 포함한다. 활성 전류 경로(206) 상에서, 데이터 경로(200)는 활성 비트라인(BL)과 활성 소스라인(SL) 사이에 평행으로 커플링되는 활성 메모리 셀의 열(202)을 포함한다. 참조 전류 경로(204) 상에서, 데이터 경로(200)는 또한 참조 비트라인 BLRef과 참조 소스라인 SLRef 사이에 커플링된 하나 이상의 상보 메모리 셀(130)을 포함한다. 각각의 상보 메모리 셀(130)은 MTJ 메모리 요소(131) 및 액세스 트랜지스터(133)를 포함한다. 도 2a의 실시예의 참조 메모리 셀은 참조 저항을 포함하였지만, 각각의 상보 메모리 셀(130)의 MTJ 메모리 요소(131)는 메모리 셀(100)의 MTJ 메모리 요소(102)의 MTJ 구조와 동일할 수 있다. 행의 각각의 상보 메모리 셀은 그 행의 활성 메모리 셀과 상보적인(즉, 반대의) 데이터 상태를 저장한다. 따라서, 예를 들어, 활성 MTJ 메모리 셀 C1-1가 고 저항 상태를 저장하는 경우(예를 들어, 논리 "1" 데이터 상태를 나타내는 RAP), 상보 MTJ CRef1-1는 저 저항 상태를 저장한다(예를 들어, "0" 데이터 상태를 나타내는 RP).
도 4는 비동기식 지연-감지 요소(208)의 일부 실시예를 나타낸다. 도 4에서, 비동기식 지연-감지 요소(208)는 활성 감지라인에 커플링된 제1 입력(414) 및 참조 감지라인에 커플링된 제2 입력(416)을 갖고 제1 출력(418) 및 제2 출력(420)을 갖는 크로스-커플링된 논리 게이트(402)의 제1 쌍을 포함한다. 크로스-커플링된 논리 게이트(404)의 제2 쌍은 크로스-커플링된 논리 게이트의 제1 쌍의 하류에 있다. 크로스-커플링된 논리 게이트(404)의 제2 쌍은 크로스-커플링된 논리 게이트(402)의 제1 쌍의 제1 출력(418)에 커플링된 제3 입력(422)을 갖는다. 크로스-커플링된 논리 게이트(404)의 제2 쌍은 또한 제1 크로스-커플링된 논리 게이트(402)의 제1 쌍의 제2 출력(420)에 커플링된 제4 입력(424) 및 데이터 상태 Q가 액세스된 MTJ 요소로부터 판독되는 제3 출력(426), 및 상보 데이터 상태 QB가 제공되는 제4 출력(434)을 갖고, 여기서 QB는 Q와 반대이다.
일부 실시예에서, 크로스-커플링된 논리 게이트는 NAND 게이트를 포함한다. 제1 NAND 게이트(406)는 활성 감지라인에 커플링된 제1 입력(414), 제2 NAND 게이트 출력에 커플링된 제2 입력(428) 및 제1 출력(418)을 갖는다. 제2 NAND 게이트(408)는 참조 감지라인 SLRef에 커플링된 제1 입력(414), 제1 출력(418)에 커플링된 제2 입력(430) 및 제2 출력(420)을 갖는다. 제3 낸드 게이트(410)는 제1 출력(418)에 커플링된 제3 입력(422), 제4 출력(434)에 커플링된 제2 입력(432), 및 액세스된 MTJ 요소로부터 판독된 데이터 상태가 제공되는 제3 출력(426)을 갖는다. 제4 NAND 게이트(412)는 제2 출력(420)에 커플링된 제1 입력(424), 제3 출력(426)에 커플링된 제2 입력 및 MTJ로부터 판독된 상보적인 데이터 상태 QB가 제공되는 제4 출력(434)을 갖는다.
도 5는 도 4의 비동기식 지연-감지 요소의 일부 실시예에서 2회의 판독 동작에 따른 일련의 타이밍도를 나타낸다. 도 5의 파형은 단지 비한정적인 예이며, 다른 실시예에서의 파형은 도 5에 나타낸 파형과 상당히 다를 수 있다는 것을 이해할 것이다. 도 5의 좌측에 참조 감지라인 전압 SLRef, 활성 감지라인 전압 SL과 같은 몇몇 신호가 나타내어져 있다.
시간(502)에서, SLRef 상의 전압은 낮고, 감지라인 상의 전압은 높고, 출력(418) 상의 전압은 높고, 제2 출력(420) 상의 전압은 높고, 전압 출력 Q는 높고, 전압 출력 QB는 낮다.
시간(504)에서, SL이 타이밍 지연 △t1만큼 SLRef 전에 천이하는 예시적인 파형이 나타내어져 있다. 이 예에서, 이 SL 천이는 출력(418)을 고전압 상태로 남겨두고, 제2 출력(420)을 저전압 상태로 천이시킨다. 따라서, 이러한 전압 상태를 도 4의 NAND 게이트를 통해 전달하면, 이러한 천이는 고전압이 출력(426)에 인가되게 하여, Q가 이 천이에 대해 "1" 상태에 있도록 결정된다.
한편, 506에서, SL이 SLRef 후에 타이밍 지연, △t2만큼 천이하면, 판독 데이터 상태는 다르다. 이 예에서, 이러한 지연된 SL 천이는 출력(418)을 저전압 상태로 천이시키는 반면, 제2 출력(420)은 고전압 상태를 유지한다. 따라서, 도 4의 NAND 게이트를 통해 이러한 전압 상태를 전달하면, 이러한 지연된 천이는 저전압이 출력(426)에 인가되게 하여, Q가 이 천이에 대해 "0" 상태에 있도록 결정된다.
따라서, SLRef이 SL보다 빨리 도달하면, 도 5의 예에서 제1 데이터 상태(예를 들어, 논리 "1")가 판독되며; BL이 BLRef보다 먼저 도착하면, 도 5의 예에서 제2 데이터 상태(예를 들어, 논리 "0")가 판독된다. 따라서, MTJ로부터의 전압 신호의 제1 상승 또는 하강 에지와 참조 MTJ로부터의 전압 신호의 제2 상승 또는 하강 에지 사이의 타이밍 지연 차를 이용함으로써, 이러한 접근법은 이전 접근법보다 더 견고한 감지를 가능하게 한다.
도 6은 비동기식 지연-감지 요소(208)에 대한 대안적인 실시예를 나타낸다. 이러한 비동기식 지연-감지 요소(208)는 제1 스테이지(602) 및 제2 스테이지(604)를 포함한다. 제1 스테이지(602)는 제1 전류 경로(606) 및 제2 전류 경로(608)를 포함한다. 제1 전류 경로(606)는 제1 및 제2 PMOS 트랜지스터(610, 612) 및 제1 및 제2 NMOS 트랜지스터(614,616)를 포함하며, 제2 전류 경로(608)는 제3 및 제4 PMOS 트랜지스터(618,620) 및 제3 및 제4 NMOS 트랜지스터(622, 624)를 포함한다. 따라서, 제1 스테이지(602)는 제1 입력(626), 제2 입력(628) 및 제1 출력(630)을 포함한다. 제1 입력(626)은 활성 전류 경로의 감지라인(213)에 커플링된다. 제2 전류 경로(608)는 제3 입력(632), 제4 입력(634) 및 제2 출력(636)을 포함한다. 제3 입력(632)은 참조 전류 경로의 참조 감지라인(215)에 커플링되고, 제2 입력(628)은 제2 출력(636)에 커플링되고, 제4 입력(634)은 제1 출력(630)에 커플링된다. 예를 들어, NAND 게이트와 같은 크로스-커플링된 논리 게이트를 포함하는 제2 스테이지(604)는 제2 출력(636)에 커플링된 제5 입력(638), 제1 출력(630)에 커플링된 제6 입력(640) 및 결정된 데이터 상태 Q가 제공되는 제3 출력(632)을 포함한다.
도 7a는 본원에 제공되는 다양한 판독 기술과 함께 사용될 수 있는 메모리 셀(100)의 일부 실시예를 나타낸다. 메모리 셀(100)은 자기 터널 접합(MTJ) 메모리 요소(102) 및 액세스 트랜지스터(104)를 포함한다. 소스-라인(SL)이 MTJ 메모리 요소(102)의 일 단부에 커플링되고, 비트-라인(BL)이 액세스 트랜지스터(104)를 통해 MTJ 메모리 요소의 대향 단부에 커플링된다. 따라서, 액세스 트랜지스터(104)의 게이트 전극에 적절한 워드-라인(WL) 전압을 인가하면, BL과 SL 사이에 MTJ 메모리 요소(102)를 커플링하고, BL 및 SL을 통해 MTJ 메모리 요소(102)에 바이어스가 인가될 수 있게 한다. 따라서, 적절한 바이어스 조건을 제공함으로써, MTJ 메모리 요소(102)는 2개의 전기 저항 상태, 낮은 저항을 갖는 제1 상태(참조층 및 자유층의 자화 방향이 평행함) 및 높은 저항을 갖는 제2 상태(참조층과 자유층의 자화 방향이 역 평행함)의 전기 저항의 2개의 상태 사이에서 스위칭될 수 있어 데이터를 저장한다. 상술한 바와 같은 일부 실시예에서, MTJ는 역 평행한 배향에 대해 더 높은 저항이 있으며 평행한 배향에 대해 더 낮은 저항이 있는 것을 의미하는 양의(positive) 터널링 자기 저항(TMR: tunneling magnetoresistance)을 가질 수 있지만; 다른 실시예에서, MTJ는 역-평행한 배향에 대해 더 낮은 저항이 있고 평행한 배향에 대해 더 높은 저항이 있는 것을 의미하는 음의(negative) TMR을 가질 수 있음에 유의한다.
MTJ 메모리 요소(102)는 핀드(pinned) 구조(105), 핀드 구조(105) 위의 강자성 참조층(106) 및 강자성 참조층(106)위의 강자성 자유층(108)을 포함한다. 비자성 장벽층(110)은 강자성 참조층(106)을 강자성 자유층(108)으로부터 분리한다. 본 개시는 주로 MTJ의 관점에서 설명되지만, 강자성 자유층(108)으로서 자기 적으로 소프트(soft) 층, 강자성 참조층(106)으로서 자기적으로 하드(hard) 층, 및 자기적으로 하드 층과 자기적으로 소프트 층을 분리하는 비자성 장벽을 사용할 수 있는 스핀 밸브 메모리 요소에 적용 가능하다는 것이 또한 이해될 것이다.
일부 실시예에서, 핀드 구조(105)는 핀드층(114) 및 핀드층(114) 위의 얇은 금속 중간층(116)을 포함하는 다중층 구조이다. 핀드층(114)의 자화 방향은 구속되거나 "고정"된다. 일부 실시예에서, 핀드층(114)은 CoFeB를 포함하고, 금속 중간층(116)은 루테늄(Ru)을 포함한다. 금속 중간층(116)은 핀드층(114)과 강자성 참조층(106) 사이의 역-평행 커플링을 도입하는 미리 정해진 두께를 갖는다. 예를 들어, 금속 중간층(116)이 전이 금속, 전이 금속 합금, 또는 심지어 강한 반-강자성 층간-교환 커플링(IEC: interlayer-exchange coupling)인 일부 실시예에서, 금속 중간층(116)은 1.2 옹스트롬 내지 근사적으로 30 옹스트롬 범위의 두께를 갖는다. 일부 실시예에서, 금속층(116)은 루테늄(Ru)층 또는 이리듐(Ir)층이다.
강자성 참조층(106)은 "고정된" 자화 방향을 갖는다. 일부 실시예에서, 강자성 참조층(106)은 CoFeB 층이다. 강자성 참조층(106)의 자기 모멘트는 핀드층(114)의 자기 모멘트와 반대이다. 예를 들어, 도 1의 예에서, 핀드층(114)의 자화 방향은 z 축을 따라 상방을 가리킬 수 있고, 강자성 참조층(106)의 자화 방향은 z 축을 따라 하방을 가리킬 수 있지만, 다른 실시예에서 이러한 자기 방향은 "반전"될 수 있어, 핀드층(114)이 하방을 가리키고 강자성 참조층(106)이 상방을 가리킨다. 자화 방향은 또한 구현에 따라 위-아래가 아닌 평면-내(예를 들어, x 및/또는 y 방향을 가리킴)일 수 있다. 또한, 전체 MTJ 구조는 거꾸로 제조될 수 있다. 따라서, 이러한 대안적인 경우에, SL은 강자성 참조층(106)에 더 가깝고 BL은 강자성 자유층(108)에 더 가깝다.
일부 실시예에서, 비자성 장벽층(110)은 알루미늄 산화물(AlOx) 또는 티타늄 산화물(TiOx)과 같은 비정질 장벽; 또는 산화 망간(MgO) 또는 스피넬(일부 상황에서는 "MAO"라고도 알려진 MgAl2O4)과 같은 결정질 장벽을 포함할 수 있다. 실시예에서, 비자성 장벽층(110)은 강자성 자유층(108)과 강자성 참조층(106) 사이의 전류의 양자 기계적 터널링을 허용하기에 충분히 얇은 터널 장벽이다. MTJ가 스핀 밸브로 대체되는 대안적인 실시예에서, 비자성 장벽층(110)은 통상적으로 비자성 금속이다. 비자성 금속의 예는 구리, 금, 은, 알루미늄, 납, 주석, 티타늄 및 아연; 및/또는 황동 및 청동과 같은 합금을 포함하지만 이에 한정되는 것은 아니다.
강자성 자유층(108)은 상이한 저항을 가지며 메모리 셀에 저장된 바이너리 데이터 상태에 대응하는 2개의 자화 상태 중 하나 사이에서 그 자화 방향을 변화시킬 수 있다. 일부 실시예에서, 강자성 자유층(108)은 예를 들어, 철, 니켈, 코발트 및 이들의 합금과 같은 자성 금속을 포함할 수 있다. 예를 들어, 일부 실시예에서, 강자성 자유층(108)은 CoFeB 강자성 자유층과 같은 코발트, 철 및 붕소를 포함할 수 있고; 비자성 장벽층(110)은 산화 알루미늄(AlOx) 또는 산화 티타늄(TiOx)과 같은 비정질 장벽, 또는 산화 망간(MgO) 또는 스피넬(MgAl2O4)과 같은 결정질 장벽을 포함할 수 있다.
예를 들어, 제1 상태에서, 강자성 자유층(108)은, 강자성 자유층(108)의 자화가 강자성 참조층(106)의 자화 방향과 평행하게 정렬되는 제1 자화 방향을 가질 수 있고, 이에 의해 상대적으로 낮은 저항을 갖는 MTJ 메모리 요소(102)를 제공한다. 제2 상태에서, 강자성 자유층(108)은 강자성 참조층(106)의 자화 방향과 역-평행하게 정렬되는 제1 자화를 가질 수 있고, 이에 의해 상대적으로 높은 저항을 갖는 MTJ 메모리 요소(102)를 제공한다.
도 7b는 층(118) 및 핀드층(114)이 합성 반-강자성체(SAF: synthetic anti-ferromagnet)를 집합적으로 형성하도록 층(118) 및 핀드층(114)이 강자성으로 커플링되는 경우를 나타낸다. 이 커플링은 루테늄 또는 이리듐과 같은 전이 금속일 수 있는 금속 중간층(116)으로 인한 것이다.
반-강자성층이 존재하지 않는 도 1a의 경우에 대응하는 도 7c에서, 강자성 참조층(106) 및 핀드층(114)은 반-강자성으로 커플링되어, 강자성 참조층(106) 및 핀드층(114)이 합성 반-강자성체(SAF)를 집합적으로 형성한다. 이 커플링은 루테늄 또는 이리듐과 같은 전이 금속일 수 있는 금속 중간층(116)으로 인한 것이다. 여기서, 강자성 참조층(106)은 실제로 복합층이며, 자체로 등급화되거나 다중화된 층이다. 절연체 서버 부근의 최상부 영역을 참조층으로 하여, 금속 중간층(116) 부근의 층 영역은 고정(pinning) 층으로서의 역할을 한다.
도 7d는 도 7b의 대안적인 표현이다. 이는 추가적으로 강자성 참조층(106)과 층(118) 사이의 금속 스페이서를 나타낸다. 이 금속 스페이서의 역할은 어닐링 동안 강자성 참조층(106)으로부터 붕소를 끌어내는 것이다. 스페이서 금속층(120)은 Ta, Hf, Mo, W 또는 CoFeB와의 이들의 합금과 같은 전이 금속일 수 있다. 도 7c에서 강자성 참조층(106)은 강자성 참조층(106), 스페이서 금속층(120) 및 도 1d의 층(118)을 포함하거나; 도 7b의 강자성 참조층(106) 및 층(118)을 포함하는 것으로 말할 수 있다.
도 7e는 강자성 참조층(106) 및 층(118)이 복합층을 형성할 수도 있고 형성하지 않을 수도 있는 예를 나타내지만, 개별적으로 나타내어져 있다. 이러한 경우에, 핀드층은 바닥측 대신에 최상부측에 증착된다. 핀드층(114)의 자화 방향은 강자성 참조층(106) 및 층(118)의 자화 방향과 반대이다. 강자성 참조층(106) 및 층(118)은 동일한 방향을 갖는다.
도 7f는 스페이서 금속층(120)의 명백한 설명과 함께 도 7e의 대안적인 표현이다.
도 7g는 도 7a에서와 같이, 강자성 참조층(106)이 강자성 참조층(106), 스페이서 금속층(120) 및 층(118)을 포함하는 도 7f의 대안적인 표면이다.
도 8은 집적 회로(700)의 상호 접속 구조(704)에 배치된 MTJ 메모리 요소(102a, 102b)를 포함하는 집적 회로(700)의 일부 실시예의 단면도를 나타낸다. 집적 회로(700)는 반도체 기판(706)을 포함한다. 기판(706)은 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 실리콘-온-절연체(SOI) 기판일 수 있다. 나타낸 실시예는 기판(706) 내에 유전체로 채워진 트렌치를 포함할 수 있는 하나 이상의 얕은 트렌치 분리(STI: shallow trench isolation) 영역(708)을 도시한다.
2개의 액세스 트랜지스터(710, 712)가 STI 영역(708) 사이에 배치된다. 액세스 트랜지스터(710, 104)는 각각 액세스 게이트 전극(714, 716); 각각 액세스 게이트 유전체(718, 720); 액세스 측벽 스페이서(722); 및 소스/드레인 영역(724)을 포함한다. 소스/드레인 영역(724)은 액세스 게이트 전극(714, 716)과 STI 영역(708) 사이의 기판(706) 내에 배치되며, 각각 게이트 유전체(718, 720) 아래의 채널 영역의 제2 도전형과 반대인 제1 도전형을 갖도록 도핑된다. 워드라인 게이트 전극(714, 716)은 예를 들어, 도핑된 폴리실리콘 또는 알루미늄, 구리 또는 이들의 조합과 같은 금속일 수 있다. 워드라인 게이트 유전체(718, 720)는 예를 들어, 이산화 실리콘과 같은 산화물 또는 하이-k 유전체 재료일 수 있다. 워드라인 측벽 스페이서(722)는 예를 들어, 실리콘 질화물(예를 들어, Si3N4)로 이루어질 수 있다.
상호 접속 구조(704)는 기판(706) 위에 배열되고 디바이스(예를 들어, 트랜지스터(710) 및 액세스 트랜지스터(104))를 서로 커플링시킨다. 상호 접속 구조(704)는 복수의 IMD층(726, 728, 730) 및 교번 방식으로 서로의 위에 적층된 복수의 금속화층(732, 734, 736)을 포함한다. IMD층(726, 728, 730)은 예를 들어, 도핑되지 않은 실리케이트 유리와 같은 로우 k 유전체, 또는 이산화 실리콘과 같은 산화물 또는 극도의 로우 k 유전체층으로 이루어질 수 있다. 금속화층(732, 734, 736)은 트렌치 내에 형성되고 구리 또는 알루미늄과 같은 금속으로 이루어질 수 있는 금속 라인(738, 740, 742)을 포함한다. 컨택트(744)는 바닥 금속화층(732)으로부터 소스/드레인 영역(724) 및/또는 게이트 전극(714, 104)으로 연장되고; 비아(746)는 금속화층(732, 734, 736) 사이에 연장된다. 컨택트(744) 및 비아(746)는 (유전체 재료로 이루어질 수 있고 제조 중에 에치 정지층으로서 작용할 수 있는) 유전체-보호층(750, 752)을 통해 연장된다. 유전체-보호층(750, 752)은 예를 들어, SiC와 같은 극도의 로우-k 유전체 재료로 이루어질 수 있다. 컨택트(744) 및 비아(746)는 예를 들어, 구리 또는 텅스텐과 같은 금속으로 이루어질 수 있다.
각각의 데이터 상태를 저장하도록 구성된 MTJ 메모리 요소(102a, 102b)는 이웃하는 금속층 사이의 상호 접속 구조(704) 내에 배열된다. MTJ 메모리 요소(102a)는 반-강자성층(112), 핀드층(114), 금속 중간층(116), 강자성 참조층(106), 비자성 장벽층(110) 및 강자성 자유층(108)을 포함하는 MTJ를 포함한다.
도 9는 도 8 및 도 9에 나타낸 절취선으로 나타내어진 바와 같은 도 8의 집적 회로(700)의 평면도의 일부 실시예를 도시한다. 보이는 바와 같이, MTJ 메모리 요소(102a, 102b)는 일부 실시예에서 위에서 볼 때 정사각형/직사각형 또는 원형/타원형 형상을 가질 수 있다. 그러나, 다른 실시예에서, 예를 들어 많은 에치 프로세스의 실용성으로 인해, 나타낸 정사각형 형상의 모서리는 라운딩될 수 있어, 라운딩된 모서리를 갖는 정사각형 형상 또는 원형 형상을 갖는 MTJ 메모리 요소(102a, 102b)가 된다. MTJ 메모리 요소(102a, 102b)는 각각 금속 라인(740) 위에 배열되고, 몇몇 실시예에서 그 사이의 비아 또는 컨택트 없이 각각 금속 라인(742)과 직접 전기적으로 접속되는 상부를 갖는다. 다른 실시예에서, 비아 또는 컨택트는 상부를 금속 라인(742)에 커플링시킨다.
본 발명의 일부 실시예는 메모리 디바이스에 관한 것이다. 메모리 디바이스는 자기 터널 접합(MTJ)을 포함하는 활성 전류 경로; 및 참조 저항 요소를 포함하는 참조 전류 경로를 포함한다. 참조 저항 요소는 MTJ의 저항과 다른 저항을 갖는다. 비동기식 지연-감지 요소는 활성 전류 경로에 커플링된 제1 입력 및 참조 전류 경로에 커플링된 제2 입력을 갖는다. 비동기식 지연-감지 요소는 활성 전류 경로 상의 제1 상승 또는 하강 에지 전압과 참조 전류 경로 상의 제2 상승 또는 하강 에지 전압 사이의 타이밍 지연을 감지하도록 구성된다. 비동기식 지연-감지 요소는 타이밍 지연에 기초하여 MTJ에 저장된 데이터 상태를 결정하도록 추가로 구성된다.
다른 실시예는 반도체 기판 위에 행과 열로 배열된 복수의 메모리 셀을 갖는 메모리 어레이를 포함하는 메모리 디바이스에 관한 것이다. 복수의 메모리 셀은 각각 복수의 자기 터널 접합(MTJ) 및 각각 복수의 액세스 트랜지스터를 포함한다. 복수의 워드라인은 행과 일반적으로 평행하게 연장되고, 여기서 워드라인은 행을 따라 복수의 액세스 트랜지스터의 복수의 게이트 전극에 각각 커플링된다. 복수의 비트라인은 일반적으로 열과 평행하게 연장되며, 여기서 비트라인은 열을 따라 복수의 액세스 트랜지스터의 복수의 소스/드레인 영역에 각각 커플링되며, 워드라인이 어써팅될 때 행의 MTJ의 데이터 상태에 기초하여 활성 데이터 신호를 제공하도록 구성된다. 상보 또는 참조 비트라인은 일반적으로 열과 평행하게 연장되고, 워드라인이 어써팅될 때 상보 또는 참조 데이터 신호를 제공하도록 구성된다. 상보 또는 참조 데이터 신호는 데이터 상태가 고 저항 상태인지 또는 저 저항 상태인지에 따라 상이한 타이밍 지연에 의해 데이터 신호의 대응하는 상승 또는 하강 에지와 다른 상승 또는 하강 에지를 갖는다. 비동기식 지연-감지 요소는 비트라인에 커플링된 제1 입력 및 상보 또는 참조 비트라인에 커플링된 제2 입력을 갖는다.
또 다른 실시예는 자기 터널 접합(MTJ)을 포함하는 활성 전류 경로를 포함하는 메모리 디바이스에 관한 것이다. MTJ는 소스라인에 커플링된 강자성층 및 데이터 저장 노드에 커플링된 핀드층을 갖는다. 제1 액세스 트랜지스터는 활성 전류 경로 상에 배치된다. 제1 액세스 트랜지스터는 데이터 저장 노드에 커플링된 제1 소스/드레인 영역, 활성 비트라인에 커플링된 제2 소스/드레인 영역 및 워드라인에 커플링된 제1 게이트를 갖는다. 참조 전류 경로는 참조 저항을 갖는 참조 MTJ 요소를 포함한다. 제2 액세스 트랜지스터는 참조 전류 경로 상에 배치된다. 제2 액세스 트랜지스터는 참조 MTJ 요소에 커플링된 제3 소스/드레인 영역, 참조 비트라인에 커플링된 제4 소스/드레인 영역, 및 워드라인에 커플링된 제2 게이트를 갖는다. 감지 증폭기는 활성 비트라인에 커플링된 제1 입력 및 참조 비트라인에 커플링된 제2 입력을 갖는 비동기식 지연-감지 요소를 포함한다.
상술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 본 기술 분야의 통상의 기술자는 본원에서 소개된 실시예의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해해야 한다. 또한, 본 기술 분야의 통상의 기술자는 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않고도 본원에 다양한 변경, 치환 및 변형을 이룰 수 있음을 이해해야 한다.
<부기>
1. 메모리 디바이스에 있어서,
자기 터널 접합(MTJ: magnetic tunnel junction)을 포함하는 활성 전류 경로(active current path);
상기 MTJ의 저항과는 상이한 저항을 갖는 참조 저항 요소를 포함하는 참조 전류 경로; 및
상기 활성 전류 경로에 커플링된 제1 입력 및 상기 참조 전류 경로에 커플링된 제2 입력을 갖는 비동기식 지연-감지 요소
를 포함하고,
상기 비동기식 지연-감지 요소는, 상기 활성 전류 경로 상의 제1 상승 또는 하강 에지 전압과 상기 참조 전류 경로 상의 제2 상승 또는 하강 에지 전압 사이의 타이밍 지연을 감지하도록 구성되고, 상기 비동기식 지연-감지 요소는 또한, 상기 타이밍 지연에 기초하여 상기 MTJ에 저장된 데이터 상태를 결정하도록 구성되는, 메모리 디바이스.
2. 제1항에 있어서, 상기 비동기식 지연-감지 요소는, 미리 정해진 전압이 상기 참조 전류 경로 상에 도달하기 전에 상기 미리 정해진 전압이 상기 활성 전류 경로 상에 도달하는 경우, 상기 데이터 상태가 제1 데이터 상태인 것으로 결정하도록 구성되고; 그리고
상기 비동기식 지연-감지 요소는 또한, 상기 미리 정해진 전압이 상기 참조 전류 경로 상에 도달한 후에 상기 미리 정해진 전압이 상기 활성 전류 경로 상에 도달하는 경우, 상기 데이터 상태가 제2 데이터 상태인 것으로 결정하도록 구성되고, 상기 제2 데이터 상태는 상기 제1 데이터 상태와는 반대인, 메모리 디바이스.
3. 제1항에 있어서, 상기 참조 저항 요소는 상기 MTJ의 제1 데이터 상태에 대응하는 제1 저항과, 상기 MTJ의 제2 데이터 상태에 대응하는 제2 저항의 평균인 고정된 저항을 가지며, 상기 제2 데이터 상태는 상기 제1 데이터 상태와는 반대인, 메모리 디바이스.
4. 제1항에 있어서, 상기 비동기식 지연-감지 요소는,
상기 활성 전류 경로에 커플링된 제1 입력 및 상기 참조 전류 경로에 커플링된 제2 입력을 가지며, 제1 출력 및 제2 출력을 갖는 크로스-커플링된 논리 게이트들의 제1 쌍; 및
상기 크로스-커플링된 논리 게이트들의 제1 쌍의 하류에 있는 크로스-커플링된 논리 게이트들의 제2 쌍
을 포함하고,
상기 크로스-커플링된 논리 게이트들의 제2 쌍은, 상기 크로스-커플링된 논리 게이트들의 제1 쌍의 상기 제1 출력에 커플링된 제3 입력, 상기 크로스-커플링된 논리 게이트들의 제1 쌍의 상기 제2 출력에 커플링된 제4 입력, 및 상기 미리 정해진 데이터 상태가 제공되는 제3 출력을 갖는, 메모리 디바이스.
5. 제1항에 있어서, 상기 비동기식 지연-감지 요소는,
상기 활성 전류 경로에 커플링된 제1 입력 및 상기 참조 전류 경로에 커플링된 제2 입력을 포함하는 제1 스테이지; 및
상기 제1 스테이지의 제1 출력에 커플링된 제3 입력 및 상기 제1 스테이지의 제2 출력에 커플링된 제4 입력을 포함하는 제2 스테이지
를 포함하는, 메모리 디바이스.
6. 제1항에 있어서, 상기 비동기식 지연-감지 요소는,
제1 전류 경로 및 제2 전류 경로를 포함하는 제1 스테이지로서, 상기 제1 전류 경로는 제1 입력, 제2 입력, 및 제1 출력을 포함하며, 상기 제1 입력은 상기 활성 전류 경로에 커플링되고; 상기 제2 전류 경로는 제3 입력, 제4 입력, 및 제2 출력을 포함하고, 상기 제3 입력은 상기 참조 전류 경로에 커플링되고, 상기 제2 입력은 상기 제2 출력에 커플링되고, 상기 제4 입력은 상기 제1 출력에 커플링되는, 상기 제1 스테이지; 및
상기 제2 출력에 커플링된 제5 입력, 상기 제1 출력에 커플링된 제6 입력, 및 상기 미리 정해진 데이터 상태가 제공되는 제3 출력을 포함하는 제2 스테이지
를 포함하는, 메모리 디바이스.
7. 제1항에 있어서, 상기 비동기식 지연-감지 요소는,
상기 활성 전류 경로에 커플링된 제1 제1 NAND 게이트 입력, 제2 NAND 게이트 출력에 커플링된 제2 제1 NAND 게이트 입력, 및 제1 NAND 게이트 출력을 갖는 제1 NAND 게이트;
상기 제1 NAND 게이트 출력에 커플링된 제1 제2 NAND 게이트 입력, 상기 참조 전류 경로에 커플링된 제2 제2 NAND 게이트 입력, 및 상기 제2 NAND 게이트 출력을 갖는 제2 NAND 게이트;
상기 제1 NAND 게이트 출력에 커플링된 제1 제3 NAND 게이트 입력, 제4 NAND 게이트 출력에 커플링된 제2 제3 NAND 게이트 입력, 및 상기 미리 정해진 데이터 상태가 제공되는 제3 NAND 게이트 출력을 갖는 제3 NAND 게이트; 및
상기 제3 NAND 게이트 출력에 커플링된 제1 제4 NAND 게이트 입력, 상기 제2 NAND 게이트 출력에 커플링된 제2 제4 NAND 게이트 입력, 및 상기 미리 정해진 데이터 상태와는 반대되는 상보(complementary) 데이터 상태가 제공되는 제4 NAND 게이트 출력을 갖는 제4 NAND 게이트
를 포함하는, 메모리 디바이스.
8. 제1항에 있어서, 상기 활성 전류 경로는 판독 동작 동안 판독 전류를 전달하도록 구성되고, 상기 판독 전류는 워드라인 전압의 어써션(assertion)에 기초하여 베이스라인 전류로부터 피크 전류로 증가하며, 상기 피크 전류는 80 μA와 200 μA 사이의 범위에 있는, 메모리 디바이스.
9. 메모리 디바이스에 있어서,
반도체 기판 위에 행들 및 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 어레이로서, 상기 복수의 메모리 셀들은 각각 복수의 자기 터널 접합(MTJ)들 및 각각 복수의 액세스 트랜지스터들을 포함하는, 상기 메모리 어레이;
상기 행들에 일반적으로 평행하게 연장되는 복수의 워드라인들로서, 워드라인이 상기 행을 따라 각각 복수의 액세스 트랜지스터들의 복수의 게이트 전극들에 커플링되는, 상기 복수의 워드라인들;
상기 열들에 일반적으로 평행하게 연장되는 복수의 비트라인들로서, 비트라인이, 행을 따라 각각 복수의 액세스 트랜지스터들의 복수의 소스/드레인 영역들에 커플링되고, 상기 워드라인이 어써팅될 때 상기 행의 MTJ의 데이터 상태에 기초하여 활성 데이터 신호를 제공하도록 구성되는, 상기 복수의 비트라인들;
상기 열에 일반적으로 평행하게 연장되고, 상기 워드라인이 어써팅될 때 상보 또는 참조 데이터 신호를 제공하도록 구성되는 상보 또는 참조 비트라인으로서, 상기 상보 또는 참조 데이터 신호는, 상기 데이터 상태가 고 저항 상태 또는 저 저항 상태인 지에 따라 상이한 타이밍 지연들에 의해 상기 데이터 신호의 대응하는 상승 또는 하강 에지와는 상이한 상승 또는 하강 에지를 갖는, 상기 상보 또는 참조 비트라인; 및
상기 비트라인에 커플링된 제1 입력 및 상기 상보 또는 참조 비트라인에 커플링된 제2 입력을 갖는 비동기식 지연-감지 요소
를 포함하는 메모리 디바이스.
10. 제9항에 있어서, 상기 비동기식 지연-감지 요소는, 상기 비트라인 상의 제1 상승 또는 하강 에지 전압과 상기 상보 또는 참조 비트라인 상의 제2 상승 또는 하강 에지 전압 사이의 타이밍 지연을 감지하도록 구성되고, 상기 비동기식 지연-감지 요소는 또한 상기 타이밍 지연에 기초하여 상기 MTJ의 상기 데이터 상태를 결정하도록 구성되는, 메모리 디바이스.
11. 제9항에 있어서, 상기 비동기식 지연-감지 요소는, 미리 정해진 전압이 판독 동작을 위해 상기 상보 또는 참조 비트라인에 도달하기 전에 상기 비트라인 상의 제1 상승 또는 하강 에지 전압이 상기 미리 정해진 전압을 통과할 때, 상기 MTJ의 상기 데이터 상태가 제1 비트 값인 것으로 결정하도록 구성되고; 그리고
상기 비동기식 지연-감지 요소는, 상기 미리 정해진 전압이 상기 판독 동작을 위해 상기 상보 또는 참조 비트라인에 도달한 후에 상기 비트라인 상의 상기 제1 상승 또는 하강 에지 전압이 상기 미리 정해진 전압을 통과할 때, 상기 MTJ의 상기 데이터 상태가 제2 비트 값인 것으로 결정하도록 구성되고, 상기 제2 비트 값은 상기 제1 비트 값과 반대인, 메모리 디바이스.
12. 제9항에 있어서, 상기 비동기식 지연-감지 요소는,
상기 비트라인에 커플링된 제1 입력 및 상기 상보 또는 참조 비트라인에 커플링된 제2 입력을 가지며, 제1 출력 및 제2 출력을 갖는 크로스-커플링된 논리 게이트들의 제1 쌍; 및
상기 크로스-커플링된 논리 게이트들의 제1 쌍의 하류에 있는 크로스-커플링된 논리 게이트들의 제2 쌍
을 포함하고,
상기 크로스-커플링된 논리 게이트들의 제2 쌍은 상기 크로스-커플링된 논리 게이트들의 제1 쌍의 상기 제1 출력에 커플링된 제3 입력, 상기 크로스-커플링된 논리 게이트들의 제1 쌍의 상기 제2 출력에 커플링된 제4 입력, 및 상기 MTJ로부터 판독된 데이터 상태가 제공되는 제3 출력을 갖는, 메모리 디바이스.
13. 제9항에 있어서, 상기 비동기식 지연-감지 요소는,
상기 비트라인에 커플링된 제1 제1 NAND 게이트 입력, 제2 NAND 게이트 출력에 커플링된 제2 제1 NAND 게이트 입력, 및 제1 NAND 게이트 출력을 갖는 제1 NAND 게이트;
상기 제1 NAND 게이트 출력에 커플링된 제1 제2 NAND 게이트 입력, 상기 상보 또는 참조 비트라인에 커플링된 제2 제2 NAND 게이트 입력, 및 상기 제2 NAND 게이트 출력을 갖는 제2 NAND 게이트;
상기 제1 NAND 게이트 출력에 커플링된 제1 제3 NAND 게이트 입력, 제4 NAND 게이트 출력에 커플링된 제2 제3 NAND 게이트 입력, 및 상기 MTJ로부터 판독된 데이터 상태가 제공되는 제3 NAND 게이트 출력을 갖는 제3 NAND 게이트; 및
상기 제3 NAND 게이트 출력에 커플링된 제1 제4 NAND 게이트 입력, 상기 제2 NAND 게이트 출력에 커플링된 제2 제4 NAND 게이트 입력, 및 상기 MTJ로부터 판독된 상보 데이터 상태가 제공되는 제4 NAND 게이트 출력을 갖는 제4 NAND 게이트
를 포함하는, 메모리 디바이스.
14. 제9항에 있어서, 상기 비트라인은 판독 동작 동안 판독 전류를 전달하도록 구성되고, 상기 판독 전류는 워드라인 전압의 어써션에 기초하여 베이스 라인 전류로부터 피크 전류로 증가하고, 상기 피크 전류는 상기 베이스 라인 전류의 적어도 2배이지만, 상기 워드라인 전압이 상기 판독 동작 중에 어써팅되는 시간의 50% 이하 동안 상기 피크 전류가 존재하는, 메모리 디바이스.
15. 제9항에 있어서, 상기 MTJ는,
상기 MTJ의 제1 단부에 대응하고, 상기 비트라인에 커플링된 강자성 핀드(pinned)층;
상기 제1 단부에 대향하는 상기 MTJ의 제2 단부에 대응하는 강자성 자유층; 및
상기 강자성 자유층으로부터 상기 강자성 핀드층을 분리하는 비자성 유전체 장벽층
을 포함하는, 메모리 디바이스.
16. 메모리 디바이스에 있어서,
자기 터널 접합(MTJ)을 포함하는 활성 전류 경로로서, 상기 MTJ는 소스라인에 커플링된 강자성층 및 데이터 저장 노드에 커플링된 핀드층을 갖는, 상기 활성 전류 경로;
상기 활성 전류 경로 상에 배치된 제1 액세스 트랜지스터로서, 상기 제1 액세스 트랜지스터는 상기 데이터 저장 노드에 커플링된 제1 소스/드레인 영역, 활성 비트라인에 커플링된 제2 소스/드레인 영역, 및 워드라인에 커플링된 제1 게이트를 갖는, 상기 제1 액세스 트랜지스터;
참조 저항을 갖는 참조 MTJ 요소를 포함하는 참조 전류 경로;
상기 참조 전류 경로 상에 배치된 제2 액세스 트랜지스터로서, 상기 제2 액세스 트랜지스터는 상기 참조 MTJ 요소에 커플링된 제3 소스/드레인 영역, 참조 비트라인에 커플링된 제4 소스/드레인 영역, 및 상기 워드라인에 커플링된 제2 게이트를 갖는, 상기 제2 액세스 트랜지스터; 및
상기 활성 비트라인에 커플링된 제1 입력 및 상기 참조 비트라인에 커플링된 제2 입력을 갖는 비동기식 지연-감지 요소를 포함하는 감지 증폭기
를 포함하는, 메모리 디바이스.
17. 제16항에 있어서, 상기 감지 증폭기는, 상기 워드라인이 판독 동작을 위해 상기 제1 액세스 트랜지스터를 인에이블하는 시간 동안 상기 활성 비트라인을 통해 판독 전류를 유도하도록 구성되고, 상기 판독 전류는, 상기 판독 동작 동안 상기 워드라인에의 워드라인 전압의 어써션에 기초하여 베이스 라인 전류로부터 피크 전류로 증가하고, 상기 피크 전류는 상기 베이스 라인 전류의 적어도 2배이고, 상기 피크 전류는, 상기 워드라인 전압이 상기 판독 동작 동안 상기 제1 액세스 트랜지스터를 인에이블하는 시간의 10%와 25% 사이에 존재하는, 메모리 디바이스.
18. 제16항에 있어서, 상기 비동기식 지연-감지 요소는, 상기 활성 전류 경로 상의 제1 상승 또는 하강 에지 전압과 상기 참조 전류 경로 상의 제2 상승 또는 하강 에지 전압 사이의 타이밍 지연을 감지하도록 구성되고, 상기 비동기식 지연-감지 요소는 또한, 상기 타이밍 지연에 기초하여 상기 MTJ에 저장된 데이터 상태를 결정하도록 구성되는, 메모리 디바이스.
19. 제16항에 있어서, 상기 비동기식 지연-감지 요소는,
상기 활성 전류 경로에 커플링된 제1 입력 및 상기 참조 전류 경로에 커플링된 제2 입력을 포함하는 제1 스테이지;
상기 제1 스테이지의 제1 출력에 커플링된 제3 입력, 상기 제1 스테이지의 제2 출력에 커플링된 제4 입력, 및 제3 출력을 포함하는 제2 스테이지
를 포함하고,
상기 비동기식 지연-감지 요소는, 상기 제2 스테이지의 상기 제3 출력 상에서 상기 MTJ로부터 판독된 데이터 상태를 나타내는 전압을 출력하도록 구성되는, 메모리 디바이스.
20. 제16항에 있어서, 상기 비동기식 지연-감지 요소는,
제1 전류 경로 및 제2 전류 경로를 포함하는 제1 스테이지로서, 상기 제1 전류 경로는 제1 입력, 제2 입력, 및 제1 출력을 포함하며, 상기 제1 입력은 상기 활성 전류 경로에 커플링되고; 상기 제2 전류 경로는 제3 입력, 제4 입력, 및 제2 출력을 포함하고, 상기 제3 입력은 상기 참조 전류 경로에 커플링되고, 상기 제2 입력은 상기 제2 출력에 커플링되고, 상기 제4 입력은 상기 제1 출력에 커플링되는, 상기 제1 스테이지; 및
상기 제2 출력에 커플링된 제5 입력, 상기 제1 출력에 커플링된 제6 입력, 및 상기 MTJ로부터 판독된 데이터 상태가 제공되는 제3 출력을 포함하는 제2 스테이지
를 포함하는, 메모리 디바이스.

Claims (20)

  1. 메모리 디바이스에 있어서,
    자기 터널 접합(MTJ: magnetic tunnel junction)을 포함하는 활성 전류 경로(active current path);
    상기 MTJ의 저항과는 상이한 저항을 갖는 참조 저항 요소를 포함하는 참조 전류 경로; 및
    상기 활성 전류 경로에 커플링된 제1 입력 및 상기 참조 전류 경로에 커플링된 제2 입력을 갖는 비동기식 지연-감지 요소
    를 포함하고,
    상기 비동기식 지연-감지 요소는, 상기 활성 전류 경로 상의 제1 상승 또는 하강 에지 전압과 상기 참조 전류 경로 상의 제2 상승 또는 하강 에지 전압 사이의 타이밍 지연을 감지하도록 구성되고, 상기 비동기식 지연-감지 요소는 또한, 상기 타이밍 지연에 기초하여 상기 MTJ에 저장된 데이터 상태를 결정하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 비동기식 지연-감지 요소는, 미리 정해진 전압이 상기 참조 전류 경로 상에 도달하기 전에 상기 미리 정해진 전압이 상기 활성 전류 경로 상에 도달하는 경우, 상기 데이터 상태가 제1 데이터 상태인 것으로 결정하도록 구성되고; 그리고
    상기 비동기식 지연-감지 요소는 또한, 상기 미리 정해진 전압이 상기 참조 전류 경로 상에 도달한 후에 상기 미리 정해진 전압이 상기 활성 전류 경로 상에 도달하는 경우, 상기 데이터 상태가 제2 데이터 상태인 것으로 결정하도록 구성되고, 상기 제2 데이터 상태는 상기 제1 데이터 상태와는 반대인, 메모리 디바이스.
  3. 제1항에 있어서, 상기 참조 저항 요소는 상기 MTJ의 제1 데이터 상태에 대응하는 제1 저항과, 상기 MTJ의 제2 데이터 상태에 대응하는 제2 저항의 평균인 고정된 저항을 가지며, 상기 제2 데이터 상태는 상기 제1 데이터 상태와는 반대인, 메모리 디바이스.
  4. 제1항에 있어서, 상기 비동기식 지연-감지 요소는,
    상기 활성 전류 경로에 커플링된 제1 입력 및 상기 참조 전류 경로에 커플링된 제2 입력을 가지며, 제1 출력 및 제2 출력을 갖는 크로스-커플링된 논리 게이트들의 제1 쌍; 및
    상기 크로스-커플링된 논리 게이트들의 제1 쌍의 출력에 커플링된 크로스-커플링된 논리 게이트들의 제2 쌍
    을 포함하고,
    상기 크로스-커플링된 논리 게이트들의 제2 쌍은, 상기 크로스-커플링된 논리 게이트들의 제1 쌍의 상기 제1 출력에 커플링된 제3 입력, 상기 크로스-커플링된 논리 게이트들의 제1 쌍의 상기 제2 출력에 커플링된 제4 입력, 및 미리 정해진 데이터 상태가 제공되는 제3 출력을 갖는, 메모리 디바이스.
  5. 제1항에 있어서, 상기 비동기식 지연-감지 요소는,
    상기 활성 전류 경로에 커플링된 제1 입력 및 상기 참조 전류 경로에 커플링된 제2 입력을 포함하는 제1 스테이지; 및
    상기 제1 스테이지의 제1 출력에 커플링된 제3 입력 및 상기 제1 스테이지의 제2 출력에 커플링된 제4 입력을 포함하는 제2 스테이지
    를 포함하는, 메모리 디바이스.
  6. 제1항에 있어서, 상기 비동기식 지연-감지 요소는,
    제1 전류 경로 및 제2 전류 경로를 포함하는 제1 스테이지로서, 상기 제1 전류 경로는 제1 입력, 제2 입력, 및 제1 출력을 포함하며, 상기 제1 입력은 상기 활성 전류 경로에 커플링되고; 상기 제2 전류 경로는 제3 입력, 제4 입력, 및 제2 출력을 포함하고, 상기 제3 입력은 상기 참조 전류 경로에 커플링되고, 상기 제2 입력은 상기 제2 출력에 커플링되고, 상기 제4 입력은 상기 제1 출력에 커플링되는, 상기 제1 스테이지; 및
    상기 제2 출력에 커플링된 제5 입력, 상기 제1 출력에 커플링된 제6 입력, 및 미리 정해진 데이터 상태가 제공되는 제3 출력을 포함하는 제2 스테이지
    를 포함하는, 메모리 디바이스.
  7. 제1항에 있어서, 상기 비동기식 지연-감지 요소는,
    상기 활성 전류 경로에 커플링된 제1 제1 NAND 게이트 입력, 제2 NAND 게이트 출력에 커플링된 제2 제1 NAND 게이트 입력, 및 제1 NAND 게이트 출력을 갖는 제1 NAND 게이트;
    상기 제1 NAND 게이트 출력에 커플링된 제1 제2 NAND 게이트 입력, 상기 참조 전류 경로에 커플링된 제2 제2 NAND 게이트 입력, 및 상기 제2 NAND 게이트 출력을 갖는 제2 NAND 게이트;
    상기 제1 NAND 게이트 출력에 커플링된 제1 제3 NAND 게이트 입력, 제4 NAND 게이트 출력에 커플링된 제2 제3 NAND 게이트 입력, 및 미리 정해진 데이터 상태가 제공되는 제3 NAND 게이트 출력을 갖는 제3 NAND 게이트; 및
    상기 제3 NAND 게이트 출력에 커플링된 제1 제4 NAND 게이트 입력, 상기 제2 NAND 게이트 출력에 커플링된 제2 제4 NAND 게이트 입력, 및 상기 미리 정해진 데이터 상태와는 반대되는 상보(complementary) 데이터 상태가 제공되는 제4 NAND 게이트 출력을 갖는 제4 NAND 게이트
    를 포함하는, 메모리 디바이스.
  8. 제1항에 있어서, 상기 활성 전류 경로는 판독 동작 동안 판독 전류를 전달하도록 구성되고, 상기 판독 전류는 워드라인 전압의 어써션(assertion)에 기초하여 베이스라인 전류로부터 피크 전류로 증가하며, 상기 피크 전류는 80 μA와 200 μA 사이의 범위에 있는, 메모리 디바이스.
  9. 메모리 디바이스에 있어서,
    반도체 기판 위에 행들 및 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 어레이로서, 상기 복수의 메모리 셀들은 각각 복수의 자기 터널 접합(MTJ)들 및 각각 복수의 액세스 트랜지스터들을 포함하는, 상기 메모리 어레이;
    상기 행들에 평행하게 연장되는 복수의 워드라인들로서, 워드라인이 상기 행을 따라 각각 복수의 액세스 트랜지스터들의 복수의 게이트 전극들에 커플링되는, 상기 복수의 워드라인들;
    상기 열들에 평행하게 연장되는 복수의 비트라인들로서, 비트라인이, 열을 따라 각각 복수의 액세스 트랜지스터들의 복수의 소스/드레인 영역들에 커플링되고, 상기 워드라인이 어써팅될 때 상기 행의 MTJ의 데이터 상태에 기초하여 활성 데이터 신호를 제공하도록 구성되는, 상기 복수의 비트라인들;
    상기 열에 평행하게 연장되고, 상기 워드라인이 어써팅될 때 상보 또는 참조 데이터 신호를 제공하도록 구성되는 상보 또는 참조 비트라인으로서, 상기 상보 또는 참조 데이터 신호는, 상기 데이터 상태가 고 저항 상태 또는 저 저항 상태인 지에 따라 달라지는 타이밍 지연들에 의해 상기 활성 데이터 신호의 대응하는 상승 또는 하강 에지와는 상이한 상승 또는 하강 에지를 갖는, 상기 상보 또는 참조 비트라인; 및
    상기 비트라인에 커플링된 제1 입력 및 상기 상보 또는 참조 비트라인에 커플링된 제2 입력을 갖는 비동기식 지연-감지 요소
    를 포함하는 메모리 디바이스.
  10. 메모리 디바이스에 있어서,
    자기 터널 접합(MTJ)을 포함하는 활성 전류 경로로서, 상기 MTJ는 소스라인에 커플링된 강자성층 및 데이터 저장 노드에 커플링된 핀드층(pinned layer)을 갖는, 상기 활성 전류 경로;
    상기 활성 전류 경로 상에 배치된 제1 액세스 트랜지스터로서, 상기 제1 액세스 트랜지스터는 상기 데이터 저장 노드에 커플링된 제1 소스/드레인 영역, 활성 비트라인에 커플링된 제2 소스/드레인 영역, 및 워드라인에 커플링된 제1 게이트를 갖는, 상기 제1 액세스 트랜지스터;
    참조 저항을 갖는 참조 MTJ 요소를 포함하는 참조 전류 경로;
    상기 참조 전류 경로 상에 배치된 제2 액세스 트랜지스터로서, 상기 제2 액세스 트랜지스터는 상기 참조 MTJ 요소에 커플링된 제3 소스/드레인 영역, 참조 비트라인에 커플링된 제4 소스/드레인 영역, 및 상기 워드라인에 커플링된 제2 게이트를 갖는, 상기 제2 액세스 트랜지스터; 및
    상기 활성 비트라인에 커플링된 제1 입력 및 상기 참조 비트라인에 커플링된 제2 입력을 갖는 비동기식 지연-감지 요소를 포함하는 감지 증폭기
    를 포함하는 메모리 디바이스.
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