DE102019116876B4 - Asynchrone leseschaltung unter verwendung von verzögerungsabtastung in magnetoresistiven direktzugriffsspeichern (mram) - Google Patents

Asynchrone leseschaltung unter verwendung von verzögerungsabtastung in magnetoresistiven direktzugriffsspeichern (mram) Download PDF

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Abstract

Speichervorrichtung (50), die umfasst:einen aktiven Strompfad (206), der einen magnetischen Tunnelübergang (102), MTJ, umfasst;einen Referenz-Strompfad (204), der ein Referenz-Widerstandselement (132) umfasst, wobei das Referenz-Widerstandselement (132) einen Widerstand aufweist, der sich von einem Widerstand des MTJ (102) unterscheidet; undein asynchrones Verzögerungsabtastelement (208), das einen ersten Eingang (414, 626), der an den aktiven Strompfad (206) gekoppelt ist, und einen zweiten Eingang (416, 632) aufweist, der an den Referenz-Strompfad (204) gekoppelt ist, wobei das asynchrone Verzögerungsabtastelement (208) ausgestaltet ist, um eine Zeitverzögerung zwischen einer ersten steigenden oder fallenden Flankenspannung auf dem aktiven Strompfad (206) und einer zweiten steigenden oder fallenden Flankenspannung auf dem Referenz-Strompfad (204) abzutasten, wobei das asynchrone Verzögerungsabtastelement (208) ferner ausgestaltet ist, basierend auf der Zeitverzögerung einen Datenzustand zu bestimmen, der in dem MTJ (102) gespeichert ist,wobei der aktive Strompfad (206) ausgestaltet ist, um während eines Lesevorgangs (260, 262) einen Lesestrom (I) zu tragen, wobei der Lesestrom (I) basierend auf einer Aktivierung einer Wortleitungsspannung von einem Basisstrom (310) auf einen Spitzenstrom (308) zunimmt, wobei der Spitzenstrom (308) so hoch ist, dass der Spitzenstrom (308) innerhalb einer Dauer (352) des Lesevorgangs (260, 262) einen Read Disturb verursachen könnte, aber der durchschnittliche Lesestrom (Iavg) niedrig genug ist, so dass während des Lesevorgangs (260, 262) kein Read Disturb verursacht wird.

Description

  • HINTERGRUND
  • Viele heutige elektronische Vorrichtungen enthalten elektronischen Speicher, wie beispielsweise Festplattenlaufwerke oder Direktzugriffsspeicher (Random Access Memory, RAM). Elektronischer Speicher kann flüchtiger Speicher oder nicht-flüchtiger Speicher sein. Nicht-flüchtiger Speicher ist in der Lage, seine gespeicherten Daten bei Nichtvorhandensein von Leistung zu behalten, während flüchtiger Speicher seine Datenspeicherinhalte verliert, wenn die Leistung verloren geht. Magnetische Tunnelübergänge (Magnetic Tunnel Junctions - MTJs) können in Festplattenlaufwerken und/oder RAM verwendet werden und sind somit vielversprechende Kandidaten für Speicherlösungen der nächsten Generation.
  • Aus der US 2014 / 0 043 886 A1 ist ein digitales Speicherelement bekannt, welches ein Auslese-Latch zum Auslesen eines in einer Bitzelle gespeicherten Wertes aufweist. Das Auslese-Latch ist mit einer Bitline und einer Referenzbitline verbunden und wird durch die erste dieser Bitlines, die eine Schwellenspannung erreicht, gesetzt.
  • MRAM-Speicherelemente und entsprechende Auslesevorrichtungen sind beispielsweise aus der US 2007 / 0 280 021 A1 , der JP 2018- 092 695 A , der DE 102 20 897 A1 und der US 2017 / 0 194 055 A1 bekannt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der nachfolgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Merkmale gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Verständlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
    • 1 veranschaulicht ein Diagramm, das einige Ausführungsformen einer Speichervorrichtung bildlich darstellt, die eine Anordnung von MTJ-Speicherzellen und zugehörige Leseschaltungen umfasst.
    • 2A veranschaulicht eine schematische Schaltungsdarstellung für einige Ausführungsformen eines Datenpfades, der in der Speichervorrichtung von 1 verwendet werden kann.
    • 2B veranschaulicht eine schematische Schaltungsdarstellung für einige alternative Ausführungsformen eines Datenpfades, der in der Speichervorrichtung von 1 verwendet werden kann.
    • 3 veranschaulicht eine Reihe von Zeitablaufdiagrammen für einen Datenpfad, wie beispielsweise in 2A veranschaulicht, gemäß einigen Ausführungsformen.
    • 4 veranschaulicht eine schematische Schaltungsdarstellung für einige Ausführungsformen einer Verzögerungsabtastschaltung gemäß der Offenbarung.
    • 5 veranschaulicht eine Reihe von Zeitablaufdiagrammen für eine Verzögerungsabtastschaltung, wie beispielsweise in 4 veranschaulicht, gemäß einigen Ausführungsformen.
    • 6 veranschaulicht eine schematische Schaltungsdarstellung für noch andere Ausführungsformen einer Verzögerungsabtastschaltung gemäß der Offenbarung.
    • 7A veranschaulicht eine dreidimensionale Ansicht einiger Ausführungsformen einer MTJ-Speicherzelle.
    • 7B bis 7G veranschaulichten einige alternative Ausführungsformen für eine MTJ-Speicherzelle.
    • 8 veranschaulicht ein Querschnittsdiagramm, das einige Ausführungsformen einer Speichervorrichtung veranschaulicht, die ein MTJ-Speicherelement umfasst.
    • 9 veranschaulicht eine Draufsicht der Speichervorrichtung von 8, wie durch die Schnittlinien in 8 veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung stellt Speichervorrichtungen mit den Merkmalen des Anspruchs 1, 9 bzw. 16 bereit. Beispielhafte Ausgestaltungen sind in den abhängigen Ansprüchen angegeben. Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale dieser Offenbarung bereit. Spezifische Beispiele von Bauelementen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart dass es möglich ist, dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zusätzlich ist es möglich, dass in der vorliegenden Offenbarung Bezugsziffern und/oder -buchstaben sich in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner kann es sein, dass Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Bezeichnungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • Ein magnetischer Tunnelübergang (Magnetic Tunnel Junction - MTJ) umfasst einen ersten und einen zweiten ferromagnetischen Film, die durch eine Tunnelbarriereschicht getrennt sind. Einer der ferromagnetischen Filme (häufig als eine „Referenzschicht“ bezeichnet) weist eine feste Magnetisierungsrichtung auf, während der andere ferromagnetische Film (häufig als eine „freie Schicht“ bezeichnet) eine variable Magnetisierungsrichtung aufweist. Wenn die Magnetisierungsrichtungen der Referenzschicht und der freien Schicht sich in einer parallelen Ausrichtung befinden, ist es wahrscheinlicher, dass Elektronen durch die Tunnelbarriereschicht tunneln, derart dass der MTJ sich in einem niedrigen Widerstandszustand befindet. Wenn hingegen die Magnetisierungsrichtungen der Referenzschicht und der freien Schicht sich in einer antiparallelen Ausrichtung befinden, ist es weniger wahrscheinlich, dass Elektronen durch die Tunnelbarriereschicht tunneln, derart dass der MTJ sich in einem hohen Widerstandszustand befindet. Folglich kann der MTJ zwischen zwei elektrischen Widerstandszuständen, einem ersten Zustand mit einem niedrigen Widerstand (RP: Magnetisierungsrichtungen der Referenzschicht und der freien Schicht sind parallel) und einem zweiten Zustand mit einem hohen Widerstand (RAP: Magnetisierungsrichtungen der Referenzschicht und der freien Schicht sind antiparallel), geschaltet werden.
  • Aufgrund ihrer binären Beschaffenheit werden MTJs in Speicherzellen verwendet, um digitale Daten zu speichern, wobei der niedrige Widerstandszustand RP einem ersten Datenzustand (z. B. einer logischen „0“) entspricht und der hohe Widerstandszustand RAP einem zweiten Datenzustand (z. B. einer logischen „1“) entspricht. Um Daten von einer solchen MTJ-Speicherzelle zu lesen, kann der Widerstand RMTJ des MTJ (der in Abhängigkeit von dem Datenzustand, der gespeichert wird, zwischen RP und RAP variieren kann) mit dem Widerstand RRef des Referenz-MTJ verglichen werden (wo RRef zum Beispiel zwischen RP und RAP beträgt). In einigen Ansätzen kann dieser Unterschied beim Widerstand unter Verwendung von Spannungsabtastung gemessen werden, bei der gleiche Ströme an den MTJ und den Referenzwiderstand angelegt werden, um eine Spannungsdifferenz ΔV dazwischen zu entwickeln. Ein Leseverstärker kann dann die Spannungsdifferenz ΔV auf die volle Schienenspannung verstärken, um zu bestimmen, ob ein von dem MTJ gelesener Datenzustand eine „0“ oder „1“ ist. Wenn der Lesestrom indes klein ist, ist es schwierig, eine Spannungsdifferenz ΔV zu erzeugen, die groß genug ist, damit der Leseverstärker schnell und genau bestimmt, ob ein „0“- oder „1“-Zustand gespeichert ist. Obgleich die Lesestrompegel erhöht werden könnten, kann ein größerer Lesestrom verursachen, dass der in der MTJ-Speicherzelle gespeicherte Datenzustand vor oder während des Lesevorgangs ungewollt „umgedreht“ wird - ein unerwünschter Zustand, der als „Read Disturb“ bekannt ist.
  • Dementsprechend stellt die vorliegende Offenbarung, anstatt Spannungsabtastung zu verwenden, Techniken zum Lesen von MTJ-Speicherzellen bereit, die eine Zeitverzögerungsdifferenz zwischen einer ersten steigenden oder fallenden Flanke eines Spannungssignals von dem MTJ und einer zweiten steigenden oder fallenden Flanke eines Spannungssignals von dem Referenzwiderstand nutzt. In diesem Ansatz ist der Lesestrom insofern dynamisch, als dass er während des Lesezyklus eine Spitze erreicht und abnimmt. Der Höchst- oder Spitzenstrom kann höher als in vorherigen Ansätzen sein (bessere ΔV & Δ I), aber der durchschnittliche Lesestrom ist niedrig genug, um kein Read Disturb zu verursachen. So ermöglicht dieser Ansatz durch Abtasten der Verzögerungsdifferenz zwischen Signalen von dem MTJ und dem Referenzwiderstand eine robustere Abtastung.
  • 1 veranschaulicht eine Speichervorrichtung 50, die eine Anzahl von Speicherzellen 100 umfasst, die in einer Speicheranordnung 52 angeordnet sind. Jede Speicherzelle 100 umfasst ein MTJ-Speicherelement 102 und einen Zugriffstransistor 104. Innerhalb der Speicheranordnung 52 sind die Speicherzellen 100 in M Spalten (Bits) und N Zeilen (Wörter) angeordnet und sind in 1 mit CROW-COLUMN bezeichnet. Wortleitungen (WL) erstrecken sich entlang entsprechender Zeilen und sind entlang der entsprechenden Zeilen an Gate-Elektroden des Zugriffstransistors 104 gekoppelt. Aktive Bitleitungen (BL) und aktive Source-Leitungen (SL) erstrecken sich entlang entsprechender Spalten. Für jede Spalte ist die BL an eine Seite der MTJ-Speicherelemente 102 entlang dieser Spalte gekoppelt und die SL ist an die entgegengesetzte Seite der MTJ-Speicherelemente 102 entlang dieser Spalte durch die Zugriffstransistoren 104 gekoppelt.
  • Zum Beispiel bilden in Zeile 1 der Speichervorrichtung 50 die Zellen C1-1 bis und mit CM-1 ein M-Bit-Datenwort, auf das durch Aktivierung der Wortleitung WL1 zugegriffen werden kann. Somit können, wenn WL1 aktiviert ist, Datenzustände in die/von den entsprechenden Zellen C1-1 bis und mit CM-1 durch die aktiven Bitleitungen BL1 bis und mit BLM und/oder die jeweiligen aktiven Source-Leitungen SL1 bis und mit SLM geschrieben oder gelesen werden.
  • Während eines typischen Schreibvorgangs auf die Zeile 1 wird eine Spannung VWL an eine Wortleitung WL1 angelegt, wobei die VWL typischerweise höher als oder gleich einer Schwellenspannung der Zugriffstransistoren 104 ist, wodurch die Zugriffstransistoren innerhalb der Zeile 1 eingeschaltet werden und die aktiven Bitleitungen BL1 bis und mit BLM an die MTJ-Speicherelemente 102 in den Speicherzellen, auf die zugegriffen wird (z. B. die jeweiligen Speicherzellen C1-1 bis und mit C1-M,), gekoppelt werden. Geeignete Vorspannungen werden durch die aktiven Bitleitungen BL1 bis und mit BLM und ihre entsprechenden aktiven Source-Leitungen SL1 bis und mit SLM angelegt, wobei die Vorspannung zwischen jeder aktiven Bitleitung und Source-Leitung für eine Spalte für einen Datenwert charakteristisch ist, der in die Speicherzelle, auf die zugegriffen wird, dieser Spalte zu schreiben ist. Während auf die Zeile ROW1 zugegriffen wird, bleiben die Wortleitungen der anderen Zeilen (WL2 bis WLN) ausgeschaltet (z. B. niedriger als die Schwellenspannung der Zugriffstransistoren), derart dass die MTJ-Speicherelemente der anderen Zellen isoliert bleiben und diese nicht beschrieben oder gelesen werden, obgleich die aktiven Bitleitungen BL1 bis und mit BLM und die aktiven Source-Leitungen SL1 bis und mit SLM vorgespannt sind. Andere Zeilen können auf eine ähnliche Weise beschrieben werden.
  • Für Lesevorgänge wird eine asynchrone Leseschaltung 140, die einen Leseverstärker (S/A) 150 für jede Spalte umfassen kann, verwendet, um gespeicherte Datenzustände von Speicherzellen, auf die zugegriffen wird, von den Spalten festzustellen. Während eines typischen Lesevorgangs von Spalte 1 wird die Spannung VWL erneut an die Wortleitung WL1 angelegt, um die Zugriffstransistoren 104 einzuschalten und die aktiven Bitleitungen BL1 bis und mit BLM mit den MTJ-Speicherelementen 102 der Zellen, auf die zugegriffen wird, (jeweils C1-1 bis und mit CM-1), zu koppeln. Die Leseverstärker 150 induzieren dann aktive Leseströme (IA1 bis IAM) durch die MTJ-Speicherelemente 102, auf die zugegriffen wird, über ihre entsprechenden aktiven Bitleitungen BL1 bis und mit BLM und aktiven Source-Leitungen SL1 bis und mit SLM. Da die MTJ-Speicherelemente 102 verschiedene Widerstände aufweisen (z. B. kann jeder in Abhängigkeit von den darin gespeicherten Datenzuständen entweder RP oder RAP sein), bewirken diese aktiven Leseströme IA1 bis IAM, dass die Spannungspegel der entsprechenden aktiven Bitleitungen BL1 bis und mit BLM sich zeitlich voneinander unterscheiden, um den Datenzustand widerzuspiegeln, der in den entsprechenden MTJ-Speicherzellen, auf die zugegriffen wird, gespeichert ist. Wenn zum Beispiel die Speicherzelle C1-1 sich in einem hohen Widerstandszustand befindet (z. B. das Speicherelement 102 sich im Zustand RAP befindet), wird BL1 dazu neigen, für S/A C1 am S/A-Eingang 152 eine niedrigere Spannung zu ergeben; während, wenn die Zelle C2-1 sich in einem niedrigeren Widerstandszustand (z. B. Speicherelement 102 in RP) befindet, BL2 dazu neigen wird, für S/A C2 am S/A-Eingang 152 eine höhere Spannung zu ergeben.
  • Insbesondere wird zum Bestimmen, ob der Datenzustand, der von einem MTJ-Speicherelement 102 gelesen wird, auf das zugegriffen wird, für eine gegebene Spalte eine „1“ oder eine „0“ ist, ein Referenzstrom (z. B. IR1, der gleich dem aktiven Lesestrom IA1 ist) durch eine Referenz-MTJ-Zelle 130 (z. B. CR1) für die Spalte (z. B. Col1) induziert. Die Referenz-MTJ-Zelle 130 umfasst ein Referenzwiderstandselement 132, das einen Widerstand Rref aufweist, der zwischen RP und RAP ist. Somit ist ein erster S/A-Eingangsanschluss (z. B. 152) von jedem Leseverstärker 150 an die aktive Bitleitung der Spalte gekoppelt (z. B. ist 152 von S/A C1 150 an die aktive Bitleitung BL1 gekoppelt) und ein zweiter S/A-Eingangsanschluss (z. B. 154) ist an eine Referenz-Bitleitung der Spalte gekoppelt (z. B. ist 154 von S/A C1 150 an eine Referenz-Bitleitung REFBL1 gekoppelt). Die Spannungen an dem ersten und zweiten S/A-Eingangsanschluss 152, 154 weisen dazwischen eine Zeitverzögerungsdifferenz zwischen (z. B. Δt1) auf, die von der Widerstandsdifferenz zwischen der aktiven MTJ-Zelle 100 (z. B. ist C1-1 entweder RP oder RAP) und der Referenz-MTJ-Zelle 130 entsteht (z. B. ist CR1 gleich RREF). In Abhängigkeit von der vorhandenen Zeitverzögerungsdifferenz gibt der Leseverstärker für den von dieser Spalte gelesenen Datenzustand eine „1“ oder eine „0“ aus. Wenn zum Beispiel eine vorbestimmte Spannung an dem ersten S/A-Eingangsanschluss 152 eintrifft, bevor sie an dem zweiten S/A-Eingangsanschluss 154 eintrifft, gibt der Leseverstärker eine „0“ zurück; aber wenn die vorbestimmte Spannung am ersten S/A-Eingangsanschluss 152 eintrifft, nachdem sie am zweiten S/A-Eingangsanschluss 154 eingetroffen ist, dann gibt der Leseverstärker 150 eine „1“ zurück (oder umgekehrt).
  • In diesem Schema sind die aktiven Leseströme IA1 bis IAM insofern dynamisch, als dass sie für jede Spalte während des Lesezyklus eine Spitze erreichen und abnehmen. Der Spitzenstrom kann höher als in vorherigen Ansätzen sein, aber der durchschnittliche Lesestrom ist niedrig genug, um kein Read Disturb zu verursachen. Somit ermöglicht dieser Ansatz durch das Abtasten der Zeitverzögerungsdifferenz zwischen Signalen von einer aktiven Speicherzelle 100 und einer Referenz-MTJ-Zelle 130 (anstatt lediglich eine Spannungsdifferenz oder Stromdifferenz abzutreten) ein robusteres Abtasten.
  • 2A veranschaulicht eine schematische Ansicht eines Datenpfades 200 der Speichervorrichtung 50 mit mehr Details. Der Datenpfad 200 entspricht allgemein einer einzelnen Spalte der Speichervorrichtung 50 von 1, jedoch mit einigen zusätzlichen Schaltungen, die in 1 nicht bildlich dargestellt wurden. Der Datenpfad 200 umfasst einen Referenz-Strompfad 204 und einen aktiven Strompfad 206, die zwischen VDD und VSS parallel zueinander angeordnet sind. Der aktive Strompfad 206 umfasst eine Spalte 202 von aktiven Speicherzellen, die zwischen einer aktiven Bitleitung (BL) und einer aktiven Source-Leitung (SL) parallel gekoppelt sind, während der Referenz-Strompfad 204 eine oder mehrere Referenz-MTJ-Zellen 130 umfasst, die zwischen einer Referenz-Bitleitung BLRef und einer Referenz-Source-Leitung SLRef gekoppelt sind. Eine Kopplungsschaltung 203 koppelt die aktive Bitleitung BL selektiv an eine aktive Abtastleitung 213 und koppelt die Referenz-Bitleitung BLRef selektiv an eine Referenz-Abtastleitung 215. Die Vorspannungsschaltungen 207 sind ausgestaltet, um eine Vorspannung über eine aktive Speicherzelle 100, auf die zugegriffen wird, der Spalte und über eine Referenz-MTJ-Zelle 130 bereitzustellen, wenn eine entsprechende WL aktiviert ist, typischerweise durch Bereitstellen eines aktiven Lesestroms (IA) durch die Speicherzelle 100, auf die zugegriffen wird, der Spalte und durch Bereitstellen eines Referenz-Lesestroms (IR) durch die Referenz-MTJ-Zelle 130.
  • Ein asynchrones Verzögerungsabtastelement 208 ist an die aktive Abtastleitung 213 und Referenz-Abtastleitung 215 gekoppelt und ist ausgestattet, um einen Datenzustand, der in einer aktiven Speicherzelle 100, auf die zugegriffen wird, gespeichert ist, durch Bewerten einer Zeitverzögerung Δt zwischen einer ersten steigenden oder fallenden Flankenspannung auf der aktiven Abtastleitung 213 und einer zweiten steigenden oder fallenden Flankenspannung auf der Referenz-Abtastleitung 215 zu bestimmen. Das asynchrone Verzögerungsabtastelement 208 bestimmt dann einen Datenzustand, der in dem MTJ-Speicherelement 102 der Speicherzelle 100, auf die zugegriffen wird, gespeichert ist, basierend auf der Zeitverzögerung Δt. Zum Beispiel kann der Leseverstärker 150 basierend auf der Zeitverzögerung eine Ausgangsspannung am Ausgang Q bereitstellen, deren Spannungspegel sich in einem von zwei Zuständen befindet, die eine logische „1“ oder eine logische „0“ darstellen, die von der aktiven Speicherzelle 100, auf die zugegriffen wurde, gelesen wurde.
  • Genauer gesagt, umfasst der aktive Strompfad 206 einen ersten Vorladetransistor 210, einen Pull-Up-Lesefreigabe-Transistor 212, eine Spalte 202 von aktiven MTJ-Speicherzellen 100 und einen ersten Pull-Down-Lesefreigabe-Transistor 214. Jedes MTJ-Speicherelement 102 der Spalte 202 kann zwischen einem niedrigen Widerstandszustand (z. B. RP) und einem hohen Widerstandszustand (z. B. RAP) geschaltet werden.
  • Der Referenz-Strompfad 204 umfasst einen zweiten Vorladetransistor 216; einen zweiten Pull-up-Lesefreigabetransistor 218; die Referenz-MTJ-Speicherzelle 100' (die einen Referenz-Widerstand 122, der in einigen Ausführungsformen als ein Widerstand mit einem festen Widerstand RRef ausgeführt sein kann, und einen zweiten Zugriffstransistor 220 umfasst); und einen zweiten Pull-Down-Lesefreigabetransistor 222. Der Referenz-Widerstand Rref beträgt zwischen RP und RAP und kann zum Beispiel ein Durchschnitt oder Mittelpunkt zwischen RP und RAP sein. Eine Referenz-Bitleitung (BLRef) und eine Referenz-Source-Leitung (SLRef), die Längen und Widerstände aufweisen, die im Wesentlichen denen der BL und SL gleich sind, sind an entgegengesetzte Enden der Referenz-MTJ-Zelle 130 gekoppelt.
  • Eine Steuerschaltung 252, die Wortleitungstreiberschaltungen 254, eine Vorlade-Treiberschaltung 256 und eine Lesefreigabe-Treiberschaltung 257 umfasst; stellt dem Datenpfad Steuersignale bereit, um Lese- und Schreibvorgänge zu erleichtern. Die Wortleitungstreiberschaltungen 254 weisen Ausgänge auf, die an entsprechende Wortleitungen gekoppelt sind und die Wortleitungen sind an entsprechende Gates der Zugriffstransistoren entlang einer Zeile von Speicherzellen gekoppelt. Die Vorlade-Treiberschaltung 256 weist einen Ausgang auf, der an die Gates der Transistoren 210, 216 gekoppelt ist, und ist ausgestaltet, um während der Lese- und Schreibvorgänge ein Vorlade-Spannungssignal PRE bereitzustellen. Die Lesefreigabe-Treiberschaltung 257 weist einen Ausgang auf, der an die Gates der Transistoren 212, 214, 218 und 222 gekoppelt ist, und ist ausgestaltet, während der Lese- und Schreibvorgänge ein Lesefreigabe-Spannungssignal RE bereitzustellen.
  • Obgleich 2A den Datenpfad 200 mit p-Typ- und n-Typ-Metalloxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors - MOSFETs) veranschaulicht, wird man verstehen, dass in anderen Ausführungsformen einer oder mehrere von den n-Typ-MOSFETs mit p-Typ-MOSFETs ersetzt werden kann/können und/oder einer oder mehrere von den p-Typ-MOSFETs mit n-Typ-MOSFETs ersetzt werden kann/können. Ferner können anstatt von MOSFETs auch andere Typen von Schaltelementen und/oder Isolationselementen verwendet werden, die Bipolartransistoren (Bipolar Junction Transistor - BJTs), Fin-Feldeffekttransistoren (FinFETs), Sperrschicht-Feldeffekttransistoren (Junction Field Effect Transistors - JFETs) und Dioden umfassen, aber nicht darauf beschränkt sind. Ferner veranschaulicht 2A eine einzelne MTJ-Referenzzelle 130, die für alle Zeilen der Spalte 202 gemeinsam genutzt wird, aber in anderen Ausführungsformen kann jede Zeile ihre eigene Referenz-MTJ-Zelle 130 aufweisen, derart dass die Anzahl von Referenz-MTJ-Zellen 130 und die Anzahl von Zeilen für jede Spalte einander eins zu eins entsprechen.
  • 2B veranschaulicht eine Reihe von Zeitablaufdiagrammen gemäß einigen Ausführungsformen. Es versteht sich, dass die Wellenformen in 2B lediglich ein nicht einschränkendes Beispiel sind und Wellenformen in anderen Ausführungsformen erheblich von den in 2B veranschaulichten abweichen können. Verschiedene Signale sind auf der linken Seite von 2B veranschaulicht - nämlich Widerstand eines MTJ, ein Taktsignal (CLK), Vorladesignal (PRE), ein Lesefreigabesignal (RE), ein Wortleitungssignal (WL), ein Bitleitungssignal (BL) und ein Bitleitungsreferenzsignal (BLRef) und ein aktives Stromlesesignal (IA). Jedes von diesen Signalen ist als eine Funktion der Zeit eingezeichnet, wobei entsprechende Zeiten für die verschiedenen Wellenformen in 2B vertikal ausgerichtet sind. In anderen Ausführungsformen können die Wellenformen einzeln und/oder zusammen „auf den Kopf“ umgedreht werden, zum Beispiel könnte das WL-Signal, anstatt hoch aktiv zu sein, alternativ niedrig aktiv sein.
  • 2B veranschaulicht einen ersten Lesevorgang 260 und einen zweiten Lesevorgang 262 auf dem Datenpfad von 2A. In dem ersten Lesevorgang während der Zeit 260 ist der Widerstand RMTJ der Speicherzelle, auf die zugegriffen wird, ein hoher Widerstandszustand (RAP); und in dem zweiten Lesevorgang während der Zeit 262 ist der Widerstand RMTJ der Speicherzelle, auf die zugegriffen wird, ein niedriger Widerstandszustand RP.
  • Zum Zeitpunkt 302 in 2B weist das Taktsignal einen steigenden Flankenübergang von einer niedrigen Taktspannung zu einer hohen Taktspannung auf.
  • Zum Zeitpunkt 304 weist das Vorladesignal PRE einen fallenden Flankenübergang von einer hohen PRE-Spannung zu einer niedrigen PRE-Spannung auf. Unter Bezugnahme auf 2A gibt dieser PRE-Spannungsübergang bei 304 den ersten und den zweiten Vorladetransistor 210, 216 frei, wodurch Ladung von VDD auf die aktive Abtastleitung 213 und Referenz-Abtastleitung 215 vorgeladen oder „erhaltungsgeladen“ wird. Somit werden die aktive Abtastleitung 213 und die Referenz-Abtastleitung 215 bei 304 in Richtung VDD vorgeladen. Insbesondere wird in dem veranschaulichten Beispiel die aktive Abtastleitung 213 auf VDD minus die Spannungsschwelle von 210 vorgeladen und die Referenz-Abtastleitung 215 wird auf VDD minus die Spannungsschwelle von 216 vorgeladen.
  • Gleichzeitig mit oder kurz nach dem PRE-Spannungsübergang bei 304 weist das Lesefreigabesignal RE einen steigenden Flankenübergang von einer niedrigen Lesefreigabespannung zu einer hohen Lesefreigabespannung auf. Unter Bezugnahme auf 2A gibt dieser RE-Übergang den ersten und den zweiten Pull-up-Lesefreigabetransistor 212, 218 frei und gibt den ersten und den zweiten Pull-down-Lesefreigabetransistor 214, 222 frei. Somit laden diese Transistoren zum Zeitpunkt 304 die Ladung von der Abtastleitung 213 und der Referenz-Abtastleitung 215 zur Bitleitung BL beziehungsweise Referenz-Bitleitung BLRef vor oder nehmen ihre „Erhaltungsladung“ vor. Genauer gesagt, wird in dem veranschaulichten Beispiel die Bitleitung BL auf VDD minus die Spannungsschwelle von 210 und minus die Spannungsschwelle von 212 vorgeladen und die Referenz-Bitleitung BLRef wird auf VDD minus die Spannungsschwelle von 216 und minus die Spannungsschwelle von 218 vorgeladen. Die Source-Leitung SL und Referenz-Source-Leitung SLRef werden in Richtung Vss gezogen.
  • Bei 306 weist das Wortleitungssignal WL1 einen steigenden Flankenübergang von einer niedrigen WL-Spannung zu einer hohen WL-Spannung auf. Unter Bezugnahme auf 2A gibt dieser WL-Übergang die Zugriffstransistoren 104 und 220 für die Zeile 1 frei; und bewirkt dadurch, dass der aktive Lesestrom IA über das aktive MTJ-Speicherelement 102 fließt und bewirkt, dass der Referenz-Lesestrom IR über den Referenzwiderstand 122 fließt.
  • Wie unmittelbar im Anschluss an den Zeitpunkt 306 gezeigt, bewirkt die Aktivierung der WL, dass die zuvor auf der Abtastleitung 213 gespeicherten Ladung über das aktive MTJ-Speicherelement 102 abgeleitet wird, was einen Spitzenlesestrom 308 in dem aktiven Lesestrom IA ergibt. Ein ähnlicher Referenz-Lesestrom IR (siehe 2A) wird nach diesem WL-Übergang über die Referenz-Bitleitung BLRef und über den Referenzwiderstand 122 abgeleitet.
  • Wenn der aktive Lesestrom IA über das MTJ-Speicherelement 102 verläuft, auf das zugegriffen wird, ändern sich die Spannungen auf der aktiven Bitleitung BL und der aktiven Abtastleitung 213 als eine Funktion des Datenzustands (RAP oder RP), der in dem aktiven MTJ-Speicherelement 102 gespeichert ist. Auf ähnliche Weise ändern sich die Spannungen auf der Referenz-Bitleitung BLREF und der Referenz-Abtastleitung 215 als eine Funktion des Referenz-Lesestroms IR und des Referenz-Widerstands 122. Da der Referenz-Widerstand Rref zwischen den zwei Widerstandszuständen des aktiven MTJ-Speicherelements fällt, sind die Spannungspegel und entsprechenden steigenden und fallenden Flanken auf BL, BLRef unterschiedlich (siehe 320 in 2B). Wenn die Spannungen auf der BL und BLRef abnehmen, stellt das asynchrone Verzögerungsabtastelement 208 die Zeitdifferenz oder Verzögerung ΔtAP zwischen einem ersten Zeitpunkt 316, an dem BLRef eine vorbestimmte BL-Spannung 320 durchquert, und einem zweiten Zeitpunkt 318, an dem BL die vorbestimmte BL-Spannung 320 durchquert, fest. Wenn BLRef früher eintrifft als BL, dann wird ein erster Datenzustand (z. B. logische „0“) von der aktiven Speicherzelle 100 gelesen, während, wenn BL früher eintrifft als BLRef, dann ein zweiter Datenzustand (z. B. logische „1“) von der aktiven Speicherzelle 100 gelesen wird. So bestimmt in 2B das asynchrone Verzögerungsabtastelement 208 für den ersten Schreibvorgang während der Zeit 260, wenn BLRef die vorbestimmte Spannung 320 bei 316 durchquert, bevor BL 320 bei 318 durchquert, dass ein „0“-Datenzustand gelesen wurde; während das asynchrone Verzögerungsabtastelement 208 für den zweiten Schreibvorgang während der Zeit 262, wenn BL die vorbestimmte Spannung 320 vor BLRef durchquert, bestimmt, dass ein „1“-Datenzustand gelesen wurde. In einigen Fällen können die Zeitverzögerungen ΔtAP und ΔtP gleich sein, aber in anderen Ausführungsformen unterscheiden sich diese Zeitverzögerungen ΔtAP und ΔtP voneinander. Zum Beispiel kann die Zeitverzögerung ΔtAP in einigen Ausführungsformen in einem Bereich von ungefähr 30 Picosekunden (ps) bis ungefähr 500 ps liegen und ΔtP kann in einem Bereich von ungefähr 30 ps bis ungefähr 500 ps liegen.
  • Insbesondere ist der aktive Lesestrom IA insofern dynamisch, als dass er bei 308 einen Spitzenlesestrom aufweist, der höher als ein Basis-Lesestrom 310 ist. Der aktive Lesestrom IA weist über die Zeit einen Durchschnitt IAVG auf, der zwischen den Spitzenlesestrom 308 und den Basislesestrom 310 fällt. Unter diesem Ansatz kann der Spitzenlesestrom 308 höher sein als in vorhergehenden Ansätzen, was für größere Differenzen zwischen den Spannungen auf BL und BLRef sorgt, aber der durchschnittliche Lesestrom Iavg ist klein genug, damit der gesamte aktive Lesestrom IA kein Read Disturb verursacht. In einigen Ausführungsformen liegt der Spitzenlesestrom 308 in einem Bereich von ungefähr 80 Mikroampere (µA) bis 200 µA; und beträgt in verschiedenen Ausführungsformen ungefähr 100 µA. In einigen Fällen liegt der Basis-Lesestrom 310 in einem Bereich von ungefähr 2 µA bis ungefähr 20 µA; und der Spitzen-Lesestrom 308 ist ungefähr 10 bis 40 Mal höher als der Basis-Lesestrom 310 mit einer Dauer zwischen 200 ps und 1 Nanosekunde (ns). Ferner wird in einigen Fällen die Wortleitung im hohen Spannungszustand für eine Zeit 352 in einem Bereich zwischen ungefähr 0,8 Volt (V) und ungefähr 1V aktiviert; und die Zeit, wenn der aktive Lesestrom über dem durchschnittlichen Strom liegt, beträgt ungefähr 10% bis ungefähr 25% dieser Zeit 352. Der Iavg kann in einigen Ausführungsformen in einem Bereich von ungefähr 20 µA bis ungefähr 40 µA liegen.
  • 3 veranschaulicht eine schematische Ansicht einer alternativen Ausführungsform eines Datenpfades 200. Der Datenpfad 200 von 3 umfasst erneut einen Referenz-Strompfad 204 und einen aktiven Strompfad 206. Auf dem aktiven Strompfad 206 umfasst der Datenpfad 200 eine Spalte 202 von aktiven Speicherzellen, die zwischen einer aktiven Bitleitung (BL) und einer aktiven Source-Leitung (SL) parallel gekoppelt sind. Auf dem Referenz-Strompfad 204 umfasst der Datenpfad 200 auch eine oder mehrere komplementäre Speicherzellen 130, die zwischen einer Referenz-Bitleitung BLRef und einer Referenz-Source-Leitung SLRef gekoppelt sind. Jede komplementäre Speicherzelle 130 umfasst ein MTJ-Speicherelement 131 und einen Zugriffstransistor 133. Während die Referenz-Speicherzelle der Ausführungsform von 2A in einem Referenz-Widerstand enthalten ist, kann das MTJ-Speicherelement 131 von jeder komplementären Speicherzelle 130 identisch mit der MTJ-Struktur des MTJ-Speicherelements 102 in den Speicherzellen 100 sein. Jede komplementäre Speicherzelle einer Zeile speichert einen zu der aktiven Speicherzelle dieser Zeile komplementären (d. h. entgegengesetzten) Datenzustand. Somit speichert, wenn die aktive MTJ-Speicherzelle C1-1 einen hohen Widerstandszustand speichert (z. B. RAP den logischen „1“-Datenzustand darstellt), die komplementäre MTJ CRef1-1 einen niedrigen Widerstandszustand (z. B. RP einen „0“-Datenzustand darstellt).
  • 4 veranschaulicht einige Ausführungsformen des asynchronen Verzögerungsabtastelements 208. In 4 umfasst das asynchrone Verzögerungsabtastelement 208 ein erstes Paar von kreuzgekoppelten Logikgattern 402, das einen ersten Eingang 414, der an die aktive Abtastleitung gekoppelt ist, und einen zweiten Eingang 416 aufweist, der an die Referenzabtastleitung gekoppelt ist, und einen ersten Ausgang 418 und einen zweiten Ausgang 420 aufweist. Ein zweites Paar von kreuzgekoppelten Logikgattern 404 befindet sich dem ersten Paar von kreuzgekoppelten Logikgattern nachgeschaltet. Das zweite Paar von kreuzgekoppelten Logikgattern 404 weist einen dritten Eingang 422 auf, der an den ersten Ausgang 418 des ersten Paares von kreuzgekoppelten Logikgattern 402 gekoppelt ist. Das zweite Paar von kreuzgekoppelten Logikgattern 404 weist auch einen vierten Eingang 424, der an den zweiten Ausgang 420 des ersten Paares von kreuzgekoppelten Logikgattern 402 gekoppelt ist, und einen dritten Ausgang 426, auf dem ein Datenzustand Q, der von dem MTJ-Element gelesen wird, auf das zugegriffen wird, und einen vierten Ausgang 434 auf, auf dem der komplementäre Datenzustand QB bereitgestellt wird, wobei QB zu Q entgegengesetzt ist.
  • In einigen Ausführungsformen umfassen die kreuzgekoppelten Logikgatter NAND-Gatter. Ein erstes NAND-Gatter 406 weist einen ersten Eingang 414, der an die aktive Abtastleitung gekoppelt ist, einen zweiten Eingang 428, der an einen zweiten NAND-Gatter-Ausgang gekoppelt ist und einen ersten Ausgang 418 auf. Ein zweites NAND-Gatter 408 weist einen ersten Eingang 414, der an die Referenz-Abtastleitung SLRef gekoppelt ist, und einen zweiten Eingang 430 auf, der an den ersten Ausgang 418 und den zweiten Ausgang 420 gekoppelt ist. Ein drittes NAND-Gatter 410 weist einen dritten Eingang 422, der an den ersten Ausgang 418 gekoppelt ist, einen zweiten Eingang 432, der an einen vierten Ausgang 434 gekoppelt ist, und einen dritten Ausgang 426 auf, auf dem ein Datenzustand bereitgestellt wird, der von dem MTJ-Element gelesen wird, auf das zugegriffen wird. Ein viertes NAND-Gatter 412 weist einen ersten Eingang 424, der an den zweiten Ausgang 420 gekoppelt ist, einen zweiten Eingang, der an den dritten Ausgang 426 gekoppelt ist, und den vierten Ausgang 434 auf, an dem ein komplementärer Datenzustand QB, der von dem MTJ gelesen wird, bereitgestellt wird.
  • 5 veranschaulicht eine Reihe von Zeitablaufdiagrammen gemäß zwei Lesevorgängen in einigen Ausführungsformen des asynchronen Verzögerungsabtastelements von 4. Es versteht sich, dass die Wellenformen in 5 lediglich ein nicht einschränkendes Beispiel sind und Wellenformen in anderen Ausführungsformen erheblich von den in 5 veranschaulichten abweichen können. Verschiedene Signale sind auf der linken Seite von 5 veranschaulicht - Referenz-Abtastleitungsspannung (SLRef), aktive Abtastleitungsspannung (SL).
  • Zum Zeitpunkt 502 ist die Spannung auf SLRef niedrig, die Spannung auf der Abtastleitung ist hoch, die Spannung am Ausgang 418 ist hoch, die Spannung am zweiten Ausgang 420 ist hoch, der Spannungsausgang Q ist hoch und der Spannungsausgang QB ist niedrig.
  • Am Zeitpunkt 504 ist eine beispielhafte Wellenform gezeigt, wo die SL um eine Zeitverzögerung Δt1 vor der SLRef übergeht. In diesem Beispiel lässt dieser SL-Übergang den Ausgang 418 in einem hohen Spannungszustand und bringt den zweiten Ausgang 420 zum Übergang in einen niedrigen Spannungszustand. Somit ergibt durch das Tragen dieser Spannungszustände durch die NAND-Gatter von 4 dieser Übergang das Anlegen einer hohen Spannung an den Ausgang 426, derart dass bestimmt wird, dass Q sich für diesen Übergang in einem „1“-Zustand befindet.
  • Wenn hingegen bei 506 die SL um eine Zeitverzögerung Δt2 nach der SLRef übergeht, ist der Lesedatenzustand unterschiedlich. In diesem Beispiel bringt dieser verzögerte SL-Übergang den Ausgang 418 zum Übergang in einen niedrigen Spannungszustand, während der zweite Ausgang 420 in einem hohen Spannungszustand bleibt. Somit ergibt durch das Tragen dieser Spannungszustände durch die NAND-Gatter von 4 dieser verzögerte Übergang das Anlegen einer niedrigen Spannung an den Ausgang 426, derart dass bestimmt wird, dass Q sich für diesen Übergang in einem „0“-Zustand befindet.
  • Somit wird, wenn SLRef früher eintrifft als SL, dann ein erster Datenzustand (z. B. logische „1“) im Beispiel von 5 gelesen; während, wenn BL früher eintrifft als BLRef, dann ein zweiter Datenzustand (z. B. logische „0“) im Beispiel von 5 gelesen wird. Somit ermöglicht dieser Ansatz durch die Nutzung einer Zeitverzögerungsdifferenz zwischen einer ersten steigenden oder fallenden Flanke eines Spannungssignals von dem MTJ und einer zweiten steigenden oder fallenden Flanke eines Spannungssignals von dem Referenz-MTJ ein robusteres Abtasten als vorherige Ansätze.
  • 6 veranschaulicht eine alternative Ausführungsform für ein asynchrones Verzögerungsabtastelement 208. Dieses asynchrone Verzögerungsabtastelement 208 umfasst eine erste Stufe 602 und eine zweite Stufe 604. Die erste Stufe 602 umfasst einen ersten Strompfad 606 und einen zweiten Strompfad 608. Der erste Strompfad 606 umfasst einen ersten und einen zweiten PMOS-Transistor 610, 612 und einen ersten und einen zweiten NMOS-Transistor 614, 616, während der zweite Strompfad 608 einen dritten und einen vierten PMOS-Transistor 618, 620 und einen dritten und einen vierten NMOS-Transistor 622, 624 umfasst. Somit umfasst die erste Stufe 602 einen ersten Eingang 626, einen zweiten Eingang 628 und einen ersten Ausgang 630. Der erste Eingang 626 ist an die Abtastleitung 213 des aktiven Strompfades gekoppelt. Der zweite Strompfad 608 umfasst einen dritten Eingang 632, einen vierten Eingang 634 und einen zweiten Ausgang 636. Der dritte Eingang 632 ist an die Referenz-Abtastleitung 215 des Referenz-Strompfades gekoppelt, der zweite Eingang 628 ist an den zweiten Ausgang 636 gekoppelt und der vierte Eingang 634 ist an den ersten Ausgang 630 gekoppelt. Die zweite Stufe 604, die kreuzgekoppelte Logikgatter umfasst, wie zum Beispiel NAND-Gatter, umfasst einen fünften Eingang 638, der an den zweiten Ausgang 636 gekoppelt ist, einen sechsten Eingang 640, der an den ersten Ausgang 630 gekoppelt ist, und einen dritten Ausgang 632, an dem ein bestimmter Datenzustand Q bereitgestellt wird.
  • 7A veranschaulicht einige Ausführungsformen einer Speicherzelle 100, die mit verschiedenen Lesetechniken, wie hier bereitgestellt, verwendet werden kann. Die Speicherzelle 100 umfasst ein magnetisches Tunnelübergang-Speicherelement (Magnetic Tunnel Junction - MTJ) 102 und einen Zugriffstransistor 104. Eine Source-Leitung (SL) ist an ein Ende des MTJ-Speicherelements 102 gekoppelt und eine Bitleitung (BL) ist durch den Zugriffstransistor 104 an ein entgegengesetztes Ende des MTJ-Speicherelements gekoppelt. Somit koppelt das Anlegen einer geeigneten Wortleitungsspannung (WL) an eine Gate-Elektrode des Zugriffstransistors 104 das MTJ-Speicherelement 102 zwischen der BL und der SL und ermöglicht das Anlegen einer Vorspannung über dem MTJ-Speicherelement 102 durch die BL und die SL. Folglich kann durch Bereitstellen geeigneter Vorspannungsbedingungen das MTJ-Speicherelement 102 zwischen zwei elektrischen Widerstandszuständen, einem ersten Zustand mit niedrigem Widerstand (Magnetisierungsrichtungen der Referenzschicht und freien Schicht sind parallel) und einem zweiten Zustand mit hohem Widerstand (Magnetisierungsrichtungen der Referenzschicht und freien Schicht sind antiparallel) geschaltet werden, um Daten zu speichern. Es sei erwähnt, dass in einigen Ausführungsformen, wie beispielsweise den vorhergehend beschriebenen, die MTJs indes einen positiven magnetischen Tunnelwiderstand (TMR) aufweisen können - was bedeutet, dass ein höherer Widerstand für antiparallele Ausrichtung und ein niedrigerer Widerstand für parallele Ausrichtung vorhanden ist; in anderen Ausführungsformen können die MTJs einen negativen TMR aufweisen - was bedeutet, dass ein niedrigerer Widerstand für antiparallele Ausrichtung und ein höherer Widerstand für parallele Ausrichtung vorhanden ist.
  • Das MTJ-Speicherelement 102 umfasst eine gepinnte Struktur 105, eine ferromagnetische Referenzschicht 106 über der gepinnten Struktur 105 und eine freie ferromagnetische Schicht 108 über der ferromagnetischen Referenzschicht 106. Eine nichtmagnetische Barriereschicht 110 trennt die ferromagnetische Referenzschicht 106 von der freien ferromagnetischen Schicht 108. Obgleich diese Offenbarung größtenteils bezogen auf MTJs beschrieben wird, wird man auch verstehen, dass sie auf Spin-Valve-Speicherelemente anwendbar ist, die eine magnetisch weiche Schicht als die freie ferromagnetische Schicht 108 und eine magnetisch harte Schicht als die ferromagnetische Referenz-Schicht 106 und eine nichtmagnetische Barriere verwenden können, die die magnetisch harte Schicht und die magnetisch weiche Schicht trennt.
  • In einigen Ausführungsformen ist die gepinnte Struktur 105 eine mehrschichtige Struktur, die eine gepinnte Schicht 114 und eine dünne metallische Zwischenschicht 116 über der gepinnten Schicht 114 umfasst. Die Magnetisierungsrichtung der gepinnten Schicht 114 ist eingeschränkt oder „fest“. In einigen Ausführungsformen umfasst die gepinnte Schicht 114 CoFeB und die metallische Zwischenschicht 116 umfasst Ruthenium (Ru). Die metallische Zwischenschicht 116 weist eine vorbestimmte Dicke auf, wodurch eine starke antiparallele Kopplung zwischen der gepinnten Schicht 114 und der ferromagnetischen Referenz-Schicht 106 eingeführt wird. Zum Beispiel weist in einigen Ausführungsformen, wo die metallische Zwischenschicht 116 ein Übergangsmetall, eine Übergangsmetalllegierung oder sogar ein Oxid ist, um eine starke antiferromagnetische Zwischenschicht-Austauschkopplung (Interlayer-Exchange Coupling - IEC) bereitzustellen, die metallische Zwischenschicht 116 eine Dicke in einem Bereich von 1,2 Ångström bis ungefähr 30 Ångström auf. In einigen Ausführungsformen ist die metallische Zwischenschicht 116 eine Ruthenium-Schicht (Ru) oder Iridium-Schicht (Ir).
  • Die ferromagnetische Referenz-Schicht 106 weist eine Magnetisierungsrichtung auf, die „fest“ ist. In einigen Ausführungsformen ist die ferromagnetische Referenz-Schicht 106 eine CoFeB-Schicht. Das magnetische Moment der ferromagnetischen Referenz-Schicht 106 ist demjenigen der gepinnten Schicht 114 entgegengesetzt. Zum Beispiel kann in dem Beispiel von 1 die Magnetisierungsrichtung der gepinnten Schicht 114 entlang der Z-Achse nach oben zeigen und die Magnetisierungsrichtung der ferromagnetischen Referenz-Schicht 106 kann entlang der Z-Achse nach unten zeigen, obgleich diese magnetischen Richtungen in anderen Ausführungsformen „umgedreht“ werden können, derart dass die gepinnte Schicht 114 nach unten zeigt und die ferromagnetische Referenz-Schicht 106 nach oben zeigt. Die Magnetisierungsrichtungen können in Abhängigkeit von der Ausführung anstatt nach oben und unten auch in der gleichen Ebene sein (z. B. in die X- und/oder Y-Richtungen zeigen). Auch kann die gesamte MTJ-Struktur umgekehrt hergestellt werden. Somit ist in diesem alternativen Fall die SL näher an der ferromagnetischen Referenz-Schicht 106 und die BL ist näher an der freien ferromagnetischen Schicht 108.
  • In einigen Ausführungsformen kann die nichtmagnetische Barriereschicht 110 eine amorphe Barriere, wie beispielsweise Aluminiumoxid (AlOx) oder Titanoxid (TiOx); oder eine kristalline Barriere, wie beispielsweise Manganoxid (MgO) oder Spinell (MgAl2O4, in einigen Zusammenhängen auch als „MAO“ bekannt) umfassen. In einigen Ausführungsformen ist die nichtmagnetische Barriereschicht 110 eine Tunnelbarriere, die dünn genug ist, um das quantenmechanische Tunneln von Strom zwischen der freien ferromagnetischen Schicht 108 und der ferromagnetischen Referenz-Schicht 106 zu erlauben. In alternativen Ausführungsformen, wo der MTJ mit einem Spin-Valve ersetzt wird, ist die nichtmagnetische Barriereschicht 110 typischerweise ein nichtmagnetisches Metall. Beispiele für nichtmagnetische Metalle umfassen, sind aber nicht beschränkt auf: Kupfer, Gold. Silber, Aluminium, Blei, Zinn, Titan und Zink; und/oder Legierungen wie beispielsweise Messing und Bronze.
  • Die freie ferromagnetische Schicht 108 ist in der Lage, ihre Magnetisierungsrichtung zwischen einem von zwei Magnetisierungszuständen zu ändern, die unterschiedliche Widerstände aufweisen und die binären Datenzuständen entsprechen, die in der Speicherzelle gespeichert sind. In einigen Ausführungsformen kann die freie ferromagnetische Schicht 108 zum Beispiel ein magnetisches Metall, wie beispielsweise Eisen, Nickel, Kobalt und Legierungen davon, umfassen. Zum Beispiel kann die freie ferromagnetische Schicht 108 in einigen Fällen Kobalt, Eisen und Bor, wie beispielsweise eine freie ferromagnetische CoFeB-Schicht, umfassen; und die nichtmagnetische Barriereschicht 110 kann eine amorphe Barriere, wie beispielsweise Aluminiumoxid (AlOx) oder Titanoxid (TiOx), oder eine kristalline Barriere, wie beispielsweise Manganoxid (MgO) oder Spinell (MgAl2O4), umfassen.
  • Zum Beispiel kann in einem ersten Zustand die freie ferromagnetische Schicht 108 eine erste Magnetisierungsrichtung aufweisen, in der die Magnetisierung der freien ferromagnetischen Schicht 108 parallel mit der Magnetisierungsrichtung der ferromagnetischen Referenz-Schicht 106 ausgerichtet ist, wodurch das MTJ-Speicherelement 102 mit einem relativ niedrigen Widerstand versehen wird. In einem zweiten Zustand kann die freie ferromagnetische Schicht eine erste Magnetisierung aufweisen, die antiparallel mit der Magnetisierungsrichtung der ferromagnetischen Referenz-Schicht 106 ausgerichtet ist, wodurch das MTJ-Speicherelement 102 mit einem relativ hohen Widerstand versehen wird.
  • 7B veranschaulicht einen Fall, in dem die Schicht 118 und die gepinnte Schicht 114 antiferromagnetisch gekoppelt sind, derart dass die Schicht 118 und die gepinnte Schicht 114 gemeinsam ein synthetisches Antiferromagnet (SAF) bilden. Diese Kopplung beruht auf der metallischen Zwischenschicht 116, die ein Übergangsmetall, wie beispielsweise Ruthenium oder Iridium, sein kann.
  • In 7C, die einem Fall von 1A ohne eine vorhandene antiferromagnetische Schicht entspricht, sind die ferromagnetische Referenz-Schicht 106 und die gepinnte Schicht 114 antiferromagnetisch gekoppelt, derart dass die ferromagnetische Referenz-Schicht 106 und die gepinnte Schicht 114 gemeinsam einen synthetischen Antiferromagneten (SAF) bilden. Diese Kopplung beruht auf der metallischen Zwischenschicht 116, die ein Übergangsmetall, wie beispielsweise Ruthenium oder Iridium, sein kann. Hier ist die ferromagnetische Referenz-Schicht 106 tatsächlich eine Verbundschicht und ist in sich selbst abgestuft oder mehrschichtig. Ihr oberes Gebiet in der Nähe des Isolators dient als eine Referenz-Schicht, während das Schichtgebiet in der Nähe der metallischen Zwischenschicht 116 als die gepinnte Schicht dient.
  • 7D ist eine alternative Darstellung von 7B. Sie veranschaulicht zusätzlich einen metallischen Spacer zwischen der ferromagnetischen Referenz-Schicht 106 und der Schicht 118. Die Rolle dieses metallischen Spacers besteht darin, während des Temperns Bor von der ferromagnetischen Referenz-Schicht 106 weg zu ziehen. Die metallische Spacer-Schicht 120 kann ein Übergangsmetall, wie beispielsweise Ta, Hf, Mo, W oder ihre Legierungen mit CoFeB sein. Man kann sagen, dass in 7C die ferromagnetische Referenz-Schicht 106 die ferromagnetische Referenz-Schicht 106, die metallische Spacer-Schicht 120 und die Schicht 118 von 1D zusammenfasst; oder sie die ferromagnetische Referenz-Schicht 106 und die Schicht 118 von 7B zusammenfasst.
  • 7E veranschaulicht ein Beispiel, in dem die ferromagnetische Referenz-Schicht 106 und die Schicht 118 eine Verbundschicht bilden können oder nicht, und dennoch getrennt veranschaulicht sind. In solchen Fällen wird die gepinnte Schicht auf der oberen Seite anstatt auf der unteren Seite abgeschieden. Die Magnetisierungsrichtung der gepinnten Schicht 114 ist derjenigen der ferromagnetischen Referenz-Schicht 106 und der Schicht 118 entgegengesetzt. Die ferromagnetische Referenz-Schicht 106 und die Schicht 118 weisen die gleiche Richtung auf.
  • 7F ist eine alternative Darstellung von 7E mit ausdrücklicher Veranschaulichung der metallischen Spacer-Schicht 120.
  • 7G ist eine alternative Darstellung von 7F, wo die ferromagnetische Referenz-Schicht 106 die ferromagnetische Referenz-Schicht 106, die metallische Spacer-Schicht 120 und die Schicht 118 zusammenfasst, wie dies in 7A der Fall ist.
  • 8 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen einer integrierten Schaltung 700, die MTJ-Speicherelemente 102a, 102b umfasst, die an einer Interconnect-Struktur 704 der integrierten Schaltung 700 angeordnet ist. Die integrierte Schaltung 700 umfasst ein Halbleitersubstrat 706. Das Substrat 706 kann zum Beispiel ein Bulk-Substrat (z. B. ein Silizium-Bulk-Substrat) oder ein Silicon-On-Insulator-Substrat (SOI) sein. Die veranschaulichte Ausführungsform stellt ein oder mehrere Grabenisolationsgebiete (Shallow Trench Isolation - STI) 708 bildlich dar, die einen mit einem Dielektrikum gefüllten Graben innerhalb des Substrats 706 umfassen können.
  • Zwei Zugriffstransistoren 710, 712 sind zwischen den STI-Gebieten 708 angeordnet. Die Zugriffstransistoren 710, 104 umfassen Zugriffs-Gate-Elektroden 714 beziehungsweise 716; Zugriffs-Gate-Dielektrika 718 beziehungsweise 720; Zugriffs-Seitenwand-Spacer 722; und Source/Drain-Gebiete 724. Die Source/Drain-Gebiete 724 sind innerhalb des Substrats 706 zwischen den Zugriffs-Gate-Elektroden 714, 716 und den STI-Gebieten 708 angeordnet und sind dotiert, um einen ersten Leitfähigkeitstyp aufzuweisen, der einem zweiten Leitfähigkeitstyp eines Kanalgebiets unter den Gate-Dielektrika 718 beziehungsweise 720 entgegengesetzt ist. Die Wortleitungs-Gate-Elektroden 714, 716 können zum Beispiel dotiertes Polysilizium oder ein Metall, wie beispielsweise Aluminium, Kupfer oder Kombinationen davon, sein. Die Wortleitungs-Gate-Dielektrika 718, 720 können zum Beispiel ein Oxid, wie beispielsweise Siliziumdioxid oder ein High-k-Dielektrikum, sein. Die Wortleitungs-Seitenwand-Spacer 722 können zum Beispiel aus Siliziumnitrid (z. B. Si3N4) sein.
  • Die Interconnect-Struktur 704 ist über dem Substrat 706 angeordnet und koppelt die Vorrichtungen (z. B. den Transistor 710 und den Zugriffstransistor 104) aneinander. Die Interconnect-Struktur 704 umfasst mehrere IMD-Schichten 726, 728, 730 und mehrere Metallisierungsschichten 732, 734, 736, die abwechselnd übereinandergeschichtet sind. Die IMD-Schichten 726, 728, 730 können aus zum Beispiel einem Low-k-Dielektrikum, wie beispielsweise einem undotierten Silikatglas, oder einem Oxid, wie beispielsweise einem Siliziumdioxid, oder einer dielektrischen Schicht mit extrem niedriger Dielektrizitätszahl sein. Die Metallisierungsschichten 732, 734, 736 umfassen Metallleitungen 738, 740, 742, die innerhalb von Gräben gebildet sind und die aus einem Metall, wie beispielsweise Kupfer oder Aluminium, hergestellt sein können. Die Kontakte 744 erstrecken sich von der unteren Metallisierungsschicht 732 zu den Source/Drain-Gebieten 724 und/oder Gate-Elektroden 714, 104; und die Durchkontaktierungen 746 erstrecken sich zwischen den Metallisierungsschichten 732, 734, 736. Die Kontakte 744 und die Durchkontaktierungen 746 erstrecken sich durch die dielektrischen Schutzschichten 750, 752 (die aus einem dielektrischen Material hergestellt sein können und während der Herstellung als Ätzstoppschichten wirken können). Die dielektrischen Schutzschichten 750, 752 können aus einem dielektrischen Material mit extrem niedriger Dielektrizitätszahl hergestellt sein, wie zum Beispiel SiC. Die Kontakte 744 und die Durchkontaktierungen 746 können aus einem Metall, wie zum Beispiel Kupfer oder Wolfram, hergestellt sein.
  • Die MTJ-Speicherelemente 102a, 102b, die ausgestaltet sind, um entsprechende Datenzustände zu speichern, sind innerhalb der Interconnect-Struktur 704 zwischen benachbarten Metallschichten eingerichtet. Das MTJ-Speicherelement 102a umfasst einen MTJ, der eine antiferromagnetische Schicht 112, gepinnte Schicht 114, metallische Zwischenschicht 116, ferromagnetische Referenz-Schicht 106, nichtmagnetische Barriereschicht 110 und freie ferromagnetische Schicht 108 umfasst.
  • 9 stellt einige Ausführungsformen einer Draufsicht der integrierten Schaltung 700 von 8 dar, wie in den in 8 und 9 gezeigten Schnittlinien angegeben. Wie ersichtlich, können die MTJ-Speicherelemente 102a, 102b in einigen Ausführungsformen von oben betrachtet eine quadratische/rechteckige oder kreisförmige/elliptische Form aufweisen. In anderen Ausführungsformen können die Ecken der veranschaulichten quadratischen Form indes zum Beispiel aufgrund der praktischen Anwendbarkeiten von vielen Ätzprozessen abgerundet werden, was MTJ-Speicherelemente 102a, 102b ergibt, die eine quadratische Form mit abgerundeten Ecken aufweisen oder eine Kreisform aufweisen. Die MTJ-Speicherelemente 102a, 102b sind über jeweilige Metallleitungen 740 angeordnet und weisen in einigen Ausführungsformen obere Abschnitte in direkter elektrischer Verbindung mit jeweiligen Metallleitungen 742 ohne Durchkontaktierungen oder Kontakte dazwischen auf. In anderen Ausführungsformen koppeln die Durchkontaktierungen oder Kontakte den oberen Abschnitt mit den Metallleitungen 742.
  • Einige Ausführungsformen der vorliegenden Offenbarung betreffen eine Speichervorrichtung. Die Speichervorrichtung umfasst einen aktiven Strompfad, der einen magnetischen Tunnelübergang (Magnetic Tunnel Junction - MTJ) umfasst; und einen Referenz-Strompfad, der ein Referenz-Widerstandselement umfasst. Das Referenz-Widerstandselement weist einen Widerstand auf, der sich von einem Widerstand des MTJ unterscheidet. Ein asynchrones Verzögerungsabtastelement weist einen ersten Eingang, der an den aktiven Strompfad gekoppelt ist, und einen zweiten Eingang auf, der an den Referenz-Strompfad gekoppelt ist. Das asynchrone Verzögerungsabtastelement ist ausgestaltet, um eine Zeitverzögerung zwischen einer ersten steigenden oder fallenden Flankenspannung auf dem aktiven Strompfad und einer zweiten steigenden oder fallenden Flankenspannung auf dem Referenz-Strompfad abzutasten. Das asynchrone Verzögerungsabtastelement ist ferner ausgestaltet, um basierend auf der Zeitverzögerung einen Datenzustand zu bestimmen, der in dem MTJ gespeichert ist.
  • Andere Ausführungsformen betreffen eine Speichervorrichtung, die eine Speicheranordnung mit mehreren Speicherzellen umfasst, die in Zeilen und Spalten über einem Halbleitersubstrat angeordnet sind. Die mehreren Speicherzellen umfassen mehrere jeweilige magnetische Tunnelübergänge (Magnetic Tunnel Junctions - MTJs) und mehrere jeweilige Zugriffstransistoren. Mehrere Wortleitungen erstrecken sich allgemein parallel zu den Zeilen, wobei eine Wortleitung an mehrere Gate-Elektroden von mehreren jeweiligen Zugriffstransistoren entlang der Zeile gekoppelt ist. Mehrere Bitleitungen erstrecken sich allgemein parallel zu den Spalten, wobei eine Bitleitung an mehrere Source/Drain-Gebiete der mehreren jeweiligen Zugriffstransistoren entlang einer Spalte gekoppelt ist und ausgestaltet ist, um ein aktives Datensignal basierend auf einem Datenzustand eines MTJ der Zeile bereitzustellen, wenn die Wortleitung aktiviert ist. Eine komplementäre oder Referenz-Bitleitung erstreckt sich allgemein parallel zu der Spalte und ist ausgestaltet, ein komplementäres oder Referenz-Datensignal bereitzustellen, wenn die Wortleitung aktiviert ist. Das komplementäre oder Referenz-Datensignal weist eine steigende oder fallende Flanke auf, die sich in Abhängigkeit davon, ob der Datenzustand ein hoher Widerstandszustand oder ein niedriger Widerstandszustand ist, durch verschiedene Zeitverzögerungen von einer entsprechenden steigenden oder fallenden Flanke des Datensignals unterscheidet. Ein asynchrones Verzögerungsabtastelement weist einen ersten Eingang, der an die Bitleitung gekoppelt ist, und einen zweiten Eingang auf, der an die komplementäre oder Referenz-Bitleitung gekoppelt ist.
  • Noch weitere Ausführungsformen betreffen eine Speichervorrichtung, die einen aktiven Strompfad umfasst, der einen magnetischen Tunnelübergang (Magnetic Tunnel Junction - MTJ) umfasst. Der MTJ weist eine ferromagnetische Schicht, die an eine Source-Leitung gekoppelt ist, und eine gepinnte Schicht auf, die an einen Datenspeicherungsknoten gekoppelt ist. Ein erster Zugriffstransistor ist auf dem aktiven Strompfad angeordnet. Der erste Zugriffstransistor weist ein erstes Source/Drain-Gebiet, das an den Datenspeicherknoten gekoppelt ist, ein zweites Source/Drain-Gebiet, das an eine aktive Bitleitung gekoppelt ist, und ein erstes Gate auf, das an eine Wortleitung gekoppelt ist. Ein Referenz-Strompfad umfasst ein Referenz-MTJ-Element, das einen Referenz-Widerstand aufweist. Ein zweiter Zugriffstransistor ist auf dem Referenz-Strompfad angeordnet. Der zweite Zugriffstransistor weist ein drittes Source/Drain-Gebiet, das an das Referenz-MTJ-Element gekoppelt ist, ein viertes Source/Drain-Gebiet, das an eine Referenz-Bitleitung gekoppelt ist, und ein zweites Gate auf, das an die Wortleitung gekoppelt ist. Ein Leseverstärker umfasst ein asynchrones Verzögerungsabtastelement, das einen ersten Eingang, der an die aktive Bitleitung gekoppelt ist, und einen zweiten Eingang aufweist, der an die Referenz-Bitleitung gekoppelt ist.

Claims (20)

  1. Speichervorrichtung (50), die umfasst: einen aktiven Strompfad (206), der einen magnetischen Tunnelübergang (102), MTJ, umfasst; einen Referenz-Strompfad (204), der ein Referenz-Widerstandselement (132) umfasst, wobei das Referenz-Widerstandselement (132) einen Widerstand aufweist, der sich von einem Widerstand des MTJ (102) unterscheidet; und ein asynchrones Verzögerungsabtastelement (208), das einen ersten Eingang (414, 626), der an den aktiven Strompfad (206) gekoppelt ist, und einen zweiten Eingang (416, 632) aufweist, der an den Referenz-Strompfad (204) gekoppelt ist, wobei das asynchrone Verzögerungsabtastelement (208) ausgestaltet ist, um eine Zeitverzögerung zwischen einer ersten steigenden oder fallenden Flankenspannung auf dem aktiven Strompfad (206) und einer zweiten steigenden oder fallenden Flankenspannung auf dem Referenz-Strompfad (204) abzutasten, wobei das asynchrone Verzögerungsabtastelement (208) ferner ausgestaltet ist, basierend auf der Zeitverzögerung einen Datenzustand zu bestimmen, der in dem MTJ (102) gespeichert ist, wobei der aktive Strompfad (206) ausgestaltet ist, um während eines Lesevorgangs (260, 262) einen Lesestrom (I) zu tragen, wobei der Lesestrom (I) basierend auf einer Aktivierung einer Wortleitungsspannung von einem Basisstrom (310) auf einen Spitzenstrom (308) zunimmt, wobei der Spitzenstrom (308) so hoch ist, dass der Spitzenstrom (308) innerhalb einer Dauer (352) des Lesevorgangs (260, 262) einen Read Disturb verursachen könnte, aber der durchschnittliche Lesestrom (Iavg) niedrig genug ist, so dass während des Lesevorgangs (260, 262) kein Read Disturb verursacht wird.
  2. Speichervorrichtung (50) nach Anspruch 1: wobei das asynchrone Verzögerungsabtastelement (208) ausgestaltet ist, um zu bestimmen, dass der Datenzustand ein erster Datenzustand ist, wenn eine vorbestimmte Spannung (320) auf dem aktiven Strompfad (206) eintrifft, bevor die vorbestimmte Spannung (320) auf dem Referenz-Strompfad (204) eintrifft; und wobei das asynchrone Verzögerungsabtastelement (208) ferner ausgestaltet ist, um zu bestimmen, dass der Datenzustand ein zweiter Datenzustand ist, wenn die vorbestimmte Spannung (320) auf dem aktiven Strompfad (206) eintrifft, nachdem die vorbestimmte Spannung (320) auf dem Referenz-Strompfad (204) eintrifft, wobei der zweite Datenzustand dem ersten Datenzustand entgegengesetzt ist.
  3. Speichervorrichtung (50) nach Anspruch 1 oder 2, wobei das Referenz-Widerstandselement (132) einen festen Widerstand (Rref) aufweist, der ein Durchschnitt eines ersten Widerstands (RP), der einem ersten Datenzustand des MTJ (102) entspricht, und eines zweiten Widerstands (RAP) ist, der einem zweiten Datenzustand des MTJ (102) entspricht, wobei der zweite Datenzustand dem ersten Datenzustand entgegengesetzt ist.
  4. Speichervorrichtung (50) nach einem der vorhergehenden Ansprüche, wobei das asynchrone Verzögerungsabtastelement (208) umfasst: ein erstes Paar von kreuzgekoppelten Logikgattern (402), das einen ersten Eingang (414), der an den aktiven Strompfad (206) gekoppelt ist, und einen zweiten Eingang (416) aufweist, der an den Referenz-Strompfad (204) gekoppelt ist, und einen ersten Ausgang (418) und einen zweiten Ausgang (420) aufweist; und ein zweites Paar von kreuzgekoppelten Logikgattern (404), das dem ersten Paar von kreuzgekoppelten Logikgattern (402) nachgeschaltet ist, wobei das zweite Paar von kreuzgekoppelten Logikgattern (404) einen dritten Eingang (422), der an den ersten Ausgang (418) des ersten Paares von kreuzgekoppelten Logikgattern (402) gekoppelt ist, einen vierten Eingang (424), der an den zweiten Ausgang (420) des ersten Paares von kreuzgekoppelten Logikgattern (402) gekoppelt ist, und einen dritten Ausgang (426) aufweist, an dem der bestimmte Datenzustand bereitgestellt ist.
  5. Speichervorrichtung (50) nach einem der Ansprüche 1 bis 3, wobei das asynchrone Verzögerungsabtastelement (208) umfasst: eine erste Stufe (602), die einen ersten Eingang (626), der an den aktiven Strompfad (206) gekoppelt ist, und einen zweiten Eingang (632) umfasst, der an den Referenz-Strompfad (204) gekoppelt ist; und eine zweite Stufe (604), die einen dritten Eingang (638), der an den ersten Ausgang (630) der ersten Stufe (602) gekoppelt ist, und einen vierten Eingang (640) umfasst, der an einen zweiten Ausgang (636) der ersten Stufe (602) gekoppelt ist.
  6. Speichervorrichtung (50) nach einem der Ansprüche 1 bis 3, wobei das asynchrone Verzögerungsabtastelement (208) umfasst: eine erste Stufe (602), die einen ersten Strompfad (606) und einen zweiten Strompfad (608) umfasst, wobei der erste Strompfad (606) einen ersten Eingang (626), einen zweiten Eingang (628) und einen ersten Ausgang (630) umfasst, wobei der erste Eingang (626) an den aktiven Strompfad (206) gekoppelt ist; und der zweite Strompfad (608) einen dritten Eingang (632), einen vierten Eingang (634) und einen zweiten Ausgang (636) umfasst, wobei der dritte Eingang (632) an den Referenz-Strompfad (204) gekoppelt ist, der zweite Eingang (628) an den zweiten Ausgang (636) gekoppelt ist und der vierte Eingang (634) an den ersten Ausgang (630) gekoppelt ist; und eine zweite Stufe (604), die einen fünften Eingang (638), der an den zweiten Ausgang (636) gekoppelt ist, einen sechsten Eingang (640), der an den ersten Ausgang (630) gekoppelt ist, und einen dritten Ausgang (642) umfasst, an dem der bestimmte Datenzustand bereitgestellt ist.
  7. Speichervorrichtung (50) nach einem der Ansprüche 1 bis 3, wobei das asynchrone Verzögerungsabtastelement (208) umfasst: ein erstes NAND-Gatter (406), das einen ersten ersten NAND-Gatter-Eingang (414), der an den aktiven Strompfad (206) gekoppelt ist, einen zweiten ersten NAND-Gatter-Eingang (428), der an einen zweiten NAND-Gatter-Ausgang (420) gekoppelt ist, und einen ersten NAND-Gatter-Ausgang (418) aufweist; ein zweites NAND-Gatter (408), das einen ersten zweiten NAND-Gatter-Eingang (430), der an den ersten NAND-Gatter-Ausgang (418) gekoppelt ist, einen zweiten zweiten NAND-Gatter-Eingang (416), der an den Referenz-Strompfad (204) gekoppelt ist, und den zweiten NAND-Gatter-Ausgang (420) aufweist; ein drittes NAND-Gatter (410), das einen ersten dritten NAND-Gatter-Eingang (422), der an den ersten NAND-Gatter-Ausgang (418) gekoppelt ist, einen zweiten dritten NAND-Gatter-Eingang (432), der an einen vierten NAND-Gatter-Ausgang (434) gekoppelt ist, und einen dritten NAND-Gatter-Ausgang (426) aufweist, an dem der bestimmte Datenzustand bereitgestellt ist; und ein viertes NAND-Gatter (412), das einen ersten vierten NAND-Gatter-Eingang, der an den dritten NAND-Gatter-Ausgang (426) gekoppelt ist, einen zweiten vierten NAND-Gatter-Eingang (424), der an den zweiten NAND-Gatter-Ausgang (420) gekoppelt ist, und den vierten NAND-Gatter-Ausgang (434) aufweist, an dem ein komplementärer Datenzustand bereitgestellt ist, der dem bestimmten Datenzustand entgegengesetzt ist.
  8. Speichervorrichtung (50) nach einem der vorhergehenden Ansprüche, wobei der Spitzenstrom (308) in einem Bereich zwischen 80 µA und 200 µA liegt.
  9. Speichervorrichtung (50), die umfasst: eine Speicheranordnung (52), die mehrere Speicherzellen (100) umfasst, die in Zeilen und Spalten über einem Halbleitersubstrat (706) angeordnet sind, wobei die mehreren Speicherzellen (100) mehrere jeweilige magnetische Tunnelübergänge (102), MTJs (102), und mehrere jeweilige Zugriffstransistoren (104) umfassen; mehrere Wortleitungen (WL), die sich allgemein parallel zu den Zeilen erstrecken, wobei eine Wortleitung (WL) an mehrere Gate-Elektroden von mehreren jeweiligen Zugriffstransistoren (104) entlang der Zeile gekoppelt ist; mehrere Bitleitungen (BL), die sich allgemein parallel zu den Spalten erstrecken, wobei eine Bitleitung (BL) an mehrere Source/Drain-Gebiete von mehreren jeweiligen Zugriffstransistoren (104) entlang einer Spalte gekoppelt ist und ausgestaltet ist, um ein aktives Datensignal basierend auf einem Datenzustand eines MTJ (102) der Zeile bereitzustellen, wenn die Wortleitung (WL) aktiviert ist; eine komplementäre oder Referenz-Bitleitung (BLref), die sich allgemein parallel zu der Spalte erstreckt und ausgestaltet ist, um ein komplementäres oder Referenz-Datensignal bereitzustellen, wenn die Wortleitung (WL) aktiviert wird, wobei das komplementäre oder Referenz-Datensignal eine steigende oder fallende Flanke aufweist, die sich in Abhängigkeit davon, ob der Datenzustand ein hoher Widerstandszustand oder ein niedriger Widerstandszustand ist, durch verschiedene Zeitverzögerungen von einer entsprechenden steigenden oder fallenden Flanke des Datensignals unterscheidet; und ein asynchrones Verzögerungsabtastelement (208), das einen ersten Eingang (414, 626), der an die Bitleitung (BL) gekoppelt ist, und einen zweiten Eingang (416, 632) aufweist, der an die komplementäre oder Referenz-Bitleitung (BLref) gekoppelt ist, wobei die Bitleitung (BL) ausgestaltet ist, um einen Lesestrom (I) während eines Lesevorgangs (260, 262) zu tragen, wobei der Lesestrom (I) basierend auf einer Aktivierung einer Wortleitungsspannung von einem Basisstrom (310) auf einen Spitzenstrom (308) zunimmt, wobei der Spitzenstrom (308) so hoch ist, dass der Spitzenstrom (308) innerhalb einer Dauer (352) des Lesevorgangs (260, 262) einen Read Disturb verursachen könnte, aber der durchschnittliche Lesestrom (Iavg) niedrig genug ist, so dass während des Lesevorgangs (260, 262) kein Read Disturb verursacht wird.
  10. Speichervorrichtung (50) nach Anspruch 9, wobei das asynchrone Verzögerungsabtastelement (208) ausgestaltet ist, um eine Zeitverzögerung zwischen einer ersten steigenden oder fallenden Flankenspannung auf der Bitleitung (BL) und einer zweiten steigenden oder fallenden Flankenspannung auf der komplementären oder Referenz-Bitleitung (BLref) abzutasten, wobei das asynchrone Verzögerungsabtastelement (208) ferner ausgestaltet ist, um den Datenzustand des MTJ (102) basierend auf der Zeitverzögerung zu bestimmen.
  11. Speichervorrichtung (50) nach Anspruch 9, wobei das asynchrone Verzögerungsabtastelement (208) ausgestaltet ist, um zu bestimmen, dass der Datenzustand des MTJ (102) ein erster Bitwert ist, wenn eine erste steigende oder fallende Flankenspannung auf der Bitleitung (BL) eine vorbestimmte Spannung (320) überschreitet, bevor die vorbestimmte Spannung (320) auf der komplementären oder Referenz-Bitleitung (BLref) für einen Lesevorgang (260, 262) eintrifft; und wobei das asynchrone Verzögerungsabtastelement (208) ausgestaltet ist, um zu bestimmen, dass der Datenzustand des MTJ (102) ein zweiter Bitwert ist, wenn die erste steigende oder fallende Flankenspannung auf der Bitleitung (BL) die vorbestimmte Spannung (320) überschreitet, nachdem die vorbestimmte Spannung (320) auf der komplementären oder Referenz-Bitleitung (BLref) für den Lesevorgang (260, 262) eintrifft; wobei der zweite Bitwert dem ersten Bitwert entgegengesetzt ist.
  12. Speichervorrichtung (50) nach einem der Ansprüche 9 bis 11, wobei das asynchrone Verzögerungsabtastelement (208) umfasst: ein erstes Paar von kreuzgekoppelten Logikgattern (402), das einen ersten Eingang (414), der an die Bitleitung (BL) gekoppelt ist, und einen zweiten Eingang (416) aufweist, der an die komplementäre oder Referenz-Bitleitung (BLref) gekoppelt ist, und einen ersten Ausgang (418) und einen zweiten Ausgang (420) aufweist; und ein zweites Paar von kreuzgekoppelten Logikgattern (404), das dem ersten Paar von kreuzgekoppelten Logikgattern (402) nachgeschaltet ist, wobei das zweite Paar von kreuzgekoppelten Logikgattern (404) einen dritten Eingang (422), der an den ersten Ausgang (418) des ersten Paares von kreuzgekoppelten Logikgattern (402) gekoppelt ist, einen vierten Eingang (424), der an den zweiten Ausgang (420) des ersten Paares von kreuzgekoppelten Logikgattern (402) gekoppelt ist, und einen dritten Ausgang (426) aufweist, an dem ein von dem MTJ (102) gelesener Datenzustand bereitgestellt ist.
  13. Speichervorrichtung (50) nach einem der Ansprüche 9 bis 11, wobei das asynchrone Verzögerungsabtastelement (208) umfasst: ein erstes NAND-Gatter (406), das einen ersten ersten NAND-Gatter-Eingang 414), der an die Bitleitung (BL) gekoppelt ist, einen zweiten ersten NAND-Gatter-Eingang (428), der an einen zweiten NAND-Gatter-Ausgang (420) gekoppelt ist, und einen ersten NAND-Gatter-Ausgang (418) umfasst; ein zweites NAND-Gatter (408), das einen ersten zweiten NAND-Gatter-Eingang (430), der an den ersten NAND-Gatter-Ausgang (418) gekoppelt ist, einen zweiten zweiten NAND-Gatter-Eingang (416), der an die komplementäre oder Referenz-Bitleitung (BLref) gekoppelt ist, und den zweiten NAND-Gatter-Ausgang (420) umfasst; ein drittes NAND-Gatter (410), das einen ersten dritten NAND-Gatter-Eingang (422), der an den ersten NAND-Gatter-Ausgang (418) gekoppelt ist, einen zweiten dritten NAND-Gatter-Eingang (432), der an einen vierten NAND-Gatter-Ausgang (434) gekoppelt ist, und einen dritten NAND-Gatter-Ausgang (426) aufweist, an dem ein von dem MTJ (102) gelesener Datenzustand bereitgestellt ist; und ein viertes NAND-Gatter (412), das einen ersten vierten NAND-Gatter-Eingang, der an den dritten NAND-Gatter-Ausgang (426) gekoppelt ist, einen zweiten vierten NAND-Gatter-Eingang (424), der an den zweiten NAND-Gatter-Ausgang (420) gekoppelt ist, und den vierten NAND-Gatter-Ausgang (434) aufweist, an dem ein komplementärer, von dem MTJ (102) gelesener Datenzustand bereitgestellt ist.
  14. Speichervorrichtung (50) nach einem der Ansprüche 9 bis 13, wobei der Spitzenstrom (308) mindestens zwei Mal so hoch wie der Basisstrom (310) ist, aber der Spitzenstrom (308) für nicht mehr als 50%, vorzugsweise für 10% bis 25%, einer Zeit (352), für die die Wortleitungsspannung während des Lesevorgangs (260, 262) aktiviert ist, vorhanden ist.
  15. Speichervorrichtung (50) nach einem der Ansprüche 9 bis 14, wobei der MTJ (102) Folgendes umfasst: eine gepinnte ferromagnetische Schicht (114), die einem ersten Ende des MTJ (102) entspricht, wobei die gepinnte ferromagnetische Schicht (114) an die Bitleitung (BL) gekoppelt ist; eine freie ferromagnetische Schicht (108), die einem zweiten Ende des MTJ (102), das dem ersten Ende entgegengesetzt ist, entspricht; und eine nichtmagnetische, dielektrische Barriereschicht (110), die die gepinnte ferromagnetische Schicht (114) von der freien ferromagnetischen Schicht (108) trennt.
  16. Speichervorrichtung (50), die umfasst: einen aktiven Strompfad (206), der einen magnetischen Tunnelübergang (102), MTJ, umfasst, wobei der MTJ (102) eine ferromagnetische Schicht (108), die an eine Source-Leitung (SL) gekoppelt ist, und eine gepinnte Schicht (114) aufweist, die an einen Datenspeicherungsknoten gekoppelt ist; einen ersten Zugriffstransistor (104), der auf dem aktiven Strompfad (206) angeordnet ist, wobei der erste Zugriffstransistor (104) ein erstes Source/Drain-Gebiet, das an den Datenspeicherknoten gekoppelt ist, ein zweites Source/Drain-Gebiet, das an eine aktive Bitleitung (BL) gekoppelt ist, und ein erstes Gate aufweist, das an eine Wortleitung (WL) gekoppelt ist; einen Referenz-Strompfad (204), der ein Referenz-MTJ-Element (130) umfasst, das einen Referenz-Widerstand (132) aufweist; einen zweiten Zugriffstransistor (220), der auf dem Referenz-Strompfad (204) angeordnet ist, wobei der zweite Zugriffstransistor (220) ein drittes Source/Drain-Gebiet, das an das Referenz-MTJ-Element (132) gekoppelt ist, ein viertes Source/Drain-Gebiet, das an eine Referenz-Bitleitung (BLref) gekoppelt ist, und ein zweites Gate aufweist, das an die Wortleitung (WL) gekoppelt ist; und einen Leseverstärker (150), der ein asynchrones Verzögerungsabtastelement (208) umfasst, das einen ersten Eingang (414, 626), der an die aktive Bitleitung gekoppelt ist, und einen zweiten Eingang (416, 632) aufweist, der an die Referenz-Bitleitung (BLref) gekoppelt ist, wobei der Leseverstärker (150) ausgestaltet ist, während einer Zeit (352), in der die Wortleitung (WL) den ersten Zugriffstransistor (104) für einen Lesevorgang (260, 262) freigibt, einen Lesestrom (I) über die aktive Bitleitung (BL) zu induzieren, wobei der Lesestrom (I) basierend auf einer Aktivierung einer Wortleitungsspannung an der Wortleitung (WL) während des Lesevorgangs (260, 262) von einem Basisstrom (310) auf einen Spitzenstrom (308) zunimmt, wobei der Spitzenstrom (308) so hoch ist, dass der Spitzenstrom (308) innerhalb einer Dauer (352) des Lesevorgangs (260, 262) einen Read Disturb verursachen könnte, aber der durchschnittliche Lesestrom (Iavg) niedrig genug ist, so dass während des Lesevorgangs (260, 262) kein Read Disturb verursacht wird.
  17. Speichervorrichtung (50) nach Anspruch 16, wobei der Spitzenstrom (308) mindestens zwei Mal so hoch ist wie der Basisstrom (310) und der Spitzenstrom (308) zwischen 10% und 25% der Zeit (352) vorhanden ist, für die die Wortleitungsspannung den ersten Zugriffstransistor (104) während des Lesevorgangs (260, 262) aktiviert.
  18. Speichervorrichtung (50) nach Anspruch 16 oder 17, wobei das asynchrone Verzögerungsabtastelement (208) ausgestaltet ist, um eine Zeitverzögerung zwischen einer ersten steigenden oder fallenden Flankenspannung auf dem aktiven Strompfad (206) und einer zweiten steigenden oder fallenden Flankenspannung auf dem Referenz-Strompfad (204) abzutasten, wobei das asynchrone Verzögerungsabtastelement (208) ferner ausgestaltet ist, um einen in dem MTJ (102) gespeicherten Datenzustand basierend auf der Zeitverzögerung zu bestimmen.
  19. Speichervorrichtung (50) nach einem der Ansprüche 16 bis 18, wobei das asynchrone Verzögerungsabtastelement (208) umfasst: eine erste Stufe (602), die einen ersten Eingang (626), der an den aktiven Strompfad (206) gekoppelt ist, und einen zweiten Eingang (632) umfasst, der an den Referenz-Strompfad (204) gekoppelt ist; eine zweite Stufe (604), die einen dritten Eingang (638), der an einen ersten Ausgang (636) der ersten Stufe (602) gekoppelt ist, einen vierten Eingang (640), der an einen zweiten Ausgang (630) der ersten Stufe (602) gekoppelt ist, und einen dritten Ausgang (642) umfasst; und wobei das asynchrone Verzögerungsabtastelement (208) ausgestaltet ist, um eine Spannung (320) an dem dritten Ausgang (642) der zweiten Stufe (604) auszugeben, die für einen von dem MTJ (102) gelesenen Datenzustand repräsentativ ist.
  20. Speichervorrichtung (50) nach einem der Ansprüche 16 bis 18, wobei das asynchrone Verzögerungsabtastelement (208) umfasst: eine erste Stufe (602), die einen ersten Strompfad (606) und einen zweiten Strompfad (608) umfasst, wobei der erste Strompfad (606) einen ersten Eingang (626), einen zweiten Eingang (628) und einen ersten Ausgang (630) umfasst, wobei der erste Eingang (626) an den aktiven Strompfad (206) gekoppelt ist; und der zweite Strompfad (608) einen dritten Eingang (632), einen vierten Eingang (634) und einen zweiten Ausgang (636) umfasst, wobei der dritte Eingang (632) an den Referenz-Strompfad (204) gekoppelt ist, der zweite Eingang (628) an den zweiten Ausgang (636) gekoppelt ist und der vierte Eingang (634) an den ersten Ausgang (630) gekoppelt ist; und eine zweite Stufe (604), die einen fünften Eingang (638), der an den zweiten Ausgang (636) gekoppelt ist, einen sechsten Eingang (640), der an den ersten Ausgang (630) gekoppelt ist, und einen dritten Ausgang (642) umfasst, an dem ein von dem MTJ (102) gelesener Datenzustand bereitgestellt ist.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854259B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Asynchronous read circuit using delay sensing in magnetoresistive random access memory (MRAM)
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
US10867652B2 (en) 2018-10-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Read circuit for magnetic tunnel junction (MTJ) memory
US11139300B2 (en) * 2019-11-20 2021-10-05 Intel Corporation Three-dimensional memory arrays with layer selector transistors
US11335396B1 (en) * 2020-11-19 2022-05-17 Micron Technology, Inc. Timing signal delay for a memory device
US11367491B1 (en) * 2021-03-26 2022-06-21 Western Digital Technologies, Inc. Technique for adjusting read timing parameters for read error handling

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220897A1 (de) 2001-05-16 2002-11-28 Mitsubishi Electric Corp Dünnfilmmagnetspeicher
US20070280021A1 (en) 2006-05-30 2007-12-06 Yoshihiro Ueda Sense amplifier
US20140043886A1 (en) 2012-08-09 2014-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Sensing memory element logic states from bit line discharge rate that varies with resistance
US20170194055A1 (en) 2015-12-31 2017-07-06 Silicon Storage Technology, Inc. Low Power Sense Amplifier For A Flash Memory System
JP2018092695A (ja) 2016-12-02 2018-06-14 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6385109B1 (en) * 2001-01-30 2002-05-07 Motorola, Inc. Reference voltage generator for MRAM and method
US6757188B2 (en) * 2002-05-22 2004-06-29 Hewlett-Packard Development Company, L.P. Triple sample sensing for magnetic random access memory (MRAM) with series diodes
US6816403B1 (en) * 2003-05-14 2004-11-09 International Business Machines Corporation Capacitively coupled sensing apparatus and method for cross point magnetic random access memory devices
US8363457B2 (en) * 2006-02-25 2013-01-29 Avalanche Technology, Inc. Magnetic memory sensing circuit
US7936590B2 (en) * 2008-12-08 2011-05-03 Qualcomm Incorporated Digitally-controllable delay for sense amplifier
JP5359798B2 (ja) * 2009-11-10 2013-12-04 ソニー株式会社 メモリデバイスおよびその読み出し方法
US8254195B2 (en) * 2010-06-01 2012-08-28 Qualcomm Incorporated High-speed sensing for resistive memories
US9042152B2 (en) * 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
KR101964261B1 (ko) * 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
KR101929983B1 (ko) * 2012-07-18 2018-12-17 삼성전자주식회사 저항성 메모리 셀을 갖는 반도체 메모리 장치 및 그 테스트 방법
KR102147228B1 (ko) * 2014-01-23 2020-08-24 삼성전자주식회사 타겟 모듈의 라이트 레벨링을 제어하는 라이트 레벨링 제어 회로 및 그에 따른 라이트 레벨링 제어방법
WO2015136740A1 (en) * 2014-03-11 2015-09-17 Masahiro Takahashi Semiconductor memory device
US10333058B2 (en) * 2016-03-17 2019-06-25 Cornell University Nanosecond-timescale low-error switching of 3-terminal magnetic tunnel junction circuits through dynamic in-plane-field assisted spin-hall effect
US9990300B2 (en) * 2016-04-28 2018-06-05 Everspin Technologies, Inc. Delayed write-back in memory
EP3269777A1 (de) * 2016-06-30 2018-01-17 Imperbel Homogene abdichtende membranzusammensetzung
US10854259B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Asynchronous read circuit using delay sensing in magnetoresistive random access memory (MRAM)

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220897A1 (de) 2001-05-16 2002-11-28 Mitsubishi Electric Corp Dünnfilmmagnetspeicher
US20070280021A1 (en) 2006-05-30 2007-12-06 Yoshihiro Ueda Sense amplifier
US20140043886A1 (en) 2012-08-09 2014-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Sensing memory element logic states from bit line discharge rate that varies with resistance
US20170194055A1 (en) 2015-12-31 2017-07-06 Silicon Storage Technology, Inc. Low Power Sense Amplifier For A Flash Memory System
JP2018092695A (ja) 2016-12-02 2018-06-14 東芝メモリ株式会社 半導体記憶装置

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