KR102147228B1

KR102147228B1 - 타겟 모듈의 라이트 레벨링을 제어하는 라이트 레벨링 제어 회로 및 그에 따른 라이트 레벨링 제어방법

Info

Publication number: KR102147228B1
Application number: KR1020140008479A
Authority: KR
Inventors: 강현준; 김용천; 신성국
Original assignee: 삼성전자주식회사
Priority date: 2014-01-23
Filing date: 2014-01-23
Publication date: 2020-08-24
Also published as: CN104810054B; CN104810054A; JP2015138556A; US9490030B2; US20150206560A1; JP6366514B2; KR20150088088A

Abstract

메모리 시스템에서의 라이트 레벨링 제어가 개시된다. 그러한 라이트 레벨링 제어는 타겟 보드에 장착되어질 메모리 모듈의 타입별로 데이터 관련 신호 기준 딜레이 값들을 레벨링 기준 테이블에 등록하는 단계를 포함한다. 설정된 타입의 메모리 모듈이 상기 타겟 보드에 장착되었을 때, 상기 메모리 모듈로 라이트 레벨링 관련 신호들이 전송된 후, 메모리 모듈 내의 메모리 소자들로부터 각기 수신되는 데이터 관련 신호들과 클럭 신호 간의 타이밍 스큐가 검출된다. 타이밍 스큐가 상기 레벨링 기준 테이블에 등록된 상기 데이터 관련 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어날 경우에, 상기 해당 기준 딜레이 값에 근거하여 상기 해당 메모리 소자로 전송되는 데이터 관련 신호의 딜레이가 조절된다.

Description

타겟 모듈의 라이트 레벨링을 제어하는 라이트 레벨링 제어 회로 및 그에 따른 라이트 레벨링 제어방법{write leveling control circuit for target module and thereof Method}

본 발명은 메모리 모듈과 같은 타겟 모듈의 라이트 레벨링을 제어하는 분야에 관한 것으로, 보다 구체적으로 PVT 변동과는 무관하게 라이트 레벨링을 안정적으로 수행할 수 있는 참조 테이블 베이스드 라이트 레벨링 제어에 관한 것이다.

고집적 전자 디바이스에 대한 지속적인 필요에 따라, 고속 및 저전력으로 동작되고, 높은 집적도를 가지는 반도체 메모리 소자에 대한 요구가 지속되고 있다.

이를 달성하기 위해, 크기가 감소되고, 수직/수평으로 배열된 트랜지스터 셀들을 가지는 다층 장치(multiple-layered device)가 반도체 메모리 소자로서 개발되고 있다.

반도체 메모리 소자들이 보다 소형화 및 고속화됨에 따라, 데이터 억세스를 위한 신호들을 교환하는 타이밍이 보다 중요하게 되었다. 특히, 메모리 시스템에 있어서, 코맨드/어드레스, 클럭 신호, 및 데이터 스트로브 신호의 타이밍의 정렬 마진은 클럭 신호의 주파수가 증가함에 따라 매우 타이트해진다. 예를 들면, 메모리 콘트롤러와 메모리 모듈을 구비하는 메모리 시스템에서, 메모리 모듈의 메모리 소자 각각에 대한 신호 라인의 길이가 서로 다르기 때문에, 메모리 모듈의 다른 메모리 소자들로 전송되는 신호의 타이밍은 달라질 수 있다.

특히, 메모리 시스템에서는, 메모리 소자에 데이터를 라이트하는 라이트 동작을 수행하는 동안, 클럭 신호와 데이터 스트로브 신호가 적절한 타이밍 윈도우 내에 메모리 모듈의 각 메모리 소자에 도달하는 것을 보장하기 위해 라이트 레벨링 동작이 수행될 수 있다.

메모리 콘트롤러는 데이터 스트로브 신호를 지연시켜 데이터 스트로브 신호와 클럭 신호가 메모리 소자에 동시에 도달되도록 한다.

동작 주파수가 증가함에 따라, 라이트 레벨링 동작은 엄격한 타이밍 제한 내에 신호 타이밍을 조절하기에 점점 어렵다.

예를 들어, DDR3 DIMM은 자체 구조적 특성으로 인해 클럭 신호와 데이터 스트로브 신호(CK-DQS)간에 타이밍 스큐(skew)가 일반적으로 발생된다. 그러한 타이밍 스큐로 인한 라이트 동작의 불안정성을 해소하기 위해 캘리브레이션 동작 즉 라이트 레벨링(write leveling)동작이 메모리 시스템의 파워 온 시 또는 주기적으로 수행된다.

그러나 PVT(Process,Voltage,Temperature)변동(variation)으로 인해 캘리브레이션 동작의 실패 가능성은 상시 존재하므로 보다 안정적으로 라이트 레벨링을 수행할 수 있는 스키마가 필요하게 된다.

본 발명이 해결하고자 하는 기술적 과제는, PVT 변동과는 무관하게 라이트 레벨링을 안정적으로 수행할 수 있는 참조 테이블 베이스드 라이트 레벨링 제어 회로 및 그에 따른 방법을 제공함에 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 캘리브레이션 동작에 의한 라이트 레벨링 실패시에도 참조 테이블을 이용하여 라이트 레벨링을 원활하게 제어할 수 있는 개선된 라이트 레벨링 제어 기술을 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 라이트 레벨링 제어방법은,

타겟 보드에 장착되어질 메모리 모듈의 타입별로 데이터 관련 신호 기준 딜레이 값들을 레벨링 기준 테이블에 등록하고;

설정된 타입을 갖는 메모리 모듈이 상기 타겟 보드에 장착되었을 때, 상기 메모리 모듈로 라이트 레벨링 관련 신호들을 전송하고;

상기 메모리 모듈 내의 메모리 소자들로부터 각기 수신되는 데이터 관련 신호들과 클럭 신호 간의 타이밍 스큐를 검출하고;

상기 타이밍 스큐가 상기 레벨링 기준 테이블에 등록된 상기 데이터 관련 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어날 경우에, 상기 해당 기준 딜레이 값에 근거하여 상기 해당 메모리 소자로 전송되는 데이터 관련 신호의 딜레이를 조절한다.

본 발명의 개념적 실시 예에 따라, 상기 데이터 관련 신호는 관련 데이터 신호의 유효(validity)를 나타내는 데이터 출력 스트로브 신호(DQS)일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 소자는 DDR3 SDRAM 일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 모듈은 UDIMM,VLPDIMM,RDIMM, 및 SODIMM 중의 하나일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 데이터 관련 신호 기준 딜레이 값들은 상기 타겟 보드의 토폴로지에 따라서도 차별화될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 타이밍 스큐가 상기 해당 기준 딜레이 값에서 25% 이상 초과 시에, 상기 레벨링 기준 테이블의 상기 해당 기준 딜레이 값을 참조로, 상기 해당 메모리 소자로 전송되는 상기 데이터 관련 신호의 딜레이가 조절될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 해당 메모리 소자에 대한 상기 데이터 관련 신호의 딜레이 조절 시, 라이트 레벨링에 성공한 메모리 소자들의 평균 오프셋 값이 추가로 반영될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 라이트 레벨링 제어방법은,

듀얼 인라인 메모리 모듈의 타입별로 데이터 스트로브 신호 기준 딜레이 값들을 참조 메모리에 SPD정보로서 미리 저장하고;

한 타입의 듀얼 인라인 메모리 모듈이 타겟 보드에 탑재되었을 때, 상기 SPD정보를 통해 해당 메모리 모듈의 타입을 파악한 후, 상기 듀얼 인라인 메모리 모듈로 클럭 신호, 코맨드, 어드레스, 및 데이터 스트로브 신호를 포함하는 라이트 레벨링 관련 신호들을 전송하고;

상기 듀얼 인라인 메모리 모듈 내에서 플라이 바이 토폴로지로 연결된 메모리 소자들로부터 각기 수신되는 데이터 스트로브 신호와 상기 클럭 신호 간의 타이밍 스큐를 각기 검출하고;

상기 검출된 타이밍 스큐가 상기 참조 메모리에 저장된 상기 데이터 스트로브 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어날 경우에, 상기 해당 기준 딜레이 값과 라이트 레벨링에 성공한 메모리 소자들의 평균 오프셋 값에 근거하여 상기 해당 메모리 소자로 전송되는 상기 데이터 스트로브 신호의 타이밍을 조절한다.

본 발명의 개념적 실시 예에 따라, 상기 참조 메모리는 불휘발성 반도체 메모리일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 소자가 DDR3 SDRAM 인 경우에 상기 듀얼 인라인 메모리 모듈은 버퍼 칩을 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 소정 허용 범위는 상기 해당 기준 딜레이 값을 기준으로 25% 범위 이내일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 데이터 스트로브 신호 기준 딜레이 값들은 적용되는 시스템 온 칩(SoC)에 따라서도 차별화될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 라이트 레벨링 제어 회로는,

타겟 보드에 장착되어질 메모리 모듈의 타입별로 데이터 관련 신호 기준 딜레이 값들을 미리 저장하고 있는 레벨링 기준 테이블; 및

상기 타겟 보드에 장착된 상기 메모리 모듈로 라이트 레벨링 관련 신호들을 전송한 후, 상기 메모리 모듈 내의 메모리 소자들로부터 각기 수신되는 데이터 관련 신호들과 클럭 신호 간의 타이밍 스큐를 체크하여 스큐 페일이 검출되었을 때, 상기 데이터 관련 신호 기준 딜레이 값들 중 대응되는 기준 딜레이 값에 근거하여 상기 해당 메모리 소자로 전송되는 데이터 관련 신호의 타이밍을 제어하는 라이트 레벨링 매니지먼트 회로를 포함한다.

본 발명의 개념적 실시 예에 따라, 상기 레벨링 기준 테이블은 불휘발성 반도체 메모리일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 라이트 레벨링 관련 신호들은 클럭 신호, 코맨드, 어드레스, 및 상기 데이터 스트로브 신호를 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 라이트 레벨링 매니지먼트 회로는,

상기 클럭 신호를 생성하는 클럭 발생기;

인가되는 제어신호에 따라 딜레이 조절된 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 신호 발생기; 및

상기 타이밍 스큐가 상기 레벨링 기준 테이블에 등록된 상기 데이터 스트로브 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어난 경우에, 상기 해당 기준 딜레이 값에 근거하여 상기 해당 메모리 소자로 전송되는 데이터 관련 신호의 딜레이 타이밍을 조절하기 위해 상기 제어신호를 상기 데이터 스트로브 신호 발생기로 인가하는 제어부를 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 해당 메모리 소자에 대한 상기 데이터 관련 신호의 딜레이 타이밍 조절 시, 라이트 레벨링에 성공한 메모리 소자들의 평균 오프셋 값이 추가로 반영될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 소자는 상기 메모리 모듈의 기판에 탑재되는 SDRAM 일 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 라이트 레벨링 제어 회로로서의 메모리 콘트롤러는,

타겟 보드에 장착되어질 듀얼 인라인 메모리 모듈의 타입별로 데이터 스트로브 신호 기준 딜레이 값들을 미리 저장하고 있는 참조 메모리;

클럭 신호를 생성하는 클럭 발생기;

인가되는 제어신호에 따라 딜레이 조절된 데이터 스트로브 신호를 생성하는 데이터 스트로브 신호 발생기; 및

상기 타겟 보드에 장착된 상기 듀얼 인라인 메모리 모듈로 상기 클럭 신호, 코맨드, 어드레스, 및 상기 데이터 스트로브 신호를 포함하는 라이트 레벨링 관련 신호들이 전송되도록 제어한 후, 상기 듀얼 인라인 메모리 모듈 내의 메모리 소자들로부터 각기 수신되는 데이터 스트로브 신호들과 상기 클럭 신호 간의 타이밍 스큐를 체크하여 스큐 페일이 검출되었을 때, 상기 해당 메모리 소자로 전송되는 데이터 스트로브 신호의 전송 타이밍을 보상하는 라이트 레벨링 매니지먼트 회로를 포함한다.

본 발명의 개념적 실시 예에 따라, 상기 타이밍 스큐의 체크는, 상기 듀얼 인라인 메모리 모듈 내에서 플라이 바이 토폴로지로 연결된 상기 메모리 소자들로부터 각기 수신되는 상기 데이터 신호들과 상기 클럭 신호 간의 타이밍 스큐를 각기 체크함에 의해 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 스큐 페일의 검출은, 상기 체크된 타이밍 스큐가 상기 참조 메모리에 저장된 상기 데이터 스트로브 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어났는 지의 유무를 판정함에 의해 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 전송 타이밍의 보상은, 상기 참조 메모리에 저장된 상기 데이터 스트로브 신호 기준 딜레이 값들 중 해당 기준 딜레이 값과 상기 듀얼 인라인 메모리 모듈 내에서 라이트 레벨링에 성공한 메모리 소자들의 평균 오프셋 값의 합성 값에 근거하여, 상기 해당 메모리 소자로 전송되는 상기 데이터 스트로브 신호의 딜레이 타이밍을 조절함에 의해 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 타이밍 스큐가 상기 클럭 신호의 주기의 1/4 을 초과 시에, 상기 스큐 페일의 여부가 판정될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 데이터 스트로브 신호 기준 딜레이 값들은 적용되는 시스템 온 칩(SoC), 적용되는 타겟 보드, 또는 적용되는 DIMM 타입에 따라 차별화될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 콘트롤러는 DDR3 SDRAM의 메모리 소자들이 탑재된 메모리 모듈의 라이트 레벨링을 상기 참조 메모리에 의존하여 수행하는 알고리즘을 가질 수 있다.

본 발명의 실시 예적인 구성에 따르면, SoC 타입, 타겟 보드의 타입, 또는 모듈의 타입 별로 데이터 관련 신호 기준 딜레이 값들이 레벨링 기준 테이블에 등록되고 이용되므로, 타겟 모듈에 탑재 가능한 다양한 라이트 레벨링 대상 소자들에 대한 라이트 레벨링 동작이 PVT 변동에 따른 캘리브레이션 실패시에도 안정적으로 수행된다.

도 1은 본 발명의 개념적 실시 예에 따른 메모리 시스템의 블록도.
도 2는 도 1에 따른 라이트 레벨링 수행 예를 보여주는 플로우 챠트.
도 3은 도 1과 관련하여 라이트 레벨링 관련 신호들의 송수신을 개략적으로 보여주는 메모리 시스템의 블록도.
도 4는 도 1중 메모리 콘트롤러의 일 예를 보여주는 구체 블록도.
도 5는 도 2의 라이트 레벨링 수행에 따라 신호 타이밍 보상을 예시적으로 보여주는 도면.
도 6은 도 1에 따라 타이밍 스큐 에러의 보상을 예시적으로 보여주는 동작 타이밍도.
도 7은 도 1중 메모리 모듈에 탑재 가능한 메모리 소자의 예시적 구체 블록도.
도 8은 도 1중 메모리 콘트롤러의 다른 예를 보여주는 구체 블록도.
도 9는 도 1중 메모리 모듈의 외관을 보여주는 예시도.
도 10은 도 9의 메모리 모듈을 탑재한 메모리 시스템의 예시도.
도 11은 도 1중 메모리 모듈의 배치 예를 보여주는 도면.
도 12는 데이터 처리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 13은 본 발명의 다른 실시 예에 따른 메모리 시스템의 구현 예시도.
도 14는 도 13의 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도.
도 15는 도 1의 메모리 모듈에 탑재 가능한 메모리 소자의 또 다른 예시적 블록도.
도 16은 도 15중 메모리 셀 어레이의 예시적 회로도.
도 17은 메모리 카드에 적용된 본 발명의 응용 예를 보여주는 회로 블록도.
도 18은 모바일 디바이스에 적용된 본 발명의 응용 예를 보여주는 회로 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, SDRAM에 대한 기본적 데이터 억세스 동작과 메모리 모듈 및 메모리 콘트롤러를 포함하는 메모리 시스템에 관한 일반적 동작의 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념적 실시 예에 따른 메모리 시스템의 블록도 이다.

도 1을 참조하면, 메모리 시스템은 메모리 콘트롤러(100)와 메모리 모듈(200)을 포함할 수 있다.

상기 메모리 모듈은 복수의 메모리 소자들(210-1,210-2,..,210-n)을 포함할 수 있다. 상기 메모리 모듈은 듀얼 인라인 메모리 모듈(DIMM)일 수 있다. 상기 DIMM은 그 타입이나 토폴로지(topology)에 따라 UDIMM, VLPDIMM, RDIMM, SODIMM으로 구별될 수 있다. 상기 메모리 소자들(210-1,210-2,..,210-n)은 SDRAM DDR3등과 같은 휘발성 반도체 메모리가 될 수 있다. 상기 메모리 소자들(210-1,210-2,..,210-n)은 또한, MRAM이나 낸드 플래시 메모리 등과 같은 불휘발성 반도체 메모리가 될 수 있다.

상기 메모리 모듈 내의 복수의 메모리 소자들(210-1,210-2,..,210-n)은 플라이 바이(fly-by)구조로 상기 메모리 콘트롤러(100)로부터 클럭 신호,어드레스, 및 코맨드를 수신한다. 플라이 바이 구조는 상기 클럭 신호, 어드레스, 및 코맨드가 각 소자들에 대하여 직렬로 연결되어 있는 것을 말한다. 그렇지만, 플라이 바이(fly-by)구조는 본 발명의 실시 예에서의 예에 불과하며, 본 발명의 개념은 이에 한정되지 않는다.

본 발명의 실시 예에 따라, 상기 메모리 콘트롤러(100)는 레벨링 기준 테이블(LRT:120)과 라이트 레벨링 매니지먼트 회로(WLMC:140)를 포함한다.

상기 LRT(120)에는 타겟 보드에 장착되어질 메모리 모듈의 타입별로 데이터 관련 신호 기준 딜레이 값들이 SPD(serial presence detect)정보로서 미리 저장되어 있다.

상기 WLMC(140)는 상기 타겟 보드에 장착된 상기 메모리 모듈(200)로 라이트 레벨링 관련 신호들을 전송한 후, 상기 메모리 모듈(200) 내의 메모리 소자들로부터 각기 수신되는 데이터 관련 신호들과 클럭 신호 간의 타이밍 스큐를 체크한다.

상기 WLMC(140)는 상기 타이밍 스큐의 체크 결과에 따라 스큐 페일이 검출되었을 때, 상기 데이터 관련 신호 기준 딜레이 값들 중 대응되는 기준 딜레이 값에 근거하여 상기 메모리 모듈(200)내의 해당 메모리 소자로 전송되는 데이터 관련 신호의 타이밍을 제어한다.

라이트 레벨링 동작 시에 상기 메모리 콘트롤러(100)는 클럭 신호, 어드레스, 및 코맨드를 플라이 바이 구조의 연결을 갖는 상기 메모리 모듈(200)로 전송한다.

한편, 상기 메모리 콘트롤러(100)는 상기 메모리 모듈(200)내의 상기 메모리 소자들(210-1,210-2,..,210-n) 각각으로 데이터 관련 신호, 즉 예를 들어 데이터 스트로브 신호를 인가할 수 있다. 또한, 상기 메모리 콘트롤러(100)는 상기 메모리 모듈(200)내의 상기 메모리 소자들(210-1,210-2,..,210-n) 각각으로부터 데이터 신호(DQ)를 수신할 수 있다.

따라서, 상기 메모리 콘트롤러(100)는 상기 메모리 소자(210-1)로 데이터 스트로브 신호(DQS1)를 제공하고, 상기 메모리 소자(210-1)로부터 데이터 신호(DQ1)를 수신할 수 있다.

또한, 상기 메모리 콘트롤러(100)는 상기 메모리 소자(210-n)로 데이터 스트로브 신호(DQSn)를 제공하고, 상기 메모리 소자(210-n)로부터 데이터 신호(DQn)를 수신할 수 있다.

도 1의 경우에 하나의 메모리 모듈(200)이 상기 메모리 콘트롤러(100)에 연결되었으나, 이에 한정됨이 없이 복수의 메모리 모듈들이 상기 메모리 콘트롤러(100)에 연결될 수 있다. 이 경우에 상기 복수의 메모리 모듈들은 상기 메모리 콘트롤러(100)에 대하여 데이지 체인 구조로 연결될 수 있다.

도 3은 도 1과 관련하여 라이트 레벨링 관련 신호들의 송수신을 개략적으로 보여주는 메모리 시스템의 블록도 이다.

도 3의 메모리 콘트롤러(100)에서 클럭 신호(CK1)와 데이터 스트로브 신호들(DQS1-DQSn)이 시점 t1에서 동시에 발생되어 상기 메모리 모듈(200)로 전송되었다고 가정하면, 플라이 바이 토폴로지에 의한 플라이트(비행) 타임 스큐에 의해 상기 메모리 소자(210-1)에 대한 CK1-DQS1 간의 타이밍 스큐와, 상기 메모리 소자(210-n)에 대한 CK1-DQS1 간의 타이밍 스큐는 서로 다르게 된다. 따라서, 메모리 콘트롤러(100)는 라이트 레벨링 동작에서 캘리브레이션을 수행하여 상기 데이터 스트로브 신호(DQSn)의 인가 시점을 조절한다. 결국, 캘리브레이션에 따라 상기 메모리 소자(210-n)에 데이터 스트로브 신호(DQSn)의 제공시점은 시점 t2가 아닌 시점 t3로 조절된다.

도 3에서 보여지는 출력 버퍼들(100-1,100-n-1)은 스큐 조절된 상기 데이터 스트로브 신호들을 제공하는 버퍼들이다. 또한, 수신 버퍼들(100-2,100-n)은 메모리 소자들인 SDRAM들의 데이터 신호들을 수신하는 버퍼들이다.

본 발명의 실시 예에서는 도 3과 같은 라이트 레벨링 동작에서 캘리브레이션 동작의 실패시에도 안정된 라이트 레벨링이 제어되도록 하기 위해 상기 레벨링 기준 테이블(LRT:120)과 라이트 레벨링 매니지먼트 회로(WLMC:140)가 마련된다.

도 2는 도 1에 따른 라이트 레벨링 수행 예를 보여주는 플로우 챠트 이다. 도 2의 S200 단계가 수행되기 전에, LRT(120)에는 라이트 레벨링의 보상을 위해 메모리 모듈의 타입별로 데이터 스트로브 신호 기준 딜레이 값들이 미리 저장된다. 상기 미리 저장된 값들은 SPD정보로서 기능한다. 상기 데이터 스트로브 신호 기준 딜레이 값들은 대상 메모리 모듈들을 실제로 테스트하고 설계된 값들과 비교함에 의해 최적화된 값들일 수 있다. 상기 LRT(120)는 불휘발성 메모리 예컨대 낸드 플래시 메모리로 구현될 수 있다.

임의의 타입의 듀얼 인라인 메모리 모듈이 타겟 보드에 탑재되었다고 가정하면, 도 2의 S200 단계가 수행된다. 상기 S200 단계에서 듀얼 인라인 메모리 모듈로 클럭 신호, 코맨드, 어드레스, 및 데이터 스트로브 신호를 포함하는 라이트 레벨링 관련 신호들이 전송된다.

도 2의 S210 단계에서 상기 WLMC(140)의 동작 수행에 의해, 상기 듀얼 인라인 메모리 모듈 내에서 플라이 바이 토폴로지로 연결된 메모리 소자들로부터 각기 수신되는 데이터 신호들과 상기 클럭 신호 간의 타이밍 스큐가 각기 검출된다. 결국, 상기 검출된 타이밍 스큐는 CK-DQS 간의 타이밍 스큐와 마찬가지일 수 있다.

S220 단계에서 임의의 해당 메모리 소자에서 스큐 페일이 발생되었는 지가 체크된다. 즉, 상기 검출된 타이밍 스큐가 상기 참조 메모리에 저장된 상기 데이터 스트로브 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어날 경우에, 해당 메모리 소자는 스큐 페일로 판정될 수 있다. 예를 들어, CK-DQS 간의 타이밍 스큐가 클럭 주기의 1/4을 초과하게 되면 일반적인 라이트 레벨링 동작에서의 캘리브레이션은 실패이다. 결국, 타이밍 스큐가 클럭 신호의 25% 이내로 유지되어야 데이터 스트로브 신호의 캘리브레이션이 가능해진다.

메모리 모듈에 탑재된 임의의 메모리 소자가 스큐 페일로 판명되지 않은 경우 즉, 타이밍 스큐가 클럭 신호의 25% 이내로 유지되면 S230 단계에서 테이블 오프셋 평균이 계산된다. 즉, 타이밍 스큐가 클럭 신호의 25% 이내로 유지되는 경우에 그 해당 메모리 소자의 타이밍 스큐는 테이블 오프셋 평균을 구하는데 이용된다. 여기서 테이블 오프셋 평균은 타이밍 스큐가 클럭 신호의 25% 이내로 유지되는 메모리 소자가 많을 수록 신뢰성이 높아진다.

S240 단계에서 모든 메모리 소자들에 대한 타이밍 스큐 검출이 수행되었는 지가 체크된다. 즉, 메모리 모듈 내에 탑재된 메모리 소자들의 개수가 9개라면 9개의 메모리 소자들에 대한 타이밍 스큐의 판정이 완료될 시, S250 단계의 동작이 실행된다.

S250 단계에서, 상기 WLMC(140)는, 상기 해당 기준 딜레이 값과 라이트 레벨링에 성공한 메모리 소자들의 평균 오프셋 값에 근거하여, 타이밍 스큐 페일을 갖는 상기 해당 메모리 소자로 전송되는 상기 데이터 스트로브 신호의 타이밍을 조절한다. 즉, 상기 WLMC(140)는 도 3의 SDRAM(210-n)의 스큐 페일 시 상기 데이터 스트로브 신호(DQSn)의 제공시점을 시점 t2가 아닌 시점 t3로 조절한다.

도 4는 도 1중 메모리 콘트롤러의 일 예를 보여주는 구체 블록도 이다.

도 4를 참조하면, 메모리 콘트롤러(100)를 구성하는 LRT(120)와 WLMC(140)가 보다 구체적 연결 구성으로서 나타나 있다.

상기 LRT(120)는 롬이나 플래시 메모리 등의 불휘발성 메모리로 구성될 수 있다.

상기 WLMC(140)는, 상기 클럭 신호를 생성하는 클럭 발생기(142), 인가되는 제어신호(CON)에 따라 딜레이 조절된 상기 데이터 스트로브 신호(DQS)를 생성하는 데이터 스트로브 신호 발생기(146), 및 제어부(144)를 포함한다.

상기 제어부(144)는, 상기 타이밍 스큐가 상기 LRT(120)에 등록된 상기 데이터 스트로브 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어난 경우에, 상기 해당 기준 딜레이 값에 근거하여 상기 해당 메모리 소자로 전송되는 데이터 관련 신호의 딜레이 타이밍을 조절하기 위해 상기 제어신호(CON)를 상기 데이터 스트로브 신호 발생기(146)로 인가한다.

상기 WLMC(140)와 상기 LRT(120)는 코맨드, 어드레스, 및 데이터를 전송하는 버스(Bu1)를 통해 서로 연결되어 있다.

상기 WLMC(140)는 상기 클럭 신호(CK)와 해당 메모리 소자로부터 수신되는 데이터 신호(DQ)의 위상을 비교하여 상기 CK-DQS 간의 타이밍 스큐에 대한 페일 여부를 판정할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 예를 들어 상기 WLMC(140)는 해당 메모리 소자로부터 피드백되는 데이터 스트로브 신호(DQS)를 수신하고 이를 상기 클럭 신호(CK)와 위상 비교함에 의해 상기 CK-DQS 간의 타이밍 스큐에 대한 페일 여부를 판정할 수 있다.

타이밍 스큐의 페일 발생 시, 상기 제어신호(CON)에 의해 상기 데이터 스트로브 신호 발생기(146)내의 DLL(148)이 제어된다. 결국, DLL(148)은 상기 제어신호(CON)에 응답하여 상기 DQS의 위상을 시프트한다. 위상 시프트 동작은 상기 제어신호(CON)의 코드 상태에 따라 다르며, 클럭 주기의 1/8을 시프트 하는 코아스 시프트와, 클럭 주기의 1/16 시프트 하는 파인 시프트가 혼용될 수 있다.

도 5는 도 2의 라이트 레벨링 수행에 따라 신호 타이밍 보상을 예시적으로 보여준다.

도 5를 참조하면, 메모리 모듈에 탑재된 9개의 메모리 소자들(B0-B8)중 2개의 메모리 소자들(B3,B4)이 라이트 레벨링의 캘리브레이션 실패인 경우에 이를 LRT(120)를 참조하여 보상하는 예가 나타나 있다.

도면에서 가로축은 순서대로 탑재된 메모리 소자들(B0-B8)을 나타내고, 세로축은 딜레이 량(타이밍 스큐의 크기)을 나타낸다.

도면의 좌측에서 보여지는 바와 같이 메모리 소자들(B3,B4)의 딜레이는 참조 문자들(E1,E2)로 표시된 바와 같이, 기준 라인에서 25% 이상 벗어난 상태이므로 타이밍 스큐는 페일이다. 결국, 메모리 소자들(B3,B4)은 상기 LRT(120)에 근거한 기준 라인 상의 값 대비 CK의 (+/-)25%를 초과한 소자들에 해당되므로, 라이트 레벨링은 1차적으로 페일(fail)로 판명된다.

한편, 라이트 레벨링에 성공한 메모리 소자들(B0,B1,B2,B8,B5-B7)에 대해서는 DQS 딜레이 결과 값과 상기 LRT(120)의 기준 값 간의 오프셋(offset) 평균 값이 계산될 수 있다. 결국, 스큐 페일된 메모리 소자들(B3,B4)에 대한 딜레이 보정은 LRT(120)에 등록된 상기 데이터 관련 신호(DQS) 기준 딜레이 값들 중 해당 기준 딜레이 값과 상기 오프셋 평균 값의 합성 값에 근거하여 수행될 수 있다.

화살부호(CH1)를 따라 도면의 우측을 보면, 상기 스큐 페일된 메모리 소자들(B3,B4)에 대한 딜레이 보정이 참조부호(C1,C2)와 같이 적절히 수행된 것을 확인 할 수 있다. 이와 같은 보상은 상기 LRT(120)에 근거한 기준 라인 상의 값 대비 CK의 (+/-)25% 범위 내에서 DQS의 위상 보정이므로, 이에 따른 라이트 레벨링의 결과는 성공이다.

여기서, 상기 오프셋 평균 값을 계산하고 반영함이 없이도, 상기 LRT(120)의 기준 값에만 의존하여 CK-DQS 간의 타이밍 스큐를 조절할 수 있음은 물론이다.

상기 LRT(120)에는 타겟 보드의 타입이나 DIMM 토폴로지 별로 DQS 기준 딜레이 값들이 서로 구별적으로 저장될 수 있다. 결국, 주어지는 SoC, 타겟보드, DIMM 타입별로 특화된 폴트-톨러런스(fault-tolerance)기법이 상기 LRT(120)에 구현되므로, 주어진 플랫 폼의 PVT 변동과 무관하게 안정적으로 라이트 레벨링이 이루어진다.

도 6은 도 1에 따라 타이밍 스큐 에러의 보상을 예시적으로 보여주는 동작 타이밍이다.

도 6을 참조하면, 클럭 신호(CK)의 파형과 각종 DQS 파형들이 예시적으로 나타나 있다.

파형 RDQSA는 상기 클럭 신호(CK) 대비 타이밍 스큐(SK1)를 가지므로, 스큐 페일이 없는 경우이다.

그러나, RDQSB는 상기 클럭 신호(CK) 대비 타이밍 스큐(SK2)를 가지므로, 스큐 페일이 있는 경우이다. 즉, 타이밍 스큐(SK2)는 상기 클럭 신호(CK)주기의 1/4을 벗어나는 스큐에 해당된다.

따라서, RDQSB의 위상은 딜레이 보상 구간(DC)만큼 시프트함에 의해 DQSB로 조절된다. 결국, RDQSB와 같은 신호가 메모리 소자로부터 수신되는 경우에 도 4의 제어부(144)는 위상조절된 DQSB가 해당 메모리 소자로 인가되도록 할 수 있다.

본 발명에 따르면, PVT 변동과 무관하게 라이트 레벨링이 안정적으로 수행되므로, 메모리에 데이터를 라이트하는 동작이 신뢰성있게 보장된다.

PVT 변동에 의해 라이트 레벨링 동작이 1차적으로 실패하더라도, 본 발명에 따른 테이블 참조 알고리듬을 사용하면 라이트 레벨링 실패된 메모리 모듈 또는 메모리 소자를 성공적으로 구제할 수 있다.

결국, 본 발명의 경우에는 DIMM에 국한되어진 라이트 레벨링을 경험적(heuristic) 알고리듬으로 수행하는 것에서 탈피하여, 주어진 SoC칩, 타겟 보드, DIMM 타입 별로 특화된 DQS 딜레이 테이블을 기반으로 보상을 수행한다. 따라서, 보다 안정적이고 최적화된 라이트 레벨링 수행이 가능토록 한다. 즉, 불완전한 경험적 보상이 아닌 테이블 값에 기반한 결정론적인 보상 기법이 본 발명에서 이용되는 것이다.

본 발명의 최적화된 라이트 레벨링 수행은 하드웨어와 소프트웨어의 복합적 구성에 의해 구현 가능하다. 그러나, 라이트 레벨링 수행은 이에 한정됨이 없이 개별적으로 하드웨어 로직 또는 소프트웨어 알고리즘으로도 구현가능하다.

본 발명에서의 라이트 레벨링 대상은 상기 DIMM의 타입이나 DDR의 종류에 무관하게 다양한 메모리 소자들이 될 수 있다.

도 7은 도 1중 메모리 모듈에 탑재 가능한 메모리 소자의 예시적 구체 블록도 이다.

도 7을 참조하면, DLL 회로를 포함하는 DRAM의 구성이 나타나 있다.

DRAM(201)은 셀 어레이(121), 외부 클럭(CLK)을 입력받아 버퍼링하는 입력 버퍼(122), 데이터 입출력 구동기(123), 데이터 스트로브 신호(Data Strobe Signal)를 생성하는 DQS 생성기(124), 및 DLL 회로(125)를 포함한다.

도 7의 경우에는 상기 DRAM(201)이 상기 DQS를 출력하도록 된 구성임을 알 수 있다. 상기 DQS 생성기(124)는 도 4의 DQS 생성기(146)와 동일하게 구성될 수 있다. 즉, 도 4의 DQS 생성기(146)가 제거되는 경우에 상기 DRAM(201)내에 DQS 생성기(124)가 구비될 수 있다.

상기 DQS는 데이터의 유효성을 나타내는 신호로서 외부 클럭 신호(CLK)와 동기되어야 한다. DQ[0:N]은 데이터 출력 라인을 나타낸다.

외부 클럭 신호(CLK)는 데이터 신호(DQ) 혹은 DQS와 위상 동기된다. 데이터는 데이터 입출력 구동기(123)를 통해 데이터 입출력 라인(DQ[0:N])으로 전송된다.

DLL 회로(125)는 클럭 트리에서 발생할 수 있는 모든 지연 성분을 고려하여 입력 클럭 신호(CLKIN)을 적절한 타이밍으로 지연한다. DLL 회로(125)에 의해 데이터 입출력단에 사용되는 클럭 신호의 위상은 외부 클럭 신호(CLK)에 동기된다.

DLL 회로(125)는 위상 검출기(129), 콘트롤 로직(128), 및 지연 라인(126) 및 위상 보간기(127)를 포함한다. DLL 회로(125)는 위상 시프팅을 행하여 목표 신호의 위상과 출력신호의 위상을 동기시키는 역할을 한다.

도 7의 경우에 메모리 소자는 DRAM(Dynamic Random Access Memory)을 그 예로 들었으나, 본 발명에 적용되는 메모리 소자는 상기 DRAM 뿐만 아니라 PRAM(Phase Change Random Access Memory)이나 RRAM(Resistance Random Access Memory)과 같은 저항 메모리(Resistive Memory)나, NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), NAND 플래시, NOR 플래시 등이 될 수 있다.

도 8은 도 1중 메모리 콘트롤러의 다른 예를 보여주는 구체 블록도 이다.

도 8을 참조하면, 메모리 콘트롤러(100)를 구성하는 LRT(120)와 WLMC(140)가 보다 구체적 연결 구성으로서 도 4와는 달리 나타나 있다.

상기 WLMC(140)는, 상기 클럭 신호(CK)를 생성하는 클럭 발생기(142), 및 제어부(144)를 포함한다. 도 8의 경우에 데이터 스트로브 신호(DQS)를 생성하는 데이터 스트로브 신호 발생기는 도 7에서 보여지는 바와 같이 DRAM의 내부에 마련될 수 있다.

이 경우에, 상기 제어부(144)는, 전송되는 상기 클럭 신호(CK)와 수신되는 DQS 간의 타이밍 스큐를 검출한다. 상기 타이밍 스큐가 상기 LRT(120)에 등록된 상기 데이터 스트로브 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어난 경우에, 타이밍 스큐 페일로 판정된다.

상기 제어부(144)는 상기 LRT(120)의 해당 기준 딜레이 값에 근거하여 상기 해당 메모리 소자(DRAM)로 전송되는 클럭 신호(CK)의 딜레이 타이밍을 조절하기 위해 상기 제어신호(CON)를 상기 클럭 발생기(142)로 인가한다.

상기 WLMC(140)는 상기 클럭 신호(CK)와 해당 메모리 소자로부터 수신되는 데이터 스트로브 신호(DQS)의 위상을 비교하여 상기 CK-DQS 간의 타이밍 스큐에 대한 페일 여부를 판정할 수 있다.

도 9는 도 1중 메모리 모듈의 외관을 보여주는 예시도 이다.

도 9를 참조하면, 메모리 모듈(200)은 PCB 등과 같은 기판(201)에 장착된 복수의 메모리 소자들을 포함한다. 상기 메모리 모듈(200)은 예를 들어, SIMM(single in-line memory module), DIMM(dual in-line memory modules), RDIMM(registered dual in-line memory module) UDIMM (unbuffered dual in-line memory module), SODIMM(small outline dual in-line memory module), 및 ECC-SODIMM(error check & correction small outline dual in-line memory module)중 하나 일 수 있다.

도 10은 도 9의 메모리 모듈을 탑재한 메모리 시스템의 예시도 이다.

도 10을 참조하면, 메모리 시스템(700)은 메모리 모듈(200)과 칩셋(101)을 포함할 수 있다. 상기 칩셋(101)은 도 1의 메모리 콘트롤러(100)를 포함할 수 있다. 상기 메모리 시스템(700)의 메인 보드(701)에는 슬롯(703)이 하나 이상 설치되어 있으며, 상기 메모리 모듈(200)은 상기 슬롯(703)에 장착된다. 또한, 상기 메인 보드(701)에는 CPU 또는 마이크로프로세서가 장착될 수 있다.

도 10의 메모리 시스템(700)은 PC(personal computer), 랩탑(laptop) 컴퓨터, 스토리지 서버(storage server)와 같은 컴퓨터 시스템에 적용될 수 있다.

도 10에서, 상기 칩셋(101)은 상기 LRT(120)와 상기 WLMC(140)를 구비하여 상기 클럭 신호(CK)와 데이터 스트로브 신호(DQS) 간의 타이밍 스큐를 체크하고 DQS의 출력 타이밍을 조절하는 라이트 레벨링 동작을 수행할 수 있다.

라이트 레벨링 동작은 메모리 시스템의 파워 온 시 또는 PVT 변동의 검출 시, 혹은 주기적으로 수행될 수 있다.

도 11은 도 1중 메모리 모듈의 배치 예를 보여주는 블록도이다.

도 11은 메모리 모듈의 타입 중 RDIMM(Registered Dual In-line Memory Moduel)의 예시를 나타낸다. 메모리 콘트롤러(100)는 상기 메모리 모듈(200)로 데이터 신호(DQ)를 전송하고, 상기 메모리 모듈(200)로부터 데이터 신호(DQ)를 수신할 수 있다. 또한, 상기 메모리 콘트롤러(100)는 클럭 신호, 코맨드, 어드레스, 및 데이터 스트로브 신호를 상기 메모리 모듈(200)로 출력할 수 있다.

상기 메모리 모듈(200)은 버퍼 칩(32) 및 복수의 메모리 칩들(31_1T 내지 31_9T, 31_1B 내지 31_9B)를 포함할 수 있다. 상기 버퍼 칩(32)은 메모리 콘트롤러(100)로부터 제공되는 코맨드, 어드레스, 클럭 신호, 및 각종 제어 신호를 버퍼링하여 복수의 버스들(미도시)을 통해 상기 메모리 칩들(31_1T 내지 31_9T, 31_1B 내지 31_9B)로 전송할 수 있다.

메모리 칩들(31_1T 내지 31_9T, 31_1B 내지 31_9B)은 시스템 클럭 신호에 동기되어 메모리 콘트롤러(100)로 데이터를 출력하거나, 메모리 콘트롤러(100)로부터 데이터를 수신하여 라이트하는 SDRAM일 수 있다. 특히, 메모리 칩들(31_1T 내지 31_9T, 31_1B 내지 31_9B)은 DDR3나 DDR4 타입의 SDRAM일 수 있다.

메모리 칩들(31_1T 내지 31_9T, 31_1B 내지 31_9B)은 모듈 보드의 상면 및 하면에서 서로 대응되는 위치로 배치되되, 버퍼 칩(32)의 양 측에서 각기 1 열로 배치될 수 있다. 상기 메모리 모듈(200)은 플라이 바이 구조의 버스들로 연결될 수 있다.

상기 메모리 칩들은 전술한 도면들에서 메모리 소자들에 대응된다.

도 12는 데이터 처리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 12를 참조하면, 데이터 처리 시스템은 CPU(Central Processing Unit; 10), 시스템 메모리(20), 호스트 인터페이스(30), 메인 보드(main board; 40), 및 호스트(50)를 포함할 수 있다.

CPU(10)는 시스템 메모리(20)를 제어하기 위한 메모리 콘트롤러(MC:100)를 포함할 수 있다. 상기 메모리 콘트롤러(100)는 CPU(10)의 일부로서 구현되거나 CPU(10)와는 독립적으로 구현될 수 있다. 시스템 메모리(20)는 CPU(10)가 억세스(access)할 데이터를 저장한다. 예컨대, 시스템 메모리(20)는 복수의 메모리 모듈들(21,22,23)을 포함할 수 있다. 시스템 메모리(20)는 제1 메모리 모듈(21)을 기본적으로 포함한다. 또한, 시스템 메모리(20)는 메모리 용량의 확장을 위해 제2 메모리 모듈(22) 및 제3 메모리 모듈(23)을 더 포함할 수 있다. 여기서, 상기 메모리 모듈은 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)의 집합으로 구현될 수 있다.

호스트 인터페이스(30)는 CPU(10)의 제어에 따라 호스트(50)와 인터페이스를 수행한다. 예컨대, 호스트 인터페이스(30)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, USB(Universal Serial Bus) 인터페이스, PCI(Peripheral Component Interconnect)인터페이스, PCI-EXPRESS(Peripheral Component Interconnect Express) 인터페이스 및 SAS(Serial Attached SCSI) 인터페이스 중 적어도 하나로로 구현될 수 있다.

호스트(50)는 호스트 인터페이스(30)를 통하여 CPU(10)와 데이터 통신을 한다.

도 12의 데이터 처리 시스템은 하드 디스크 드라이브(Hard Disk Drive) 또는 SSD (Solid State Drive)로 기능 할 수 있다. 또한, 데이터 처리 시스템은 노트북 컴퓨터(Notebook Computer), PC(Personal Computer), 워크스테이션 (Workstation), 또는 서버(Server) 등으로 기능 할 수 있다.

도 12의 경우에 상기 메모리 콘트롤러(100)은 상기 LRT(120)와 상기 WLMC(140)를 구비하여 상기 클럭 신호(CK)와 데이터 스트로브 신호(DQS) 간의 타이밍 스큐를 체크하고 DQS의 출력 타이밍을 조절하는 라이트 레벨링 동작을 안정적으로 수행할 수 있다. 따라서, 데이터 처리 시스템의 라이트 동작이 보다 신뢰성 있게 수행된다.

도 13은 본 발명의 다른 실시 예에 따른 메모리 시스템의 구현 예시도 이다.

도 13을 참조하면, 메모리 시스템(1300)은 메모리 모듈(1310) 및 메모리 콘트롤러(1320)을 포함할 수 있다. 메모리 모듈(1310)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 소자(1330)를 장착할 수 있다. 반도체 메모리 소자(1330)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(1330)는 복수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(1331)과 하나 이상의 슬레이브 칩(1332)을 포함할 수 있다.

반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다. 또한, 반도체 레이어들 사이의 신호의 전달은 광학 I/O 연결(optical input/output connection)을 통하여 수행될 수도 있다.

마스터 칩(1331)과 슬레이브 칩(1332)은 메모리 어레이, 저장 유닛, 및 리프레쉬 유닛를 포함할 수 있다.

메모리 모듈(1310)은 시스템 버스를 통해 메모리 콘트롤러(1320)와 통신할 수 있다. 시스템 버스를 통하여 데이터 신호(DQ), 코맨드/어드레스(CMD/ADD) 및 클럭 신호(CLK) 등이 메모리 모듈(1310)과 메모리 콘트롤러(1320) 사이에서 송수신될 수 있다. 상기 시스템 버스를 이용한 메모리 모듈(1310)과 메모리 콘트롤러(1320) 사이의 신호의 전달은 광학 I/O 연결(optical input/output connection)을 통하여 수행될 수 있다.

도 13의 경우에, 상기 메모리 콘트롤러(1320)는 상기 LRT(120)와 상기 WLMC(140)를 구비하여 라이트 레벨링 동작을 안정적으로 수행할 수 있다.

도 14는 도 13의 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 14를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(1400)에 본 발명에 적용되는 반도체 메모리 소자가 램(1420)으로서 장착될 수 있다. 램(1420)으로서 장착되는 반도체 메모리 소자는 메모리 모듈 형태로 구현될 수 있다.

상기 컴퓨팅 시스템(1400)은 중앙처리장치(1410), 램(1420), 유저 인터페이스(1430), 및 불휘발성 메모리(1440)를 포함할 수 있으며, 이들 구성요소는 각각 버스(1450)를 통해 연결되어 있다. 불휘발성 메모리(1440)는 SSD나 HDD와 같은 대용량 저장 장치로 구현될 수 있다.

도 14의 경우에 상기 CPU(1410)는 도 1에서 보여지는 LRT(120)와 상기 WLMC(140)를 구비하여 라이트 레벨링 동작을 안정적으로 수행할 수 있다.

비록 도 14에서 RAM(1420)이 탑재되었으나, 사안이 다른 경우에 MRAM이 RAM 대신에 탑재될 수 있다. 에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다.

STT-MRAM(Spin transfer torque magneto resistive random access memory)이 이 RAM(1420)대신 탑재되는 경우에 상기 CPU(1410)은 라이트 레벨링 동작을 안정적으로 수행할 수 있는 것이다.

STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역 방향이 될 수 있다.

도 15는 도 1의 메모리 모듈에 탑재 가능한 메모리 소자의 또 다른 예시적 블록도이다.

도 15를 참조하면, 불휘발성 메모리 소자(1100)는 메모리 셀 어레이(MCA:1110), 제어부(1120), 전압 발생부(1130), 로우 디코더(1140), 페이지 버퍼(1150), 및 컬럼 디코더(1160)를 포함할 수 있다. 메모리 셀 어레이(1110)는 NAND 플래시 메모리인 경우, 메모리 블록에 배치된 복수개의 메모리 셀 스트링들을 구비하여 구성될 수 있다. 제어부(1120)는 수행될 동작(예를 들면, 소거, 프로그램, 및 리드 동작)에 따라 제어 신호들을 전압 발생부(1130), 로우 디코더(1140), 및 컬럼 디코더(1160)로 출력한다.

전압 발생부(1130)는 패스 전압(Vpass), 리드 전압(Vread), 소거 전압(Verase), 스텝 전압(Vstep) 등과 같은 메모리 장치의 동작을 수행하는데 필요한전압들을 발생한다. 로우 디코더(1140)는 메모리 셀 어레이(1110)의 스트링 선택 라인(SSL), 워드 라인(WLk), 접지 선택 라인(GSL), 및 공통 소스 라인(SSL) 등과 같은 라인들에 전압 발생부(1130)에서 발생된 전압들을 수행되는 동작 모드에 따라 인가한다. 컬럼 디코더(1160)는 메모리 셀 어레이(1110)의 비트 라인들(BLn)을 페이지 버퍼(1150)에 연결되도록 한다. 컬럼 디코더(1160)는 프로그래밍 또는 소거 동작시 비트 라인들(BLn)로 인가되는 전압을 결정한다.

또한, 제어부(1120)는 라이트 레벨링 동작시 메모리 콘트롤러로부터 코맨드 (예를 들면, 라이트 코맨드), 라이트 레벨링 인에이블 신호, 및 데이터 스트로브 신호 등을 입력단(I1)을 통해 수신할 수 있다. 상기 제어부(1120)는 상기 코맨드 신호 및 클럭 신호에 응답하여 내부적으로 발생된 내부 코맨드 신호(예를 들면, 내부 라이트 코맨드 신호)와 상기 데이터 스트로브 신호에 응답하여 내부적으로 발생된 내부 데이터 스트로브 신호 사이의 위상차를 검출할 수 있다. 상기 제어부(1120)는 검출된 위상차에 대한 정보를 나타내는 감지 정보를 메모리 콘트롤러와 연결된 출력단(O1)을 통해 출력할 수 있다.

도 15의 경우에 메모리 콘트롤러(1320)는 상기 LRT(120)와 상기 WLMC(140)를 구비하여 불휘발성 메모리 소자(1100)에 대한 라이트 레벨링 동작을 안정적으로 수행할 수 있다.

도 16은 도 15에서 나타낸 불휘발성 메모리 소자(1100)의 메모리 셀 어레이(1110)의 예시적 회로도이다.

로우 디코더(1140)는 적어도 하나 이상의 스트링 선택 라인(SSL), 워드 라인(WLk), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)으로 다양한 전압을 인가한다. 페이지 버퍼(1150)는 메모리 셀 스트링의 비트라인(BLn)과 연결된다.

도 16의 메모리 셀 어레이(1110)는 낸드 플래시 메모리 장치의 메모리 셀 어레이의 예시이며, 본 발명은 이에 한정되지 않는다. 즉, 본 발명의 메모리 셀 어레이는 DDR3 SDRAM의 메모리 셀 어레이도 포함한다.

상기 도 16의 메모리 셀 어레이 이외에도, 불휘발성 반도체 메모리 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)의 메모리 셀 어레이가 사용될 수 있다.

도 17은 메모리 카드에 적용된 본 발명의 응용 예를 보여주는 회로 블록도 이다.

도 17을 참조하면, 메모리 카드(1200)는 코맨드 및 어드레스 신호(C/A)를 발생하는 메모리 콘트롤러(1220), 및 메모리 모듈 등과 같은 타겟(1210)을 포함할 수 있다.

타겟(1210)은 복수개의 플래시 메모리 장치를 구비하는 플래시 메모리나 SDRAM 등으로 구성될 수 있다. 상기 타겟(1210)은 SoC 로 구성될 수 있다.

메모리 콘트롤러(1220)는 호스트와 메모리 콘트롤러(1220)사이에서 코맨드 및 어드레스를 인터페이싱하는 호스트 인터페이스(1223), 및 상기 타겟(1210)과 메모리 콘트롤러(1220)사이에서 코맨드 및 어드레스를 인터페이싱하는 메모리 인터페이스(1225)를 포함할 수 있다.

상기 메모리 콘트롤러(1220)는 또한, 제어부(1224), 프로세서(1222), 및 SRAM(1221)을 포함할 수 있다.

상기 호스트 인터페이스(1223), 제어부(1224), 및 메모리 인터페이스(1225)는 공통 버스를 통해 상기 콘트롤러 메모리(SRAM:1221)나 프로세서(CPU:1222)와 통신한다.

또한, 메모리 콘트롤러(1220)의 제어부(1224)는 라이트 레벨링 동작시, 메모리 인터페이스(1225)를 통하여 타겟(1210)내의 복수개의 메모리 소자들 중 적어도 하나의 메모리 소자로 라이트 레벨링 동작을 위한 코맨드 신호, 라이트 레벨링 제어 신호, 및 데이터 스트로브 신호를 출력할 수 있다.

메모리 콘트롤러(1220) 및 회로 블록들(1221, 1222, 1223, 1224, 및 1225)을 포함하는 메모리 카드(1200)의 구성요소들은 메모리 콘트롤러(1220)에 포함될 수 있으며, 상기 타겟(1210)은 휘발성 메모리 모듈 혹은 불휘발성 메모리 모듈이 모두 포함될 수 있다.

도 17의 타겟(1210)이나 상기 CPU(1222)의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

도 18은 모바일 디바이스에 적용된 본 발명의 응용 예를 보여주는 회로 블록도 이다.

모바일 디바이스(1500)는 공통 버스(B1)를 통하여 통신하는 프로세서(CPU)(1530), 랜덤 억세스 메모리(RAM)(1540), 사용자 인터페이스(1550), 메모리 시스템(1510), 및 모뎀(1520)을 구비하여 구성될 수 있다.

메모리 시스템(1510)은 상기 공통 버스(B1)를 통하여 상기 프로세서(CPU)(1530)에 연결된다.

상기 메모리 시스템(1510)을 구성하는 메모리 콘트롤러(1512)는 본 발명에 따라 참조 메모리를 참조하여 라이트 레벨링 동작을 수행한다.

라이트 레벨링 동작을 위해 코맨드, 클럭신호, 라이트 레벨링 제어 신호, 및 데이터 스트로브 신호가 칩 보드(1511)로 제공될 수 있다. 상기 칩 보드(1511)내의 메모리 소자는 상기 코맨드 및 클럭 신호에 응답하여 내부 코맨드 신호를 발생하고, 상기 데이터 스트로브 신호에 응답하여 내부 데이터 스트로브 신호를 발생할 수 있다. 상기 내부 코맨드 신호 및 내부 데이터 스트로브 신호 간의 위상차가 상기 메모리 소자 내부에서 감지되는 경우에, 그 감지된 위상차를 나타내는 스큐 정보(Det_inf)는 메모리 콘트롤러(1512)로 역으로 제공될 수 있다. 상기 스큐 정보는 상기 메모리 콘트롤러(1512)가 상기 데이터 스트로브 신호의 출력 타이밍을 조절하는데 이용된다.

도 18내의 메모리 시스템(1510)은 다양한 응용(예를 들면, 솔리드 스테이트 디스크(SSD), 카메라 이미지 센서(CIS) 및 컴퓨터 응용 칩셋 등과 같은 전자 장치)에도 적용될 수 있다.

상기 메모리 시스템(1510)은 다양한 형태의 패키지(예를 들면, 볼 그리드 어레이(BGA), 칩 스케일 패키지(CSP), PLCC(plastic leaded chip carrier), PDIP(plastic dual in-line package), 멀티칩 패키지(MCP), WFP(waferlevel fabricated package), 및 WSP(wafer-level processed stock package) 등)로 패키징될 수 있다.

상기 CPU(1530)와 상기 메모리 콘트롤러(1512)간의 인터페이스는 다양한 프로토콜들을 이용하여 수행될 수 있다. 예시적으로, 메모리 콘트롤러(1512)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 이용할 수 있다.

도 18과 같은 디바이스는 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 로 변경 또는 확장될 수도 있다.

이상에서와 같이 도면과 명세서를 통해 본 발명의 실시 예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

예를 들어, 메모리 콘트롤러가 라이트 레벨링을 수행하는 것으로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 참조 테이블을 기반으로 수행되는 라이트 레벨링을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 DIMM 모듈을 위주로 한 라이트 레벨링이 설명되었으나, 이에 한정됨이 없이 타의 반도체 모듈에도 본 발명이 적용될 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
100: 메모리 콘트롤러
120: 레벨링 기준 테이블
140: 라이트 레벨링 매니지먼트 회로
200: 메모리 모듈

Claims

타겟 보드에 장착되어질 메모리 모듈의 타입별로 데이터 관련 신호 기준 딜레이 값들을 레벨링 기준 테이블에 등록하고;
설정된 타입을 갖는 메모리 모듈이 상기 타겟 보드에 장착되었을 때, 상기 메모리 모듈로 라이트 레벨링 관련 신호들을 전송하고;
상기 메모리 모듈 내의 메모리 소자들로부터 각기 수신되는 데이터 관련 신호들과 클럭 신호 간의 타이밍 스큐를 검출하고;
상기 타이밍 스큐가 상기 레벨링 기준 테이블에 등록된 상기 데이터 관련 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어날 경우에, 상기 해당 기준 딜레이 값에 근거하여 상기 타이밍 스큐에 대응되는 메모리 소자로 전송되는 데이터 관련 신호의 딜레이를 조절하는 라이트 레벨링 제어방법.
제1항에 있어서, 상기 데이터 관련 신호는 관련 데이터 신호의 유효(validity)를 나타내는 데이터 스트로브 신호(DQS) 인 라이트 레벨링 제어방법.
제1항에 있어서, 상기 메모리 소자들은 DDR3 SDRAM 인 라이트 레벨링 제어방법.
제1항에 있어서, 상기 메모리 모듈은 UDIMM,VLPDIMM,RDIMM, 및 SODIMM 중의 하나인 라이트 레벨링 제어방법.
제1항에 있어서, 상기 데이터 관련 신호 기준 딜레이 값들은 상기 타겟 보드의 토폴로지에 따라서도 차별화되는 라이트 레벨링 제어방법.
제1항에 있어서, 상기 타이밍 스큐가 상기 해당 기준 딜레이 값에서 25% 이상 초과 시에, 상기 레벨링 기준 테이블의 상기 해당 기준 딜레이 값을 참조로, 상기 타이밍 스큐에 대응되는 상기 메모리 소자로 전송되는 상기 데이터 관련 신호의 딜레이가 조절되는 라이트 레벨링 제어방법.
제6항에 있어서, 상기 타이밍 스큐에 대응되는 상기 메모리 소자에 대한 상기 데이터 관련 신호의 딜레이 조절 시, 라이트 레벨링에 성공한 메모리 소자들의 평균 오프셋 값이 추가로 반영되는 라이트 레벨링 제어방법.
듀얼 인라인 메모리 모듈의 타입별로 데이터 스트로브 신호 기준 딜레이 값들을 참조 메모리에 SPD 정보로서 미리 저장하고;
한 타입의 듀얼 인라인 메모리 모듈이 타겟 보드에 탑재되었을 때, 상기 SPD정보를 통해 해당 메모리 모듈의 타입을 파악한 후, 상기 듀얼 인라인 메모리 모듈로 클럭 신호, 코맨드, 어드레스, 및 데이터 스트로브 신호를 포함하는 라이트 레벨링 관련 신호들을 전송하고;
상기 듀얼 인라인 메모리 모듈 내에서 플라이 바이 토폴로지로 연결된 메모리 소자들로부터 각기 수신되는 데이터 스트로브 신호와 상기 클럭 신호 간의 타이밍 스큐를 각기 검출하고;
상기 검출된 타이밍 스큐가 상기 참조 메모리에 저장된 상기 데이터 스트로브 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어날 경우에, 상기 해당 기준 딜레이 값과 라이트 레벨링에 성공한 메모리 소자들의 평균 오프셋 값에 근거하여 상기 검출된 타이밍 스큐에 대응되는 메모리 소자로 전송되는 데이터 스트로브 신호의 타이밍을 조절하는 라이트 레벨링 제어방법.
제8항에 있어서, 상기 참조 메모리는 불휘발성 반도체 메모리인 라이트 레벨링 제어방법.
제8항에 있어서, 상기 메모리 소자들이 DDR3 SDRAM 인 경우에 상기 듀얼 인라인 메모리 모듈은 버퍼 칩을 포함하는 라이트 레벨링 제어방법.
제8항에 있어서, 상기 듀얼 인라인 메모리 모듈은 DDR3 DIMM인 라이트 레벨링 제어방법.
제8항에 있어서, 상기 데이터 스트로브 신호 기준 딜레이 값들은 상기 타겟 보드의 토폴로지에 따라서도 차별화되는 라이트 레벨링 제어방법.
제8항에 있어서, 상기 소정 허용 범위는 상기 해당 기준 딜레이 값을 기준으로 25% 범위 이내인 라이트 레벨링 제어방법.
제8항에 있어서, 상기 데이터 스트로브 신호 기준 딜레이 값들은 적용되는 시스템 온 칩(SoC)에 따라서도 차별화되는 라이트 레벨링 제어방법.
타겟 보드에 장착되어질 메모리 모듈의 타입별로 데이터 관련 신호 기준 딜레이 값들을 미리 저장하고 있는 레벨링 기준 테이블; 및
상기 타겟 보드에 장착된 상기 메모리 모듈로 라이트 레벨링 관련 신호들을 전송한 후, 상기 메모리 모듈 내의 메모리 소자들로부터 각기 수신되는 데이터 관련 신호들과 클럭 신호 간의 타이밍 스큐를 체크하여 스큐 페일이 검출되었을 때, 상기 데이터 관련 신호 기준 딜레이 값들 중 대응되는 기준 딜레이 값에 근거하여 상기 스큐 페일이 검출된 메모리 소자로 전송되는 데이터 관련 신호의 타이밍을 제어하는 라이트 레벨링 매니지먼트 회로를 포함하는 라이트 레벨링 제어 회로.
제15항에 있어서, 상기 레벨링 기준 테이블은 불휘발성 반도체 메모리인 라이트 레벨링 제어 회로.
제15항에 있어서, 상기 데이터 관련 신호는 데이터 신호의 유효성을 나타내는 데이터 스트로브 신호(DQS) 인 라이트 레벨링 제어 회로.
제17항에 있어서,
상기 라이트 레벨링 매니지먼트 회로는,
상기 클럭 신호를 생성하는 클럭 발생기;
인가되는 제어신호에 따라 딜레이 조절된 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 신호 발생기; 및
상기 타이밍 스큐가 상기 레벨링 기준 테이블에 등록된 상기 데이터 관련 신호 기준 딜레이 값들 중 해당 기준 딜레이 값을 소정 허용 범위 이상으로 벗어난 경우에, 상기 해당 기준 딜레이 값에 근거하여 상기 스큐 페일이 검출된 메모리 소자로 전송되는 상기 데이터 관련 신호의 딜레이 타이밍을 조절하기 위해 상기 제어신호를 상기 데이터 스트로브 신호 발생기로 인가하는 제어부를 포함하는 라이트 레벨링 제어 회로.
타겟 보드에 장착되어질 듀얼 인라인 메모리 모듈의 타입별로 데이터 스트로브 신호 기준 딜레이 값들을 미리 저장하고 있는 참조 메모리;
클럭 신호를 생성하는 클럭 발생기;
인가되는 제어신호에 따라 딜레이 조절된 데이터 스트로브 신호를 생성하는 데이터 스트로브 신호 발생기; 및
상기 타겟 보드에 장착된 상기 듀얼 인라인 메모리 모듈로 상기 클럭 신호, 코맨드, 어드레스, 및 상기 데이터 스트로브 신호를 포함하는 라이트 레벨링 관련 신호들이 전송되도록 제어한 후, 상기 듀얼 인라인 메모리 모듈 내의 메모리 소자들로부터 각기 수신되는 데이터 스트로브 신호들과 상기 클럭 신호 간의 타이밍 스큐를 체크하여 스큐 페일이 검출되었을 때, 상기 스큐 페일이 검출된 메모리 소자로 전송되는 데이터 스트로브 신호의 전송 타이밍을 보상하는 라이트 레벨링 매니지먼트 회로를 포함하는 메모리 콘트롤러.
제19항에 있어서, 상기 타이밍 스큐의 체크는, 상기 듀얼 인라인 메모리 모듈 내에서 플라이 바이 토폴로지로 연결된 상기 메모리 소자들로부터 각기 수신되는 상기 데이터 스트로브 신호들과 상기 클럭 신호 간의 타이밍 스큐를 각기 체크함에 의해 수행되는 메모리 콘트롤러.