KR102142589B1 - 패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법 - Google Patents

패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법 Download PDF

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Abstract

패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법이 개시된다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 커맨드 및 패리티 신호를 수신하여 패리티 체크를 수행하는 패리티 체크부와, 상기 커맨드를 수신하고 이를 지연하여 출력하는 커맨드 레지스터와, 상기 커맨드 레지스터로부터 상기 커맨드를 수신하고, 상기 패리티 체크부로부터의 패리티 체크 결과에 따라 내부 커맨드를 출력하는 커맨드 디코더 및 상기 패리티 체크 결과에 따라 상기 커맨드에 패리티 에러가 발생하였는지 여부를 나타내는 패리티 에러 정보를 생성하여 출력하는 정보 발생부를 구비하는 것을 특징으로 한다.

Description

패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법{Semiconductor Memory Device and System Conducting Parity Check and Operating Method of Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 증가하고 있다. 반도체 메모리 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
반도체 메모리 장치는 메모리 콘트롤러로부터 커맨드나 어드레스 등의 신호들을 수신하여 메모리 동작을 수행한다. 그러나 반도체 메모리 장치의 동작이 고속화됨에 따라 신호들의 수신 동작에 에러 발생 확률이 증가하게 되며, 이에 따라 반도체 메모리 장치의 안정적인 동작이 보장되지 않는 문제가 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 고속으로 동작함과 함께 신호의 수신 에러를 감소할 수 있는 패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 커맨드 및 패리티 신호를 수신하여 패리티 체크를 수행하는 패리티 체크부와, 상기 커맨드를 수신하고 이를 지연하여 출력하는 커맨드 레지스터와, 상기 커맨드 레지스터로부터 상기 커맨드를 수신하고, 상기 패리티 체크부로부터의 패리티 체크 결과에 따라 내부 커맨드를 출력하는 커맨드 디코더 및 상기 패리티 체크 결과에 따라 상기 커맨드에 패리티 에러가 발생하였는지 여부를 나타내는 패리티 에러 정보를 생성하여 출력하는 정보 발생부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 커맨드 및 패리티 신호를 수신하여 패리티 체크를 수행하고, 패리티 체크 결과를 출력하는 패리티 체크부와, 상기 패리티 체크 결과를 수신하고 이를 지연하여 출력하는 딜레이부와, 상기 커맨드를 수신하고 이를 지연하여 출력하는 커맨드 저장부와, 상기 딜레이부로부터의 패리티 체크 결과에 따라, 상기 커맨드 저장부로부터의 커맨드를 디코딩하여 내부 커맨드를 생성하는 커맨드 디코더를 구비하고, 상기 커맨드와 동기하여 상기 패리티 체크 결과가 상기 커맨드 디코더로 제공되도록, 상기 딜레이부는 상기 패리티 체크 결과를 지연하여 출력하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 로우 어드레스에 응답하여 상기 메모리 셀 어레이의 로우를 구동하는 로우 디코더와, 칼럼 어드레스에 응답하여 상기 메모리 셀 어레이의 칼럼을 구동하는 칼럼 디코더 및 외부로부터 커맨드 및 칩 선택신호를 수신하고, 상기 커맨드 및 패리티 신호의 비트 값을 검출함에 의하여 상기 커맨드에 대한 패리티 체크 동작을 수행하며, 상기 패리티 체크 결과에 따라 패리티 에러가 발생되지 않은 경우에 선택적으로 상기 커맨드에 대응하는 내부 커맨드를 출력하는 커맨드 제어로직을 구비하는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작방법은, 커맨드 및 패리티 신호를 수신하는 단계와, 상기 패리티 신호를 이용하여 상기 커맨드에 대한 패리티 체크를 수행함에 의하여 패리티 체크 결과를 발생하는 단계와, 패리티 체크 결과를 지연하여 커맨드 디코더로 제공하는 단계와, 상기 패리티 체크 결과에 따라, 패리티 에러가 발생된 경우 내부 커맨드의 출력을 차단하는 단계 및 상기 패리티 체크 결과에 따라, 패리티 에러의 발생 여부를 나타내는 패리티 에러 정보를 생성하여 메모리 콘트롤러로 출력하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 일 실시예의 패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법에 따르면, 반도체 메모리 장치가 고속으로 동작하더라도 각종 신호들의 수신 에러를 감소시킬 수 있을 뿐 아니라, 잘못된 메모리 동작이 수행되는 것을 미리 방지할 수 있으므로 동작 신뢰성을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 일 동작 예를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 5a,b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 7은 본 발명의 실시예에 따른 패리티 체크 동작을 나타내는 타이밍도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 10 및 도 11은 본 발명의 실시예에 따라 패리티 체크 결과에 따른 반도체 메모리 장치의 내부 동작의 일예를 나타내는 파형도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치에 구비되는 패리티 체크부의 일 구현예를 나타내는 회로도이다.
도 13a,b는 도 12의 패리티 체크부(2100)의 동작에 따른 각종 신호의 파형 예를 나타내는 도면이다.
도 14는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 16은 본 발명의 일 실시예에 따른 메모리 콘트롤러의 동작방법을 나타내는 플로우차트이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 18a,b,c,d는 도 17의 반도체 메모리 장치에 구비되는 구성들의 구현 예를 나타내는 회로도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 20a,b는 도 19에 도시된 반도체 메모리 장치에 구비되는 구성들의 구현 예를 나타내는 회로도이다.
도 21은 반도체 메모리 장치에 구비되는 커맨드 제어로직의 다른 구현 예를 나타내는 회로도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 콘트롤러를 나타내는 블록도이다.
도 23은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 블록도이다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 다른 구현예를 나타내는 블록도이다.
도 25a,b는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 또 다른 구현예를 나타내는 블록도이다.
도 26은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 27은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 또 다른 구현예를 나타내는 블록도이다.
도 28은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
반도체 메모리 장치의 동작 속도가 증가함에 따라 메모리 시스템 내에서 송수신되는 신호의 에러 발생 확률이 증가할 수 있다. 예컨대, 반도체 메모리 장치로서 DRAM(Dynamic Random Access Memory)은 유한 데이터 리텐션(Finite Data Retention) 특성을 갖는 메모리로서, 메모리 콘트롤러로부터 커맨드, 어드레스 및 칩 선택신호 등을 수신하고, 커맨드 디코딩 및 어드레스 컨트롤 등의 내부 동작을 통해 메모리 콘트롤러가 요청한 메모리 동작을 수행한다. 반도체 메모리 장치의 안정적 동작을 위해서는 상기 신호들의 안정적인 송수신이 필요하다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 포함된 메모리 시스템을 나타내는 블록도이다. 도 1에 도시된 바와 같이, 메모리 시스템(1000)은 메모리 콘트롤러(1010)와 반도체 메모리 장치(1100)를 포함할 수 있으며, 반도체 메모리 장치(1100)는 셀 어레이(1110), 패리티 체크부(1120), 커맨드 레지스터(1130), 정보 발생부(1140) 및 커맨드 디코더(1150)를 포함할 수 있다. 또한, 반도체 메모리 장치(1100)는 다중 목적 레지스터(Multiple Purpose Register, MPR, 1160)를 더 포함할 수 있다. 도 1에 도시된 반도체 메모리 장치(1100)의 구성들은 본 발명의 실시예에 따른 패리티 체크의 기본적인 동작을 나타내기 위한 것으로서, 데이터의 리드/라이트 등의 메모리 동작을 위한 다른 구성들이 반도체 메모리 장치(1100)에 더 구비될 수 있다.
메모리 콘트롤러(1010)는 각종 신호들을 반도체 메모리 장치(1100)로 제공하여 메모리 동작을 제어한다. 예컨대, 메모리 콘트롤러(1010)는 클록 신호(CLK), 칩 선택신호(CS), 커맨드(CMD) 및 어드레스(ADD) 등을 반도체 메모리 장치(1100)로 제공하며, 또한 리드 및 라이트 동작을 위한 데이터(Data)가 메모리 콘트롤러(1010)와 반도체 메모리 장치(1100) 사이에서 송수신된다.
또한, 본 발명의 실시예에 따른 패리티 체크 동작을 위하여 메모리 콘트롤러(1010)는 패리티 신호(parity)를 반도체 메모리 장치(1100)로 제공할 수 있다. 패리티 신호(parity)는 하나 또는 두 개 이상의 비트를 포함할 수 있으며, 또한 커맨드(CMD) 및 어드레스(ADD)의 로직 상태에 따른 비트 값을 가질 수 있다. 커맨드(CMD) 및 어드레스(ADD) 각각은 복수 개의 비트들로 구현될 수 있으며, 커맨드(CMD) 및 어드레스(ADD)의 비트 값에 따라 패리티 신호(parity)의 비트 값이 결정될 수 있다. 예컨대, 커맨드(CMD), 어드레스(ADD) 및 패리티 신호(parity)의 비트 값들 중 로직 하이를 갖는 비트들의 개수가 짝수 개로 제공되도록 설정되는 경우, 커맨드(CMD) 및 어드레스(ADD)를 구성하는 비트들 중 로직 하이를 갖는 비트들의 개수가 홀수 개인 경우에는 패리티 신호(parity)는 로직 하이 값을 가질 수 있으며, 반면에 커맨드(CMD) 및 어드레스(ADD)를 구성하는 비트들 중 로직 하이를 갖는 비트들의 개수가 짝수 개인 경우에는 패리티 신호(parity)는 로직 로우 값을 가질 수 있다. 다른 실시예로서, 커맨드(CMD)에 대해서만 패리티 체크를 수행하는 경우에는 커맨드(CMD)를 구성하는 비트들의 비트 값에 따라 패리티 신호(parity)의 비트 값이 결정될 수 있으며, 또는 어드레스(ADD)에 대해서만 패리티 체크를 수행하는 경우에는 어드레스(ADD)를 구성하는 비트들의 비트 값에 따라 패리티 신호(parity)의 비트 값이 결정될 수 있다.
패리티 체크부(1120)는 메모리 콘트롤러(1010)로부터 수신된 패리티 신호(parity)를 이용하여 커맨드(CMD) 및 어드레스(ADD) 중 적어도 하나에 대한 패리티 체크를 수행한다. 커맨드(CMD) 및 어드레스(ADD)에 대해 패리티 체크가 수행되는 것으로 가정할 경우, 패리티 체크부(1120)는 커맨드(CMD), 어드레스(ADD) 및 패리티 신호(parity)를 수신하고, 커맨드(CMD) 및 어드레스(ADD) 및 패리티 신호(parity)의 비트 값을 체크하여 패리티 체크 결과를 발생한다. 정보 발생부(1140)는, 상기 패리티 체크 결과에 따라 패리티 에러 유무를 나타내는 패리티 에러 정보(Info_PEI)를 생성하여 메모리 콘트롤러(1010)로 출력한다.
패리티 체크 결과, 패리티 에러가 발생하지 않은 경우에는 커맨드(CMD)가 정상적으로 커맨드 디코더(1150)로 제공됨에 따라 내부 커맨드가 생성되고, 상기 내부 커맨드에 응답하여 메모리 동작이 수행된다. 패리티 체크 동작에 소요되는 시간을 고려하여, 커맨드(CMD)는 커맨드 레지스터(1130) 내에 일시 저장될 수 있으며, 패리티 체크 결과가 커맨드 디코더(1150)로 제공되는 타이밍에 동기되도록 커맨드 레지스터(1130) 내에 저장된 커맨드(CMD)가 커맨드 디코더(1150)로 제공될 수 있다. 커맨드 레지스터(1130)는 쉬프트 레지스터 등의 수단으로 구현될 수 있으며, 커맨드 디코더(1150)로 제공되는 칩 선택신호(CS)나 로우/컬럼 디코더(미도시)로 제공되는 어드레스(ADD) 등을 일시 저장하기 위한 다른 저장 수단이 반도체 메모리 장치(1100)에 더 구비될 수 있다.
반면에, 패리티 에러가 발생한 경우에는 내부 커맨드의 생성이 차단되도록 함으로써 잘못된 메모리 동작이 수행되는 것을 방지한다. 패리티 체크 결과가 커맨드 디코더(1150)로 제공됨에 따라, 커맨드 디코더(1150)가 내부 커맨드를 출력하지 않도록 제어될 수 있다. 또는 패리티 체크 결과가 커맨드 레지스터(1130)로 제공됨에 따라, 커맨드 레지스터(1130)로부터 커맨드(CMD)가 출력되는 것이 차단되도록 제어될 수 있다.
한편, MPR(1160)은 반도체 메모리 장치(1100) 내의 각종 정보들을 저장하는 레지스터들을 포함할 수 있으며, 예컨대 본 발명의 실시예에 따라 수행된 패리티 체크 결과 패리티 에러가 발생된 커맨드(CMD) 및 어드레스(ADD) 등을 저장할 수 있다. 메모리 콘트롤러(1010)와의 협의에 따라 MPR(1160)에 저장된 적어도 일부의 정보가 메모리 콘트롤러(1010)로 제공될 수 있다. 메모리 콘트롤러(1010)는 MPR(1160)를 억세스함에 의해 에러가 발생된 커맨드/어드레스(CMD/ADD)의 정보를 수신할 수 있다. 메모리 콘트롤러(1010)는 MPR(1160)에 저장된 정보를 분석함에 의하여, 반도체 메모리 장치(1100)에 의해 수신된 커맨드/어드레스(CMD/ADD)의 에러 패턴을 검출하는 등의 동작을 수행할 수 있다.
한편, 메모리 콘트롤러(1010)는 실제 메모리 동작의 수행을 요청하는 경우에 칩 선택신호(CS)를 활성화하여 커맨드(CMD)와 함께 출력할 수 있으며, 칩 선택신호(CS)가 비활성화된 경우 반도체 메모리 장치(1100)는 비 동작상태에 있을 수 있다. 이에 따라, 칩 선택신호(CS)가 활성화된 경우에 패리티 체크부(1120)가 동작하도록 할 수 있으며, 예컨대 칩 선택신호(CS)는 패리티 체크부(1120)의 인에이블을 제어하기 위한 신호로서 이용될 수 있다. 또한, 활성화된 칩 선택신호(CS)가 커맨드 디코더(1150)로 제공될 때 커맨드 디코더(1150)는 적절한 내부 커맨드를 생성할 수 있으며, 이에 따라 패리티 에러가 발생한 경우 칩 선택신호(CS)가 커맨드 디코더(1150)로 제공되는 것을 차단함으로써 내부 커맨드가 생성되는 것을 방지할 수 있다. 설명에 따라, 칩 선택신호(CS)는 커맨드(CMD)에 포함되는 것으로 기술되어도 무방하다. 이에 따라, 이하의 설명에서 칩 선택신호(CS)가 명시적으로 도시되지 않은 경우에도, 칩 선택신호(CS)가 커맨드(CMD)에 포함되거나 포함되지 않는 것으로 가정될 수 있다.
도 2는 도 1의 반도체 메모리 장치의 일 동작 예를 나타내는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 콘트롤러(1010)로부터의 커맨드/어드레스(CMD/ADD) 및 패리티 신호(parity)는 패리티 체크부(1120)로 제공되고, 패리티 체크부(1120)는 커맨드(CMD) 및 어드레스(ADD) 및 패리티 신호(parity)의 비트 값을 체크하여 패리티 체크 결과(Res_CHK)를 발생한다.
패리티 체크 결과(Res_CHK)에 따라, 정보 발생부(1140)는 패리티 에러 정보(Info_PEI)를 생성하여 메모리 콘트롤러(1010)로 출력한다. 반도체 메모리 장치(1100)는 메모리 콘트롤러(1010)와의 통신을 위한 다수 개의 핀들을 포함할 수 있으며, 반도체 메모리 장치(1200)는 패리티 에러 정보(Info_PEI)를 출력하기 위한 정보 핀(Alert)을 포함할 수 있다. 일예로서, 패리티 에러가 발생되지 않은 경우에는 정보 발생부(1140)는 비활성화된 패리티 에러 정보(Info_PEI)를 출력할 수 있으며, 반면에 패리티 에러가 발생된 경우에는 정보 발생부(1140)는 활성화된 패리티 에러 정보(Info_PEI)를 출력할 수 있다. 메모리 콘트롤러(1010)는 패리티 에러 정보(Info_PEI)를 수신하고, 패리티 에러 정보(Info_PEI)에 따라 이후의 메모리 동작을 위한 커맨드 출력을 제어할 수 있다.
또한, 패리티 체크 결과(Res_CHK)에 따라 반도체 메모리 장치(1100)의 내부 커맨드(Int_CMD) 생성 동작이 제어될 수 있다. 패리티 에러가 발생되지 않은 경우 커맨드 디코더(1150)는 커맨드(CMD)를 디코딩하여 내부 커맨드(Int_CMD)를 생성하여 출력할 수 있다. 패리티 체크 동작에 소요되는 시간을 고려하여, 커맨드(CMD)는 커맨드 레지스터(1130)를 통해 소정 시간만큼 지연되어 커맨드 디코더(1150)로 제공될 수 있다. 반면에, 패리티 에러가 발생된 경우에는 커맨드 디코더(1150)로 커맨드(CMD)가 제공되는 것이 차단되거나, 또는 커맨드 디코더(1150)에서 수신되는 신호를 블록킹(blocking) 함으로써, 내부 커맨드(Int_CMD)가 출력되는 것을 방지할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 3에 도시된 바와 같이, 반도체 메모리 장치(1200)는 패리티 체크부(1220), 하나 이상의 레지스터(1231, 1232), 정보 발생부(1240), 커맨드 디코더(1250), 딜레이부(1260), 하나 이상의 버퍼(1271, 1272, 1273), 및 하나 이상의 플립플롭(1281, 1282, 1283)을 포함할 수 있다. 하나 이상의 레지스터(1231, 1232)는 칩 선택신호 및 커맨드를 저장하는 저장부에 해당하며, 예컨대 칩 선택신호 레지스터(1231) 및 커맨드 레지스터(1232)를 포함할 수 있다. 또한, 하나 이상의 버퍼(1271, 1272, 1273)는 칩 선택신호(CS)를 저장하는 제1 버퍼(1271), 커맨드(CMD)를 저장하는 제2 버퍼(1272) 및 패리티 신호(parity)를 저장하는 제3 버퍼(1273)를 포함할 수 있다. 또한, 하나 이상의 플립플롭(1281, 1282, 1283)은 칩 선택신호(CS)를 저장하는 제1 플립플롭(1281), 커맨드(CMD)를 저장하는 제2 플립플롭(1282) 및 패리티 신호(parity)를 저장하는 제3 플립플롭(1283)을 포함할 수 있다.
도 3에서는 칩 선택신호(CS), 커맨드(CMD) 및 패리티 신호(parity) 등을 저장하는 수단으로서 버퍼, 플립플롭, 레지스터 등이 도시되었으나, 본 발명의 실시예는 이에 국한될 필요 없이 다른 저장 수단들을 이용하여 저장 동작(또는, 딜레이 동작)을 수행할 수 있다. 또한, 패리티 체크부(1220) 및 딜레이부(1260)가 별도의 기능 블록으로 도시되었으나, 이는 패리티 체크부(1220) 및 딜레이부(1260)의 기능을 수행하는 하나의 기능블록(패리티 체크 및 레이턴시부)으로 구현되어도 무방하다.
제1 버퍼(1271)는 칩 선택신호(CS)를 수신하고 버퍼링하며, 외부의 TTL 레벨의 칩 선택신호(CS)를 CMOS 레벨의 칩 선택신호(CS)로 변환하여 출력한다. 이와 유사하게, 제2 및 제3 버퍼(1272, 1273) 또한 외부의 TTL 레벨의 신호를 CMOS 레벨의 신호로 변환하며, 제2 버퍼(1272)는 커맨드(CMD)를 수신하여 버퍼링하고, 제3 버퍼(1273)는 패리티 신호(parity)를 수신하여 버퍼링한다.
제1 내지 제3 플립플롭(1281~1283) 각각은 반도체 메모리 장치(1200) 내부의 클록 신호에 동기하여 신호를 입출력한다. 제1 플립플롭(1281)은 제1 버퍼(1271)로부터의 칩 선택신호(CS)를 내부 클록 신호에 동기하여 출력한다. 또한, 제2 플립플롭(1282)은 제2 버퍼(1272)로부터의 커맨드(CMD)를 내부 클록 신호에 동기하여 출력하며, 또한 제3 플립플롭(1283)은 제3 버퍼(1273)로부터의 패리티 신호(parity)를 내부 클록 신호에 동기하여 출력한다.
패리티 체크부(1220)는 내부 클록 신호에 동기된 커맨드(CMD)에 대한 패리티 체크 동작을 수행하며, 예컨대 전술한 바와 같이 커맨드(CMD)에 포함된 비트들의 비트 값과 패리티 신호(parity)의 비트 값을 이용하여 패리티 체크 동작을 수행한다. 패리티 체크부(1220)는 칩 선택신호(CS)에 응답하여 패리티 체크 동작을 수행하거나 수행하지 않을 수 있다. 패리티 체크 결과(Res_CHK)는 정보 발생부(1240)로 제공되며, 정보 발생부(1240)는 패리티 체크 결과(Res_CHK)를 이용하여 패리티 에러 발생 유무를 나타내는 패리티 에러 정보(Info_PEI)를 생성하여 메모리 콘트롤러로 출력한다.
한편, 제1 및 제2 플립플롭(1281, 1282)으로부터의 칩 선택신호(CS) 및 커맨드(CMD)는 각각 칩 선택신호 레지스터(1231) 및 커맨드 레지스터(1232)로 제공될 수 있다. 커맨드(CMD)에 대한 패리티 체크 동작에 소요되는 시간 딜레이를 보상하기 위하여, 칩 선택신호 레지스터(1231) 및 커맨드 레지스터(1232)는 각각 칩 선택신호(CS) 및 커맨드(CMD)를 일시 저장한다. 한편, 딜레이부(1260)는 패리티 체크부(1220)로부터의 패리티 체크 결과(Res_CHK)를 수신하고 이를 지연한 신호(ERRB)를 커맨드 디코더(1250)로 출력한다. 이에 따라, 패리티 체크 결과(Res_CHK)에 동기하여 칩 선택신호(CS) 및 커맨드(CMD)가 커맨드 디코더(1250)로 제공될 수 있다. 커맨드 디코더(1250)는 칩 선택신호(CS) 및 커맨드(CMD)를 디코딩하여 내부 커맨드(Int_CMD)를 생성하거나, 또는 패리티 에러가 발생된 경우 내부 커맨드(Int_CMD)의 출력을 차단한다. 전술한 동작에 따라, 반도체 메모리 장치(1200)가 고속으로 동작함에 따라 커맨드(CMD)의 수신 동작에 있어서 오류가 발생하더라도, 에러가 존재하는 내부 커맨드(Int_CMD)가 생성되는 것을 미리 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 4의 실시예에서는 메모리 콘트롤러로부터의 어드레스(ADD)에 대해 패리티 체크 동작이 수행되는 예가 도시된다.
도 4에 도시된 바와 같이, 반도체 메모리 장치(1300)는 패리티 체크부(1320), 정보 발생부(1340), 커맨드 디코더(1350), 딜레이부(1360), 하나 이상의 버퍼(1371, 1372, 1373, 1374), 및 하나 이상의 플립플롭(1381, 1282, 1383, 1384)을 포함할 수 있다. 또한, 반도체 메모리 장치(1300)는 메모리 콘트롤러로부터 제공되는 어드레스(ADD/BA/BG)를 수신하고 내부 어드레스(Int_ADD/BA/BG)를 출력하는 어드레스 레지스터(1390)를 더 포함할 수 있다. 반도체 메모리 장치(1300)에 구비되는 셀 어레이(미도시)는 다수의 뱅크들을 포함할 수 있으며, 또한 적어도 두 개의 뱅크들이 하나의 뱅크 그룹으로 정의될 수 있다. 도 4에 도시된 바와 같이, 어드레스(ADD/BA/BG)는 전술한 예에서 도시된 어드레스(ADD) 이외에 뱅크 어드레스(BA) 및 뱅크 그룹 어드레스(BG)를 더 포함하는 것으로 가정한다.
하나 이상의 버퍼(1371, 1372, 1373, 1374)는 칩 선택신호(CS)를 저장하는 제1 버퍼(1371), 어드레스(ADD/BA/BG)를 저장하는 제2 버퍼(1372), 패리티 신호(parity)를 저장하는 제3 버퍼(1373) 및 커맨드(CMD)를 저장하는 제4 버퍼(1374)를 포함할 수 있다. 또한, 하나 이상의 플립플롭(1381, 1382, 1383)은 칩 선택신호(CS)를 저장하는 제1 플립플롭(1381), 어드레스(ADD/BA/BG)를 저장하는 제2 플립플롭(1382), 패리티 신호(parity)를 저장하는 제3 플립플롭(1383), 커맨드(CMD)를 저장하는 제4 플립플롭(1384)을 포함할 수 있다.
어드레스(ADD/BA/BG)에 대한 패리티 체크 동작을 수행함에 있어서, 어드레스(ADD/BA/BG)는 하나 이상의 비트를 포함할 수 있으며, 어드레스(ADD/BA/BG)를 구성하는 비트들의 비트 값에 따라 패리티 신호(parity)의 비트 값이 결정될 수 있다. 예컨대, 어드레스(ADD/BA/BG)를 구성하는 비트들 중 로직 하이를 갖는 비트들의 개수가 홀수 개인 경우에는 패리티 신호(parity)는 로직 하이 값을 가질 수 있으며, 로직 하이를 갖는 비트들의 개수가 짝수 개인 경우에는 패리티 신호(parity)는 로직 로우 값을 가질 수 있다.
전술한 실시예에서와 유사하게, 패리티 체크부(1220)는 내부 클록 신호에 동기된 어드레스(ADD/BA/BG)에 대한 패리티 체크 동작을 수행하며, 예컨대 전술한 바와 같이 어드레스(ADD/BA/BG)에 포함된 비트들의 비트 값과 패리티 신호(parity)의 비트 값을 이용하여 패리티 체크 동작을 수행한다. 패리티 체크 결과(Res_CHK)는 정보 발생부(1340)로 제공되며, 정보 발생부(1340)는 패리티 체크 결과(Res_CHK)에 따라 패리티 에러 발생 여부를 나타내는 패리티 에러 정보(Info_PEI)를 생성하여 메모리 콘트롤러로 출력한다. 또한, 패리티 체크 결과(Res_CHK)는 딜레이부(1360)로 제공되고, 딜레이부(1360)로부터의 신호(EBBR)가 커맨드 디코더(1350)로 제공된다. 상기 딜레이부(1360)로부터의 신호(EBBR)는 패리티 체크 결과(Res_CHK)를 단순 지연한 신호일 수 있으므로, 상기 딜레이부(1360)로부터의 신호(EBBR) 또한 패리티 체크 결과(EBBR)로 지칭되어도 무방하다. 또한, 커맨드 디코더(1350)는 패리티 체크 결과(EBBR)에 따라 커맨드(CMD)를 디코딩하여 내부 커맨드(Int_CMD)를 생성하거나, 또는 내부 커맨드(Int_CMD)를 생성하지 않도록 제어한다.
전술한 동작에 따라, 반도체 메모리 장치(1300)가 고속으로 동작함에 따라 어드레스(ADD/BA/BG)의 수신 동작에 있어서 오류가 발생하더라도, 내부 커맨드(Int_CMD)가 생성되는 것을 미리 방지함에 의하여 에러가 존재하는 어드레스(ADD)에 의한 메모리 동작이 수행되는 것을 방지할 수 있다.
도 5a,b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 5a,b의 실시예에서는 메모리 콘트롤러로부터의 커맨드(CMD) 및 어드레스(ADD)에 대해 패리티 체크 동작이 수행되는 예가 도시된다.
도 5a에 도시된 바와 같이, 반도체 메모리 장치(1400)는 패리티 체크부(1420), 하나 이상의 레지스터(1431, 1432), 정보 발생부(1440), 커맨드 디코더(1450), 딜레이부(1460), 하나 이상의 버퍼(1471, 1472, 1473, 1474), 하나 이상의 플립플롭(1481, 1482, 1483, 1484) 및 어드레스 레지스터(1490)를 포함할 수 있다. 하나 이상의 레지스터(1431, 1432)는 칩 선택신호 레지스터(1431) 및 커맨드 레지스터(1432)를 포함할 수 있다.
또한, 하나 이상의 버퍼(1471, 1472, 1473, 1474)는 칩 선택신호(CS)를 저장하는 제1 버퍼(1471), 커맨드(CMD)를 저장하는 제2 버퍼(1472), 어드레스(ADD)를 저장하는 제3 버퍼(1473) 및 패리티 신호(parity)를 저장하는 제4 버퍼(1474)를 포함할 수 있다. 또한, 하나 이상의 플립플롭(1481, 1482, 1483, 1484)은 칩 선택신호(CS)를 저장하는 제1 플립플롭(1481), 커맨드(CMD)를 저장하는 제2 플립플롭(1482), 어드레스(ADD)를 저장하는 제3 플립플롭(1483) 및 패리티 신호(parity)를 저장하는 제4 플립플롭(1484)을 포함할 수 있다. 도 5a에서는 어드레스(ADD)에 대해 패리티 체크 동작이 수행되는 것으로 도시되었으나, 전술한 실시예에서와 같이 반도체 메모리 장치(1400)에 다수 개의 뱅크들이 구비되고 뱅크 그룹 개념이 적용되는 경우, 상기 어드레스(ADD)는 뱅크 어드레스 및 뱅크 그룹 어드레스를 더 포함할 수 있다.
전술한 실시예에서와 유사하게, 패리티 체크부(1420)는 내부 클록 신호에 동기된 커맨드(CMD) 및 어드레스(ADD)에 대한 패리티 체크 동작을 수행하며, 예컨대 커맨드(CMD) 및 어드레스(ADD)에 포함된 비트들의 비트 값과 패리티 신호(parity)의 비트 값을 이용하여 패리티 체크 동작을 수행한다. 패리티 체크 결과(Res_CHK)는 정보 발생부(1440)로 제공되며, 정보 발생부(1440)는 패리티 체크 결과(Res_CHK)에 따라 패리티 에러 발생여부를 나타내는 패리티 에러 정보(Info_PEI)를 생성하여 메모리 콘트롤러로 출력한다. 또한, 딜레이부(1460)로부터의 패리티 체크 결과(ERRB)는 커맨드 디코더(1450)로 제공된다.
또한, 제1 및 제2 플립플롭(1481, 1482)으로부터의 칩 선택신호(CS) 및 커맨드(CMD)는 각각 칩 선택신호 레지스터(1431) 및 커맨드 레지스터(1432)로 제공될 수 있으며, 제3 플립플롭(1483)으로부터의 어드레스(ADD)는 어드레스 레지스터(1490)로 제공될 수 있다. 딜레이부(1460)로부터의 패리티 체크 결과(ERRB)가 커맨드 디코더(1450)로 제공됨과 동기하여, 칩 선택신호 레지스터(1431) 및 커맨드 레지스터(1432)로부터 칩 선택신호(CS) 및 커맨드(CMD)가 커맨드 디코더(1450)로 제공된다. 패리티 체크 결과(Res_CHK)에 따라, 커맨드 디코더(1450)는 내부 커맨드(Int_CMD)를 생성하여 출력하거나, 또는 내부 커맨드(Int_CMD)의 출력을 차단한다.
또한, 어드레스 레지스터(1490)는 메모리 콘트롤러로부터의 어드레스(ADD)를 수신하고 내부 어드레스(Int_ADD)를 생성하여 출력한다. 어드레스 레지스터(1490) 또한 내부 커맨드(Int_CMD)의 출력 타이밍과 동기하여 내부 어드레스(Int_ADD)를 출력하기 위하여, 어드레스(ADD)를 지연하여 출력할 수 있다. 또한, 어드레스 레지스터(1490)는 칩 선택신호(CS)에 응답하여 내부 어드레스(Int_ADD)를 출력 동작을 수행할 수 있다. 전술한 동작에 따라, 반도체 메모리 장치(1400)가 고속으로 동작함에 따라 커맨드(CMD) 및 어드레스(ADD)의 수신 동작에 있어서 오류가 발생하더라도, 내부 커맨드(Int_CMD)가 생성되는 것을 미리 방지할 수 있다.
도 5b는 커맨드(CMD) 및 어드레스(ADD)에 대한 패리티 체크를 수행함에 있어서, 커맨드(CMD) 및 어드레스(ADD)을 처리하기 위한 수단을 하나의 기능블록으로 구현한 예를 나타낸다. 도 5b에 도시된 바와 같이, 반도체 메모리 장치(1400a)는 패리티 체크부(1420a), 하나 이상의 레지스터(1431a, 1432a), 정보 발생부(1440a), 커맨드/어드레스 디코더(1450a), 딜레이부(1460a), 하나 이상의 버퍼(1471a, 1472a, 1473a) 및 하나 이상의 플립플롭(1481a, 1482a, 1483a)을 포함할 수 있다. 하나 이상의 레지스터(1431a, 1432a)는 칩 선택신호 레지스터(1431a) 및 커맨드/어드레스 레지스터(1432a)를 포함할 수 있다.
메모리 콘트롤러로부터의 커맨드/어드레스(CMD/ADD)는 제2 버퍼(1472a) 및 제2 플립플롭(1482a)을 거쳐 패리티 체크부(1420a)로 제공된다. 또한, 제2 플립플롭(1482a)으로부터의 커맨드/어드레스(CMD/ADD)는 커맨드/어드레스 레지스터(1432a)를 통해 커맨드/어드레스 디코더(1450a)로 제공된다. 패리티 체크부(1420a)는 수신된 커맨드/어드레스(CMD/ADD)에 대해 패리티 체크 결과(Res_CHK)를 출력하며, 이를 지연한 패리티 체크 결과(ERRB)가 커맨드/어드레스 디코더(1450a)로 제공되는 것에 동기하여, 커맨드/어드레스 레지스터(1432a)로부터의 커맨드/어드레스(CMD/ADD)가 커맨드/어드레스 디코더(1450a)로 제공된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 6의 실시예에서는 메모리 콘트롤러로부터의 커맨드(CMD) 및 어드레스(ADD)에 대해 패리티 체크 동작이 수행되는 예가 도시된다.
도 6에 도시된 바와 같이, 반도체 메모리 장치(1500)는 제1 및 제2 패리티 체크부(1521, 1522), 연산부(1523), 하나 이상의 레지스터(1531, 1532), 정보 발생부(1540), 커맨드 디코더(1550), 딜레이부(1560), 하나 이상의 버퍼로서 제1 내지 제4 버퍼(1571, 1572, 1573, 1574), 하나 이상의 플립플롭으로서 제1 내지 제4 플립플롭(1581, 1582, 1583, 1584) 및 어드레스 레지스터(1590)를 포함할 수 있다. 도 6에 도시된 구성들 중 전술한 실시예에서와 동일 또는 유사한 구성은 그 동작 또한 동일 또는 유사하므로 이에 대한 자세한 설명은 생략한다.
제4 버퍼(1474)는 메모리 콘트롤러로부터 하나 이상의 패리티 신호를 수신하며, 예컨대 제1 패리티 신호(parity1) 및 제2 패리티 신호(parity2)를 수신하고 이를 저장한다. 예컨대, 제1 패리티 신호(parity1)는 커맨드(CMD)에 대한 패리티 체크를 위한 신호이며, 제2 패리티 신호(parity2)는 어드레스(ADD)에 대한 패리티 체크를 위한 신호일 수 있다. 또한, 도 6에서는 어드레스(ADD)에 대해 패리티 체크 동작이 수행되는 것으로 도시되었으나, 전술한 실시예에서와 같이 반도체 메모리 장치(1500)에 다수 개의 뱅크들이 구비되고 뱅크 그룹 개념이 적용되는 경우, 상기 어드레스(ADD)는 뱅크 어드레스 및 뱅크 그룹 어드레스를 더 포함할 수 있다.
제2 플립플롭(1582)으로부터의 커맨드(CMD)와 제4 플립플롭(1582)으로부터의 제1 패리티 신호(parity1)는 제1 패리티 체크부(1521)로 제공될 수 있다. 제1 패리티 체크부(1521)는 커맨드(CMD)와 제1 패리티 신호(parity1)를 이용하여 제1 패리티 체크 결과를 발생한다. 전술한 실시예에서와 같이, 커맨드(CMD)를 구성하는 비트들의 비트 값과 패리티 신호(parity)의 비트 값을 판별함에 의하여 제1 패리티 체크 결과를 발생할 수 있다.
또한, 제3 플립플롭(1583)으로부터의 어드레스(ADD)와 제4 플립플롭(1582)으로부터의 제2 패리티 신호(parity2)는 제2 패리티 체크부(1522)로 제공될 수 있다. 제2 패리티 체크부(1522)는 어드레스(ADD)와 제2 패리티 신호(parity2)를 이용하여 제2 패리티 체크 결과를 발생한다. 전술한 실시예에서와 같이, 어드레스(ADD)를 구성하는 비트들의 비트 값과 패리티 신호(parity)의 비트 값을 판별함에 의하여 제2 패리티 체크 결과를 발생할 수 있다.
제1 및 제2 패리티 체크 결과들은 연산부(1523)로 제공될 수 있다. 연산부(1523)는 제1 및 제2 패리티 체크 결과들을 연산함에 의하여, 커맨드(CMD) 및 어드레스(ADD) 중 적어도 하나에 에러가 발생하였는지를 나타내는 패리티 체크 결과(Res_CHK)를 출력한다. 만약, 커맨드(CMD) 및 어드레스(ADD) 중 적어도 하나에 에러가 발생된 경우에는 내부 커맨드(Int_CMD)의 생성이 차단될 필요가 있으며, 반면에 커맨드(CMD) 및 어드레스(ADD) 모두에 에러가 발생되지 않은 경우 내부 커맨드(Int_CMD)에 따라 메모리 동작이 수행될 수 있다. 이에 따라, 커맨드(CMD) 및 어드레스(ADD) 모두에 패리티 에러가 발생되지 않은 경우 연산부(1523)는 패리티 에러가 발생하지 않았음을 나타내는 패리티 체크 결과(Res_CHK)를 출력하며, 커맨드(CMD) 및 어드레스(ADD) 중 적어도 하나에 패리티 에러가 발생된 경우 연산부(1523)는 패리티 에러가 발생하였음을 나타내는 패리티 체크 결과(Res_CHK)를 출력한다. 연산부(1523)로부터의 패리티 체크 결과(Res_CHK)에 따라 패리티 에러 정보(Info_PEI)가 생성된다. 또한 상기 패리티 체크 결과(Res_CHK)는 딜레이부(1560)로 제공되고, 딜레이부(1560)로부터의 패리티 체크 결과(ERRB)가 커맨드 디코더(1550)로 제공된다.
상기 실시예에 따르면, 커맨드(CMD) 및 어드레스(ADD)에 두 개의 에러가 발생된 경우 패리티 체크 결과가 정상으로 나타날 수 있는 문제를 방지할 수 있다. 즉, 커맨드(CMD) 및 어드레스(ADD)에 대해 별도의 패리티 신호가 부여되므로, 커맨드(CMD)와 어드레스(ADD)에 대해 별도의 패리티 체크 동작이 수행될 수 있다. 또한, 커맨드(CMD)와 어드레스(ADD) 중 적어도 하나에 패리티 에러가 발생된 경우 잘못된 메모리 동작이 수행되는 것을 방지할 수 있다.
도 7은 본 발명의 실시예에 따른 패리티 체크 동작을 나타내는 타이밍도이다.
도 7에 도시된 바와 같이, 메모리 콘트롤러로부터 클록 신호(CLK) 및 커맨드/어드레스(CMD/ADD)가 출력되고, 반도체 메모리 장치는 클록 신호(CLK)에 동기하여 커맨드/어드레스(CMD/ADD)를 수신한다. 예컨대, 반도체 메모리 장치는 클록 신호(CLK)의 상승 에지에 동기하여 커맨드/어드레스(CMD/ADD)를 수신할 수 있으며, 수신된 커맨드/어드레스(CMD/ADD) 및 이에 수반되는 패리티 신호(미도시)를 이용하여 패리티 체크 동작을 수행한다.
클록 신호(CLK)에 동기하여 수신되는 커맨드/어드레스(CMD/ADD)에 대해 패리티 체크 동작을 수행한 결과, 4 번째 커맨드/어드레스(CMD/ADD)에서 패리티 에러가 발생될 수 있다. 패리티 체크 동작에 수행되는 시간을 고려하여, 패리티 에러가 발생되었음을 나타내는 패리티 에러 정보(Info_PEI)가 2 클록 이후에 메모리 콘트롤러로 제공될 수 있다. 패리티 에러가 발생된 경우, 패리티 에러 정보(Info_PEI)는 로직 로우에 해당하는 레벨을 가질 수 있으며, 또한 패리티 에러 정보(Info_PEI)는 소정 구간 동안 로직 로우 레벨을 유지한다. 예컨대, 도 7에 도시된 바와 같이 로직 로우 레벨은 3 클록 동안 유지될 수 있다.
메모리 콘트롤러는, 패리티 에러 정보(Info_PEI)를 수신하고 이를 분석하여 에러가 발생된 커맨드/어드레스(CMD/ADD)를 검출할 수 있다. 예컨대, 패리티 에러 정보(Info_PEI)가 로우 레벨로 변동하는 시점에서 2 클록 이전에 출력된 커맨드/어드레스(CMD/ADD)에 패리티 에러가 발생된 것으로 판단될 수 있다. 이에 따라, 메모리 콘트롤러는 패리티 에러가 발생된 커맨드/어드레스(CMD/ADD) 및 그 이후의 커맨드/어드레스를 반도체 메모리 장치로 다시 제공할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 8에 도시된 바와 같이, 반도체 메모리 장치(1600)는 패리티 체크부(1620), 하나 이상의 레지스터(1631, 1632), 커맨드 디코더(1650), 딜레이부(1660), 하나 이상의 버퍼(1671, 1672, 1673) 및 하나 이상의 플립플롭(1681, 1682, 1683)을 포함할 수 있다. 설명의 편의상, 본 실시예에서는 커맨드(CMD)에 대해 패리티 체크 동작이 수행되는 예가 도시된다.
커맨드(CMD)는 제2 버퍼(1672) 및 제2 플립플롭(1682)을 거쳐 패리티 체크부(1620)로 제공된다. 또한, 패리티 신호(parity)는 제3 버퍼(1673) 및 제3 플립플롭(1683)을 거쳐 패리티 체크부(1620)로 제공된다. 패리티 체크부(1620)는 제1 버퍼(1671) 및 제1 플립플롭(1681)을 거쳐 제공되는 칩 선택신호(CS)에 응답하여 커맨드(CMD)에 대해 패리티 체크 동작을 수행한다.
또한, 제1 플립플롭(1681)으로부터의 칩 선택신호(CS)는 칩 선택신호 레지스터(1631)에 저장되고, 제2 플립플롭(1682)으로부터의 커맨드(CMD)는 커맨드 레지스터(1632)에 저장된다. 패리티 체크부(1620)로부터의 패리티 체크 결과(Res_CHK)는 딜레이부(1660)를 거쳐 커맨드 디코더(1650)로 제공된다. 패리티 에러가 발생되지 않은 경우에는, 패리티 체크 결과(Res_CHK)가 커맨드 디코더(1650)로 제공되는 것에 동기하여 칩 선택신호(CS) 및 커맨드(CMD)가 커맨드 디코더(1650)로 제공되고, 또한 커맨드 디코더(1650)로부터 내부 커맨드가 출력된다. 반면에, 패리티 에러가 발생된 경우에는 커맨드 디코더(1650)로부터 내부 커맨드가 출력되는 것이 차단된다.
패리티 체크부(1620)의 패리티 체크 동작이나 딜레이부(1660)의 신호 딜레이 동작은 칩 선택신호(CS)에 응답하여 수행될 수 있다. 예컨대, 칩 선택신호(CS)가 비활성화된 경우에는 반도체 메모리 장치(1600)가 정상적인 메모리 동작을 수행하지 않으며, 이에 따라 패리티 체크 동작이나 신호 딜레이 동작은 디스에이블 될 수 있다. 반면에, 칩 선택신호(CS)가 활성화되었을 때, 패리티 체크부(1620)는 커맨드(CMD)와 패리티 신호(parity)를 이용하여 패리티 체크 동작을 수행하며, 딜레이부(1660)는 패리티 체크부(1620)로부터 패리티 체크 결과(Res_CHK)를 수신하고 이를 딜레이하여 출력할 수 있다.
또한, 패리티 에러가 발생된 경우, 커맨드 디코더(1650)로 제공되는 신호를 차단함에 의하여 내부 커맨드가 생성되지 않도록 할 수 있다. 예컨대, 패리티 체크 결과(Res_CHK)는 칩 선택신호 레지스터(1631) 및 커맨드 레지스터(1632) 중 적어도 하나로 제공될 수 있으며, 칩 선택신호 레지스터(1631) 및 커맨드 레지스터(1632)는 각각 패리티 체크 결과(Res_CHK)에 응답하여 신호의 출력 동작을 제어할 수 있다. 일 실시예로서, 칩 선택신호(CS) 및 커맨드(CMD)가 모두 커맨드 디코더(1650)로 제공되는 것이 차단될 수 있다. 또는, 다른 실시예로서, 칩 선택신호(CS)가 활성화되지 않은 경우 커맨드 디코더(1650)가 내부 커맨드를 출력하지 않도록 설계될 수 있으며, 이 경우 칩 선택신호 레지스터(1631)만이 커맨드 디코더(1650)로 제공되지 않도록 할 수 있다.
도 8에 도시된 바와 같이, 제1 플립플롭(1681)은 칩 선택신호(CS)를 수신하여 내부 클록 신호에 동기하여 출력하며, 제1 플립플롭(1681)가 출력하는 신호는 제1 칩 선택신호(SMP_CS0)로 지칭될 수 있다. 또한, 칩 선택신호 레지스터(1631)는 제1 칩 선택신호(SMP_CS0)를 수신하고 이를 지연하여 출력하며, 제1 플립플롭(1681)이 출력하는 신호는 제2 칩 선택신호(SMP_CS)로 지칭될 수 있다. 상기 제1 칩 선택신호(SMP_CS0)나 제2 칩 선택신호(SMP_CS)는 각각 칩 선택신호(CS)를 지연함에 의해 생성될 수 있으므로, 제1 칩 선택신호(SMP_CS0)나 제2 칩 선택신호(SMP_CS)는 각각 칩 선택신호로 지칭되어도 무방하다. 이하의 설명에서는 상기 용어들이 혼용되어 사용될 수 있는 것으로 미리 가정한다. 이와 유사하게, 제1 커맨드(SMP_CMD0) 및 제2 커맨드(SMP_CMD) 또한 각각 커맨드로 지칭되어도 무방하다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 9에 도시된 바와 같이, 반도체 메모리 장치(1700)는 패리티 체크부(1720), 하나 이상의 레지스터(1731, 1732), 커맨드 디코더(1750), 딜레이부(1760), 제어신호 생성부(1791) 및 바이패스 선택부(1792)를 포함할 수 있다. 설명의 편의상, 전술한 실시예에서 도시된 버퍼나 플립플롭들을 그 도시가 생략되며, 또한 본 실시예에서는 커맨드(CMD)에 대해 패리티 체크 동작이 수행되는 예가 도시된다.
패리티 체크부(1720)는 커맨드(CMD) 및 패리티 신호(parity)를 수신하고 커맨드(CMD)에 대한 패리티 체크 동작을 수행한다. 또한, 패리티 체크 결과(Res_CHK)는 딜레이부(1760)를 거쳐 커맨드 디코더(1750)로 제공된다. 이와 함께, 패리티 체크 결과(Res_CHK)는 칩 선택신호 레지스터(1731) 및 커맨드 레지스터(1732) 중 적어도 하나로 제공될 수 있으며, 칩 선택신호 레지스터(1731) 및 커맨드 레지스터(1732)는 각각 패리티 체크 결과(Res_CHK)에 응답하여 신호의 출력 동작을 제어할 수 있다.
반도체 메모리 장치(1700)는 설정된 모드에 따라 선택적으로 패리티 체크 동작을 수행할 수 있다. 예컨대, 반도체 메모리 장치(1700)에 모드 레지스터 세트(Mode Register Set, MRS, 미도시)가 구비될 수 있으며, 반도체 메모리 장치(1700)의 초기 동작시 모드 레지스터 세트(MRS)로부터의 모드 신호(Mode)에 따라 패리티 체크 동작이 수행되도록 설정될 수 있으며, 또는 패리티 체크 동작이 수행되지 않도록 설정될 수 있다.
제어신호 생성부(1791)는 모드 신호(Mode)에 따라 제어 신호를 생성한다. 예컨대, 패리티 체크 동작이 수행되도록 설정된 경우에는, 제어신호 생성부(1791)는 칩 선택신호(CS)의 활성화 여부에 따라 패리티 체크부(1720) 및 딜레이부(1760)를 인에이블 시키거나 디스에이블 시킨다. 예컨대, 칩 선택신호(CS)가 활성화된 경우, 패리티 체크부(1720)는 커맨드(CMD)에 대한 패리티 체크 동작을 수행하고, 딜레이부(1760)는 패리티 체크 결과(Res_CHK)를 딜레이하여 출력한다. 반면에, 칩 선택신호(CS)가 비활성화된 경우, 패리티 체크부(1720) 및 딜레이부(1760)는 디스에이블 된다. 또한, 패리티 체크 동작이 수행되도록 설정된 경우에는, 바이패스 선택부(1792)는 칩 선택신호(CS) 및 커맨드(CMD)를 각각 칩 선택신호 레지스터(1731) 및 커맨드 레지스터(1732)로 제공한다.
한편, 패리티 체크 동작이 수행되지 않도록 설정된 경우에는, 제어신호 생성부(1791)의 제어에 따라 패리티 체크부(1720) 및 딜레이부(1760)는 디스에이블 된다. 또한, 바이패스 선택부(1792)는 제어신호 생성부(1791)의 제어에 따라 칩 선택신호(CS) 및 커맨드(CMD)를 레지스터들을 통하지 않고 커맨드 디코더(1750)로 제공한다. 전술한 동작에 따라, 패리티 체크 동작이 수행되지 않도록 설정된 경우에는, 패리티 체크를 위한 레이턴시 없이 칩 선택신호(CS) 및 커맨드(CMD) 등이 커맨드 디코더(1750)로 바로 제공될 수 있다. 반면에, 패리티 체크 동작이 수행되는 경우에는 소정 클록 지연된 칩 선택신호(SMP_CS) 및 커맨드(SMP_CMD) 등이 커맨드 디코더(1750)로 제공될 수 있다.
도 10 및 도 11은 본 발명의 실시예에 따라 패리티 체크 결과에 따른 반도체 메모리 장치의 내부 동작의 일예를 나타내는 파형도이다. 도 10 및 도 11에 도시된 바와 같이, 클록 신호(CLK)에 동기하여 커맨드/어드레스(CMD/ADD)가 수신되고, 수신된 커맨드/어드레스(CMD/ADD)에 대해 패리티 체크 동작이 수행된다.
도 10을 참조하면, 클록 신호(CLK)에 동기하여 커맨드/어드레스(CMD/ADD)를 수신함에 있어서 에러가 발생할 수 있으며, 패리티 에러는 패리티 체크 동작을 통해 검출될 수 있다. 패리티 체크 및 패리티 결과 신호에 대한 지연 동작을 고려할 때, 커맨드 수신 후 4 클록 이후에 커맨드(CMD)가 커맨드 디코더로 제공되는 것으로 가정될 수 있다.
패리티 에러가 검출됨에 따라, 패리티 체크 결과(또는, 패리티 체크 결과를 지연한 신호, ERRB)는 로직 로우 상태로 변동될 수 있다. 상기 패리티 체크 결과(ERRB)의 로직 로우 상태는 일정 구간 유지될 수 있으며, 전술한 예에서와 같이 소정의 클록(예컨대, 3 클록) 동안 유지될 수 있다. 패리티 체크 결과(ERRB)가 로직 로우로 변동됨에 따라, 커맨드 디코더의 내부 커맨드 생성 동작이 차단될 수 있다. 예컨대, 패리티 체크 결과(ERRB)가 칩 선택신호 레지스터로 제공됨에 따라, 칩 선택신호 레지스터로부터 제공되는 칩 선택신호(SMP_CS)가 커맨드 디코더로 제공되는 것이 차단될 수 있다. 상기 패리티 체크 결과(ERRB)가 로직 로우인 구간 동안 내부 커맨드 생성 동작이 차단될 수 있다. 또한, 이에 따라 에러 발생된 커맨드에 따른 내부 커맨드가 커맨드 디코더의 출력(CMDDEC_Output)에 포함되지 않을 수 있다.
도 10에 도시되지는 않았으나, 소정 구간 후 패리티 체크 결과(ERRB)는 다시 로직 하이로 변동되며, 또한 메모리 콘트롤러로부터 커맨드/어드레스(CMD/ADD)가 다시 수신된다. 수신된 커맨드/어드레스(CMD/ADD)에 대한 패리티 체크 동작이 수행될 것이며, 패리티 에러가 발생되지 않은 경우 정상적인 내부 커맨드가 생성될 것이다.
도 11은 도 10의 파형도를 변형한 예로서, 도 11에 도시된 바와 같이 패리티 에러 발생된 커맨드만 커맨드 디코더로 제공되는 것이 차단되도록, 패리티 체크 결과(ERRB)는 패리티 에러 발생된 커맨드에 대응하는 구간에서만 로직 로우 값을 가질 수 있다. 즉, 반도체 메모리 장치는 메모리 콘트롤러로부터의 커맨드(CMD)에 따라 내부 커맨드 생성 동작을 수행하며, 패리티 에러 발생된 커맨드(CMD)에 대해서는 내부 커맨드가 생성되지 않도록 한다. 또한, 그 이후의 정상적인 커맨드(패리티 에러가 발생되지 않은 커맨드)에 대해서는 내부 커맨드 생성 동작을 수행한다.
상기와 같은 패리티 체크 결과(ERRB)에 따른 패리티 에러 정보(미도시)가 메모리 콘트롤러로 제공될 것이며, 메모리 콘트롤러는 상기 에러가 발생된 커맨드를 차후에 다시 반도체 메모리 장치로 제공할 수 있다. 상기 커맨드에 패리티 에러가 발생되지 않는 경우, 반도체 메모리 장치는 상기 커맨드에 대한 내부 커맨드 생성 동작 및 이에 따른 메모리 동작을 수행하여 그 결과를 메모리 콘트롤러로 출력할 것이다. 이 경우, 반도체 메모리 장치에 의해 수행된 커맨드의 순서가 일부 변동될 수 있으며, 메모리 콘트롤러는 메모리 동작 수행 결과를 수신하고 이들의 순서를 재조합 함으로써 정상적인 데이터를 이용할 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치에 구비되는 패리티 체크부의 일 구현예를 나타내는 회로도이다. 도 12에서는 커맨드 및 어드레스에 대해 패리티 체크 동작이 수행되는 것으로 가정한다.
도 12에 도시된 바와 같이, 패리티 체크부(2100)는 패리티 연산부(2110), 지연부(2120) 및 패리티 체크 결과 출력부(2130)를 포함할 수 있다. 연산부(2110), 지연부(2120) 및 패리티 체크 결과 출력부(2130)는 각각 하나 이상의 논리 소자를 포함할 수 있다. 예컨대 도 12에서는 연산부(2110)와 지연부(2120)가 각각 다수 개의 XOR 연산기를 포함하고, 체크 결과 정보 출력부(2130)는 NOR 연산기를 포함하는 예가 도시된다. 그러나, 본 발명은 이에 국한될 필요는 없으며, 다른 연산기를 이용하여 동일한 연산 결과를 발생하도록 하여도 무방하다.
패리티 연산부(2110)는 커맨드 및 어드레스를 수신하고, 다수의 XOR 연산기를 통해 연산 동작을 수행한 후 그 연산 결과를 출력할 수 있다. 커맨드를 구성하는 각종 신호들(예컨대, ACT, RAS, CAS, WE) 등이 패리티 연산부(2110)로 제공되며, 또한 어드레스를 구성하는 다수의 어드레스 비트들(A0~A13)이 패리티 연산부(2110)로 제공된다. 또한, 뱅크 어드레스(BA0, BA1) 및 뱅크 그룹 어드레스(BG0, BG1)가 패리티 연산부(2110)로 더 제공될 수 있다. 또한, 패리티 신호(parity)이 패리티 연산부(2110)로 더 제공되며, 필요에 따라 일정한 레벨의 신호를 제공하기 위하여 전압 신호(VEXT, VSS)가 패리티 연산부(2110)로 더 제공될 수 있다.
일 예로서, 커맨드, 어드레스, 뱅크 어드레스 및 뱅크 그룹 어드레스는 23 개의 비트들로 이루어지며, 패리티 연산부(2110)는 23 개의 비트들 중 로직 하이의 비트 값을 갖는 비트의 개수가 짝수 개인지를 판단한 결과를 출력할 수 있다. 패리티 연산부(2110)는 로직 하이의 비트 값을 갖는 비트의 개수가 짝수 개인 경우 제1 상태를 갖는 신호를 출력하며, 로직 하이의 비트 값을 갖는 비트의 개수가 홀수 개인 경우 제2 상태를 갖는 신호를 출력할 수 있다. 메모리 콘트롤러는 23 개의 비트들 중 로직 하이의 비트 값을 갖는 비트의 개수가 짝수 개가 되도록 패리티 신호(parity)의 레벨을 조절하여 출력하며, 이에 따라 패리티 에러가 발생되지 않은 경우 패리티 연산부(2110)는 제1 상태를 갖는 신호를 출력하며, 패리티 에러가 발생된 경우 패리티 연산부(2110)는 제2 상태를 갖는 신호를 출력할 수 있다.
지연부(2120)는 칩 선택신호(CS)를 수신하고 이를 지연하여 출력한다. 일예로서, 패리티 연산부(2110)의 패리티 체크에 소요되는 시간을 고려하여 지연부(2120)는 칩 선택신호(CS)를 지연하여 출력할 수 있다. 예컨대, 패리티 연산부(2110)가 5 개의 단(stage)에 걸쳐 XOR 연산을 수행하는 경우, 지연부(2120)는 5 개의 직렬 연결된 XOR 연산기들을 포함할 수 있다.
한편, 패리티 체크 결과 출력부(2130)는 패리티 연산부(2110)로부터의 연산 결과와 지연부(2120)로부터의 지연된 칩 선택신호(CS)를 수신하고, 이에 대한 NOR 연산을 패리티 체크 결과(Res_CHK)로서 출력할 수 있다. 패리티 체크 결과 출력부(2130)는, 칩 선택신호(CS)가 활성화된 경우에 패리티 연산부(2110)로부터의 연산 결과에 대응하는 패리티 체크 결과(Res_CHK)를 출력한다. 반면에, 칩 선택신호(CS)가 비활성화된 경우에는, 패리티 체크 결과 출력부(2130)는 패리티 연산부(2110)로부터의 연산 결과에 무관하게 일정한 레벨을 갖는 패리티 체크 결과(Res_CHK)를 출력한다.
도 13a,b는 도 12의 패리티 체크부(2100)의 동작에 따른 각종 신호의 파형 예를 나타내는 도면이다. 도 13a는 패리티 에러가 발생되지 않은 경우의 예, 그리고 도 13b는 패리티 에러가 발생된 경우의 예를 나타낸다. 또한, 설명의 편의 상, 어드레스 비트들(A<0:13>, BG<0:1>, BA<0:1>)은 모두 로직 하이 값을 갖는 것으로 가정한다.
커맨드는 다양한 신호들의 조합으로 구성될 수 있다. 예컨대, 커맨드는 ACT_n, RAS_n, CAS_n, WE_n 등을 포함할 수 있다. 도 13a에는 칩 선택신호(CS_n)가 더 도시되며, 상기 칩 선택신호(CS_n)는 커맨드에 포함되는 것으로 설명되어도 무방하다. 어드레스 비트들(A<0:13>, BG<0:1>, BA<0:1>), 커맨드 비트들(CS_n ,ACT_n, RAS_n, CAS_n, WE_n) 및 패리티 신호(parity)의 비트 중 로직 하이를 갖는 비트의 개수가 짝수 개가 되도록 패리티 신호(parity)의 비트 값이 설정되는 것으로 가정한다.
도 13a에 도시된 바와 같이, 어드레스 비트들(A<0:13>, BG<0:1>, BA<0:1>) 및 커맨드 비트들(CS_n ,ACT_n, RAS_n, CAS_n, WE_n)이 정상적으로 수신됨에 따라, 패리티 에러가 발생되지 않을 수 있다. 예컨대, 반도체 메모리 장치로 제공되는 커맨드는 다양한 형태의 신호 조합을 가질 수 있으며, 예컨대 MRS 커맨드(MRS), 리프레쉬 커맨드(REF), 프리차지 커맨드(PRE), 라이트 커맨드(WR), 리드 커맨드(RD) 등 각각에 대해 다양한 신호 조합을 가질 수 있다. 상기 커맨드들에 대해 패리티 에러가 발생되지 않음에 따라, 패리티 체크 결과(Res_CHK)는 제1 레벨(예컨대, 로직 하이 레벨)을 유지할 수 있다.
반면에, 도 13b에 도시된 바와 같이, 커맨드 수신 동작에 있어서 신호가 잘못 수신됨에 따라 패리티 에러가 발생될 수 있다. 예컨대, 라이트 커맨드(WR) 수신시, 메모리 콘트롤러로부터 로직 로우의 라이트 인에이블 신호(WE_n)가 제공되었음에도 불구하고, 반도체 메모리 장치는 라이트 인에이블 신호(WE_n)를 잘못 수신하여 라이트 인에이블 신호(WE_n)가 로직 하이 값을 가질 수 있다.
이때, 라이트 커맨드(WR)를 구성하는 비트들, 패리티 신호(parity) 및 어드레스 비트들(A<0:13>, BG<0:1>, BA<0:1>) 중 로직 하이를 갖는 비트들의 개수가 홀수 개가 될 수 있으며, 이는 패리티 에러가 발생된 것으로 검출될 수 있다. 이에 따라, 패리티 체크 결과(Res_CHK)는 제2 레벨(예컨대, 로직 로우 레벨)로 변동될 수 있으며, 전술한 실시예에서와 같이 상기 패리티 체크 결과(Res_CHK)는 소정 구간 동안 제2 레벨로 유지될 수 있다.
도 14는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 14에 도시된 바와 같이, 반도체 메모리 장치는 메모리 동작을 위한 각종 신호를 메모리 콘트롤러로부터 수신하며, 예컨대 커맨드 및 어드레스를 수신할 수 있다. 또한, 커맨드 및/또는 어드레스에 대한 패리티 체크를 위하여 패리티 신호를 메모리 콘트롤러로부터 수신할 수 있다(S11). 패리티 신호는 커맨드 및/또는 어드레스의 비트 값에 따라 특정한 값으로서 메모리 콘트롤러로부터 제공되며, 예컨대 커맨드 및 어드레스에 대해 패리티 체크가 수행되는 경우 커맨드, 어드레스 및 패리티 신호를 구성하는 비트들 중 로직 하이를 갖는 비트의 개수가 짝수 개(또는, 홀수 개)가 되도록 패리티 신호의 비트 값이 결정될 수 있다.
수신된 패리티 신호를 이용하여 커맨드 및/또는 어드레스에 대한 패리티 체크 동작이 수행된다(S12). 커맨드, 어드레스 및 패리티 신호를 구성하는 비트들의 비트 값을 검출함에 의해 패리티 체크가 수행될 수 있으며, 이로부터 패리티 에러가 발생되었는지를 판단한다(S13). 판단 결과, 패리티 에러가 발생되지 않은 경우에는 커맨드를 디코딩함에 의해 내부 커맨드가 생성됨에 따라 메모리 동작이 수행된다. 전술한 실시예에서와 같이, 패리티 체크의 수행 결과로서 패리티 체크 결과가 소정 딜레이를 거쳐 커맨드 디코더로 제공될 수 있으며, 패리티 체크 결과가 커맨드 디코더에 제공되는 것에 동기하여 커맨드가 커맨드 디코더로 제공되도록, 커맨드가 소정의 레지스터에 의해 일정 클록 지연되어 커맨드 디코더로 출력될 수 있다.
반면에, 패리티 에러가 발생된 경우에는 내부 커맨드의 생성이 차단된다(S15). 내부 커맨드의 생성을 차단하기 위하여, 패리티 체크 결과가 커맨드 디코더로 제공됨에 따라 커맨드 디코더의 디코딩 동작을 디스에이블 시키거나, 또는 패리티 체크 결과가 소정의 레지스터로 제공됨에 따라 커맨드가 커맨드 디코더로 제공되는 것을 차단할 수 있다. 또한, 도 14에는 도시되지 않았으나, 커맨드와 함께 칩 선택신호가 커맨드 디코더로 제공될 수 있으며, 패리티 체크 결과가 칩 선택신호를 저장하는 레지스터로 제공됨에 따라 칩 선택신호가 커맨드 디코더로 제공되는 것을 차단할 수 있다.
한편, 패리티 에러가 발생된 경우에는 이를 나타내는 정보를 메모리 콘트롤러로 출력할 필요가 있으며, 패리티 체크 결과에 따라 패리티 에러 정보가 생성되어 메모리 콘트롤러로 출력될 수 있다(S16). 또한, 패리티 체크 결과에 따라 패리티 에러가 발생된 커맨드 및/또는 어드레스가 저장될 수 있으며(S17), 예컨대, 반도체 메모리 장치 내에 다중 목적 레지스터(Multiple Purpose Register, MPR)이 구비됨에 따라 패리티 에러가 발생된 커맨드 및/또는 어드레스가 MPR에 저장될 수 있다. 상기 MPR에 저장된 정보는 메모리 콘트롤러로 제공될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작방법을 나타내는 플로우차트이다. 설명의 편의상, 도 15에서는 커맨드에 대해 패리티 체크가 수행되는 것으로 가정한다.
메모리 콘트롤러로부터 칩 선택신호 및 커맨드가 수신되고(S21), 상기 커맨드에 대한 패리티 체크를 위하여 메모리 콘트롤러로부터 패리티 신호가 수신된다(S22). 수신된 커맨드와 패리티 신호를 이용하여 패리티 체크 동작이 수행되며, 또한 패리티 체크 결과 신호가 출력된다(S23).
패리티 에러가 발생되지 않은 경우에는 패리티 체크 결과 신호는 제1 상태를 가질 수 있으며, 반면에 패리티 에러가 발생된 경우에는 패리티 체크 결과 신호는 제2 상태를 가질 수 있다. 체크 결과 신호가 제1 상태인지가 판별되며(S24), 패리티 에러가 발생되지 않음에 따라 체크 결과 신호가 제1 상태인 경우에는 패리티 체크 결과 신호가 일정 클록 지연되어 커맨드 디코더로 제공된다(S27). 또한, 패리티 체크 결과 신호가 커맨드 디코더로 제공되는 것에 동기하여 칩 선택신호와 커맨드가 커맨드 디코더로 제공되도록, 칩 선택신호와 커맨드는 각각 레지스터에 저장됨에 따라 소정 클록 지연되어 커맨드 디코더로 제공된다(S28). 커맨드 디코더는 수신된 칩 선택신호와 커맨드를 이용하여 디코딩 동작을 수행하고 내부 커맨드를 생성하여 출력한다(S29).
반면에, 패리티 에러가 발생됨에 따라 체크 결과 신호가 제2 상태인 경우에는 내부 커맨드의 생성이 차단된다(S25). 전술한 실시예에서와 같이 커맨드 디코더로 칩 선택신호나 커맨드가 제공되는 것을 차단함에 의해 내부 커맨드가 출력되지 않도록 하거나, 또는 커맨드 디코더 내에서 신호의 입력을 블록킹 함으로써 내부 커맨드가 출력되지 않도록 할 수 있다. 또한, 패리티 에러가 발생되었음을 나타내는 패리티 에러 정보가 생성되어 메모리 콘트롤러로 출력될 수 있다(S26).
도 16은 본 발명의 일 실시예에 따른 메모리 콘트롤러의 동작방법을 나타내는 플로우차트이다.
도 16에 도시된 바와 같이, 메모리 콘트롤러는 메모리 동작을 요청하기 위하여 반도체 메모리 장치로 칩 선택신호 및 커맨드를 출력한다(S31). 또한, 메모리 콘트롤러는 패리티 체크를 위한 패리티 신호를 생성하여 반도체 메모리 장치로 출력한다(S32). 패리티 신호는 커맨드를 구성하는 비트들의 비트 값에 따른 레벨을 가질 수 있으며, 예컨대 커맨드와 패리티 신호를 구성하는 비트들 중 로직 하이에 해당하는 비트들의 개수가 짝수 또는 홀수 개가 되도록 패리티 신호의 비트 값이 설정될 수 있다.
반도체 메모리 장치 내에서 패리티 체크 동작이 수행되고, 패리티 에러가 발생된 경우 이를 나타내는 패리티 에러 정보가 메모리 콘트롤러에서 수신된다(S33). 패리티 에러 정보의 상태를 검출함에 따라 에러 상태가 활성화되었는지를 판단하고(S34), 패리티 에러가 발생되지 않은 경우에는 메모리 콘트롤러는 이후의 커맨드를 출력하는 정상 동작을 진행한다(S35).
반면에, 패리티 에러가 발생된 경우에는, 메모리 콘트롤러는 패리티 에러 정보가 활성화된 타이밍을 검출함에 의하여 반도체 메모리 장치로 출력된 커맨드들 중 에러 발생된 커맨드를 검출한다(S36). 예컨대, 메모리 콘트롤러는 반도체 메모리 장치로 출력한 커맨드들을 일시 저장할 수 있으며, 반도체 메모리 장치의 패리티 체크에 소요되는 시간을 고려하여 에러 발생된 커맨드를 검출할 수 있다. 예컨대, 메모리 콘트롤러가 커맨드를 출력한 이후 2 클록 이후에 상기 커맨드에 대한 패리티 에러 정보가 수신되는 경우, 메모리 콘트롤러는 패리티 에러 정보를 수신하기 2 클록 전에 출력된 커맨드에 에러가 발생하였음을 검출할 수 있다. 메모리 콘트롤러는 에러 발생된 커맨드 및 이후의 커맨드를 반도체 메모리 장치로 재출력한다(S37). 이에 따라 에러 발생된 커맨드에 의해 반도체 메모리 장치에서 메모리 동작이 수행되는 것을 방지하고, 메모리 콘트롤러는 해당 메모리 동작이 재차 수행되도록 반도체 메모리 장치로 요청할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 17에서는 전술한 실시예에서의 패리티 체크 동작을 수행하는 반도체 메모리 장치로서 디램(DRAM)의 구현 예가 도시된다.
도 17에 도시된 바와 같이, 반도체 메모리 장치로서 디램(3000)은 디램 셀 어레이(3100), 커맨드 제어로직(3200), 어드레스 레지스터(3300), 로우 디코더(3400), 칼럼 디코더(3500) 및 정보 발생부(3600)를 포함할 수 있다. 또한, 커맨드 제어로직(3200)은 커맨드 레지스터(3210), 패리티 체크부(3220), 패리티 레이턴시(3230) 및 커맨드 디코더(3240)를 포함한다.
커맨드 제어로직(3200)은 전술한 실시예들에서 설명된 패리티 체크 동작을 수행할 수 있다. 이에 따라, 커맨드 제어로직(3200)은 커맨드(CMD), 칩 선택신호(CS) 및 클록 신호(CLK)를 수신할 수 있으며, 클록 신호(CLK)에 동기하여 커맨드(CMD) 및 칩 선택신호(CS)가 커맨드 레지스터(3210)에 저장된다. 커맨드 레지스터(3210)에는 전술한 실시예들에서 도시된 버퍼, 플립플롭 및 쉬프트 레지스터들(이상, 미도시)이 구비될 수 있으며, 또한 전술한 실시예들에서는 칩 선택신호(CS)를 저장하기 위한 레지스터가 별도로 도시되었으나, 도 17에 도시된 바와 같이 커맨드 레지스터(3210)가 칩 선택신호(CS) 및 커맨드(CMD)를 저장하는 것으로 설명되어도 무방하다.
커맨드 레지스터(3210) 내부의 플립플롭으로부터 제1 커맨드(SMP_CMD0) 및 제1 칩 선택신호(SMP_CS0)가 출력되는 것으로 가정하고, 상기 제1 커맨드(SMP_CMD0) 및 제1 칩 선택신호(SMP_CS0)가 쉬프트 레지스터에 의해 지연된 신호를 각각 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)로 가정할 때, 패리티 체크부(3220)는 제1 칩 선택신호(SMP_CS0)에 응답하여 패리티 체크 동작을 수행할 수 있다.
또한, 어드레스 레지스터(3300)로부터 출력되는 어드레스를 제1 어드레스(SMP_ADD0/BA0/BG0)로 가정하고 패리티 신호를 제1 패리티 신호(SMP_Parity0)로 가정할 때, 제1 커맨드(SMP_CMD0) 및 제1 어드레스(SMP_ADD0/BA0/BG0) 및 제1 패리티 신호(SMP_Parity0)가 패리티 체크부(3220)로 제공됨에 따라, 패리티 체크부(3220)는 커맨드(CMD) 및 어드레스(ADD/BA/BG)에 대한 패리티 체크를 수행한다. 전술한 실시예들에서는 패리티 신호(Parity0)가 별도의 레지스터에 저장되는 예가 도시되었으나, 도 17에 도시된 바와 같이 어드레스 레지스터(3300)를 통해 전달되는 것으로 설명되어도 무방하다.
패리티 체크 결과(Res_CHK)는 패리티 레이턴시(3230)로 제공되며, 패리티 레이턴시(3230)는 수신된 패리티 체크 결과(Res_CHK)를 지연하여 지연된 패리티 체크 결과(ERRB)를 커맨드 디코더(3240)로 제공한다. 이에 따라, 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)가 커맨드 디코더(3240)로 제공되는 것에 동기하여 지연된 패리티 체크 결과(ERRB)가 커맨드 디코더(3240)로 제공된다. 커맨드 디코더(3240)는 디코딩 동작을 통해 내부 커맨드(Int_CMD)를 생성하여 출력한다.
내부 커맨드(Int_CMD)는 로우 디코더(3400) 및 칼럼 디코더(3500)로 제공될 수 있으며, 내부 어드레스(SMP_ADD/BA/BG)에 따라 로우 어드레스(RAi) 및 칼럼 어드레스(CAi)가 생성될 수 있다. 예컨대, 내부 커맨드(Int_CMD)에 따라 디램 셀 어레이(3100)에 대한 데이터 라이트/리드 등의 메모리 동작이 수행될 수 있으며, 로우 어드레스(RAi) 및 칼럼 어드레스(CAi)에 따라 디램 셀 어레이(3100)의 억세스될 영역이 지정될 수 있다. 상기 내부 어드레스(SMP_ADD/BA/BG)는, 어드레스 레지스터(3300)가 제1 어드레스(SMP_ADD0/BA0/BG0)를 지연하여 출력하는 신호일 수 있다.
또한, 정보 발생부(3600)는 패리티 체크 결과(Res_CHK)를 수신하고, 이에 따라 패리티 에러의 발생 여부를 나타내는 패리티 에러 정보(Info_PEI)를 생성하여 출력할 수 있다.
도 18a,b,c,d는 도 17의 반도체 메모리 장치에 구비되는 구성들의 구현 예를 나타내는 회로도이다.
도 18a에 도시된 바와 같이, 커맨드 레지스터(3210)는 플립플롭(3211) 및 쉬프트 레지스터(3212)를 포함할 수 있으며, 도 18a에는 도시되지 않았으나 외부의 TTL 레벨의 신호를 CMOS 레벨의 신호로 변환하는 버퍼(미도시)가 커맨드 레지스터(3210)에 더 구비될 수 있다. 플립플롭(3211)은 클록 신호(CLK)에 동기하여 커맨드(CMD)를 수신하고, 또한 클록 신호(CLK)에 동기하여 제1 커맨드(SMP_CMD0)를 출력한다.
쉬프트 레지스터(3212)는 하나 이상의 플립플롭들 및 하나 이상의 인버터들을 포함할 수 있다. 쉬프트 레지스터(3212)는 제1 커맨드(SMP_CMD0)를 수신하고 이를 소정 클록 동안 지연하여 제2 커맨드(SMP_CMD)를 출력한다. 지연되는 클록 개수에 따라 쉬프트 레지스터(3212)에 구비되는 플립플롭들의 개수가 조절될 수 있다.
한편, 도 18b에 도시된 바와 같이, 커맨드 디코더(3240)는 입력되는 커맨드들을 논리 연산하고, 그 연산 결과를 내부 커맨드(Int_CMD)로서 출력할 수 있다. 일예로서, 도 18b에는 하나의 NAND 연산기와 인버터가 도시되었으나, 더 많은 수의 NAND 연산기와 인버터가 구비될 수 있다. NAND 연산기는 지연된 패리티 체크 결과(ERRB), 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)를 논리 연산하여 출력하고, NAND 연산기로부터의 연산 결과는 적어도 하나의 인버터를 거쳐 내부 커맨드(Int_CMD)로서 제공될 수 있다.
지연된 패리티 체크 결과(ERRB)가 제1 레벨을 갖는 경우(예컨대, 패리티 에러가 발생되지 않은 경우), 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)의 상태에 따른 내부 커맨드(Int_CMD)가 생성됨에 따라 정상적인 메모리 동작이 수행되는 반면에, 지연된 패리티 체크 결과(ERRB)가 제2 레벨을 갖는 경우(예컨대, 패리티 에러가 발생된 경우), 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)에 따른 내부 커맨드(Int_CMD)의 생성이 차단됨으로써 잘못된 메모리 동작이 수행되는 것을 방지한다.
한편, 도 18c에 도시된 바와 같이, 패리티 체크부(3220)는 복수 개의 연산기로서 XOR 연산기들을 포함하는 연산부(3221)를 포함할 수 있다. 또한, 패리티 체크부(3220)는 칩 선택신호(CS)가 활성화된 경우에만 패리티 체크 결과(Res_CHK)가 제공되도록 제1 칩 선택신호(SMP_CS0)에 응답하여 동작하는 플립플롭(3222)을 더 포함할 수 있다. 연산부(3221)는 제1 커맨드/어드레스(SMP_CMD0/ADD0) 및 제1 패리티 신호(SMP_parity0)에 대한 연산 결과를 플립플롭(3222)의 입력단으로 제공하며, 또한 제1 칩 선택신호(SMP_CS0)에 대한 연산 결과를 플립플롭(3222)의 출력단으로 제공한다. 제1 칩 선택신호(SMP_CS0)에 대한 연산 결과는 단순 제1 칩 선택신호(SMP_CS0)를 지연한 신호일 수 있다. 플립플롭(3222)은 지연된 제1 칩 선택신호(SMP_CS0)가 활성화됨에 응답하여 그 출력을 패리티 체크 결과(Res_CHK)로서 제공한다.
도 18d는 패리티 레이턴시(3230)의 일 구현예로서, 패리티 레이턴시(3230)는 패리티 체크부(3220)로부터 패리티 체크 결과(Res_CHK)를 수신하고 이를 지연하여 지연된 패리티 체크 결과(ERRB)를 발생한다. 패리티 레이턴시(3230)는 하나 이상의 플립플롭들(3231)과 반도체 메모리 장치 내의 내부 클록(Int_CLK)을 지연하기 위한 하나 이상의 지연부(3232)를 포함할 수 있으며, 패리티 체크 결과(Res_CHK)는 직렬하게 연결된 플립플롭들을 거쳐 지연된 패리티 체크 결과(ERRB)로서 출력된다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 19에 도시된 바와 같이, 반도체 메모리 장치로서 디램(4000)은 디램 셀 어레이(4100), 커맨드 제어로직(4200), 어드레스 레지스터(4300), 로우 디코더(4400), 칼럼 디코더(4500) 및 정보 발생부(4600)를 포함한다. 또한, 커맨드 제어로직(4200)은 커맨드 레지스터(4210), 패리티 체크부(4220), 패리티 레이턴시(4230) 및 커맨드 디코더(4240)를 포함할 수 있다. 도 19에 도시된 구성요소들 중 도 17에 도시된 구성과 동일한 구성은 그 동작 또한 동일 또는 유사하므로 이에 대한 자세한 설명은 생략한다.
커맨드 제어로직(4200)은 커맨드(CMD), 칩 선택신호(CS) 및 클록 신호(CLK)를 수신할 수 있으며, 클록 신호(CLK)에 동기하여 커맨드(CMD) 및 칩 선택신호(CS)가 커맨드 레지스터(4210)에 저장된다. 또한, 패리티 체크부(4220)는 제1 칩 선택신호(SMP_CS0)에 응답하여 패리티 체크 동작을 수행할 수 있으며, 예컨대 패리티 체크부(4220)는 제1 커맨드(SMP_CMD0), 제1 어드레스(SMP_ADD0/BA0/BG0) 및 제1 패리티 신호(SMP_Parity0)를 수신하여 패리티 체크 동작을 수행하고 패리티 체크 결과(Res_CHK)를 출력할 수 있다. 패리티 레이턴시(4230)는 패리티 체크 결과(Res_CHK)를 수신하고 이를 지연하여 지연된 패리티 체크 결과(ERRB)를 출력한다. 패리티 에러 발생시, 에러가 존재하는 내부 커맨드(Int_CMD)의 발생을 차단하기 위하여, 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)가 커맨드 디코더(4240)로 제공되는 것을 차단할 수 있다. 이를 위하여, 패리티 레이턴시(4230)로부터의 지연된 패리티 체크 결과(ERRB)는 커맨드 레지스터(4210)로 제공될 수 있다. 커맨드 레지스터(4210)는 상기 패리티 체크 결과(ERRB)에 응답하여 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)가 커맨드 디코더(4240)로 제공되는 것을 차단한다.
도 20a,b는 도 19에 도시된 반도체 메모리 장치에 구비되는 구성들의 구현 예를 나타내는 회로도이다.
도 20a은 도 19의 커맨드 레지스터(4210)에 구비되는 칩 선택신호 레지스터(4211)의 일 구현예를 나타낸다. 도 20a에는 도시되지 않았으나, 커맨드 레지스터(4210)에는 커맨드를 저장하기 위한 레지스터가 더 구비될 수 있다.
칩 선택신호 레지스터(4211)는 플립플롭(4211_1)과 쉬프트 레지스터(4211_2)를 포함할 수 있으며, 플립플롭(4211_1)은 클록 신호(CLK)에 응답하여 칩 선택신호(CS)를 저장하고 출력한다. 플립플롭(4211_1)으로부터의 출력은 제1 칩 선택신호(SMP_CS0)로 정의될 수 있다.
제1 칩 선택신호(SMP_CS0)는 쉬프트 레지스터(4211_2)의 입력으로 제공될 수 있다. 쉬프트 레지스터(4211_2)에 구비되는 플립플롭들의 개수에 따라 제1 칩 선택신호(SMP_CS0)의 지연량이 결정될 수 있다. 쉬프트 레지스터(4211_2)는 제1 칩 선택신호(SMP_CS0)을 지연하기 위한 플립플롭들 이외에도, 지연된 패리티 체크 결과(ERRB)에 응답하여 제2 칩 선택신호(SMP_CS)의 출력을 제어하기 위한 논리 소자들을 포함할 수 있으며, 예컨대 쉬프트 레지스터(4211_2)는 낸드 게이트와 인버터를 포함할 수 있다. 낸드 게이트의 일 입력단으로 지연된 패리티 체크 결과(ERRB)가 제공되며, 패리티 에러 발생시 쉬프트 레지스터(4211_2)로부터 제2 칩 선택신호(SMP_CS)가 출력되는 것이 차단된다.
한편, 도 20b는 커맨드 디코더(4240)를 나타내며, 도 20b에는 하나의 NAND 연산기와 인버터가 도시되었으나, 더 많은 수의 NAND 연산기와 인버터가 구비될 수 있다. 지연된 패리티 체크 결과(ERRB)는 커맨드 레지스터(4210)에 구비되는 레지스터들에 제공되는 방식에 따라 에러 발생된 내부 커맨드(Int_CMD)가 발생되는 것이 방지되므로, 커맨드 디코더(4240)의 NAND 연산기는 제2 커맨드(SMP_CMD)와 제2 칩 선택신호(SMP_CS)를 논리 연산함으로써 내부 커맨드(Int_CMD)를 발생할 수 있다.
도 21은 반도체 메모리 장치에 구비되는 커맨드 제어로직의 다른 구현 예를 나타내는 회로도이다.
도 21에 도시된 바와 같이, 커맨드 제어로직(5000)은 커맨드 레지스터(5100), 패리티 체크 및 레이턴시부(5200) 및 커맨드 디코더(5300)를 포함할 수 있다. 도 21에서는 패리티 체크 및 레이턴시부(5200)가 전술한 실시예에서의 패리티 체크 동작 및 체크 결과에 대한 딜레이 동작을 수행하는 예를 나타낸다.
커맨드 레지스터(5100)는 제1 커맨드(SMP_CMD0) 및 제1 칩 선택신호(SMP_CS0)를 패리티 체크 및 레이턴시부(5200)로 제공한다. 또한, 커맨드 디코더(5300)는 패리티 체크 및 레이턴시부(5200)로부터 지연된 패리티 체크 결과(ERRB)를 수신하며, 또한 커맨드 레지스터(5100)로부터 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)를 수신한다. 패리티 에러가 발생되지 않은 경우, 커맨드 레지스터(5100)는 제2 커맨드(SMP_CMD) 및 제2 칩 선택신호(SMP_CS)를 디코딩하여 내부 커맨드를 출력한다.
패리티 체크 및 레이턴시부(5200)는 제1 칩 선택신호(SMP_CS0)에 응답하여 패리티 체크 동작을 수행할 수 있으며, 패리티 체크 동작을 위하여 제1 커맨드(SMP_CMD0), 제1 어드레스(SMP_ADD0) 및 제1 패리티 신호(SMP_parity0)를 수신할 수 있다. 또한, 패리티 체크 및 레이턴시부(5200)는 전술한 실시예에서와 유사하게, 패리티 체크를 위한 하나 이상의 연산기들(예컨대, XOR 연산기들)을 포함할 수 있으며, 또한 패리티 체크 결과에 대한 딜레이를 위하여 하나 이상의 지연 소자로서 플립플롭을 포함할 수 있다.
도 22는 본 발명의 일 실시예에 따른 메모리 콘트롤러를 나타내는 블록도이다. 도 22를 참조하면, 메모리 컨트롤러(6100)는 패킷 디코더(6110), 커맨드 큐(6120), 라이트 데이터 큐(6130), 아비터(6140), 컨트롤러 입출력부(6150), 패킷 생성부(6170)을 포함할 수 있다. 또한, 본 발명의 실시예에 따라 메모리 컨트롤러(6100)는 패리티 신호 발생부(6160), 정보 수신부(6180) 및 에러 커맨드 출력 제어부(3180)를 더 포함할 수 있다.
패킷 디코더(6110)는 반도체 메모리 장치를 액세스하기 위한 정보를 포함하는 패킷을 수신하고 이를 디코딩한다. 패킷이 디코딩됨에 따라 커맨드(CMD) 및 이에 대응되는 어드레스(ADD)가 생성될 수 있다. 예컨대, 하나의 패킷 당 하나의 커맨드(CMD) 및 어드레스(ADD)가 생성될 수 있으며, 또는 하나의 패킷 당 복수 개의 커맨드(CMD) 및 어드레스(ADD)가 생성될 수 있다.
커맨드 큐(6120)는 다수의 커맨드(CMD) 및 어드레스(ADD)를 저장하기 위한 공간을 포함하며, 커맨드 및 어드레스를 입력 받은 순서대로 큐잉한다. 커맨드 큐(6120)는 가장 먼저 리스트에 삽입된 정보가 가장 먼저 삭제되는 선입 선처리 제어 방식(First In First Out; FIFO)으로 동작할 수 있다.
아비터(6140)는 커맨드 큐(6120)에 저장되어 있는 복수의 커맨드(CMD)들 및 이에 대응하는 어드레스(ADD)들을 입력받으며, 우선 순위에 따라 커맨드(CMD) 및 어드레스(ADD)가 실행되도록 제어한다. 커맨드(CMD) 및 어드레스(ADD)의 실행이라 함은, 우선 순위에 따라 커맨드(CMD) 및 어드레스(ADD)를 반도체 메모리 장치로 출력하는 동작을 나타낼 수 있다. 한편, 라이트 데이터 큐(6130)는 아비터(6140)로부터 라이트 제어신호(Ctrl_WR)를 입력받으며, 라이트 제어신호(Ctrl_WR)에 응답하여 패킷 디코더(6110)에서 전송된 데이터를 컨트롤러 입출력부(6150)로 출력한다. 패킷 생성부(6170)는 반도체 메모리 장치로부터 리드된 데이터를 입력 받아 패킷을 생성하고, 생성된 패킷은 외부 장치, 예컨대 중앙 처리 장치(미도시)로 출력될 수 있다.
한편, 컨트롤러 입출력부(6150)는 물리 계층 영역으로 구현될 수 있다. 따라서, 컨트롤러 입출력부(6150)는 전송 매체 사이의 인터페이스를 정의하고, 데이터 링크 계층 간의 신호 전송을 위한 기계적, 전기적, 기능적 절차적인 수단을 제공한다. 컨트롤러 입출력부(6150)는 메모리 컨트롤러(6100) 내에서 생성된 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA) 등을 반도체 메모리 장치에 전송한다.
한편, 본 발명의 실시예에 따라, 패리티 신호 발생부(6160)는 메모리 컨트롤러(6100)가 출력하는 커맨드(CMD) 및 어드레스(ADD)의 비트 값에 기반하여 패리티 신호(parity)를 생성한다. 예컨대, 커맨드(CMD) 및 어드레스(ADD)를 구성하는 비트들 중 로직 하이(또는 로직 로우)를 갖는 비트의 개수에 따라 패리티 신호(parity)의 비트 값을 결정하여 출력할 수 있다.
한편, 정보 수신부(6180)는 반도체 메모리 장치로부터 출력된 패리티 에러 정보(Info_PEI)를 수신하고, 수신된 패리티 에러 정보(Info_PEI)에 기반하여 반도체 메모리 장치로의 커맨드(CMD) 및 어드레스(ADD) 출력을 제어한다. 예컨대, 패리티 에러 정보(Info_PEI)가 활성화됨에 따라, 소정의 클록 이전에 출력된 커맨드(CMD) 및 어드레스(ADD)에 패리티 에러가 발생된 경우, 상기 에러가 발생된 커맨드(CMD) 및 어드레스(ADD)가 반도체 메모리 장치로 다시 출력되도록 제어한다.
에러 커맨드 출력 제어부(3180)는, 정보 수신부(6180)에서 수신된 패리티 에러 정보(Info_PEI)의 상태에 따라 패리티 에러가 발생된 커맨드(CMD) 및 어드레스(ADD)의 출력을 제어한다. 에러 커맨드 출력 제어부(3180)는 그 내부에 소정의 저장 수단(예컨대, 레지스터 등)을 포함할 수 있으며, 반도체 메모리 장치로 출력된 커맨드(CMD) 및 어드레스(ADD)를 나타내는 정보와 함께, 상기 커맨드(CMD) 및 어드레스(ADD)에 대해 패리티 에러가 발생되었는지를 나타내는 플래그가 상기 저장 수단에 저장될 수 있다.
에러 커맨드 출력 제어부(3180)는 아비터(3140)를 제어함에 의하여 패리티 에러가 발생된 커맨드(CMD) 및 어드레스(ADD)가 다시 반도체 메모리 장치로 제공되도록 제어할 수 있다. 반도체 메모리 장치로 제공되었던 커맨드(CMD) 및 어드레스(ADD)는 커맨드 큐(6120) 또는 아비터(6140)에 일시 저장될 수 있다. 활성화된 패리티 에러 정보(Info_PEI)가 수신되면, 상기 패리티 에러 정보(Info_PEI)가 수신되기 소정 개수의 클록 전에 출력된 커맨드(CMD) 및 어드레스(ADD)에 패리티 에러가 발생되었음이 판별될 수 있으며, 이에 따라 커맨드 큐(6120) 또는 아비터(6140)에 저장된 에러 발생된 커맨드(CMD) 및 어드레스(ADD)가 다시 반도체 메모리 장치로 제공된다.
도 23은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 블록도이다. 도 23에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 시스템(7100)은 메모리 모듈(7110)과 메모리 콘트롤러(7120)를 포함한다. 또한, 메모리 모듈(5110)은 모듈 보드(Module board) 상에 장착된 하나 이상의 반도체 메모리 장치(7111)를 구비하며, 예컨대 상기 반도체 메모리 장치(7111)는 DRAM 칩일 수 있다. 또한, 반도체 메모리 장치(7111)는 전술한 다양한 실시예들 중 어느 하나의 실시예가 적용된 DRAM 칩일 수 있다.
메모리 콘트롤러(7120)는 메모리 모듈(7110)에 구비되는 반도체 메모리 장치(7111)를 제어하기 위한 각종 신호들을 출력한다. 예컨대 메모리 콘트롤러(7120)는 메모리 동작을 위한 각종 커맨드(CMD), 어드레스(ADD) 및 데이터(Data)를 출력하며, 본 발명의 실시예에 따라 반도체 메모리 장치(7111)로 제공되는 커맨드(CMD) 및 어드레스(ADD)에 대한 패리티 체크를 위하여 패리티 신호(parity)를 출력한다.
한편, 반도체 메모리 장치(7111) 내부에는 커맨드(CMD) 및/또는 어드레스(ADD)에 대한 패리티 체크를 위한 패리티 체크부가 채용될 수 있으며, 패리티 체크 결과에 따른 패리티 에러 정보(Info_PEI)를 생성하기 위한 정보 생성부가 구비될 수 있다. 또한, 패리티 체크 결과에 따라 커맨드 디코더의 동작을 제어하기 위하여, 패리티 체크 결과가 커맨드 디코더로 제공되는 타이밍에 동기하여 커맨드(CMD)가 커맨드 디코더로 제공되도록, 커맨드(CMD)를 지연하여 출력하기 위한 커맨드 레지스터가 구비될 수 있다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 다른 구현예를 나타내는 블록도이다.
도 24에 도시된 바와 같이, 메모리 시스템(7200)은 메모리 모듈(7210)과 메모리 콘트롤러(7220)를 구비하며, 메모리 모듈(7210)은 반도체 메모리 장치로서 하나 이상의 DRAM 칩(7211)을 포함한다. 도 24의 메모리 모듈(7210)은 서버(server)용 모듈인 RDIMM(Registered Dual in-line memory module)이 적용된 예를 나타내며, 레지스터(7212) 및 PLL(7213) 등이 메모리 모듈(7210)의 모듈 보드 상에 장착될 수 있다.
메모리 모듈(7210)과 메모리 콘트롤러(7220)는 각종 시스템 버스를 통해 신호를 송수신한다. 레지스터(7212)는 커맨드(CMD) 및 어드레스(ADD)를 버퍼링하고, 버퍼링된 커맨드(CMD) 및 어드레스(ADD)를 DRAM 칩(7211)으로 제공한다. 또한 본 발명의 실시예에 따라, 레지스터(7212)는 패리티 신호(parity)를 더 수신하고 이를 버퍼링하여 DRAM 칩(7211)으로 제공한다. 또한, PLL(7213)는 클록신호(CLK)를 수신하고 이를 위상 조절하며, 위상 조절된 클록신호들(CLKs)을 DRAM 칩(7211)으로 제공한다.
또한 전술한 실시예에서와 같이, 반도체 메모리 장치(7211) 내부에는 커맨드(CMD) 및/또는 어드레스(ADD)에 대한 패리티 체크를 위한 패리티 체크부가 채용될 수 있으며, 패리티 체크 결과에 따른 패리티 에러 정보(Info_PEI)를 생성하기 위한 정보 생성부가 구비될 수 있다. 또한, 패리티 체크 결과에 따라 커맨드 디코더의 동작을 제어하기 위하여, 패리티 체크 결과가 커맨드 디코더로 제공되는 타이밍에 동기하여 커맨드(CMD)가 커맨드 디코더로 제공되도록, 커맨드(CMD)를 지연하여 출력하기 위한 커맨드 레지스터가 구비될 수 있다.
도 25a,b는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 또 다른 구현예를 나타내는 블록도이다. 도 25a,b의 메모리 모듈(7310)은 FBDIMM(Fully-buffered DIMM)이 적용된 예를 나타낸다.
도 25a에 도시된 바와 같이, 메모리 시스템(7300)은 메모리 모듈(7310)과 메모리 콘트롤러(7320)를 구비하며, 메모리 모듈(7310)은 하나 이상의 DRAM 칩(7311) 및 AMB(Advanced Memory Buffer, 7312)를 포함한다. FBDIMM 형태의 메모리 모듈(7310)은 메모리 콘트롤러(7320)와 통신하며, 메모리 콘트롤러(7320)와 메모리 모듈(7310) 내의 AMB(7312)는 포인트 투 포인트(point-to-point) 방식으로 서로 접속되어 직렬 통신한다. 이에 따르면, 메모리 시스템(7300)에 접속되는 메모리 모듈(7310) 수를 증가시킬 수 있으므로 대용량화가 가능하며, 또한 FBDIMM은 패킷 프로토콜(packet protocol)을 이용하기 때문에 고속 동작이 가능하다.
전술한 실시예에서와 같이, DRAM 칩(7311)은 일반적인 커맨드/어드레스(CMD/ADD) 및 클록신호(CLKs) 등의 송수신 이외에도, 커맨드(CMD) 및/또는 어드레스(ADD)에 대한 패리티 체크를 위한 패리티 신호가 DRAM 칩(7311)으로 제공될 수 있으며, 또한 패리티 에러 정보(Info_PEI)가 메모리 콘트롤러(7320)로 제공될 수 있다. 또한, DRAM 칩(7311)은 패리티 체크를 위한 패리티 체크부, 패리티 에러 정보(Info_PEI)를 출력하기 위한 정보 발생부와 함께, 패리티 체크 결과가 커맨드 디코더로 제공되는 타이밍에 동기하여 커맨드(CMD)가 커맨드 디코더로 제공되도록, 커맨드(CMD)를 지연하여 출력하기 위한 커맨드 레지스터를 포함할 수 있다.
전술한 실시예에서는, 본 발명의 실시예가 RDIMM이나 FBDIMM에 적용되는 예를 나타내었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 본 발명의 실시예는 다양한 형태의 반도체 메모리 장치, 메모리 모듈 및 시스템 등에 적용될 수 있으며, 예컨대 다른 형태의 메모리 모듈(SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), RBDIMM(Rank-buffered DIMMmini-DIMM 및 micro-DIMM)에 적용될 수도 있다.
도 26은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다. 도 26은 반도체 메모리 장치가 다수의 반도체 레이어들을 적층하여 구현되는 예를 나타낸다.
도 26에 도시된 바와 같이, 반도체 메모리 장치(8100)는 다수의 반도체 레이어들(LA1~LAn)을 구비할 수 있다. 반도체 레이어들(LA1 ~ LAn) 각각은 DRAM 셀을 포함하는 DRAM 칩일 수 있으며, 또는 반도체 레이어들(LA1 ~ LAn) 중 일부는 외부의 메모리 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 26의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 ~ LAn)은 슬레이브 칩인 것으로 가정한다.
다수의 반도체 레이어들(LA1 ~ LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 메모리 콘트롤러와 통신한다. 마스터 칩으로서 제1 반도체 레이어(LA1)와 슬레이브 칩으로서 제n 반도체 레이어(LAn)를 중심으로 하여 반도체 메모리 장치(8100)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(LA1)는 슬레이브 칩들에 구비되는 셀 어레이(8121)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(LA1)는 셀 어레이(8121)의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 8111)와, 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 8112)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(8113), 외부로부터 커맨드(CMD)를 디코딩하는 커맨드 디코더(8114)와, 외부로부터 어드레스를 입력받아 로우 및 컬럼 어드레스를 출력하는 어드레스 컨트롤러(8115) 등을 구비할 수 있다.
또한 전술한 실시예에서와 같이, 제1 반도체 레이어(LA1)는 패리티 신호를 수신하고 커맨드(CMD) 및/또는 어드레스(ADD)에 대한 패리티 체크를 위한 패리티 체크부(8116)를 포함할 수 있다. 또한, 제1 반도체 레이어(LA1)는 패리티 체크 결과에 따른 패리티 에러 정보를 생성하기 위한 정보 생성부(8117)와, 패리티 체크 결과가 커맨드 디코더로 제공되는 타이밍에 동기하여 커맨드(CMD)가 커맨드 디코더로 제공되도록, 커맨드(CMD)를 지연하여 출력하기 위한 커맨드 레지스터(8118)를 포함할 수 있다.
한편, 제n 반도체 레이어(LAn)는, 셀 어레이(8121)와, 셀 어레이(8121)를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(8121)의 로우 및 컬럼을 선택하기 위한 로우/컬럼 선택부, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(8122)을 구비할 수 있다.
도 27은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 또 다른 구현예를 나타내는 블록도이다. 도 27을 참조하면, 메모리 시스템(8200)은 광 연결 장치들(8230, 8240)과 메모리 콘트롤러(8220) 그리고 반도체 메모리 장치(8210)을 포함한다. 반도체 메모리 장치(8210)로서 DRAM 칩이 예시된다.
광 연결 장치들(8230, 8240)은 메모리 콘트롤러(8220)와 반도체 메모리 장치(8210)를 상호 연결한다(interconnect). 메모리 콘트롤러(8220)는 컨트롤 유닛(8221), 제1 송신부(8222) 및 제1 수신부(8223)를 포함한다. 컨트롤 유닛(8221)은 제1 전기 신호(SN1)를 제1 송신부(8222)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(8210)로 전송되는 커맨드, 클록 신호, 어드레스 및 데이터 등을 포함할 수 있다. 또한, 본 발명의 실시예에 따라, 제1 전기 신호(SN1)는 반도체 메모리 장치(8210) 내의 데이터 버퍼(미도시)에 저장된 데이터를 억세스하기 위한 버퍼 리드 커맨드를 포함할 수 있다.
제1 송신부(8222)는 광 변조기(E/O)를 포함하고, 광 변조기(E/O)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(8230)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(8230)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(8223)는 광 복조기(O/E)를 포함하고, 광 복조기(O/E)는 광 연결 장치(8240)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(8221)으로 전송한다.
반도체 메모리 장치(8210)는 제2 수신부(8211), 셀 어레이(8212) 및 제2 송신부(8213)를 포함한다. 제2 수신부(8211)은 광 복조기(O/E)를 포함하고, 광 복조기(O/E)는 광 연결 장치(8230)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 셀 어레이(8212)로 전송한다.
셀 어레이(8212)는 제1 전기 신호(SN1)에 응답하여 라이트 데이터를 메모리 셀에 기입하거나, 리드된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(8213)로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(8220)로 전송되는 클록 신호, 리드 데이터 등을 포함할 수 있다. 제2 송신부(8213)는 광 변조기(E/O)를 포함하고, 광 변조기(E/O)는 제2 전기 신호(SN2)를 제2 광 송신 신호(OPT2EC)로 변환하여 광 연결 장치(8240)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(8240)를 통하여 시리얼 통신으로 전송된다.
도 27에는 도시되지 않았으나, 반도체 메모리 장치(8210)는 커맨드(CMD) 및/또는 어드레스(ADD)에 대한 패리티 체크를 위한 패리티 체크부, 패리티 체크 결과에 따른 패리티 에러 정보를 생성하기 위한 정보 생성부를 포함할 수 있다. 또한, 반도체 메모리 장치(8210)는 커맨드 디코더로 제공되는 커맨드(CMD)의 출력을 지연하기 위한 커맨드 레지스터를 더 포함할 수 있다.
도 28은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(8300)에 본 발명의 반도체 메모리 장치가 램(8320)으로 장착될 수 있다. 램(8320)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(8320)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 도 28의 램(8320)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(8300)은 중앙처리 장치(8310), 램(8320), 유저 인터페이스(8330)와 불휘발성 메모리(8340)를 포함하며, 이들 구성요소는 각각 버스(8350)에 전기적으로 연결되어 있다. 불휘발성 메모리(8340)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(8300)에서, 앞선 실시예들에서와 같이 램(8320)은, 커맨드(CMD) 및/또는 어드레스(ADD)에 대한 패리티 체크를 위한 패리티 체크부, 패리티 체크 결과에 따른 패리티 에러 정보를 생성하기 위한 정보 생성부를 포함할 수 있다. 또한, 램(8320)은 커맨드 디코더로 제공되는 커맨드의 출력을 지연하기 위한 커맨드 레지스터를 더 포함할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 외부로부터의 커맨드, 칩 선택신호, 어드레스 및 패리티 신호를 수신하여 패리티 체크를 수행하고, 상기 커맨드 및 어드레스에 대한 패리티 체크 동작을 수행하여 패리티 체크 결과를 생성하는 패리티 체크부;
    상기 커맨드를 수신하고 이를 지연하여 출력하는 커맨드 레지스터;
    상기 커맨드 레지스터로부터 상기 커맨드를 수신하고, 상기 패리티 체크부로부터의 패리티 체크 결과에 따라 내부 커맨드를 출력하거나 출력을 차단하는 커맨드 디코더; 및
    상기 패리티 체크 결과에 따라 상기 커맨드에 패리티 에러가 발생하였는지 여부를 나타내는 패리티 에러 정보를 생성하여 출력하는 정보 발생부를 구비하고,
    상기 커맨드와 상기 칩 선택신호는 서로 별도의 버퍼를 통해 수신되어 저장되고,
    상기 패리티 체크부는 상기 커맨드, 어드레스 및 패리티 신호를 이용한 제1 연산을 통해 제1 연산 결과를 생성하고, 상기 제1 연산 결과와 상기 칩 선택신호를 이용한 제2 연산을 통해 상기 패리티 체크 결과를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 커맨드 디코더로 상기 커맨드가 제공되는 것에 동기하여 상기 패리티 체크 결과가 상기 커맨드 디코더로 제공되도록, 상기 패리티 체크 결과를 수신하고 이를 지연하여 출력하는 딜레이부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 칩 선택신호를 저장하기 위한 칩 선택신호 레지스터를 더 구비하고,
    상기 커맨드 디코더로 상기 커맨드가 제공되는 것에 동기하여, 상기 칩 선택신호 레지스터는 상기 칩 선택신호를 상기 커맨드 디코더로 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 어드레스를 저장하기 위한 어드레스 레지스터를 더 구비하고,
    상기 내부 커맨드의 출력에 동기하여, 상기 어드레스 레지스터는 내부 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    패리티 에러 발생 시, 상기 패리티 체크 결과가 상기 커맨드 디코더로 제공됨에 따라 상기 내부 커맨드의 출력이 차단되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    패리티 에러 발생 시, 상기 패리티 체크 결과가 상기 커맨드 레지스터로 제공됨에 따라, 상기 커맨드 레지스터로부터의 커맨드가 상기 커맨드 디코더로 제공되는 것이 차단되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    수신된 어드레스에 포함되는 로우 어드레스에 응답하여 상기 메모리 셀 어레이의 로우를 구동하는 로우 디코더;
    상기 수신된 어드레스에 포함되는 칼럼 어드레스에 응답하여 상기 메모리 셀 어레이의 칼럼을 구동하는 칼럼 디코더; 및
    외부로부터 커맨드, 칩 선택신호 및 패리티 신호를 수신함과 함께 상기 어드레스를 수신하고, 상기 커맨드 및 어드레스에 대한 패리티 체크 동작을 수행하며, 상기 패리티 체크 동작을 수행하여 생성된 패리티 체크 결과에 따라 패리티 에러가 발생되지 않은 경우에 선택적으로 상기 커맨드에 대응하는 내부 커맨드를 출력하는 커맨드 제어로직을 구비하고,
    상기 커맨드 제어로직은 패리티 체크부를 포함하고, 상기 패리티 체크부는 상기 커맨드, 어드레스 및 패리티 신호를 이용한 제1 연산을 통해 제1 연산 결과를 생성하고, 상기 제1 연산 결과와 상기 칩 선택신호를 이용한 제2 연산을 통해 상기 패리티 체크 결과를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 커맨드 제어로직은,
    상기 커맨드 및 칩 선택신호를 저장하는 커맨드 레지스터;
    상기 패리티 체크부로부터 상기 패리티 체크 결과를 수신하고 이를 지연하여 출력하는 패리티 레이턴시; 및
    상기 커맨드에 패리티 에러가 발생되지 않은 경우, 상기 커맨드를 디코딩하여 상기 내부 커맨드를 출력하는 커맨드 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제1항에 있어서,
    상기 제1 연산은 상기 커맨드, 어드레스 및 패리티 신호를 이용한 XOR 연산을 포함하고, 상기 제2 연산은 상기 제1 연산 결과와 상기 칩 선택신호와의 NOR 연산을 포함하며, 상기 패리티 체크 결과는 상기 NOR 연산의 결과에 상응하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제1항에 있어서,
    상기 반도체 메모리 장치는 상기 패리티 체크 결과에 따라 패리티 에러가 발생된 경우에, 패리티 에러가 발생된 커맨드 및 어드레스를 포함하는 다수 개의 커맨드 및 어드레스에 따른 메모리 동작을 중단하고,
    상기 출력된 패리티 에러 정보에 대응하여 상기 메모리 동작이 중단된 다수 개의 커맨드 및 어드레스를 재차 수신하고, 재차 수신된 커맨드 및 어드레스에 응답하는 메모리 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 삭제
  19. 삭제
  20. 삭제
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