KR102386886B1 - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 이를 포함하는 반도체 시스템 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치는 복수의 반도체 칩을 포함하는 반도체 장치로서, 상기 복수의 반도체 칩의 각각은, 칩 아이디 인에이블 정보를 포함한 복수의 제어 정보가 저장되는 제어 정보 저장부; 상기 칩 아이디 인에이블 정보 및 칩 아이디 신호에 기초하여 어드레스 버퍼 인에이블 신호 및 커맨드 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부; 상기 커맨드 버퍼 인에이블 신호에 기초하여 커맨드 신호 및 패리티 신호를 저장하는 커맨드 버퍼; 상기 어드레스 버퍼 인에이블 신호에 기초하여 어드레스 신호를 저장하는 어드레스 버퍼; 및 상기 커맨드 신호, 상기 패리티 신호 및 상기 어드레스 신호를 포함한 신호들의 패리티 값을 계산하는 트레이닝부를 포함한다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM INCLUDING THEREOF}
본 발명은 반도체 장치 및 반도체 시스템에 관한 것으로, 특히 복수의 칩을 포함하는 반도체 장치에 정보를 전송하는 기술에 관한 것이다.
최근의 반도체 산업의 발전 및 사용자의 요구에 따라 전자 기기의 소형화 및 경량화가 더욱더 요구되고 있다. 이와 같은 요구를 만족시키기 위해 적용되는 기술 중의 하나가 멀티 칩 패키징(Multi Chip Packaging) 기술이다. 멀티 칩 패키징이란 복수 개의 반도체 칩을 하나의 패키지로 구성하는 기술로서, 하나의 반도체 칩을 포함하는 패키지를 여러 개를 이용하는 것에 비해 소형화 및 경량화에 유리하다.
멀티 칩 패키징 기술이 이용된 멀티 칩 패키징 디바이스는 복수의 칩을 포함하기 때문에 하나의 칩을 포함하는 디바이스에 비해 전류 소모가 커질 수 밖에 없다. 본 발명의 실시예는 멀티 칩 패키징 디바이스에서 전류 소모를 감소시고자 한다.
또한, 멀티 칩 패키징 디바이스에서 각 칩의 제어 정보가 다르게 설정되는 경우 오동작이 발생할 수 있다. 본 발명의 실시예는 멀티 칩 패키징 디바이스의 각 칩의 제어 정보를 동일하게 설정하고자 한다.
또한, 본 발명의 실시예는 반도체 제어 장치와 멀티 칩 패키징 디바이스의 각 칩 간에 트레이닝 동작을 수행하고자 한다.
본 발명의 실시예에 의한 반도체 장치는, 복수의 반도체 칩을 포함하는 반도체 장치로서, 상기 복수의 반도체 칩의 각각은, 칩 아이디 인에이블 정보를 포함한 복수의 제어 정보가 저장되는 제어 정보 저장부; 상기 칩 아이디 인에이블 정보 및 칩 아이디 신호에 기초하여 어드레스 버퍼 인에이블 신호 및 커맨드 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부; 상기 커맨드 버퍼 인에이블 신호에 기초하여 커맨드 신호 및 패리티 신호를 저장하는 커맨드 버퍼; 상기 어드레스 버퍼 인에이블 신호에 기초하여 어드레스 신호를 저장하는 어드레스 버퍼; 및 상기 커맨드 신호, 상기 패리티 신호 및 상기 어드레스 신호를 포함한 신호들의 패리티 값을 계산하는 트레이닝부를 포함한다.
본 발명의 실시예에 의한 반도체 시스템은, 각각이 복수의 반도체 칩을 포함하는 복수의 반도체 장치; 및 각 반도체 장치에 칩 선택 신호, 칩 아이디 신호, 커맨드 신호, 패리티 신호 및 어드레스 신호를 전송하는 반도체 제어 장치를 포함하고, 상기 반도체 칩의 각각은 상기 칩 선택 신호 및 상기 칩 아이디 신호에 기초하여 상기 커맨드 신호, 상기 패리티 신호 및 상기 어드레스 신호를 선택적으로 수신하고, 상기 커맨드 신호, 상기 패리티 신호 및 상기 어드레스 신호의 패리티 값을 계산하고, 상기 패리티 값에 기초하여 얼러트 신호를 상기 반도체 제어 장치에 전송하는 트레이닝부를 포함한다.
본 발명의 실시예에 의한 반도체 칩은, 칩 아이디 인에이블 신호 및 칩 아이디 신호에 기초하여 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부; 상기 버퍼 인에이블 신호에 기초하여, 수신되는 정보를 저장하는 버퍼; 및 상기 버퍼에 저장된 커맨드 신호, 어드레스 신호 및 패리티 신호의 패리티를 계산한 결과에 기초하여 얼러트 신호를 생성하는 트레이닝부를 포함한다.
본 발명의 실시예에 의하면, 멀티 칩 패키징 디바이스에서 전류 소모를 감소시킬 수 있다.
본 발명의 실시예에 의하면, 멀티 칩 패키징 디바이스에서 각 칩의 제어 정보를 동일하게 저장할 수 있다.
본 발명의 실시예에 의하면, 멀티 칩 패키징 디바이스의 각 칩에 대해 트레이닝 동작을 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도.
도 2는 도 1의 반도체 장치의 구성도.
도 3은 도 2의 제1 칩의 구성도.
도 4는 본 발명의 실시예에 따른 각 신호의 타이밍도.
도 5는 본 발명의 실시예에 따른 반도체 칩의 일부 구성의 예를 나타내는 도면.
도 6은 도 5의 비트라인 쌍의 전압의 타이밍도.
도 7은 본 발명의 실시예에 따른 제어 정보 저장부를 나타내는 도면.
도 8은 본 발명의 실시예에 따른 파워업시 반도체 제어 장치로부터 반도체 장치에 인가되는 신호들의 타이밍도.
도 9은 본 발명의 실시예에 따른 트레이닝부의 입출력 신호의 값을 나타내는 도면.
도 10A 및 도 10B는 반도체 제어 장치에서 트레이닝 동작을 설명하기 위한 도면.
도 11는 본 발명의 실시예에 따른 트레이닝 동작시 각 신호의 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성도의 일 예이다.
반도체 시스템(1)은 DIMM(dual in-line memory module)과 같은 메모리 모듈일 수 있다. 도 1을 참조하면, 반도체 시스템(1)은 반도체 제어 장치(10; 반도체 제어 장치) 및 반도체 장치(20; 반도체 장치)를 포함할 수 있다. 도 1에는 좌우 10개씩 총 20개의 반도체 장치(20)가 도시되어 있다. 그러나 본 발명은 이에 한하지 않으며, 포함되는 반도체 장치(20)의 개수에는 제한이 없다.
반도체 시스템(1)은 호스트(미도시)와 정보(DATA)를 주고 받을 수 있다. 호스트는 예를 들면 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서일 수 있다. 호스트는 반도체 장치(20)에 액세스하기 위해 반도체 제어 장치(10)로 클럭(CLK), 리퀘스트(REQ) 및 데이터(DATA)를 전송할 수 있다. 호스트는 반도체 장치(20)에 데이터를 저장시키기 위해 데이터(DATA)를 반도체 제어 장치(10)로 전송할 수 있다. 또한, 호스트는 반도체 장치(20)로부터 출력된 데이터 신호(DQ)를 반도체 제어 장치(10)를 통해 데이터(DATA)로서 수신할 수 있다.
반도체 제어 장치(10)는 리퀘스트(REQ)에 응답하여 클럭(CLK), 커맨드 신호(CMD), 어드레스 신호(ADD), 및 데이터 신호(DQ) 등을 반도체 장치(20)에 제공하여 라이트 또는 리드 동작이 수행되도록 반도체 장치(20)를 제어할 수 있다. 도 1에 도시되지는 않았지만 반도체 제어 장치(10)는 클럭 인에이블 신호, 칩 선택 신호, 칩 아이디 신호 등의 제어 신호도 반도체 장치(20)에 전송할 수 있다. 반도체 제어 장치(10)는 호스트와 반도체 장치(20) 사이의 통신을 중계할 수 있다. 반도체 제어 장치(10)는 호스트로부터 클럭(CLK), 리퀘스트(REQ) 및 정보(DATA)를 수신하고, 반도체 장치(20)의 동작을 제어하기 위하여 클럭(CLK), 커맨드 신호(CMD), 어드레스 신호(ADD), 및 데이터 신호(DQ) 등을 생성하여 반도체 장치(20)로 제공할 수 있다. 또한, 반도체 제어 장치(10)는 반도체 장치(20)로부터 출력된 데이터 신호(DQ)를 호스트로 제공할 수 있다.
도 1에서는 반도체 제어 장치(10)가 반도체 시스템(1)에 물리적으로 포함되는 구성으로 도시하였으나, 반도체 제어 장치(10)가 호스트의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다.
도 2는 도 1의 반도체 장치(20)의 구성도이다.
도 2를 참조하면, 반도체 장치(20)는 적어도 하나의 그룹(GP0, GP1)을 포함하고, 각 그룹(GP0, GP1)은 복수의 칩(CHIP0~CHIP3, CHIP4~CHIP7)을 포함할 수 있다. 본 실시예에서, 제1~제4 칩(CHIP0~CHIP3)은 제1 그룹(GP0)에 해당하고, 제5~제8 칩(CHIP4~CHIP7)은 제2 그룹(GP1)에 해당한다. 또한, 반도체 장치(20)는 기판(1000)을 포함할 수 있다. 제1~제8 칩(CHIP0~CHIP7)은 도 2에 도시된 바와 같이 기판(1000) 상에 적층되어 있을 수 있다. 도 2에는 반도체 장치(20)가 2개의 그룹을 포함하고, 각 그룹은 4개의 칩을 포함하는 것으로 도시하였지만, 그룹의 개수 및 각 그룹에 속하는 칩의 개수는 이에 한하지 않는다. 예를 들어, 반도체 장치(20)는 1개의 그룹만을 포함하거나 3개 이상의 그룹을 포함할 수 있다. 또한, 각 그룹에 포함되는 칩의 개수는 달라질 수 있다.
제1~제8 칩(CHIP0~CHIP7)의 각각은 칩 선택 신호(CS)가 전송되는 칩 선택 신호 전송라인(CSL)에 공통으로 연결될 수 있다. 또한, 제1~제8 칩(CHIP0~CHIP7)은 칩 아이디 신호(CID_sig)가 전송되는 칩 아이디 신호 전송라인(CID_sig_L)에 공통으로 연결될 수 있다. 또한, 제1~제8 칩(CHIP0~CHIP7)은 커맨드 신호(CMD)가 전송되는 커맨드 전송라인(CMDL) 및 어드레스 신호(ADD)가 전송되는 어드레스 전송라인(ADDL)에 공통으로 연결될 수 있다. 이때, 칩 아이디 신호(CID_sig), 커맨드 신호(CMD) 및 어드레스 신호(ADD)의 각각은 복수의 비트일 수 있으며, 이에 따라, 칩 아이디 신호(CID_sig)를 전송하기 위한 칩 아이디 신호 전송라인(CID_sig_L), 커맨드 신호(CMD)가 전송되는 커맨드 전송라인(CMDL) 및 어드레스 신호(ADD)가 전송되는 어드레스 전송라인(ADDL)도 각각 복수일 수 있다.
기판(1000)과 제1 칩(CHIP0)은 제1 데이터 전송라인(DL0)에 의해 연결되고, 제1 칩(CHIP0)과 제2 칩(CHIP1)은 제2 데이터 전송라인(DL1)에 의해 연결되고, 제2 칩(CHIP1)과 제3 칩(CHIP2)은 제3 데이터 전송라인(DL2)에 의해 연결되고, 제3 칩(CHIP2)과 제4 칩(CHIP3)은 제4 데이터 전송라인(DL3)에 의해 연결된다. 기판(1000)과 제5 칩(CHIP4)은 제5 데이터 전송라인(DL4)에 의해 연결되고, 제5 칩(CHIP4)과 제6 칩(CHIP5)은 제6 데이터 전송라인(DL5)에 의해 연결되고, 제6 칩(CHIP5)과 제7 칩(CHIP6)은 제7 데이터 전송라인(DL6)에 의해 연결되고, 제7 칩(CHIP6)과 제8 칩(CHIP7)은 제8 데이터 전송라인(DL7)에 의해 연결된다. 즉, 각 그룹(GP0, GP1) 중 하나의 칩(CHIP0, CHIP4)는 기판(1000)에 연결되고, 나머지 칩들(CHIP1~CHIP3, CHIP5~CHIP7)은 기판(1000)에 연결된 칩(CHIP0, CHIP4)에 직렬로 연결될 수 있다.
데이터 신호(DQ)는 복수의 비트일 수 있으며, 이에 따라, 데이터 신호(DQ)를 전송하는 제1~제8 데이터 전송라인(DL0~DL7, 이하, 제1~제8 데이터 전송라인을 데이터 전송라인이라고도 함)도 복수일 수 있다.
커맨드 전송라인(CMDL), 어드레스 전송라인(ADDL) 및 데이터 전송라인(DL1~DL3, DL5~DL7)은 와이어 본딩 또는 TSV(Through Silicon Via)를 통해 연결될 수 있다. TSV보다 와이어 본딩으로 구현하는 것이 비용면에서 유리할 수 있다.
이러한 구조를 갖는 반도체 장치(20)는 다음과 같이 동작할 수 있다. 예를 들어, 반도체 제어 장치(10)로부터 도 1에 도시된 복수의 반도체 장치(20) 중 특정 반도체 장치(20)의 특정 칩, 예를 들어 제3 칩(CHIP2)에 저장된 데이터를 리드하고자 하는 경우를 가정한다.
반도체 제어 장치(10)는 도 1에 도시된 복수의 반도체 장치(20) 중 데이터를 전송하고자 하는 특정 반도체 장치(20)에 연결된 칩 선택 신호 전송라인(CSL)을 통해 칩 선택 신호(CS)를 활성화한다. 도 1에서, 반도체 제어 장치(10)로부터 복수의 반도체 장치(20)의 각각에 칩 선택 신호 전송라인들(CSL)이 연결되어 있을 수 있으며, 그 중 특정 칩 선택 신호 전송라인(CSL)을 선택함으로써, 복수의 반도체 장치(20) 중 하나가 선택될 수 있다. 특정 반도체 장치(20)에 전송된 칩 선택 신호(CS)는, 특정 반도체 장치(20)에 속하는 제1~제8 칩(CHIP0~CHIP7)에 공통으로 전송된다.
반도체 제어 장치(10)는 선택된 반도체 장치(20)와 연결된 칩 아이디 신호 전송라인(CID_sig_L)을 통해 제3 칩(CHIP2)을 선택하기 위한 칩 아이디 신호(CID_sig)를 전송할 수 있다. 예를 들어, 제1 칩(CHIP0)을 선택하기 위한 칩 아이디 신호(CID_sig)는 "000", 제2 칩(CHIP1)을 선택하기 위한 칩 아이디 신호(CID_sig)는 "001", 제3 칩(CHIP2)을 선택하기 위한 칩 아이디 신호(CID_sig)는 "010"이고, 이러한 방식으로 칩 아이디 신호(CID_sig)의 값이 점차적으로 증가하여 제8 칩(CHIP7)을 선택하기 위한 칩 아이디 신호(CID_sig)는 "111"일 수 있다. 따라서, 반도체 제어 장치(10)는 "010"의 값을 갖는 칩 아이디 신호(CID_sig)를 칩 아이디 신호 전송라인(CID_sig_L)을 통해 제1~제8 칩(CHIP0~CHIP7)에 전송하게 된다.
본 실시예에서는 반도체 장치(20)가 8개의 반도체 칩(CHIP0~CHIP7)을 포함하므로 칩 아이디 신호(CID_sig)가 3비트인 것으로 설명하였지만, 칩 아이디 신호(CID_sig)의 비트수는 다르게 설정될 수 있다.
반도체 제어 장치(10)는 커맨드 전송라인(CMDL)을 통해 리드 커맨드를 전송하고, 어드레스 전송라인(ADDL)을 통해 어드레스 신호(ADD)를 전송한다. 이때, 커맨드 전송라인(CMDL)과 어드레스 전송라인(ADDL)은 제1~제8 칩(CHIP0~CHIP7)에 공통으로 연결되어 있기 때문에, 리드 커맨드 및 어드레스 신호(ADD)는 제1~제8 칩(CHIP0~CHIP7)에 모두 전송된다. 그러나, "010"의 칩 아이디 신호(CID_sig)에 해당하는 제3 칩(CHIP2)만이 리드 커맨드 및 어드레스 신호(ADD)를 수신한다.
수신된 커맨드 신호(CMD) 및 어드레스 신호(ADD)는 제3 칩(CHIP2) 내부의 커맨드 버퍼 및 어드레스 버퍼에 저장된다. 커맨드 버퍼 및 어드레스 버퍼의 구체적인 동작에 대해서는 후술한다. 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 대응하여 제3 칩(CHIP2) 내부에 저장된 데이터 신호(DQ)가 출력된다. 제3 칩(CHIP2)에서 출력된 데이터 신호(DQ)는 제3 데이터 전송라인(DL2), 제2 데이터 전송라인(DL1) 및 제1 데이터 전송라인(DL0)을 따라 제2 칩(CHIP1), 제1 칩(CHIP0) 및 기판(1000)을 거쳐 반도체 제어 장치(10)로 전송된다.
기판(1000)에 연결되는 제1 칩(CHIP0)은 반도체 제어 장치(10)와 제2~제4 칩(CHIP1~CHIP3) 간의 데이터 신호(DQ)의 전송시 이를 중계하는 역할을 한다. 즉, 제2~제4 칩(CHIP1~CHIP3)에서 출력된 데이터 신호(DQ)는 제1 칩(CHIP0)을 거쳐 반도체 제어 장치(10)로 전송되거나, 반도체 제어 장치(10)에서 출력된 데이터 신호(DQ)는 제1 칩(CHIP0)을 거쳐 제2~제4 칩(CHIP1~CHIP3) 중 어느 하나로 전송될 수 있다. 물론 제1 칩(CHIP0)과 반도체 제어 장치(10) 간의 직접적인 데이터 신호(DQ)의 전송도 가능하다.
본 실시예에서는 반도체 제어 장치(10)와 제2~제4 칩(CHIP0~CHIP3) 중 어느 하나와의 사이에 정보가 전송되는 경우에 대해 설명하였지만, 반도체 제어 장치(10)와 제6~8 칩(CHIP4~7) 중 어느 하나와의 사이에 정보가 전송되는 경우에도 비슷한 방식으로 설명될 수 있다. 이 경우, 전술한 제1 칩(CHIP0)의 기능을 제5 칩(CHIP4)이 수행한다.
구체적으로, 반도체 제어 장치(10)로부터 제6~제8 칩(CHIP5~CHIP7) 중 어느 하나로 데이터 신호(DQ)를 전송하고자 하는 경우, 반도체 제어 장치(10)로부터 출력된 데이터 신호(DQ)는 제5 칩(CHIP4)를 거쳐 제6~제8 칩(CHIP5~CHIP7) 중 어느 하나로 전송될 수 있다.
또한, 제6~제8 칩(CHIP5~CHIP7) 중 어느 하나로부터 반도체 제어 장치(10)로 데이터 신호(DQ)를 전송하고자 하는 경우, 제6~제8 칩(CHIP5~CHIP7) 중 어느 하나에서 생성된 데이터 신호(DQ)는 제5 칩(CHIP4)을 거쳐 반도체 제어 장치(10)로 전송된다.
반도체 제어 장치(10)와 제1 칩(CHIP0) 간에, 또는 반도체 제어 장치(10)와 제5 칩(CHIP4) 간에 정보가 전송되는 경우는 제1 칩(CHIP0) 또는 제5 칩(CHIP4)에 연결된 데이터 전송라인(DL0 또는 DL5)을 통해 정보가 직접 전송된다.
도 3은 도 2의 제1 칩(CHIP0)의 일부 구성도의 일 예이다. 도 3에는 제1 칩(CHIP0)만을 도시하였지만, 제2~제8 칩(CHIP1~CHIP7)도 제1 칩(CHIP0)과 동일한 구성을 가질 수 있다.
도 3을 참조하면, 제1 칩(CHIP0)은 제어 정보 저장부(100), 버퍼 인에이블 신호 생성부(200), 커맨드 버퍼(CBUF), 어드레스 버퍼(ABUF) 및 트레이닝부(900)를 포함한다. 실시예에 따라, 제1 칩(CHIP0)은 딜레이부(DLY; 300), 제1 디코더(DEC1), 제2 디코더(DEC2) 및 메모리 회로(400)를 추가로 포함할 수 있다.
제어 정보 저장부(100)에는 본 발명의 실시예에 따른 칩 아이디 인에이블 정보(CID_EN), 커맨드 지연 시간(tCAL), 추가 지연 시간(tACL)를 포함하는 제어 정보가 저장된다. 제어 정보가 저장되는 영역은 일반적으로 모드 레지스터라고 하며, 이러한 모드 레지스터에 저장되는 각종 제어 정보의 값을 설정하는 것을 모드 레지스터 셋이라 한다. 모드 레지스터 셋은 파워업시 실행될 수 있다. 제어 정보 저장부(100)에 저장되는 제어 정보로는 버스트 타입(Burst Type), 버스트 랭쓰(BL, Burst Length), 카스 레이턴시(CL, Column address strobe signal Latency) 및 리드 레이턴시(RL, Read Latency) 등 제1 칩(CHIP0)의 동작 모드(operation mode)들을 설정하기 위한 것들이 될 수 있다. 제어 정보는 모드 레지스터 설정 커맨드과 함께 어드레스 핀에 인가된 값에 의해 설정된다. 설정된 제어 정보는 다시 프로그래밍하거나 반도체 장치의 전원이 나갈 때까지 유지된다. 또한, 설정된 제어 정보는 리셋 신호에 의해 초기화될 수 있다.
버퍼 인에이블 신호 생성부(200)는 칩 아이디 인에이블 정보(CID_EN) 및 칩 아이디 신호(CID_sig)에 기초하여 커맨드 버퍼 인에이블 신호(CBUF_EN) 및 어드레스 버퍼 인에이블 신호(ABUF_EN)를 생성한다. 여기서, 칩 아이디 인에이블 정보(CID_EN)는 제어 정보 저장부(100)에 저장되는 정보로서, 초기값으로 디스에이블되어 있으며, 후술하는 모드 레지스터 설정 동작을 통해 인에이블될 수 있다. 이에 따라, 칩 아이디 인에이블 정보(CID_EN)는 모드 레지스터 셋 동작시에는 디스에이블되고, 리드 동작이나 라이트 동작과 같은 노멀 동작시에는 인에이블될 수 있다. 따라서, 모드 레지스터 셋 동작시에는 복수의 칩(CHIP0~CHIP7) 전체에 커맨드 신호(CMD) 및 어드레스 신호(ADD)가 입력되고, 노멀 동작시에는 복수의 칩(CHIP0~CHIP7) 중 칩 아이디 신호(CID_sig)에 해당하는 칩에 커맨드 신호(CMD) 및 어드레스 신호(ADD)가 입력될 수 있다.
커맨드 버퍼 인에이블 신호(CBUF_EN) 및 어드레스 버퍼 인에이블 신호(ABUF_EN)는 각각 커맨드 버퍼(CBUF) 및 어드레스 버퍼(ABUF)를 구동하기 위한 신호이다. 커맨드 버퍼 인에이블 신호(CBUF_EN)가 인에이블되면 제1 칩(CHIP0)은 커맨드 신호(CMD)를 수신할 수 있고, 어드레스 버퍼 인에이블 신호(ADD_EN)가 인에이블되면 제1 칩(CHIP0)은 어드레스 신호(ADD)를 수신할 수 있다.
버퍼 인에이블 신호 생성부(200)는 칩 아이디 비교부(210), 제1 활성화 구간 조절부(220), 커맨드 버퍼 인에이블 신호 생성부(230), 딜레이부(DLY; 240), 제2 활성화 구간 조절부(250) 및 어드레스 버퍼 인에이블 신호 생성부(260)를 포함할 수 있다.
칩 아이디 비교부(210)는 칩 아이디 신호(CID_sig)와, 미리 설정된 칩 아이디(CID)를 비교한 결과에 기초하여 칩 아이디 비교 신호(CID_CMP)를 생성한다. 이에 따라, 칩 아이디 비교부(210)는 칩 아이디 신호(CID_sig)에 기초하여 제1~제8 칩(CHIP0~CHIP7) 중 하나를 선택할 수 있다.
칩 아이디 신호(CID_sig)는 반도체 제어 장치(10)로부터 전송될 수 있다. 칩 아이디(CID)는 각 칩(CHIP0~CHIP7) 마다 미리 설정되어 있을 수 있으며, 본 실시예에서 제1 칩(CHIP0)의 칩 아이디(CID)는 "000"일 수 있다. 칩 아이디 비교부(210)는 칩 아이디 신호(CID_sig)와 칩 아이디(CID)의 각 비트가 일치하면, 칩 아이디 비교 신호(CID_CMP)를 활성화할 수 있다.
실시예에 따라 칩 아이디 비교부(210)는 칩 선택 신호(CS)가 인에이블된 때 칩 아이디 비교 신호(CID_CMP)를 인에이블할 수 있다.
제1 활성화 구간 조절부(220)는 커맨드 지연 시간(tCAL) 이상 경과한 후에 칩 아이디 비교 신호(CID_CMP)가 디스에이블되도록 함으로써, 제1 활성화 구간 조절 신호(CMP1)를 생성할 수 있다.
커맨드 버퍼 인에이블 신호 생성부(230)는 칩 아이디 인에이블 정보(CID_EN)와 제1 활성화 구간 조절 신호(CMP1)에 기초하여 커맨드 버퍼 인에이블 신호(CBUF_EN)를 생성한다. 예를 들어, 커맨드 버퍼 인에이블 신호 생성부(230)는 칩 아이디 인에이블 정보(CID_EN)가 디스에이블되면 커맨드 버퍼 인에이블 신호(CBUF_EN)를 인에이블할 수 있다. 즉, 커맨드 버퍼 인에이블 신호 생성부(230)는 모드 레지스터 셋 동작시 커맨드 버퍼 인에이블 신호(CBUF_EN)를 인에이블할 수 있다. 또한, 커맨드 버퍼 인에이블 신호 생성부(230)는 칩 아이디 인에이블 정보(CID_EN)가 인에이블되고 제1 활성화 구간 조절 신호(CMP1)가 인에이블되면 커맨드 버퍼 인에이블 신호(CBUF_EN)를 인에이블할 수 있다. 즉, 커맨드 버퍼 인에이블 신호 생성부(230)는 노멀 동작시 커맨드 버퍼 인에이블 신호(CBUF_EN)를 인에이블할 수 있다. 이때, 제1 칩 아이디 비교 신호(CMP1)가 인에이블되는 구간과 동일한 구간 동안 커맨드 버퍼 인에이블 신호(CBUF_EN)도 인에이블될 수 있다.
커맨드 버퍼 인에이블 신호 생성부(230)는, 칩 아이디 인에이블 정보(CID_EN)를 반전시키는 인버터(INV1)와, 칩 아이디 인에이블 정보(CID_EN) 및 제1 활성화 구간 조절 신호(CMP1)의 낸드 연산을 수행하는 낸드 연산자(NAND1)와, 낸드 연산자(NAND1)의 출력을 반전시키는 인버터(INV2)와, 칩 아이디 인에이블 정보(CID_EN)에 기초하여 인버터(INV1)의 출력과 인버터(INV2)의 출력 중 어느 하나를 선택하는 멀티플렉서(SEL1)를 포함할 수 있다.
커맨드 버퍼(CBUF)는 커맨드 버퍼 인에이블 신호(CBUF_EN)에 기초하여 커맨드 신호(CMD)를 저장한다. 커맨드 버퍼(CBUF)는 커맨드 버퍼 인에이블 신호(CBUF_EN)가 인에이블되어 있는 동안에만 구동되므로 대기 전류를 감소시킬 수 있다.
딜레이부(240)는 칩 아이디 비교부(210)에서 생성된 칩 아이디 비교 신호(CID_CMP)를 딜레이함으로써 딜레이된 칩 아이디 비교 신호(DLY_CID_CMP)를 생성할 수 있다. 이때, 딜레이부(240)는 제어 정보 저장부(100)에 저장된 커맨드 지연 시간(tCAL)에 해당하는 만큼 칩 아이디 비교 신호(CID_CMP)가 인에이블되는 시점을 딜레이할 수 있다. 실시예에 따라 딜레이부(240)는 생략 가능하며, 이 경우에는 칩 아이디 비교부(210)에서 생성된 제칩 아이디 비교 신호(CID_CMP)가 제2 활성화 구간 조절부(250)로 전송될 것이다.
제2 활성화 구간 조절부(250)는 딜레이부(240)에서 딜레이된 칩 아이디 비교 신호(DLY_CID_CMP)가 인에이블된 때로부터 적어도 추가 지연 시간(tACL)이 경과하면 칩 아이디 비교 신호(CID_CMP)가 디스에이블되도록 함으로써 제2 활성화 구간 조절 신호(CMP2)를 생성할 수 있다.
어드레스 버퍼 인에이블 신호 생성부(260)는 칩 아이디 인에이블 정보(CID_EN) 및, 제2 활성화 구간 조절 신호(CMP2)에 기초하여 어드레스 버퍼 인에이블 신호(ABUF_EN)를 생성한다. 예를 들어, 어드레스 버퍼 인에이블 신호 생성부(260)는 칩 아이디 인에이블 정보(CID_EN)가 디스에이블되면 어드레스 버퍼 인에이블 신호(ABUF_EN)를 인에이블할 수 있다. 즉, 어드레스 버퍼 인에이블 신호 생성부(260)는 모드 레지스터 셋 동작시 어드레스 버퍼 인에이블 신호(ABUF_EN)를 인에이블할 수 있다. 또한, 어드레스 버퍼 인에이블 신호 생성부(260)는 칩 아이디 인에이블 정보(CID_EN)가 인에이블되고 제2 활성화 구간 조절 신호(CMP2)가 인에이블되면 어드레스 버퍼 인에이블 신호(ABUF_EN)를 인에이블할 수 있다. 즉, 어드레스 버퍼 인에이블 신호 생성부(260)는 노멀 동작시 어드레스 버퍼 인에이블 신호(ABUF_EN)를 인에이블할 수 있다. 이때, 어드레스 버퍼 인에이블 신호(ABUF_EN)는, 제2 활성화 구간 조절 신호(CMP2)와 동일하게, 칩 선택 신호(CS)가 수신(활성화)된 때로부터 커맨드 지연 시간(tCAL)만큼 지연된 시점에 인에이블되어 추가 지연 시간(tACL) 이상 경과 후 디스에이블될 수 있다.
어드레스 버퍼 인에이블 신호 생성부(260)는, 칩 아이디 인에이블 정보(CID_EN)를 반전시키는 인버터(INV3)와, 칩 아이디 인에이블 정보(CID_EN) 및 제2 활성화 구간 조절 신호(CMP2)의 낸드 연산을 수행하는 낸드 연산자(NAND2)와, 낸드 연산자(NAND2)의 출력을 반전시키는 인버터(INV4)와, 칩 아이디 인에이블 정보(CID_EN)에 기초하여 인버터(INV3)의 출력과 인버터(INV4)의 출력 중 어느 하나를 선택하는 멀티플렉서(SEL2)를 포함할 수 있다.
어드레스 버퍼(ABUF)는 어드레스 버퍼 인에이블 신호(ABUF_EN)에 기초하여 어드레스 신호(ADD)를 저장한다. 어드레스 버퍼(ABUF)는 어드레스 버퍼 인에이블 신호(ABUF_EN)가 활성화된 구간 동안만 동작하므로, 어드레스 버퍼(ABUF)의 대기 전류를 감소시킬 수 있다.
제1 디코더(DEC1)는 커맨드 신호(CMD)에 기초하여 제1 내부 제어 신호(INT_CON1)를 생성한다.
딜레이부(300)는 커맨드 버퍼(CBUF)에 저장된 커맨드 신호(CMD)를 추가 지연 시간(tACL)만큼 지연시켜 제2 디코더(DEC2)에 제공한다.
제2 디코더(DEC2)는 딜레이부(300)로부터 제공된 커맨드 신호(CMD) 및 어드레스 버퍼(ABUF)로부터 출력된 어드레스 신호(ADD)에 기초하여 제2 내부 제어 신호(INT_CON2)를 생성한다.
트레이닝부(900)는 커맨드 신호(CMD), 패리티 신호(PAR) 및 어드레스 신호(ADD)를 이용하여 트레이닝 동작을 수행한다.
DRAM 등의 반도체 분야에서 클럭 신호에 동기화하여 정보를 전송하는 방식이 사용된다. 클럭 신호의 라이징 에지를 기준으로 전송하는 정보의 셋업 타임과 홀드 타임을 설정하는 동작을 트레이닝이라고 한다. 반도체 기술의 동작 속도가 빨라지고 클럭의 주기가 짧아지면서 정보의 전송 타이밍을 맞추는 것이 동작의 안정성 및 정확성을 높이기 위한 매우 중요한 요소가 되었다.
트레이닝부(900)는 패리티 계산부(910) 및 얼러트 신호 출력부(920)를 포함한다. 패리티 계산부(910)는 반도체 제어 장치(10)로부터 커맨드 버퍼(CBUF) 및 딜레이부(300)를 거쳐 전송된 커맨드 신호(CMD) 및 패리티 신호(PAR)와, 반도체 제어 장치(10)로부터 어드레스 버퍼(ABUF)를 거쳐 전송된 어드레스 신호(ADD)의 패리티 값에 기초하여 얼러트 신호(ALERT)를 생성한다. 패리티 신호(PAR)는 반도체 제어 장치(10)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)와는 별도의 입출력 터미널(예를 들어, 패드나 핀)을 통해 전송될 수 있다. 패리티 신호(PAR)는 커맨드 버퍼(CBUF) 및 딜레이부(300)를 거쳐 패리티 계산부(910)로 전송될 수 있다.
실시예에 따라, 패리티 계산부(910)는 얼러트 신호(ALERT)를 생성하기 위해 칩 선택신호(CS), 칩 아이디 신호(CID_sig) 등 반도체 제어 장치(10)에서 제1 칩(CHIP0')에 전송되는 다른 신호도 이용할 수 있다.
패리티 신호(PAR)는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 패리티 신호(PAR)의 패리티를 계산한 값이 일정한 값, 예를 들면 하이 레벨이 되도록 반도체 제어 장치(10)로부터 전송될 수 있다.
얼러트 신호 출력부(920)는 얼러트 신호(ALERT)를 반도체 제어 장치(10)로 전송한다. 얼러트 신호 출력부(920)는 얼러트 신호(ALERT)를 임시로 저장하는 버퍼일 수 있다. 얼러트 신호(ALERT)에 기초하여 구체적으로 트레이닝 동작이 수행되는 과정에 대해서는 후술한다.
이상 제1 칩(CHIP0)의 구성 및 동작에 대해 설명하였다. 나머지 칩(CHIP1~CHIP7)의 버퍼 인에이블 신호 생성부들(200)은, 각 칩(CHIP1~CHIP7)에 대해 설정된 칩 아이디(CID<2:0>)와, 입력된 "000"의 칩 아이디 신호(C<2:0>)가 일치하지 않으므로, 커맨드 버퍼 인에이블 신호(CBUF_EN) 및 어드레스 버퍼 인에이블 신호(ABUF_EN)를 디스에이블할 수 있다. 이에 따라, 제2~제8 칩(CHIP1~CHIP7)의 커맨드 버퍼(CBUF) 및 어드레스 버퍼(ABUF)는 동작하지 않게 된다. 따라서, 반도체 제어 장치(10)로부터 전송된 커맨드 신호(CMD) 및 어드레스 신호(ADD)는 제1 칩(CHIP0)의 커맨드 버퍼(CBUF) 및 어드레스 버퍼(ABUF)에만 저장되고, 나머지 칩(CHIP1~CHIP7)의 커맨드 버퍼(CBUF) 및 어드레스 버퍼(ABUF)에는 저장되지 않는다.
도 4는 본 발명의 실시예에 따른 각 신호의 타이밍도의 일 예이다. 도 4는 노멀 동작시 칩 아이디 인에이블 정보(CID_EN)가 인에이블된 경우 제1 칩(CHIP0)에 입력되는 신호들을 나타낸다.
도 4를 참조하면, 타이밍 t40에서 칩 선택 신호(CS)가 로우 레벨로 천이함과 함께 칩 아이디 신호(CID_sig)가 입력된다. 본 실시예에서는 칩 선택 신호(CS)는 로우 인에이블 신호이고, 제1 칩(CHIP0)에 해당하는 "000"의 칩 아이디 신호(CID_sig)가 입력된다. 이에 따라, 칩 아이디 비교 신호(CID_CMP)가 인에이블되고, 제1 활성화 구간 조절 신호(CMP1)가 인에이블되고, 커맨드 버퍼 인에이블 신호(CBUF_EN)가 하이 인에이블된다.
본 실시예에서 커맨드 지연 시간(tCAL)은 3클럭으로 설정된다. 이에 따라, 반도체 제어 장치(10)는 클럭 신호(CLK)의 라이징 에지를 기준으로 칩 선택 신호(CS)가 로우 인에이블된 타이밍 t41로부터 3클럭 경과 후인 타이밍 t44에서 커맨드 신호(CMD)를 전송한다. 타이밍 t44에서 커맨드 버퍼 인에이블 신호(CBUF_EN)가 인에이블된 상태이므로 커맨드 버퍼(CBUF)는 커맨드 신호(CMD)를 저장할 수 있다.
딜레이부(240)에서 커맨드 지연 시간(tCAL)만큼 딜레이된 칩 아이디 비교 신호(DLY_CID_CMP)는 타이밍 t44에서 인에이블된다. 이에 따라, 제2 활성화 구간 조절 신호(CMP2)가 인에이블되고, 어드레스 버퍼 인에이블 신호(ABUF_EN)가 인에이블된다. 이에 따라, 어드레스 신호(ADD)가 어드레스 버퍼(ABUF)에 입력 가능한 상태가 된다.
제1 활성화 구간 조절부(220)는 커맨드 지연 시간(tCAL, 3클럭) 이상, 즉 5클럭 경과한 타이밍 t46에 제1 활성화 구간 조절 신호(CMP1)를 디스에이블한다. 이에 따라,커맨드 버퍼 인에이블 신호(CBUF_EN)가 디스에이블된다.
본 실시예에서 커맨드 지연 시간(tCAL)에 의해 커맨드 신호(CMD)가 입력되는 타이밍을 예측할 수 있기 때문에, 커맨드 버퍼(CBUF)는 t41~t46 동안만 인에이블된다. 이에 따라, 커맨드 버퍼(CBUF)를 계속하여 구동하지 않아도 되기 때문에, 대기 전력을 감소시킬 수 있다.
타이밍 t44로부터 추가 지연 시간(tACL) 경과 후인 타이밍 t410에서 반도체 제어 장치(10)는 어드레스 신호(ADD)를 전송한다. 본 실시예에서 추가 지연 시간(tACL)은 6클럭으로 설정된다. 어드레스 버퍼(ABUF)는 타이밍 t44에서부터 구동되고 있는 상태이므로, 어드레스 신호(ADD)는 어드레스 버퍼(ABUF)에 저장된다.
제2 활성화 구간 조절부(250)는 추가 지연 시간(tACL, 6클럭) 이상, 즉 7클럭 경과한 타이밍 t411에서 제2 활성화 구간 조절 신호(CMP2)를 디스에이블한다. 이에 따라, 어드레스 버퍼 인에이블 신호(ABUF_EN)는 디스에이블된다. 본 실시예에서 커맨드 지연 시간(tCAL) 및 추가 지연 시간(tACL)에 의해 어드레스 신호(ADD)가 입력되는 타이밍을 예측할 수 있기 때문에, 어드레스 버퍼(ABUF)는 t44~t411 동안만 인에이블된다. 이에 따라, 어드레스 버퍼(ABUF)를 계속하여 구동하지 않아도 되기 때문에, 대기 전력을 감소시킬 수 있다.
도 5는 도 3의 메모리 회로(400)의 구성도이다.
도 5를 참조하면, 메모리 회로(400)는 제어부(510), 센스앰프 구동부(520), 센스앰프(530) 및 메모리 셀(540)을 포함할 수 있다.
제어부(510)는 제1 내부 제어신호(INT_CON1) 및 제2 내부 제어신호(INT_CON2)에 기초하여 센스앰프(530)를 구동하기 위한 풀업 구동신호(SAP), 제1 풀다운 구동신호(SAN1), 제2 풀다운 구동신호(SAN2) 및 컬럼선택신호(Yi)를 생성한다.
컬럼선택신호(Yi)는 비트라인쌍(BL/BLB)과 입출력 라인쌍(LIO/LIOB)을 연결시켜, 리드 동작시 비트라인쌍(BL/BLB)의 데이터가 입출력 라인쌍(LIO/LIOB)으로 출력될 수 있도록 한다.
센스앰프 구동부(520)는 풀업 구동신호(SAP) 및 풀다운 구동신호(SAN1, SAN2)에 따라 센스앰프(530)의 풀업 전원라인(RTO)과 풀다운 전원라인(SB)에 전압을 공급한다. 예를 들어, 센스앰프 구동부(520)는 풀업 구동신호(SAP)에 기초하여 풀업 전원라인(RTO)에 풀업 전압(VDD)을 공급하고, 제1 풀다운 구동신호(SAN1)에 기초하여 풀다운 전원라인(SB)에 접지전압(VSS)을 공급하고, 제2 풀다운 구동신호(SAN2)에 기초하여 풀다운 전원라인(SB)에 프리차지 전압(VBLP)를 공급할 수 있다. 프리차지 전압(VBLP)은 풀업 전압(VDD)의 절반일 수 있다.
센스앰프 구동부(520)는 풀업 구동부(N1) 및 풀다운 구동부(N2, N3)를 포함한다.
풀업 구동부(N1)는 풀업 구동신호(SAP)가 활성화되면 풀업 전원라인(RTO)에 전원전압(VDD)을 공급한다. 이러한 풀업 구동부(N1)는 NMOS 트랜지스터(N1)를 포함할 수 있다. NMOS 트랜지스터(N1)는 전원전압(VDD1) 인가단과 풀업 전원라인(RTO) 사이에 연결되고 게이트 단자를 통해 풀업 구동신호(SAP)가 인가된다.
풀다운 구동부(N2)는 풀다운 구동신호(SAN1)가 활성화되면 풀다운 전원라인(SB)에 접지전압(VSS)을 공급한다. 이러한 풀다운 구동부(N2)는 NMOS 트랜지스터(N2)를 포함할 수 있다. NMOS 트랜지스터(N2)는 접지전압(VSS) 인가단과 풀다운 전원라인(SB) 사이에 연결되고 게이트 단자를 통해 제1 풀다운 구동신호(SAN1)가 인가된다.
풀다운 구동부(N3)는 풀다운 구동신호(SAN2)가 활성화되면 풀다운 전원라인(SB)에 프리차지 전압(VBLP)을 공급한다. 이러한 풀다운 구동부(N3)는 NMOS 트랜지스터(N3)를 포함할 수 있다. NMOS 트랜지스터(N3)는 프리차지 전압(VBLP) 인가단과 풀다운 전원라인(SB) 사이에 연결되고 게이트 단자를 통해 제2 풀다운 구동신호(SAN2)가 인가된다.
센스앰프(530)는 풀업 전원라인(RTO)과 풀다운 전원라인(SB)에 인가되는 구동 전압에 따라 동작한다. 이러한 센스앰프(530)는 비트라인 쌍(BL, BLB)을 통해 메모리 셀(540)로부터 인가되는 데이터를 센싱 및 증폭한다.
센스앰프(530)는 래치 구조로 연결된 PMOS 트랜지스터(P1, P2)와 NMOS 트랜지스터(N3, N4)를 포함할 수 있다. PMOS 트랜지스터(P1, P2)와 NMOS 트랜지스터(N3, N4)는 게이트 단자가 크로스 커플드 연결된다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N3)는 풀업 전원라인(RTO)와 풀다운 전원라인(SB) 사이에 직렬 연결된다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N3)의 공통 드레인 단자는 반전비트라인(BLB)과 연결된다. 또한, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N4)는 풀업 전원라인(RTO)과 풀다운 전원라인(SB) 사이에 직렬 연결된다. PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N4)의 공통 드레인 단자는 비트라인(BL)과 연결된다.
이러한 구성에 의해, 센스앰프(530)는 풀업 전원라인(RTO)과 풀다운 전원라인(SB)으로부터 인가되는 구동전압에 따라 비트라인 쌍(BL, BLB)의 데이터를 증폭한다.
메모리 셀(540)은 워드라인(WL)의 활성화시 저장된 데이터를 비트라인 쌍(BL, BLB)을 통해 센스앰프(530)로 출력한다.
메모리 셀(540)의 단위 셀은 하나의 스위칭 소자(T)와 하나의 커패시터(C)를 포함한다. 여기서, 스위칭 소자(T)는 비트라인 BL과 커패시터(C) 사이에 연결되어 워드라인(WL)에 따라 선택적으로 스위칭 동작한다. 그리고, 커패시터(C)는 셀 플레이트 전압 단(VCP)과 스위칭 소자(T) 사이에 연결되어 데이터를 저장한다. 워드라인(WL)이 활성화되면 스위칭 소자(T)가 턴 온 되어 비트라인 BL으로부터 인가되는 데이터가 커패시터(C)에 저장된다.
도 6은 도 5에서 비트라인 쌍(BL/BLB)의 전압의 타이밍도이다.
도 6을 참조하면, t61에서 액티브 신호(ACT)가 인가된다. 이에 따라 비트라인 쌍(BL/BLB)에 메모리 셀의 전하가 전달되어 비트라인 쌍(BL/BLB)에 약간의 전압차가 발생한다.
t62에서 풀업 구동신호(SAP) 및 제1 풀다운 구동신호(SAN1)가 인에이블된다. 이에 따라, 풀업 전원라인(RTO)에 전원전압(VDD)이 인가되고, 풀다운 전원라인(SB)에 접지전압(VSS)이 인가된다. 따라서 센스앰프(530)가 구동되어 비트라인 쌍(BL/BLB)의 전위차가 증폭된다.
t63에서 제1 풀다운 구동신호(SAN1)가 디스에이블되고, 제2 풀다운 구동신호(SAN2)가 인에이블될 수 있다. 이에 따라, 비트라인 쌍(BL/BLB)의 전위차가 감소하여 전류 소모가 감소할 수 있다.
t64에서 제1 풀다운 구동신호(SAN1)가 다시 인에이블된다. 이에 따라, 풀다운 전원라인(SB)에 제1 풀다운전압(VSS)이 인가되고, 비트라인 쌍(BL/BLB)의 전위차가 커진다.
t65에서 컬럼 선택 신호(Yi)가 인에이블된다. 이에 따라, 비트라인 쌍(BL/BLB)의 전위차가 입출력 라인으로 출력된다.
리드 동작시 비트라인 쌍(BL/BLB)의 전위차의 증폭이 완료되는 시점(t66)과 컬럼 선택 신호(Yi)가 인에이블되는 시점(t65)에는 시간차가 존재한다. 본 실시예에서는, 커맨드 신호(CMD)가 입력되고 추가 지연 시간(tACL) 경과 후 어드레스 신호(ADD)가 입력된다. 센스앰프(530)를 제어하는 풀업 구동신호(SAP)와 제1 및 제2 풀다운 구동신호(SAN1, SAN2)는 커맨드 신호(CMD)에 기초하여 생성되고, 컬럼선택신호(Yi)는 이후에 어드레스 신호(ADD)가 입력되면 생성될 수 있다. 즉, 컬럼선택신호(Yi)의 입력 전까지의 기간(t63~t64) 동안 커맨드 신호(CMD)에 의해 센스앰프(430)의 풀다운 구동라인(SB)에 인가되는 전압을 조절함으로써, 소모되는 전력의 크기를 감소시킬 수 있다.
도 7은 본 발명의 실시예에 따른 제어 정보 저장부(100)의 예이다.
도 7을 참조하면, 제어 정보 저장부(100)는 제1~제7 모드 레지스터 정보(MR0~MR6)를 저장 가능하며, 각 모드 레지스터 정보는 18비트로 구성된다. 다만, 본 발명의 범위는 이에 한하지 않으며, 모드 레지스터 정보의 개수 및 각 모드 레지스터 정보의 비트수는 다르게 구현될 수 있다.
모드 레지스터 셋 동작시 각 모드 레지스터 정보는 18개의 어드레스 핀을 통해 전송된다. 따라서, 모드 레지스터 정보를 7회 전송함으로써 제어 정보 저장부(100)의 각 비트가 설정될 수 있다. 모드 레지스터 정보(MR0~MR6)의 각 비트는 어드레스 핀에 대응하기 때문에, 도 7에서 모드 레지스터 정보(MR0~MR6)의 각 비트를 A0~A17로 나타내었다.
도 7에 도시된 바와 같이, 제1 모드 레지스터 정보(MR0)의 18번째 비트(A17)는 칩 아이디 인에이블 정보(CID_EN)가 저장될 수 있다. 또한, 제5 모드 레지스터 정보(MR4)의 7~9번째 비트(A6~A8)에는 커맨드 지연 시간(tCAL)이 저장될 수 있다. 또한, 제6 모드 레지스터 정보(MR5)의 1~2번째 비트(A0~A1)에는 추가 지연 시간(tACL)이 저장될 수 있다.
도 7에는 본 발명의 설명을 필요한 제어 정보들만을 표시하였지만, 도시된 제어 정보 외에 다양한 제어 정보들이 저장될 수 있으며, 각 제어 정보가 저장되기 위해 필요한 비트수는 상이할 수 있다.
도 8은 본 발명의 실시예에 따른 파워업시 반도체 제어 장치(10)로부터 반도체 장치(20)에 인가되는 신호들의 타이밍도이다.
도 8을 참조하면, t81에서 전압 VPP, VDD가 인가된다. 전압 VPP, VDD는 반도체 장치(20)를 구동하기 위한 외부전원일 수 있다. 이와 함께, t81에서 리셋 신호(RESET)가 로우 레벨로 천이한다.
t82에서 클럭 인에이블 신호(CKE)가 로우 레벨로 천이한다.
t82로부터 약 10ns 후(t81로부터 약 100ns 후) 리셋 신호(RESET)가 하이 레벨로 천이한다.
t83에서 클럭 신호(CLK)가 안정화되어 일정한 주기를 갖는 클럭 신호(CLK)가 출력되기 시작한다.
t84에서 모드 레지스터 셋 진입 커맨드(START)가 입력된다.
t85에서 1번째 모드 레지스터 셋 커맨드(MRS) 및 제4 모드 레지스터 정보(MR3)가 입력된다.
t86에서 2번째 모드 레지스터 셋 커맨드(MRS) 및 제7 모드 레지스터 정보(MR6)가 입력된다.
t87에서 3번째 모드 레지스터 셋 커맨드(MRS) 및 제6 모드 레지스터 정보(MR5)가 입력된다.
t88에서 4번째 모드 레지스터 셋 커맨드(MRS) 및 제5 모드 레지스터 정보(MR4)가 입력된다.
t89에서 5번째 모드 레지스터 셋 커맨드(MRS) 및 제3 모드 레지스터 정보(MR2)가 입력된다.
t810에서 6번째 모드 레지스터 셋 커맨드(MRS) 및 제2 모드 레지스터 정보(MR1)가 입력된다.
t811에서 7번째 모드 레지스터 셋 커맨드(MRS) 및 제1 모드 레지스터 정보(MR0)가 입력된다.
t812에서 모드 레지스터 셋 종료 커맨드(END)가 입력된다.
t813에서부터 리드 동작이나 라이트 동작과 같은 노멀 동작에 따른 클럭 인에이블 신호(CKE), 커맨드 신호(CMD), 어드레스 신호(ADD)가 입력된다.
본 실시예에서 반도체 칩(CHIP0~CHIP7)의 제어 정보 저장부들(100)이 서로 동일한 값을 갖도록 모드 레지스터 정보(MR0~MR6)가 저장된다. 그리고, 모드 레지스터 정보는 제4 모드 레지스터 정보(MR3)->제7 모드 레지스터 정보(MR6)->제6 모드 레지스터 정보(MR5)->제5 모드 레지스터 정보(MR4)->제3 모드 레지스터 정보(MR2)->제2 모드 레지스터 정보(MR1)->제1 모드 레지스터 정보(MR0)의 순으로 입력된다. 그리고, 최종적으로 입력되는 모드 레지스터 정보(MR0)에 칩 아이디 인에이블 정보(CID_EN)가 포함된다.
본 실시예에 의하면, 칩 아이디 인에이블 정보(CID_EN)는 초기값으로 로우 레벨에 해당하는 값을 가질 수 있다. 이에 따라, 모드 레지스터 정보(MR0~MR6)가 저장되는 동안 커맨드 버퍼(CBUF) 및 어드레스 버퍼(ABUF)가 모두 구동될 수 있다. 그리고, 최종적으로 입력되는 모드 레지스터 정보(MR0)에 의해 칩 아이디 인에이블 신호(CID_EN)가 하이 레벨이 되면 각 칩(CHIP0~CHIP7) 별로 칩 아이디 신호(CID_sig)에 따라 개별적인 동작이 가능하다. 따라서, 본 실시예에 의하면 각 칩(CHIP0~CHIP7)에 대해 제어 정보가 상이하게 설정됨으로 인하여 오동작이 발생하는 것을 피할 수 있다.
도 9는 본 발명의 실시예에 따른 패리티 계산부(910)의 일부 입력 신호(커맨드 신호(CMD) 및 어드레스 신호(ADD)), 송신측(반도체 제어 장치(10))에서 입력 신호(ADD, CMD)의 패리티를 계산한 값, 패리티 신호(PAR), 수신측(제1 칩(CHIP0'))에서 입력 신호(ADD, CMD, PAR)의 패리티를 계산한 값 및 얼러트 신호(ALERT)의 예시를 나타내는 도면이다.
도 9를 참조하면, 패리티 계산부(910)에 입력되는 신호에는 커맨드 신호(ACT, RAS, CAS, WE) 및 어드레스 신호(ADD<17:0>)가 포함될 수 있다. 실시예에 따라 어드레스 신호(ADD<17:0>)의 비트수는 달라질 수 있다. 또한, 본 실시예에서 커맨드 신호(CMD)는 액티브 신호(ACT), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS), 라이트 인에이블 신호(WE)를 포함하는 것을 예로 들었지만, 이에 한정되지 않는다.
반도체 제어 장치(10)는 어드레스 신호(ADD<17:0>), 커맨드 신호(ACT, RAS, CAS, WE) 및 패리티 신호(PAR)의 패리티를 계산한 값이 일정한 값, 예를 들면 짝수가 되도록 패리티 신호(PAR)의 값을 설정할 수 있다. 이때, 로우 레벨(L)의 패리티 신호(PAR)의 패리티는 짝수이고, 하이 레벨(H)의 패리티는 홀수일 수 있다. 예를 들어, 반도체 제어 장치(10)는 어드레스 신호(ADD<17:0>)와 커맨드 신호(ACT, RAS, CAS, WE)의 패리티 계산값이 짝수인 경우에는 패리티 신호(PAR)를 로우 레벨로 설정함으로써, 어드레스 신호(ADD<17:0>), 커맨드 신호(ACT, RAS, CAS, WE) 및 패리티 신호(PAR)의 패리티를 계산한 값이 짝수가 되도록 할 수 있다. 또한, 반도체 제어 장치(10)는 어드레스 신호(ADD<17:0>)와 커맨드 신호(ACT, RAS, CAS, WE)의 패리티 계산값이 홀수인 경우에는 패리티 신호(PAR)를 하이 레벨로 설정함으로써, 어드레스 신호(ADD<17:0>), 커맨드 신호(ACT, RAS, CAS, WE) 및 패리티 신호(PAR)의 패리티를 계산한 값이 짝수가 되도록 할 수 있다.
그러나, 반도체 제어 장치(10)에서 패리티를 계산한 값이 소정의 값이 되도록 하는 어드레스 신호(ADD<17:0>), 커맨드 신호(ACT, RAS, CAS, WE) 및 패리티 신호(PAR)를 전송한 경우라도, 셋업 타임 마진과 홀드 타임 마진(타이밍 마진)이 충분하지 않아, 제1 칩(CHIP0')에서 패리티를 계산한 값이 소정의 값과 상이한 값이 될 수 있다. 예를 들어, 반도체 제어 장치(10)는 패리티 계산값이 짝수가 되도록 커맨드 신호(ACT, RAS, CAS, WE) 및 어드레스 신호(ADD<17:0>)를 전송함과 함께 로우 레벨의 패리티 신호(PAR)를 전송하였지만, 타이밍 마진이 충분하지 않아 패리티 계산부(910)에서 커맨드 신호(ACT, RAS, CAS, WE), 어드레스 신호(ADD<17:0>) 및 로우 레벨의 패리티 신호(PAR)의 패리티를 계산한 값이 홀수가 될 수 있다. 또는, 반도체 제어 장치(10)는 패리티 계산값이 짝수가 되도록 커맨드 신호(ACT, RAS, CAS, WE) 및 어드레스 신호(ADD<17:0>)를 전송함과 함께 하이 레벨의 패리티 신호(PAR)를 전송하였지만, 타이밍 마진이 충분하지 않아 패리티 계산부(910)에서 커맨드 신호(ACT, RAS, CAS, WE), 어드레스 신호(ADD<17:0>) 및 하이 레벨의 패리티 신호(PAR)의 패리티를 계산한 값이 홀수가 될 수 있다. 이 경우 패리티 계산부(910)는 로우 레벨의 얼러트 신호(ALERT)를 생성할 수 있다.
즉, 패리티 계산부(910)는 입력 신호(커맨드 신호(ACT, RAS, CAS, WE), 어드레스 신호(ADD<17:0>), 패리티 신호(PAR))의 패리티를 계산한 값이 소정의 값(예를 들어 짝수)이면 하이 레벨의 얼러트 신호를 생성하고, 소정의 값이 아니면 로우 레벨의 얼러트 신호를 생성할 수 있다.
얼러트 신호 출력부(920)는 얼러트 신호 생성부(910)에서 생성된 얼러트 신호(ALERT)를 반도체 제어 장치(10)로 전송한다. 반도체 제어 장치(10)에서는 얼러트 신호가 하이 레벨이면 커맨드 신호(ACT, RAS, CAS, WE) 및 어드레스 신호(ADD<17:0>)의 타이밍 마진이 충분하고, 반도체 제어 장치(10)에서는 얼러트 신호가 로우 레벨이면 커맨드 신호(ACT, RAS, CAS, WE) 및 어드레스 신호(ADD<17:0>)의 타이밍 마진이 충분하지 않음을 알 수 있다. 따라서, 반도체 제어 장치(10)는 얼러트 신호(ALERT)에 기초하여 커맨드 신호(ACT, RAS, CAS, WE) 및 어드레스 신호(ADD<17:0>)의 전송 타이밍, 즉 셋업 타임과 홀드 타임을 설정할 수 있다.
도 10A~10C는 반도체 제어 장치(10)에서의 트레이닝 동작을 설명하기 위한 도면이다.
도 10A를 참조하면, 반도체 제어 장치(10)는 입력 신호를 딜레이하여 트레이닝부(900)에 전송한다. 이와 함께, 반도체 제어 장치(10)는 패리티 신호(PAR)도 전송한다. 구체적으로, 반도체 제어 장치(10)는 ADD<0>의 타이밍 마진을 조절하여 전송한다. 이때, 반도체 제어 장치(10)는 임의의 값의 커맨드 신호(CMD) 및 어드레스 신호(ADD<17:1>)를 함께 전송할 수 있다. 또한, 반도체 제어 장치(10)는 커맨드 신호(CMD), 어드레스 신호(ADD<17:0>)의 패리티를 계산한 패리티 계산값이 짝수이면 로우 레벨의 패리티 신호(PAR)를 전송하고, 커맨드 신호(CMD), 어드레스 신호(ADD<17:0>)의 패리티를 계산한 패리티 계산값이 홀수이면 하이 레벨의 패리티 신호(PAR)를 전송할 수 있다. 도 11A에서는 하이 레벨의 ADD<0>, 로우 레벨의 ADD<17:1>와 커맨드 신호(ACT, RAS, CAS, WE) 및 하이 레벨의 패리티 신호(PAR)를 전송한다.
트레이닝부(900)는 커맨드 신호(CMD), 어드레스 신호(ADD<17:0>) 및 패리티 신호(PAR)의 패리티를 계산한 결과에 기초하여 얼러트 신호(ALERT)를 생성하여 반도체 제어 장치(10)로 전송한다. 예를 들어, 트레이닝부(900)는 커맨드 신호(CMD), 어드레스 신호(ADD<17:0>) 및 패리티 신호(PAR)의 패리티를 계산한 값이 짝수이면 하이 레벨의 얼러트 신호(ALERT)를 생성하고, 홀수이면 로우 레벨의 얼러트 신호(ALERT)를 생성할 수 있다.
반도체 제어 장치(10)는 어드레스 신호 ADD<0>의 타이밍 마진을 도 10A에 도시된 바와 같이 조절하여, 예를 들면 64회 전송할 수 있다. 각 타이밍 마진에 따라 하이 레벨의 어드레스 신호 ADD<0>는 트레이닝부(900)에서 하이 레벨 또는 로우 레벨로 인식될 있기 때문에, 상이한 레벨의 얼러트 신호(ALERT)가 생성될 수 있다. 이에 따라, 반도체 제어 장치(10)는 각 타이밍 마진의 어드레스 신호 ADD<0>에 대하여도 도 10B에 도시된 바와 같은 유효 윈도우를 생성할 수 있다. 즉, 도 10B에서 얼러트 신호(ALERT)가 하이 레벨인 구간에서 어드레스 신호(ADD<0>)는 유효하게 인식된다.
도 10C를 참조하면, 반도체 제어 장치(10)는 나머지 어드레스 신호(ADD<17:1>) 및 커맨드 신호(ACT, RAS, CAS, WE) 각각에 대해 위와 같은 과정을 수행하여 유효 윈도우를 얻을 수 있다. 반도체 제어 장치(10)는 어드레스 신호(ADD<17:0>) 및 커맨드 신호(ACT, RAS, CAS, WE)가 모두 유효간 구간(Ta~Tb) 중 어느 한 시점을 전송 타이밍으로 설정할 수 있다. 예를 들어, 전송 타이밍은 구간(Ta~Tb)의 가운데에 해당하는 시점이 될 수 있다.
도 11는 본 발명의 실시예에 따른 트레이닝 동작시 각 신호의 타이밍도이다.
도 11를 참조하면, 타이밍 t121에서 반도체 제어 장치(10)는 트레이닝 모드의 진입을 나타내는 커맨드(MRS) 및 어드레스(ADD)와 로우 레벨의 칩 선택 신호(CS)를 전송된다. 이때, 클럭 인에이블 신호(CKE)는 하이 레벨일 수 있다. 커맨드(MRS) 및 어드레스(ADD)의 셋업 타임 및 홀드 타임은 충분히 길게 하여 전송되는 커맨드(MRS) 및 어드레스(ADD)에 오류가 생기지 않도록 한다.
타이밍 t122에서 반도체 제어 장치(10)는 클럭 인에이블 신호(CKE)를 로우 레벨로 천이한다.
타이밍 t123에서 반도체 제어 장치(10)는 커맨드(CMD), 어드레스(ADD), 패리티 신호(PAR), 로우 레벨의 칩 선택 신호(CS)를 전송한다.
타이밍 t124에서 반도체 장치(20)의 제1 칩(CHIP0')은 얼러트 신호(ALERT)를 반도체 제어 장치(10)로 전송한다.
타이밍 t125에서 반도체 제어 장치(10)는 클럭 인에이블 신호(CKE)를 하이 레벨로 천이한다. 반도체 장치(10)는 이에 따라 얼러트 신호(ALERT)를 하이 레벨로 초기화한다.
타이밍 t126에서 반도체 제어 장치(10)는 클럭 인에이블 신호(CKE)를 로우 레벨로 천이한다. 이 동작은 타이밍 t122의 동작과 동일하다.
타이밍 t127에서 반도체 제어 장치(10)는 커맨드(CMD), 어드레스(ADD), 패리티 신호(PAR), 로우 레벨의 칩 선택 신호(CS)를 전송한다. 타이밍 t123의 동작과 동일하지만, 반도체 제어 장치(10)는 타이밍 t123의 동작에 비해 커맨드(CMD) 및 어드레스(ADD)를 딜레이하여 셋업 타임 및 홀드 타임을 조절하여 전송한다.
타이밍 t128에서 반도체 장치(20)의 제1 칩(CHIP0')은 얼러트 신호(ALERT)를 반도체 제어 장치(10)로 전송한다. 타이밍 t124의 동작과 동일하다.
타이밍 t129에서 클럭 인에이블 신호(CKE)가 하이 레벨로 천이하고, 얼러트 신호(ALERT)가 하이 레벨로 초기화한다. 타이밍 t126의 동작과 동일하다.
이러한 방식으로 셋업 타임과 홀드 타임이 조절된 커맨드 신호(CMD) 및 어드레스 신호(ADD)의 전송 및 얼러트 신호(ALERT)의 전송이 복수회 이루어진다(커맨드 신호(CMD) 및 어드레스 신호(ADD)의 스윕(sweep) 동작).
t1210에서 반도체 제어 장치(10)는 트레이닝 모드의 종료를 나타내는 커맨드 신호(MRS)와 로우 레벨의 칩 선택 신호(CS)를 전송한다.
본 실시예에 의하면, 반도체 제어 장치(10)는 어드레스 신호(ADD<17:0>), 커맨드 신호(ACT, RAS, CAS, WE) 및 패리티 신호(PAR)의 패리티를 계산한 값이 소정의 값, 예를 들면 짝수가 되도록 패리티 신호(PAR)를 설정한다. 그리고, 트레이닝부(900)는 어드레스 신호(ADD<17:0>) 및 커맨드 신호(ACT, RAS, CAS, WE)가 유효한 경우 특정 레벨, 예를 들어 하이 레벨의 얼러트 신호를 생성한다. 이에 따라, 어드레스 신호(ADD<17:0>) 및 커맨드 신호(ACT, RAS, CAS, WE) 중 어느 하나를 트레이닝 할 때, 나머지 신호의 레벨을 임의로 설정하는 것이 가능하다. 본 실시예에 의하면, 나머지 신호의 레벨을 예를 들면 로우 레벨로 고정하는 경우에 비해 트레이닝 대상 신호와 나머지 신호와의 커플링 효과가 고려될 수 있기 때문에, 실제 신호 전송시와 유사한 타이밍 마진을 얻을 수 있다.
반도체 제어 장치(10)와 제1 칩(CHIP0') 간에 커맨드 신호(CMD) 및 어드레스 신호(ADD)의 트레이닝 동작을 수행하는 것에 대해 설명하였지만, 나머지 칩(CHIP1~CHIP7)에 대해서도 마찬가지가 적용될 수 있다. 다만, 칩(CHIP1~CHIP7)에 대해서는 그에 대응하는 칩 선택 신호(CID_sig)가 입력될 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예가 포함될 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, 구체적인 상황에 따라 PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다.

Claims (11)

  1. 칩 아이디 인에이블 정보를 포함한 복수의 제어 정보가 저장되는 제어 정보 저장부;
    상기 칩 아이디 인에이블 정보 및 칩 아이디 신호에 기초하여 어드레스 버퍼 인에이블 신호 및 커맨드 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부;
    상기 커맨드 버퍼 인에이블 신호에 기초하여 커맨드 신호 및 패리티 신호를 저장하는 커맨드 버퍼;
    상기 어드레스 버퍼 인에이블 신호에 기초하여 어드레스 신호를 저장하는 어드레스 버퍼; 및
    상기 커맨드 신호, 상기 패리티 신호 및 상기 어드레스 신호를 포함한 신호들의 패리티 값을 계산하는 트레이닝부
    를 포함하고,
    상기 패리티 신호는 상기 커맨드 신호, 상기 어드레스 신호 및 상기 패리티 신호의 패리티를 계산한 값이 미리 설정된 값이 되도록 설정되고,
    상기 트레이닝부는,
    상기 패리티를 계산한 값과 상기 미리 설정된 값의 일치 여부에 기초하여 얼러트 신호를 생성하는 패리티 계산부; 및
    상기 커맨드 신호 및 상기 어드레스 신호의 전송 타이밍 설정을 위해 상기 얼러트 신호를 외부로 출력하는 얼러트 신호 출력부를 포함하는 반도체 칩을 복수 포함하는 반도체 장치.
  2. 삭제
  3. 각각이 복수의 반도체 칩을 포함하는 복수의 반도체 장치; 및
    각 반도체 장치에 칩 선택 신호, 칩 아이디 신호, 커맨드 신호, 패리티 신호 및 어드레스 신호를 전송하는 반도체 제어 장치
    를 포함하고,
    상기 패리티 신호는 상기 커맨드 신호, 상기 어드레스 신호 및 상기 패리티 신호의 패리티를 계산한 값이 미리 설정된 값이 되도록 설정되고,
    상기 반도체 칩의 각각은 상기 칩 선택 신호 및 상기 칩 아이디 신호에 기초하여 상기 커맨드 신호, 상기 패리티 신호 및 상기 어드레스 신호를 선택적으로 수신하고, 상기 커맨드 신호, 상기 패리티 신호 및 상기 어드레스 신호의 패리티를 계산하고, 상기 패리티를 계산한 값과 상기 미리 설정된 값의 일치 여부에 기초하여 얼러트 신호를 생성하고, 상기 얼러트 신호를 상기 반도체 제어 장치에 전송하는 트레이닝부를 포함하고,
    상기 반도체 제어 장치는 상기 얼러트 신호에 기초하여 상기 커맨드 신호 및 상기 어드레스 신호의 전송 타이밍을 설정하는 반도체 시스템.
  4. 제3항에 있어서,
    상기 반도체 제어 장치는, 클럭 신호에 대해 전송 타이밍을 변화시키면서 상기 커맨드 신호, 상기 어드레스 신호 및 상기 패리티 신호를 전송하는 반도체 시스템.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서,
    상기 반도체 제어 장치는, 상기 커맨드 신호 및 상기 어드레스 신호 중 어느 하나의 비트의 신호의 전송 타이밍을 변화시키는 반도체 시스템.
  8. 제7항에 있어서,
    상기 반도체 제어 장치는, 상기 커맨드 신호 및 상기 어드레스 신호의 나머지 비트 중 적어도 하나는 하이 레벨로 설정하는 반도체 시스템.
  9. 제7항에 있어서,
    상기 반도체 제어 장치는 상기 커맨드 신호 및 상기 어드레스 신호의 어느 하나의 비트의 전송 타이밍을 변화시키는 것을 종료한 후, 상기 커맨드 신호 및 상기 어드레스 신호의 다른 하나의 비트의 전송 타이밍을 변화시키는 반도체 시스템.
  10. 제9항에 있어서,
    상기 반도체 제어 장치는, 상기 커맨드 신호 및 상기 어드레스 신호의 각 비트에 대한 얼러트 신호들에 기초하여 상기 커맨드 신호 및 상기 어드레스 신호의 전송 타이밍을 결정하는 반도체 시스템.
  11. 칩 아이디 인에이블 정보 및 칩 아이디 신호에 기초하여 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부;
    상기 버퍼 인에이블 신호에 기초하여, 수신되는 정보를 저장하는 버퍼; 및
    상기 버퍼에 저장된 커맨드 신호, 어드레스 신호 및 패리티 신호의 패리티를 계산한 결과에 기초하여 얼러트 신호를 생성하는 트레이닝부
    를 포함하고,
    상기 패리티 신호는 상기 커맨드 신호, 상기 어드레스 신호 및 상기 패리티 신호의 패리티를 계산한 값이 미리 설정된 값이 되도록 설정되고,
    상기 얼러트 신호는,
    상기 패리티를 계산한 값과 상기 미리 설정된 값의 일치 여부에 기초하여 생성되고, 상기 커맨드 신호 및 상기 어드레스 신호의 전송 타이밍 설정을 위해 출력되는 반도체 칩.
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