KR101982194B1 - 지연 제어회로 및 이를 포함하는 클럭 생성회로 - Google Patents

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Abstract

클럭 생성회로는 지연라인, 지연 모델링부, 위상 감지부, 필터부 및 지연라인 제어부를 포함한다. 상기 지연라인은 입력 클럭을 지연하여 지연클럭을 생성한다. 상기 지연 모델링부는 상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성한다. 상기 위상 감지부는 상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지신호를 생성한다. 상기 필터부는 상기 위상 감지신호를 수신하여 위상 정보를 생성하고, 제 1 레벨 또는 제 2 레벨을 갖는 상기 위상 감지신호의 발생 회수의 차이가 임계치 이상이 되면 업데이트 신호를 생성하고, 상기 차이가 임계치를 넘지 못할 때 소정 시간이 경과된 후 상기 업데이트 신호를 생성한다. 상기 지연라인 제어부는 상기 업데이트 신호 및 상기 위상정보에 응답하여 상기 지연라인의 지연 값을 설정한다.

Description

지연 제어회로 및 이를 포함하는 클럭 생성회로 {DELAY CONTROL CIRCUIT AND CLOCK GENERATING CIRCUIT INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 지연 제어회로 및 이를 포함하는 클럭 생성회로에 관한 것이다.
메모리를 포함하는 반도체 장치는 일반적으로 클럭에 동기하여 동작을 수행한다. 따라서, 동기형 반도체 장치에서 입력 데이터 및 출력 데이터는 외부 클럭과 정확하게 동기될 필요가 있다. 상기 반도체 장치는 상기 외부 클럭을 수신하고, 상기 외부 클럭을 내부 클럭으로 변환하여 사용한다. 그러나, 상기 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 전송되면서, 상기 내부 클럭과 상기 외부 클럭 사이에 위상 차이가 발생하게 된다. 따라서, 상기 위상 차이를 보상하기 위해 반도체 장치는 일반적으로 위상 고정 루프 또는 지연 고정 루프를 포함한다.
상기 지연 고정 루프는 상기 내부 클럭과 외부 클럭 사이에 발생하는 위상차이를 보상하여 유효 데이터 출력 구간을 증가시킬 수 있다. 상기 지연 고정 루프는 내부 클럭의 위상을 외부 클럭에 비해 소정 시간 앞서도록 하여 출력 데이터가 상기 외부 클럭에 동기되어 출력될 수 있도록 한다.
도 1은 동래기술에 따른 지연 고정 루프(10)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 지연 고정 루프(10)는 지연라인(11), 지연 모델링부(12), 위상 감지부(13), 지연라인 제어부(14)를 포함한다. 상기 지연라인(11)은 입력 클럭(CLKI)을 수신하여 지연 클럭(CLKD)을 생성한다. 상기 지연라인(11)은 지연라인 제어부(14)에 의해 설정된 값으로 상기 입력 클럭(CLKI)을 지연한다. 상기 지연 모델링부(12)는 상기 지연 클럭(CLKD)을 모델링된 지연 값으로 지연시켜 피드백 클럭(CLKF)을 생성한다. 상기 위상 감지부(13)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상을 비교하여 위상 감지신호(PDOUT)를 생성한다. 상기 지연라인 제어부(14)는 상기 위상 감지신호(PDOUT)를 수신하여 지연 제어신호(UP/DN)를 생성하며, 상기 지연 제어신호(UP/DN)는 상기 지연라인(11)의 지연 값을 새롭게 설정할 수 있다.
본 발명은 입력 클럭의 지터 또는 파워 노이즈에 의해 클럭의 위상을 정확히 판별할 수 없을 때 발생하는 스턱 현상을 방지하기 위한 클럭 생성회로를 제공한다.
또한, 본 발명은 정확한 지연 고정 동작을 수행할 수 있는 클럭 생성회로를 제공한다.
본 발명의 실시예에 따른 클럭 생성회로는 입력 클럭을 지연하여 지연클럭을 생성하는 지연라인; 상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부; 상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지신호를 생성하는 위상 감지부; 상기 위상 감지신호를 수신하여 위상 정보를 생성하고, 제 1 레벨 또는 제 2 레벨을 갖는 상기 위상 감지신호의 발생 회수의 차이가 임계치 이상이 되면 업데이트 신호를 생성하고, 상기 차이가 임계치를 넘지 못할 때 소정 시간이 경과된 후 상기 업데이트 신호를 생성하는 필터부; 및 상기 업데이트 신호 및 상기 위상정보에 응답하여 상기 지연라인의 지연 값을 설정하는 지연라인 제어부를 포함한다.
본 발명의 다른 실시예에 따른 클럭 생성회로는 입력 클럭을 지연하여 지연클럭을 생성하는 지연라인; 상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부; 상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지신호를 생성하는 위상 감지부; 상기 위상 감지신호를 수신하여 필터 업데이트 신호 및 위상 정보를 생성하고, 상기 필터 업데이트 신호가 소정 시간 동안 생성되지 않을 때 타이머 업데이트 신호를 생성하는 필터부; 및 상기 필터 업데이트 신호, 상기 타이머 업데이트 신호 및 상기 위상정보에 응답하여 상기 지연라인의 지연 값을 설정하는 지연라인 제어부를 포함한다.
또한, 본 발명의 실시예에 따른 지연 제어회로는 제 1 및 제 2 클럭의 위상을 감지하여 위상 감지신호를 생성하는 위상 감지부; 상기 위상 감지신호에 응답하여 필터 업데이트 신호 및 위상 정보를 생성하고, 상기 필터 업데이트 신호가 소정 시간 동안 생성되지 않을 때 타이머 업데이트 신호를 생성하는 필터부; 상기 필터 업데이트 신호, 상기 타이머 업데이트 신호 및 상기 위상 정보에 응답하여 지연라인의 지연 값을 설정하는 지연라인 제어부; 및 상기 필터 업데이트 신호에 응답하여 락킹 신호를 생성하는 락킹 감지부를 포함한다.
본 발명은 스턱 현상 및 하프 락 상황을 방지하여 안정적으로 지연 클럭을 생성할 수 있다.
도 1은 종래기술에 따른 지연 고정 루프의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 클럭 생성회로의 구성을 보여주는 도면,
도 3은 도 2의 필터부의 실시예의 구성을 개략적으로 보여주는 블록도,
도 4는 도 3의 필터의 실시예의 구성을 보여주는 도면,
도 5는 도 3의 타이머의 실시예의 구성을 보여주는 도면,
도 6은 도 2에 도시된 본 발명의 실시예에 따른 클럭 생성회로의 동작을 보여주는 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 클럭 생성회로의 구성을 보여주는 도면,
도 8은 도 7의 락킹 감지부의 실시예의 구성을 보여주는 도면,
도 9는 타이머 업데이트 신호에 기초하여 락킹 신호가 생성되었을 때 하프 락 상황이 발생하는 모습을 보여주는 타이밍도,
도 10은 도 7에 도시된 본 발명의 다른 실시예에 따른 클럭 생성회로의 동작을 보여주는 타이밍도이다.
도 2는 본 발명의 실시예에 따른 클럭 생성회로(1)의 구성을 보여주는 도면이다. 도 2에서, 상기 클럭 생성회로(1)는 지연라인(11), 지연 모델링부(12), 위상 감지부(13), 필터부(100) 및 지연라인 제어부(14)를 포함한다.
상기 지연라인(11)은 입력 클럭(CLKI)을 지연시켜 지연 클럭(CLKD)을 생성한다. 상기 지연라인(11)은 상기 지연라인 제어부(14)에 의해 설정된 지연 값으로 상기 입력 클럭(CLKI)을 지연하여 상기 지연 클럭(CLKD)을 생성한다. 상기 지연 모델링부(12)는 상기 지연 클럭(CLKD)을 모델링된 지연 값으로 지연하여 피드백 클럭(CLKF)을 생성한다. 상기 모델링된 지연 값은 일반적으로 외부 클럭이 반도체 장치 내부에서 지연되는 시간을 모델링한 것으로 임의로 설정될 수 있는 값이다.
상기 위상 감지부(13)는 상기 입력 클럭(CLKI) 및 상기 피드백 클럭(CLKF)을 수신하여 위상 감지신호(PDOUT)를 생성한다. 상기 위상 감지부(13)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상 차이를 감지하여 상기 위상 감지신호(PDOUT)를 생성한다. 상기 위상 감지부(13)는 상기 피드백 클럭(CLKF)이 상기 입력 클럭(CLKI)의 위상을 앞서는지 또는 뒤지는지에 따라 제 1 레벨 또는 제 2 레벨의 상기 위상 감지신호(PDOUT)를 생성할 수 있다.
상기 필터부(100)는 상기 위상 감지신호(PDOUT)를 수신하여 필터 업데이트 신호(VALIDF), 타이머 업데이트 신호(VALIDT) 및 위상 정보(PD_DELAY)를 생성한다. 상기 필터부(100)는 상기 위상 감지신호(PDOUT)를 수신하여 상기 필터 업데이트 신호(VALIDF) 및 위상 정보(PD_DEALY)를 생성하고, 소정 시간 동안 상기 필터 업데이트 신호(VALIDF)가 생성되지 않는 경우 상기 타이머 업데이트 신호(VALIDT)를 생성한다. 상기 필터부(100)는 제 1 레벨 및 제 2 레벨을 갖는 상기 위상 감지신호(PDOUT)의 발생 회수를 카운트한다. 상기 필터부(100)는 상기 제 1 레벨 및 제 2 레벨을 갖는 위상 감지신호(PDOUT)의 발생 회수 차이에 기초하여 상기 필터 업데이트 신호(VALIDF)를 생성한다. 상기 필터부(100)는 상기 발생 회수 차이가 임계치 이상이 되면 상기 필터 업데이트 신호(VALIDF)를 생성하고, 상기 발생 회수 차이가 상기 임계치를 넘지 못하면 상기 필터 업데이트 신호(VALIDF)를 생성하지 않는다. 상기 임계치는 임의로 설정될 수 있는 값이다. 예를 들어, 상기 위상 감지부(13)가 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상을 감지하여 H, H, L, H, H, L, H, H의 레벨을 갖는 위상 감지신호(PDOUT)를 생성하고 상기 임계치가 5로 설정되어 있다면, 상기 필터부(100)는 상기 H 레벨의 위상 감지신호(PDOUT)의 발생 회수와 상기 L 레벨의 위상 감지신호(PDOUT) 발생 회수의 차이가 6이므로 상기 필터 업데이트 신호(VALIDF) 및 H 레벨의 위상 정보(PD_DELAY)를 생성한다.
그러나, 입력 클럭(CLKI)에 지터가 발생하거나 파워 노이즈가 발생하는 경우, 상기 입력 클럭(CLKI)의 위상과 듀티 비는 변동될 수 있다. 위와 같은 상황이 발생하는 경우 상기 위상 감지부(13)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상을 정상적으로 감지하기 어려운 데드 존 또는 블라인드 존을 가질 수 있다. 따라서, 상기 위상 감지부(13)는 지터나 파워 노이즈에 의한 순간적인 위상 변동에 의해 정확한 위상 감지신호(PDOUT)를 생성하지 못한다. 위와 같은 상황 하에서, 상기 위상 감지부(13)는 예를 들어, H, L, H, L, H, H, H, L와 같이 H 레벨과 L 레벨이 교대로 반복되는 상기 위상 감지신호(PDOUT)를 생성할 수 있다. 상기 필터부(100)는 상기 H 레벨의 위상 감지신호(PDOUT)의 발생 회수와 상기 L 레벨의 위상 감지신호(PDOUT)의 발생 회수 차이가 2이므로 상기 필터 업데이트 신호(VALIDF)를 생성하지 않는다. 따라서, 상기 지터나 파워 노이즈에 의해 상기 지연라인(11)의 지연 값이 증가 또는 감소하도록 업데이트 되지 못하는 스턱 현상이 발생한다.
본 발명의 실시예에 따른 상기 필터부(100)는 상기 스턱 현상을 방지 및/또는 탈출하기 위해 소정 시간 동안 상기 필터 업데이트 신호(VALIDF)가 발생하지 않는 경우 상기 타이머 업데이트 신호(VALIDT)를 생성한다. 상기 필터부(100)는 상기 타이머 업데이트 신호(VALIDT)를 생성하여 강제적으로 상기 지연라인 제어부(14)가 상기 위상 정보(PD_DELAY)에 따라 상기 지연라인(11)의 지연 값을 증가 또는 감소시키도록 한다. 즉, 상기 지연라인 제어부(14)가 상기 지연라인(11)을 업데이트 하도록 한다. 따라서, 상기 위상 감지부(13)는 상기 업데이트 동작을 통해 위상이 변경된 피드백 클럭(CLKF)을 수신하여 다시 상기 입력 클럭(CLKI)과 비교함으로써, 지터나 파워 노이즈에 의한 스턱 현상을 벗어나 정상적으로 상기 위상 감지신호(PDOUT)를 생성할 수 있고, 상기 필터부(100)는 상기 위상 감지신호(PDOUT)에 기초하여 상기 필터 업데이트 신호(VALIDF)를 생성할 수 있다.
일 실시예에서, 상기 필터부(100)는 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT)에 응답하여 업데이트 신호(VALID)를 생성할 수 있다. 다른 실시예에서, 상기 지연라인 제어부(14)는 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT)에 응답하여 상기 업데이트 신호(VALID)를 생성할 수 있다. 즉, 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT)에 기초하여 상기 업데이트 신호(VALID)를 생성하는 기능 또는 구성은 상기 필터부(100)에 구비될 수도 있고, 상기 지연라인 제어부(14)에 구비될 수도 있다.
상기 지연라인 제어부(14)는 상기 필터 업데이트 신호(VALIDF), 상기 타이머 업데이트 신호(VALIDT) 및 상기 위상 정보(PD_DELAY)에 응답하여 지연 제어신호(UP/DN)를 생성하고, 상기 지연라인(11)의 지연 값을 업데이트 한다. 일 실시예에서, 상기 지연라인 제어부(14)는 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT)에 기초하여 생성된 상기 업데이트 신호(VALID)에 응답하여 상기 위상 정보(PD_DELAY)에 따라 상기 지연라인(11)의 지연 값을 변경시킬 수 있다.
도 3은 도 2의 필터부(100)의 실시예의 구성을 보여주는 도면이다. 도 3에서, 상기 필터부(100)는 필터(110) 및 타이머(120)를 포함한다. 상기 필터(110)는 위상 감지신호(PD_OUT) 및 클럭(CLK)을 수신하여 상기 위상 정보(PD_DELAY) 및 상기 필터 업데이트 신호(VALIDF)를 생성한다. 상기 필터(110)는 상기 위상 정보(PD_OUT) 및 필터 업데이트 신호(VALIDF)를 생성할 때, 상기 위상 정보(PD_DELAY) 및 상기 필터 업데이트 신호(VALIDF)의 동기화를 위해 클럭(CLK)을 수신한다. 상기 클럭(CLK)은 상기 입력 클럭(CLKI)을 사용할 수 있지만, 이에 한정하는 것은 아니다. 또한, 상기 필터(110)는 상기 업데이트 신호(VALID)를 수신하였을 때 리셋될 수 있다. 상기 필터(110)는 상기 제 1 레벨 및 제 2 레벨의 위상 감지신호(PDOUT)를 카운트하고, 상기 업데이트 신호(VALID)에 응답하여 상기 카운팅 값을 리셋 한다. 즉, 상기 업데이트 신호(VALID)가 발생하여 상기 지연라인 제어부(14)에 의해 상기 지연라인(11)의 지연 값이 업데이트되면, 상기 필터(110)는 상기 리셋 되도록 구성된다.
상기 타이머(120)는 상기 클럭(CLK) 및 상기 업데이트 신호(VALID)에 응답하여 상기 타이머 업데이트 신호(VALIDT)를 생성한다. 상기 타이머(120)는 상기 클럭(CLK)을 지연 및 분주하고, 지연 및 분주된 클럭에 기초하여 상기 소정 시간 후에 인에이블되는 상기 타이머 업데이트 신호(VALIDT)를 생성한다. 상기 타이머(120)는 상기 업데이트 신호(VALID)에 응답하여 리셋될 수 있다. 상기 타이머는 상기 업데이트 신호(VALID)에 의해 리셋되면, 재차 상기 소정 시간이 경과한 후에 상기 타이머 업데이트 신호(VALIDT)를 생성한다. 따라서, 상기 필터 업데이트 신호(VALIDF)가 상기 소정 시간 내에 생성되면 상기 필터 업데이트 신호(VALIDF)에 기초하여 상기 업데이트 신호(VALID)가 생성되고, 상기 타이머(120)는 상기 타이머 업데이트 신호(VALIDT)를 생성하지 않는다.
도 3에서, 상기 필터부(100)는 상기 신호 조합부(130)를 더 포함할 수 있다. 상기 신호 조합부(130)는 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT)를 수신하여 상기 업데이트 신호(VALID)를 생성한다. 상기 신호 조합부(130)는 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT) 중 적어도 하나에 기초하여 상기 업데이트 신호(VALID)를 생성한다. 도 3에서, 상기 신호 조합부(130)는 오어 게이트(131)를 포함하고, 상기 오어 게이트(131)는 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT) 중 하나가 인에이블되면 상기 업데이트 신호(VALID)를 인에이블시킨다. 도 3에서, 상기 신호 조합부(130)는 상기 필터부(100)에 포함되는 것으로 예시되었으나, 이에 한정하는 것은 아니다. 일 실시예에서, 상기 신호 조합부(130)는 상기 지연라인 제어부(14)에 포함될 수 있다.
도 4는 도 3의 상기 필터(110)의 실시예의 구성을 보여주는 도면이다. 도 4에서, 상기 필터(110)는 카운터 및 비교부(111), 위상 지연부(112) 및 동기화부(113)를 포함한다. 상기 카운터 및 비교부(111)는 상기 위상 감지신호(PDOUT) 및 상기 클럭(CLK)을 수신한다. 상기 카운터 및 비교부(111)는 상기 위상 감지신호(PDOUT) 및 상기 클럭(CLK)을 수신하여 상기 제 1 및 제 2 레벨의 위상 감지신호(PDOUT)의 발생 회수를 카운팅한다. 상기 카운팅 및 비교부(111)는 상기 발생 회수의 차이가 임계치 이상이면 업데이트 펄스(VALID_CLK)를 생성한다. 상기 카운터 및 비교부(111)는 상기 발생 회수의 차이가 상기 임계치에 도달하지 못하면 상기 업데이트 펄스(VALID_CLK)를 생성하지 않는다. 상기 카운터 및 비교부(111)는 상기 업데이트 신호(VALID)에 응답하여 상기 카운팅 값을 리셋시킬 수 있다.
상기 위상 지연부(112)는 상기 위상 감지신호(PDOUT) 및 클럭(CLK)을 수신하여 위상 동기 신호(PDSYNC)를 생성한다. 상기 위상 지연부(112)의 지연 값은 상기 카운터 및 비교부(111)가 상기 위상 감지신호(PDOUT)를 카운트하는 시간을 모델링 한 값이다. 상기 위상 지연부(112)는 상기 필터 업데이트 신호(VALIDF)가 생성될 때 상기 필터 업데이트 신호(VALIF)와 동기되는 위상 정보를 제공하기 위해 구비된다. 따라서, 상기 위상 지연부(112)는 상기 위상 감지신호(PDOUT)의 발생 회수를 카운트하면서 상기 카운터 및 비교부(111)에서 지연되는 시간만큼 상기 위상 감지신호(PDOUT)를 지연하여 상기 위상 동기신호(PDSYNC)를 생성한다.
상기 동기화부(113)는 상기 업데이트 펄스(VALID_CLK) 및 상기 위상 동기 신호(PDSYNC)에 수신하여 상기 필터 업데이트 신호(VALIDF) 및 상기 위상 정보(PD_DELAY)를 생성한다. 상기 동기화부(113)는 상기 업데이트 펄스(VALID_CLK)로부터 상기 필터 업데이트 신호(VALIDF)를 생성하고, 상기 위상 동기 신호(PDSYNC)를 상기 업데이트 펄스(VALID_CLK)에 동기시켜 상기 위상 정보(PD_DELAY)를 생성한다.
도 4에서, 상기 동기화부(113)는 제 1 및 제 2 플립플롭(113-1, 113-2)을 포함한다. 상기 제 1 플립플롭(113-1)은 입력 단자로 외부전압(VDD)을 수신하고, 클럭 단자로 상기 업데이트 펄스(VALID_CLK)를 수신하며 출력 단자로 상기 필터 업데이트 신호(VALIDF)를 생성한다. 따라서, 상기 제 1 플립플롭(113-1)은 상기 업데이트 펄스(VALID_CLK)가 생성되면 상기 필터 업데이트 신호(VALIDF)를 생성할 수 있다. 상기 제 2 플립플롭(113-2)은 입력 단자로 상기 위상 동기 신호(PDSYNC)를 수신하고, 클럭 단자로 상기 업데이트 펄스(VALID_CLK)를 수신하며, 출력 단자로 상기 위상 정보(PD_DELAY)를 출력한다. 상기 제 2 플립플롭(113-2)은 상기 업데이트 펄스(VALID_CLK)를 수신했을 때 상기 위상 동기 신호(PDSYNC)를 상기 위상 정보(PD_DELAY)로 제공한다. 따라서, 상기 필터 업데이트 신호(VALIDF)가 출력되는 시점에 맞추어 상기 위상 정보(PD_DELAY)를 출력할 수 있다.
도 5는 도 3의 타이머(120)의 실시예의 구성을 보여주는 도면이다. 도 5에서, 상기 타이머(120)는 복수개의 플립플롭(121~127) 및 인버터(128)를 포함한다. 상기 타이머(120)는 6개의 T 플립플롭(121~126)과 1개의 D 플립플롭(127)을 포함한다. 상기 6 개의 T 플립플롭(121~126)은 서로 직렬로 연결되고, 첫 번째 T 플립플롭(121)은 상기 클럭(CLK)을 수신하여 지연된 클럭(CLK2)을 생성한다. 하나의 T 플립플롭(121~126)을 통과할 때마다 상기 클럭(CLK2, CLK4, CLK8, CLK16, CLK32, CLK64)은 분주된다. 6개의 T 플립플롭(121~126)을 통과한 상기 지연된 클럭(CLK64)은 상기 클럭(CLK)이 64 분주된 신호가 될 수 있다. 상기 D 플립플롭(127)은 64 분주된 상기 지연된 클럭(CLK64)을 수신하여 상기 타이머 업데이트 신호(VALIDT)를 출력한다. 상기 플립플롭들(121~127)은 상기 업데이트 신호(VALID)에 응답하여 리셋 된다. 상기 인버터(128)는 상기 업데이트 신호(VALID)를 수신하여 반전시킨다. 상기 플립플롭들(121~127)은 리셋 단자로 상기 인버터(128)의 출력을 수신하여 리셋 된다. 따라서, 상기 타이머(130)는 상기 클럭(CLK)을 지연하여 상기 소정 시간이 경과한 후에 상기 타이머 업데이트 신호(VALIDT)를 생성할 수 있다. 상기 타이머(130)를 구성하는 플립플롭은 7개인 것으로 예시하였으나, 이에 한정하는 것은 아니며, 상기 소정 시간을 변경하기 위해 증가 또는 감소될 수 있다.
도 6은 본 발명의 실시예에 따른 클럭 생성회로(1)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 6을 참조하여 본 발명의 실시예에 따른 클럭 생성회로(1)의 동작을 설명하면 다음과 같다. 상기 위상 감지부(13)가 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상을 감지하고 상기 필터부(100)가 정상적으로 상기 필터 업데이트 신호(VALIDF)를 생성하는 경우, 상기 필터 업데이트 신호(VALIDF)에 기초하여 상기 업데이트 신호(VALID)가 생성된다. 상기 지연라인 제어부(14)는 상기 업데이트 신호(VALID)가 생성되었을 때 상기 위상 정보(PD_DEALY)에 따라 상기 지연라인(11)의 지연 값을 새롭게 설정한다.
이 후, 스턱 현상이 발생하면 상기 필터부(100)는 상기 위상 감지신호(PDOUT)를 수신하여 정상적으로 상기 필터 업데이트 신호(VALIDF)를 생성하지 못한다. 도 6에서, 상기 필터 업데이트 신호(VALIDF)가 생성되지 않은 것을 빗금으로 표시하였다. 상기 소정 시간 동안 상기 필터 업데이트 신호(VALIDF)가 생성되지 않으면, 상기 타이머(130)로부터 상기 타이머 업데이트 신호(VALIDT)가 생성된다. 상기 타이머 업데이트 신호(VALIDT)에 기초하여 상기 업데이트 신호(VALID)가 생성되면, 상기 지연라인 제어부(14)는 상기 위상 정보(PD_DELAY)에 따라 상기 지연라인(11)의 지연 값을 업데이트 한다. 또한, 상기 업데이트 신호(VALID)에 응답하여 상기 타이머(130)는 리셋 된다.
도 7은 본 발명의 다른 실시예에 따른 클럭 생성회로(2)의 구성을 보여주는 블록도이다. 도 7의 상기 클럭 생성회로(2)는 도 2에 도시된 본 발명의 실시예에 따른 클럭 생성회로(1)에 락킹 감지부(200)를 더 포함한다. 도 7에 도시된 상기 클럭 생성회로(2)의 상기 지연라인(11), 지연 모델링부(12), 위상 감지부(13), 필터부(100) 및 상기 지연라인 제어부(14)의 구성은 도 2의 상기 클럭 생성회로(1)와 모두 동일하다.
상기 락킹 감지부(200)는 상기 필터 업데이트 신호(VALIDF)를 수신하여 락킹 신호(LOCKDET)를 생성한다. 상기 락킹 신호(LOCKDET)는 지연 고정 동작이 완료되었음을 알리고 상기 지연라인(11)의 지연 값을 고정시키기 위한 신호이다. 또한, 상기 락킹 신호(LOCKDET)는 입력 클럭(CLKI)에 대한 코스 지연 동작이 완료되었음을 알리고 파인 지연 동작을 지시하기 위해 생성될 수 있다. 상기 지연라인 제어부(14)는 상기 락킹 신호(LOCKDET)에 응답하여 상기 지연라인(11)의 지연 값을 업데이트 하지 않고, 고정시킨다.
상기 락킹 감지부(200)는 상기 필터 업데이트 신호(VALIDF)에 응답하여 상기 락킹 신호(LOCKDET)를 생성하며, 상기 타이머 업데이트 신호(VALIDT)에 의해서는 상기 락킹 신호(LOCKDET)를 생성하지 않는다. 다시 말하면, 상기 타이머 업데이트 신호(VALIDT)에 기초하여 생성된 업데이트 신호(VALID)에 의해서는 상기 락킹 신호(LOCKDET)를 생성하지 않는다. 따라서, 상기 클럭 생성회로(2)는 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT) 중 어느 하나에 응답하여 상기 지연라인(11)의 지연 값을 변경하는 업데이트 동작을 수행하지만, 락킹 동작은 상기 필터 업데이트 신호(VALIDF)에만 응답하여 수행된다.
도 2에 도시된 클럭 생성회로(1)는 스턱 현상이 발생하여 상기 필터 업데이트 신호(VALIDF)가 생성되지 않을 때, 상기 타이밍 업데이트 신호(VALIDT)로부터 업데이트 신호(VALID)를 생성하여 강제로 업데이트 동작을 수행시켜 상기 스턱 현상을 탈출할 수 있었다. 그러나, 상기 타이머 업데이트 신호(VALIDT)는 위상 감지신호(PDOUT)에 무관하게 생성되는 신호이므로, 상기 타이머 업데이트 신호(VALIDT)에 기초하여 생성된 업데이트 신호(VALID)로부터 락킹 신호(LOCKDET)를 생성하는 경우 잘못된 지연 고정 동작이 이루어질 수 있다. 즉, 입력 클럭(CLKI)과 피드백 클럭(CLKF)의 라이징 에지를 일치시켜야 함에도 불구하고, 입력 클럭(CLKI)의 라이징 에지와 상기 피드백 클럭(CLKF)의 폴링 에지 또는 상기 입력 클럭(CLKI)의 폴링 에지와 상기 피드백 클럭(CLKF)의 라이징 에지가 일치되는 경우 상기 락킹 신호(LOCKDET)를 잘못 발생시킬 우려가 있다. 즉, 하프 락(half lock) 상황이 발생할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 클럭 생성회로(2)는 상기 필터 업데이트 신호(VALIDF)에만 기초하여 상기 락킹 신호(LOCKDET)를 생성한다. 상기 필터 업데이트 신호(VALIDF)는 위상 감지부(13)로부터 생성되는 위상 감지신호(PDOUT)를 정상적으로 카운팅하여 생성되는 신호이므로 상기 하프 락 상황을 방지할 수 있다.
도 8은 도 7의 락킹 감지부(200)의 실시예의 구성을 보여주는 도면이다. 도 8에서 상기 락킹 감지부(200)는 제 3 및 제 4 플립플롭(210, 220)을 포함한다. 상기 제 3 플립플롭(210)은 입력 단자로 외부전압(VDD)을 수신하고, 클럭 단자로 상기 필터 업데이트 신호(VALIDF)를 수신하며, 출력 단자로 락킹 펄스(LOCKRSTB)를 생성한다. 따라서, 상기 제 3 플립플롭(210)은 상기 필터 업데이트 신호(VALIDF)를 수신하면 상기 락킹 펄스(LOCKRSTB)를 생성한다.
상기 제 4 플립플롭(220)은 입력 단자로 상기 외부전압(VDD)을 수신하고, 클럭 단자로 상기 위상 정보(PD_DELAY)를 수신하며, 출력 단자로 상기 락킹 신호(LOCKDET)를 생성한다. 또한, 상기 제 4 플립플롭(220)은 리셋 단자로 상기 락킹 펄스(LOCKRSTB)를 수신한다. 상기 락킹 펄스(LOCKRSTB)가 생성되기 전까지 상기 제 4 플립플롭(220)은 리셋 상태를 유지한다. 상기 락킹 펄스(LOCKRSTB)가 수신되면, 상기 제 4 플립플롭(220)의 리셋 상태는 해제된다. 이 때, 로우 레벨의 위상 정보(PD_DELAY)가 인가되다가 하이 레벨의 위상 정보(PD_DELAY)가 인가되면 상기 제 4 플립플롭(220)은 상기 외부전압(VDD) 레벨의 상기 락킹 신호(LOCKDET)를 생성할 수 있다. 상기 락킹 신호(LOCKDET)는 상기 지연라인 제어부(14)로 입력되어 지연 고정 동작의 완료를 알린다.
도 9는 타이머 업데이트 신호(VALIDT)에 기초하여 락킹 신호(LOCKDET)가 생성되었을 때 하프 락 상황이 발생하는 모습을 보여주는 타이밍도이고, 도 10은 본 발명의 다른 실시예에 따른 클럭 생성회로(2)의 동작을 보여주는 타이밍도이다. 도 7 내지 도 10을 참조하여 본 발명의 다른 실시예에 따른 클럭 생성회로(2)의 동작을 설명하면 다음과 같다.
도 9에서, 상기 락킹 감지부(200)가 상기 필터 업데이트 신호(VALIDF) 및 상기 타이머 업데이트 신호(VALIDT) 모두에 기초하여 생성된 업데이트 신호(VALID)에 응답하여 상기 락킹 신호(LOCKDET)를 생성하는 경우를 보여준다. 스턱 현상이 발생하여 상기 타이머 업데이트 신호(VALIDT)가 생성되면 상기 락킹 감지부(200)의 상기 제 3 플립플롭(210)은 업데이트 동작을 알리는 상기 업데이트 신호(VALID)에 응답하여 상기 락킹 펄스(LOCKRSTB)를 생성할 것이고, 상기 제 4 플립플롭(220)은 상기 락킹 펄스(LOCKRSTB)에 응답하여 리셋 상태가 해제된다. 이 후, 상기 필터부(100)로부터 필터 업데이트 신호(VALIDF)가 생성되어 상기 업데이트 신호(VALID)가 생성되면 상기 락킹 감지부(200)의 상기 제 4 플립플롭(220)은 상기 위상 정보(PD_DELAY에 따라 상기 락킹 신호(LOCKDET)를 생성한다. 상기 락킹 감지부(200)가 상기 필터 업데이트 신호(VALIDF)에 의한 업데이트 동작에서 하이 레벨의 위상 정보(PD_DELAY)를 수신하면, 상기 락킹 감지부(200)의 제 4 플립플롭(220)은 상기 위상 정보(PD_DELAY)가 정상적으로 로우 레벨에서 하이 레벨로 천이했다고 판단하여 상기 락킹 신호(LOCKDET)를 인에이블 시킨다. 이 경우, 앞서 언급한 바와 같이 하프 락 상황이 발생할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 클럭 생성회로(2)의 상기 락킹 감지부(200)는 상기 필터 업데이트 신호(VALIDF)에 기초하여 상기 락킹 신호(LOCKDET)를 생성한다.
도 10에서 볼 수 있는 바와 같이, 상기 타이머 업데이트 신호(VALIDT)에 따라 업데이트 동작(VALID)이 수행되더라도, 상기 락킹 감지부(200)의 상기 제 3 플립플롭(210)은 상기 락킹 펄스(LOCKRSTB)를 생성하지 않는다. 이 후, 상기 필터부(100)로부터 상기 필터 업데이트 신호(VALIDF)가 생성되면 상기 락킹 감지부(200)의 상기 제 3 플립플롭(210)은 상기 락킹 펄스(LOCKRSTB)를 생성하여 상기 제 4 플립플롭(220)의 리셋 상태를 해지시킨다. 이 후, 상기 필터 업데이트 신호(VALIDF)가 생성되고, 상기 위상 정보(PD_DELAY)가 로우 레벨에서 하이 레벨로 천이하면 상기 락킹 감지부(200)의 상기 제 4 플립플롭(220)은 상기 락킹 신호(LOCKDET)를 인에이블 시킨다. 상기 락킹 신호(LOCKDET)는 상기 지연라인 제어부(14)로 입력되어 지연 고정 동작이 완료되었음을 알린다. 본 발명의 다른 실시예에 따른 클럭 생성회로(2)는 상기 입력 클럭(CLKI)과 피드백 클럭(CLKF)의 위상 감지가 정상적으로 수행되어 상기 필터 업데이트 신호(VALIDF)가 생성된 경우에만 상기 락킹 감지부(200)의 제 4 플립플롭(220)의 리셋 상태를 해제시킬 수 있다. 따라서, 상기 위상 정보(PD_DELAY)가 정상적으로 로우 레벨에서 하이 레벨로 천이하는 것을 확인하였을 때만 상기 락킹 신호(LOCKDET)를 생성하여 하프 락 상황이 발생하는 것을 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1/2: 클럭 생성회로 10: 지연 고정 루프
11: 지연라인 12: 지연 모델링부
13: 위상 감지부 14: 지연라인 제어부
100: 필터부 110: 필터
120: 타이머 200: 락킹 감지부

Claims (28)

  1. 입력 클럭을 지연하여 지연클럭을 생성하는 지연라인;
    상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부;
    상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지신호를 생성하는 위상 감지부;
    상기 위상 감지신호를 수신하여 위상 정보를 생성하고, 제 1 레벨 또는 제 2 레벨을 갖는 상기 위상 감지신호의 발생 회수의 차이가 임계치 이상이 되면 업데이트 신호를 생성하고, 상기 차이가 임계치를 넘지 못할 때 소정 시간이 경과된 후 상기 업데이트 신호를 생성하는 필터부; 및
    상기 업데이트 신호 및 상기 위상정보에 응답하여 상기 지연라인의 지연 값을 설정하는 지연라인 제어부를 포함하는 클럭 생성회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 필터부는, 상기 위상 감지신호에 응답하여 필터 업데이트 신호 및 상기 위상 정보를 생성하는 필터;
    클럭 및 상기 업데이트 신호에 응답하여 타이머 업데이트 신호를 생성하는 타이머; 및
    상기 필터 업데이트 신호 및 상기 타이머 업데이트 신호에 응답하여 상기 업데이트 신호를 생성하는 신호 조합부를 포함하는 클럭 생성회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 필터는 상기 제 1 레벨 및 제 2 레벨의 위상 감지신호의 발생 회수를 카운트하고, 상기 발생 회수의 차이에 기초하여 업데이트 펄스를 생성하는 카운터 및 비교부;
    상기 위상 감지신호를 지연하여 위상 동기 신호를 생성하는 위상 지연부; 및
    상기 업데이트 펄스 및 상기 위상 동기 신호를 수신하여 상기 필터 업데이트 신호 및 상기 위상 정보를 생성하는 동기화부를 포함하는 클럭 생성회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 카운터 및 비교부는, 상기 제 1 및 제 2 레벨의 위상 감지신호의 발생 회수 차이가 상기 임계치 이상이면 상기 업데이트 펄스를 생성하고, 상기 발생 회수 차이가 상기 임계치에 도달하지 못하면 상기 업데이트 펄스를 생성하지 않는 클럭 생성회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 위상 지연부의 지연 값은 상기 카운터 및 비교부가 상기 위상 감지신호를 카운팅하는 시간을 모델링하여 설정되는 클럭 생성회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 타이머는 상기 클럭을 지연하여 상기 소정 시간 후에 생성되는 상기 타이머 업데이트 신호를 생성하고, 상기 업데이트 신호에 응답하여 리셋되는 클럭 생성회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 동기화부는 상기 업데이트 펄스에 응답하여 상기 필터 업데이트 신호를 생성하는 제 1 신호 생성부; 및
    상기 업데이트 펄스에 응답하여 상기 위상 동기 신호를 상기 위상 정보로 제공하는 제 2 신호 생성부를 포함하는 클럭 생성회로.
  8. 입력 클럭을 지연하여 지연클럭을 생성하는 지연라인;
    상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부;
    상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지신호를 생성하는 위상 감지부;
    상기 위상 감지신호를 수신하여 필터 업데이트 신호 및 위상 정보를 생성하고, 상기 필터 업데이트 신호가 소정 시간 동안 생성되지 않을 때 타이머 업데이트 신호를 생성하는 필터부; 및
    상기 필터 업데이트 신호, 상기 타이머 업데이트 신호 및 상기 위상정보에 응답하여 상기 지연라인의 지연 값을 설정하는 지연라인 제어부를 포함하는 클럭 생성회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 필터부는, 제 1 및 제 2 레벨을 갖는 상기 위상 감지신호의 발생 회수 차이가 임계치 이상일 때 상기 필터 업데이트 신호를 생성하고, 상기 발생 회수 차이가 상기 임계치를 넘지 못할 때 상기 소정 시간이 경과한 후에 상기 타이머 업데이트 신호를 생성하는 클럭 생성회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 필터부는, 상기 위상 감지신호에 응답하여 상기 필터 업데이트 신호 및 상기 위상 정보를 생성하는 필터; 및
    클럭 및 상기 필터 업데이트 신호에 응답하여 상기 타이머 업데이트 신호를 생성하는 타이머를 포함하는 클럭 생성회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 필터는 제 1 레벨 및 제 2 레벨의 위상 감지신호의 발생 회수를 카운트하고, 상기 발생 회수의 차이에 기초하여 업데이트 펄스를 생성하는 카운터 및 비교부;
    상기 위상 감지신호를 지연하여 위상 동기 신호를 생성하는 위상 지연부; 및
    상기 업데이트 펄스 및 상기 위상 동기 신호를 수신하여 상기 필터 업데이트 신호 및 상기 위상 정보를 생성하는 동기화부를 포함하는 클럭 생성회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 카운터 및 비교부는, 상기 제 1 및 제 2 레벨의 위상 감지신호의 발생 회수 차이가 임계치 이상이면 상기 업데이트 펄스를 생성하고, 상기 발생 회수 차이가 상기 임계치에 도달하지 못하면 상기 업데이트 펄스를 생성하지 않는 클럭 생성회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 위상 지연부의 지연 값은 상기 카운터 및 비교부가 상기 위상 감지신호를 카운팅하는 시간을 모델링하여 설정되는 클럭 생성회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 동기화부는 상기 업데이트 펄스에 응답하여 상기 필터 업데이트 신호를 생성하는 제 1 신호 생성부; 및
    상기 업데이트 펄스에 응답하여 상기 위상 동기 신호를 상기 위상 정보로 제공하는 제 2 신호 생성부를 포함하는 클럭 생성회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 지연라인 제어부는 상기 필터 업데이트 신호 및 상기 타이머 업데이트 신호 중 적어도 하나에 응답하여 상기 위상 정보에 따라 상기 지연라인의 지연 값을 설정하는 클럭 생성회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 지연라인 제어부는, 상기 필터 업데이트 신호 및 상기 타이머 업데이트 신호에 응답하여 업데이트 신호를 생성하는 신호 조합부를 포함하고, 상기 업데이트 신호 및 상기 위상 정보에 응답하여 상기 지연라인의 지연 값을 설정하는 클럭 생성회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 타이머는 상기 클럭을 지연하여 상기 소정 시간 후에 생성되는 상기 타이머 업데이트 신호를 생성하고, 상기 업데이트 신호에 응답하여 리셋되는 클럭 생성회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 필터 업데이트 신호에 응답하여 락킹 신호를 생성하는 락킹 감지부를 더 포함하는 클럭 생성회로.
  19. 제 1 및 제 2 클럭의 위상을 감지하여 위상 감지신호를 생성하는 위상 감지부;
    상기 위상 감지신호에 응답하여 필터 업데이트 신호 및 위상 정보를 생성하고, 상기 필터 업데이트 신호가 소정 시간 동안 생성되지 않을 때 타이머 업데이트 신호를 생성하는 필터부;
    상기 필터 업데이트 신호, 상기 타이머 업데이트 신호 및 상기 위상 정보에 응답하여 지연라인의 지연 값을 설정하는 지연라인 제어부; 및
    상기 필터 업데이트 신호에 응답하여 락킹 신호를 생성하는 락킹 감지부를 포함하는 지연 제어회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 필터부는, 제 1 및 제 2 레벨을 갖는 상기 위상 감지신호의 발생 회수 차이가 임계치 이상일 때 상기 필터 업데이트 신호를 생성하고, 상기 발생 회수 차이가 상기 임계치를 넘지 못할 때 상기 소정 시간이 경과한 후에 상기 타이머 업데이트 신호를 생성하는 지연 제어회로.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 필터부는, 상기 위상 감지신호에 응답하여 상기 필터 업데이트 신호 및 상기 위상 정보를 생성하는 필터; 및
    클럭 및 상기 필터 업데이트 신호에 응답하여 상기 타이머 업데이트 신호를 생성하는 타이머를 포함하는 지연 제어회로.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 필터는 제 1 레벨 및 제 2 레벨의 위상 감지신호의 발생 회수를 카운트하고, 상기 발생 회수의 차이에 기초하여 업데이트 펄스를 생성하는 카운터 및 비교부;
    상기 위상 감지신호를 지연하여 위상 동기 신호를 생성하는 위상 지연부; 및
    상기 업데이트 펄스 및 상기 위상 동기 신호를 수신하여 상기 필터 업데이트 신호 및 상기 위상 정보를 생성하는 동기화부를 포함하는 지연 제어회로.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 카운터 및 비교부는, 상기 제 1 및 제 2 레벨의 위상 감지신호의 발생 회수 차이가 임계치 이상이면 상기 업데이트 펄스를 생성하고, 상기 발생 회수 차이가 상기 임계치에 도달하지 못하면 상기 업데이트 펄스를 생성하지 않는 지연 제어회로.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 위상 지연부의 지연 값은 상기 카운터 및 비교부가 상기 위상 감지신호를 카운팅하는 시간을 모델링하여 설정되는 지연 제어회로.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 동기화부는 상기 업데이트 펄스에 응답하여 상기 필터 업데이트 신호를 생성하는 제 1 신호 생성부; 및
    상기 업데이트 펄스에 응답하여 상기 위상 동기 신호를 상기 위상 정보로 제공하는 제 2 신호 생성부를 포함하는 지연 제어회로.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 지연라인 제어부는 상기 필터 업데이트 신호 및 상기 타이머 업데이트 신호 중 적어도 하나에 응답하여 상기 위상 정보에 따라 상기 지연라인의 지연 값을 설정하는 지연 제어회로.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 지연라인 제어부는 상기 필터 업데이트 신호 및 상기 타이머 업데이트 신호에 응답하여 업데이트 신호를 생성하는 신호 조합부를 포함하고, 상기 업데이트 신호 및 상기 위상 정보에 따라 상기 지연라인의 지연 값을 설정하는 지연 제어회로.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 27 항에 있어서,
    상기 타이머는 상기 클럭을 지연하여 상기 소정 시간 후에 생성되는 상기 타이머 업데이트 신호를 생성하고, 상기 업데이트 신호에 응답하여 리셋되는 지연 제어회로.
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