TWI605685B - 延遲控制電路與包括該延遲控制電路之時脈產生電路 - Google Patents

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Description

延遲控制電路與包括該延遲控制電路之時脈產生電路
本發明一般係關於一半導體設備，尤指一延遲控制電路與包括該延遲控制電路之一時脈產生電路。
一般而言，利用記憶體之一半導體設備執行與一時脈同步之一操作。在一同步型半導體設備中，輸入資料與輸出資料應該與一外部時脈精確地同步。該半導體設備接收該外部時脈，轉換該外部時脈為一內部時脈，並且使用該轉換之內部時脈。然而，當該內部時脈藉由一時脈緩衝器及一傳輸線傳輸時，該內部時脈及該外部時脈產生一相位差。為了補償該相位差，半導體設備一般會利用鎖相迴路或是延遲鎖定迴路。
該延遲鎖定迴路藉由為補償該內部時脈與該外部時脈間產生之相位差而可增加一有效資料輸出期間。該延遲鎖定迴路藉由一預訂時間而移動該內部時脈的相位至該外部時脈的相位之前，使得輸出資料可與該外部時脈同步輸出。
第1圖為一傳統之延遲鎖定迴路之配置的方塊圖。在第1圖中，該延遲鎖定迴路10包括一延遲線11、一延遲模型化單元12、一相位偵測單元13以及一延遲線控制單元14。該延遲線11接收一輸入時脈CLKI，藉由該延遲線控制單元14所設定之值來延遲該輸入時脈CLKI，並且產生一延遲時脈 CLKD。該延遲模型化單元12藉由一模型化延遲值來延遲該延遲時脈CLKD並且產生一回饋時脈CLKF。該相位偵測單元13比較該輸入時脈CLKI的相位與該回饋時脈CLKF的相位並且產生一相位偵測訊號PDOUT。該延遲線控制單元14接收該相位偵測訊號PDOUT並且產生一延遲控制訊號UP/DN，其可重新設定該延遲線11之延遲值。
在此描述一種時脈產生電路，其係為避免當一輸入時脈之干擾或是功率雜訊導致一時脈之相位不能精確地偵測時發生一阻塞現象。
此外，本文中所述之時脈產生電路能夠執行一精準的延遲鎖定操作。
於本發明之一實施例中，一時脈產生電路包括：一延遲線，係配置來延遲一輸入時脈並且產生一延遲時脈；一延遲模型化單元，係配置來藉由一模型化延遲值來延遲該延遲時脈並且產生一回饋時脈；一相位偵測單元，係配置來比較該輸入時脈的相位及該回饋時脈的相位，並且產生一相位偵測訊號；一濾波器單元，係配置來接收該相位偵測訊號並且產生相位資訊、當產生的具第一位準之相位偵測訊號的數量及產生的具第二位準之相位偵測訊號的數量之差值大於或是等於一臨界值，則產生一更新訊號、以及當該差值小於該臨界值時，於一預定時間之間隔後，產生該更新訊號；以及一延遲線控制單元，係配置來設定該延遲線之一延遲值以回應該更新訊號及該相位資訊。
於本發明另一實施例中，一時脈產生電路包括：一延遲線，係配置來延遲一輸入時脈並且產生一延遲時脈；一延遲模型化單元，係配置來藉由一模型化延遲值來延遲該延遲時脈並且產生一回饋時脈；一相位偵測單元，係 配置來比較該輸入時脈的相位及該回饋時脈的相位，並且產生一相位偵測訊號；一濾波器單元，係配置來接收該相位偵測訊號、產生一濾波器更新訊號和相位資訊、以及當經一預定時間而未產生該濾波器更新訊號時產生一計時器更新訊號；以及一延遲線控制單元，係配置來設定該延遲線之一延遲值以回應該濾波器更新訊號、該計時器更新訊號及該相位資訊。
於本發明另一實施例中，一延遲控制電路包括：一相位偵測單元，係配置來偵測第一時脈之相位及第二時脈之相位並且產生一相位偵測訊號；一濾波器單元，係配置來產生一濾波器更新訊號及相位資訊以回應該相位偵測電路，以及當經一預定時間而未產生該濾波器更新訊號時產生一計時器更新訊號；一延遲線控制單元，係配置來設定該延遲線之一延遲值以回應該濾波器更新訊號、該計時器更新訊號及該相位資訊；以及一鎖定偵測單元，係配置來產生一鎖定訊號以回應該濾波器更新訊號。
1‧‧‧時脈產生電路
2‧‧‧時脈產生電路
11‧‧‧延遲線
12‧‧‧延遲模型化單元
13‧‧‧相位偵測單元
14‧‧‧延遲線控制單元
100‧‧‧濾波器單元
110‧‧‧濾波器
111‧‧‧計數及比較區
112‧‧‧相位延遲區
113‧‧‧同步區
113-1‧‧‧第一正反器
113-2‧‧‧第二正反器
120‧‧‧計時器
121-127‧‧‧正反器
128‧‧‧反向器
130‧‧‧訊號結合部
131‧‧‧OR閘
200‧‧‧鎖定偵測單元
210‧‧‧第三正反器
220‧‧‧第四正反器
CLK‧‧‧時脈
CLK2‧‧‧延遲時脈
CLK4‧‧‧延遲時脈
CLK8‧‧‧延遲時脈
CLK16‧‧‧延遲時脈
CLK32‧‧‧延遲時脈
CLK64‧‧‧延遲時脈
CLKD‧‧‧延遲時脈
CLKF‧‧‧回饋時脈
CLKI‧‧‧輸入時脈
LOCKDET‧‧‧鎖定訊號
LOCKRSTB‧‧‧鎖定脈衝
PD_DELAY‧‧‧相位資訊
PDOUT‧‧‧相位偵測訊號
PDSYNC‧‧‧相位同步訊號
UP/DN‧‧‧延遲控制訊號
VALID‧‧‧更新訊號
VALID_CLK‧‧‧更新脈衝
VALIDF‧‧‧濾波器更新訊號
VALIDT‧‧‧計時器更新訊號
VDD‧‧‧外部電壓
特徵、態樣及實施例係與所附圖式連結而描述，其中：第1圖係為一傳統延遲鎖定迴路的配置圖。
第2圖係為根據本發明一實施例之一時脈產生電路的配置圖。
第3圖係為第2圖之濾波器單元的配置方塊圖。
第4圖係為第3圖之濾波器的配置圖。
第5圖係為第3圖之計時器的配置圖。
第6圖係為根據第2圖中本發明一實施例之時脈產生電路的操作時序圖。
第7圖係為根據本發明另一實施例之時脈產生電路的配置圖。
第8圖係為第7圖之鎖定偵測單元的配置圖。
第9圖為當基於一計時器更新訊號而產生一鎖定訊號時發生半鎖現象情形之時序圖。
第10圖係為根據第7圖中本發明一實施例之時脈產生電路的操作時序圖。
在下文中，將依所附圖式描述一延遲控制電路以及包含該延遲控制電路的一時脈產生電路之各實施態樣。
第2圖係為根據本發明一實施例之一時脈產生電路1的配置圖。於第2圖中，時脈產生電路1包含一延遲線11、一延遲模型化單元12、一相位偵測單元13、一濾波器單元100、以及一延遲線控制單元14。
延遲線11係配置來藉由延遲線控制單元14設定該延遲值來延遲一輸入時脈CLKI，並且因此產生延遲時脈CLKD。延遲模型化單元12係配置藉由一模型化延遲值來延遲該延遲時脈CLKD並且產生一回饋時脈CLKF。模型化延遲值是藉由於一半導體設備中模型化一外部時脈之延遲時間所得到之值，並且可視需要設定。
相位偵測單元13係配置來接收輸入時脈CLKI及回饋時脈CLKF並且藉由偵測二種輸入時脈之相位差而產生一相位偵測訊號PDOUT。相位偵測單元13可根據回饋時脈CLKF領先或是落後輸入時脈CLKI而產生具一第一位準之相位偵測訊號PDOUT或是具一第二位準之相位偵測訊號PDOUT。
濾波器單元100係配置來接收相位偵測訊號PDOUT並且產生一濾波器更新訊號VALIDF、一計時器更新訊號VALIDT及相位資訊PD_DELAY。濾波器單元100藉由接收相位偵測訊號PDOUT而產生濾波更新訊號VALIDF及相位資訊PD_DELAY，並且當濾波器更新訊號VALIDF經一預定時間而未產 生時，產生計時器更新訊號VALIDT。濾波器單元100計算產生的具第一位準之相位偵測訊號PDOUT之次數及產生的具第二位準之相位偵測訊號PDOUT之次數的數量，並且基於產生的具第一位準之相位偵測訊號PDOUT之次數及產生的具第二位準之相位偵測訊號PDOUT之次數之差值而產生濾波更新訊號VALIDF。濾波器單元100當於差值大於或是等於一臨界值時產生濾波更新訊號VALIDF，而當於差值小於臨界值時則不產生濾波更新訊號VALIDF。臨界值為可視需要設定之一值。舉例而言，當相位偵查單元13偵查輸入時脈CLKI之相位及回饋時脈CLKF之相位，並且產生具H,H,H,H,H,L,H,H的位準之相位偵測訊號PDOUT，且臨界值設定為5時，因為產生的具H位準之相位偵測訊號PDOUT的次數和產生的具L位準之相位偵測訊號PDOUT的次數之數量差值為6，濾波器單元100產生濾波器更新訊號VALIDF及指出一H位準的相位資訊PD_DELAY。
然而，當於輸入時脈CLKI中發生干擾或是功率雜訊時，輸入時脈CLKI之相位及負載比可能改變。之後相位偵測單元13可能發生一死區或是盲區，在其中係難以正常偵測輸入時脈CLKI之相位與回饋時脈CLKF之相位。因此，相位偵測單元13可能由於從干擾或是功率雜訊所造成之瞬間相位改變，而不能精確地產生相位偵測訊號PDOUT。在此情況下，相位偵測單元13可產生H位準和L位準交替地重複之相位偵測訊號PDOUT，舉例而言，如具H,L,H,L,H,H,H,L之位準。因為產生的具H位準之相位偵測訊號PDOUT的次數和產生的具L位準之相位偵測訊號PDOUT的次數之數量差值為2，濾波器單元100不產生濾波器更新訊號VALIDF。因此，由於干擾或是功率雜訊，一阻塞現象發生是因為無法藉由濾波器更新訊號VALIDF提供任何資訊來更新延遲線11之延 遲值。
根據本發明之一實施例的濾波器單元100當經一預定時間而未產生濾波器更新訊號VALIDF時，產生計時器更新訊號VALIDT以防止和/或避免阻塞現象。濾波器單元100產生計時器更新訊號VALIDT，使得延遲線控制單元14根據相位資訊PD_DELAY來強制地增加或是減少延遲線11之延遲值。也就是說，延遲線控制單元14被強制更新延遲線11。相位偵測單元13接收回饋時脈CLKF、在更新操作期間已修改之相位、以及比較回饋時脈CLKF與輸入時脈CLKI。因此，相位偵測單元13可藉由避免因為干擾或是功率雜訊造成之阻塞現象，正常地產生相位偵測訊號PDOUT，並且濾波器單元100基於相位偵測訊號PDOUT而可產生濾波器更新訊號VALIDF。
根據本發明之一實施例，濾波器單元100可產生一更新訊號VALID以回應濾波器更新訊號VALIDF及計時器更新訊號VALIDT，如第3圖所示。本發明之另一實施例中，延遲線控制單元14可產生一更新訊號VALID(圖未示)以回應濾波器更新訊號VALIDF及計時器更新訊號VALIDT。換言之，產生更新訊號VALID之功能或是配置以回應濾波器更新訊號VALIDF及計時器更新訊號VALIDT可被提供至濾波器單元100或是延遲線控制單元14。
延遲線控制單元14產生一延遲控制訊號UP/DN以回應濾波器更新訊號VALIDF、計時器更新訊號VALIDT及相位資訊PD_DELAY，並且更新延遲線11之延遲值。於本發明之一實施例中，延遲線控制單元14可根據相位資訊PD_DELAY改變延遲線11之延遲值以回應基於濾波器更新訊號VALIDF和計時器更新訊號VALIDT而產生之更新訊號VALID。
第3圖係為第2圖之濾波器元件100的一實施例配置方塊圖。於 第3圖中，濾波器單元100包括一濾波器110和一計時器120。濾波器110係配置來接收相位偵測訊號PDOUT和一時脈CLK，並產生相位資訊PD_DELAY和濾波器更新訊號VALIDF。當產生相位資訊PD_DELAY和濾波器更新訊號VALIDF，濾波器110接收時脈CLK來同步該相位資訊PD_DELAY和該濾波器更新訊號VALIDF。輸入時脈CLKI可被使用來作為未限制之時脈CLK。此外，當更新訊號VALID被接收時，濾波器110可被重置。濾波器110計算具第一位準之相位偵測訊號PDOUT之次數和具第二位準之相位偵測訊號PDOUT之次數並重置一計數值以回應更新訊號VALID。即，當隨著產生更新訊號VALID而藉由延遲線控制單元14更新延遲線11之延遲值時，濾波器110係配置來被重置。
計時器120係配置來產生計數器更新訊號VALIDT以回應時脈CLK及更新訊號VALID。計時器120延遲和分割時脈CLK並基於延遲和分割時脈，產生於預定時間之間隔後致能的計時器更新訊號VALIDT。計時器120可被重置以回應更新訊號VALID。當計時器120藉由更新訊號VALID而重置時，計時器120在預定時間之間隔後再次產生計時器更新訊號VALIDT。因此，若濾波器更新訊號VALIF於預定時間內被產生，更新訊號VALID基於濾波器更新訊號VALIDF而產生，並且計時器120不產生計時器更新訊號VALIDT。
於第3圖中，濾波器單元100可更包括一訊號結合部130。訊號結合部130係配置來接收濾波器更新訊號VALIDF和計時器更新訊號VALIDT並產生更新訊號VALID。訊號結合部130基於濾波器更新訊號VALIDF和計時器更新訊號VALIDT至少其中之一者而產生更新訊號VALID。在第3圖中，訊號結合部130包括一OR閘131，當濾波器更新訊號VALIDF和計時器更新訊號VALIDT之其一者致能時，OR閘131致能更新訊號VALID。在第3圖中所示， 雖然濾波器單元100中包括訊號結合部130，但本發明並不限於此。於本發明之一實施例中，訊號結合部130可被包括於延遲線控制單元14中。
第4圖係為第3圖之濾波器110之一實施例配置圖。在第4圖中，濾波器110包括一計數及比較區111、相位延遲區112及同步區113。計數及比較區111接收相位偵測訊號PDOUT及時脈CLK。計數及比較區111係配置來接收相位偵測訊號PDOUT及時脈CLK並且計算已產生的具第一位準之相位偵測訊號PDOUT的次數及已產生的具第二位準之相位偵測訊號PDOUT的次數。若產生的具第一位準之相位偵測訊號PDOUT的次數及產生的具第二位準之相位偵測訊號PDOUT的次數之差值大於或是等於臨界值，計數及比較區111產生一更新脈衝VALID_CLK。若產生的具第一位準之偵測訊號PDOUT的次數及產生的具第二位準之相位偵測訊號PDOUT的次數之差值小於臨界值，計數及比較區111不產生更新脈衝VALID_CLK。計數及比較區111可重置一計數值以回應更新訊號VALID。
相位延遲區112係配置來接收相位偵測訊號PDOUT及時脈CLK並且產生一相位同步訊號PDSYNC。相位延遲區112之延遲值是藉由計數及比較區111計算相位偵測訊號PDOUT而模型化一時間所得之值。當產生濾波器更新訊號VALIDF時，相位延遲區112提供與濾波器更新資訊VALIDF同步之相位資訊。因此，當計算的相位偵測訊號PDOUT之次數已產生時，，相位延遲區112藉由在計數及比較區111中之延遲的時間而延遲相位偵測訊號PDOUT，並且產生相位同步訊號PDSYNC。
同步區113係配置來接收更新脈衝VALID_CLK及相位同步訊號PDSYNC並且產生濾波器更新訊號VALIDF及相位資訊PD_DELAY。同步區113 由更新脈衝VALID_CLK產生濾波器更新訊號VALIDF，並且藉由將相位同步訊號PDSYNC與更新脈衝VALID_CLK同步，而產生相位資訊PD_DELAY。
在第4圖中，同步區113包括第一正反器113-1及第二正反器113-2。第一正反器113-1接收通過一輸入終端之一外部電壓VDD且接收通過一時脈終端之更新脈衝VALID_CLK，並且產生通過一輸出終端之濾波器更新訊號VALIDF。據此，若產生更新脈衝VALID_CLK，第一正反器113-1可產生濾波器更新訊號VAIIDF。第二正反器113-2接收通過一輸入終端之相位同步訊號PDSYNC且接收通過一時脈終端之更新脈衝VALID_CLK，並且輸出通過一外部終端之相位資訊PD_DELAY。當接收到更新脈衝VALID_CLK時，第二正反器113-2提供相位同步訊號PDSYNC作為相位資訊PD_DELAY。據此，第二正反器113-2可與濾波器更新訊號VALIDF輸出時同步輸出相位資訊PD_DELAY。
第5圖係為第3圖之計時器120於一實施例配置圖。在第5圖中，計時器120包括複數之正反器121至127及一反向器128。計時器120包括六個串聯連接之T正反器121至126以及D正反器127。第一T正反器121接收時脈CLK並且產生一延遲時脈CLK2。當時脈CLK通過其後之正反器，時脈CLK被分割。因此，延遲時脈CLK2,CLK4,CLK8,CLK16,CLK32及CLK64由各別的T正反器121至126輸出。已通過六個T正反器121至126的延遲時脈CLK64可為藉由將時脈CLK分割64份而得之一訊號。D正反器127接收延遲時脈CLK64並輸出計時器更新訊號VALIDT。正反器121至127被重置以回應更新訊號VALID。因為反向器128接收及反向更新訊號VALID，正反器121至127藉由接收通過反向器128的重置終端之反向器128的輸出而被重置。因此，計時器120於藉由延遲該時脈CLK之預定時間的間隔後，可產生計時器更新訊號 VALIDT。本發明並不限於使用七正反器組成計時器120，並且應注意正反器之數量可增加或是減少來改變預定時間。
第6圖係為根據本發明一實施例之時脈產生電路1的操作時序圖。根據本發明一實施例之時脈產生電路1的操作將於第2圖至第6圖中描述。當相位偵測單元13偵測輸入時脈CLKI之相位和回饋時脈CLKF之相位並且濾波器單元100正常地產生濾波器更新訊號VALIDF，更新訊號VALID基於濾波器更新訊號VALIDF而被產生。當產生更新訊號VALID時，延遲線控制單元14根據相位資訊PD_DELAY而重新設定延遲線11之延遲值。
之後，若一阻塞現象發生，藉由接收相位偵測訊號PDOUT而濾波器單元100可能會不正常地產生濾波器更新訊號VALIDF。在第6圖中，未產生濾波器更新訊號VALIDF之情況以陰影線表示之。若濾波器更新訊號VALIDF未為預定時間產生，藉由計時器120而產生計時器控制訊號VALIDT。若基於計時器更新訊號VALIDT而產生更新訊號VALID，延遲線控制單元14根據相位資訊PD_DELAY而更新延遲線11之延遲值。計時器120被重置以回應更新訊號VALID。
第7圖係為根據本發明之另一實施例一時脈產生電路2的配置圖。第7圖之時脈產生電路2除了包括根據本發明一實施例之時脈產生電路1之外更包括一鎖定偵測單元200。第7圖所示之一延遲線11、一延遲模型化單元12、一相位偵測單元13、一濾波器單元100以及時脈產生電路2之一延遲線控制單元14皆和第2圖的時脈產生電路1相同。
鎖定偵測單元200係配置來接收濾波器更新訊號VALIDF並且產生一鎖定訊號LOCKDET。鎖定訊號LOCKDET為指出延遲鎖定操作完成之一 訊號並且鎖定延遲線11的延遲值。可產生鎖定訊號LOCKDET來指出為輸入時脈CLKI之一粗調延遲操作的完成，並且命令一微調延遲操作。延遲線控制單元14不予更新及鎖定延遲線之延遲值以回應鎖定訊號LOCKDET。
鎖定偵測單元200產生鎖定訊號LOCKDET以回應濾波器更新訊號VALIDF並且不予產生鎖定訊號LOCKDET以回應計時器更新訊號VALIDT。也就是說，鎖定訊號LOCKDET並不藉由基於計時器更新訊號VALIDT所產生之更新訊號VALID而被產生。因此，雖然時脈產生電路2執行改變延遲線11之延遲值的更新操作以回應濾波器更新訊號VALIDF和計時器更新訊號VALIDT之任一者，時脈產生電路1執行鎖定操作僅以回應濾波器更新訊號VALIDF。
於第2圖所示之時脈產生電路1中，當濾波器更新訊號VALIDF於一阻塞現象發生而不產生時，藉由從計時器更新訊號VALIDT產生之更新訊號VALID來強制執行更新操作，以避免阻塞現象。然而，因為計時器更新訊號VALIDT為無論相位偵測訊號PDOUT而產生之訊號，當從基於計時器更新訊號VALIDT而產生的更新訊號VALID產生鎖定訊號LOCKDET時，延遲鎖定操作可能錯誤地執行。換言之，雖輸入時脈CLKI之上升邊緣及回饋時脈CLKF之上升邊緣應彼此同步，當輸入時脈CLKI之上升邊緣及回饋時脈CLKF之下降邊緣彼此同步或是輸入時脈CLKI之下降邊緣及回饋時脈CLKF之上升邊緣彼此同步時，鎖定訊號LOCKDET可能錯誤地被產生。即，可能發生半鎖定現象。因此，根據本發明之一實施例的時脈產生電路2僅基於濾波器更新訊號VALIDF而產生鎖定訊號LOCKDET。因為濾波器更新訊號VALIDF是藉由從相位偵測單元13產生之正常計算的相位偵測訊號PDOUT而產生之一訊號，其能夠防止半鎖 定現象之發生。
第8圖係為第7圖之鎖定偵測單元200的一實施例配置圖。在第8圖中，鎖定偵測單元200包括第三正反器210和第四正反器220。第三正反器210接收經過一輸入終端的外部電壓VDD，經過一時脈終端的濾波器更新訊號VALIDF、並且產生經過一輸出終端的一鎖定脈衝LOCKRSTB。據此，當接收到濾波器更新訊號VALIDF時，第三正反器210產生鎖定脈衝LOCKRSTB。
第四正反器220接收經過一輸入終端的外部電壓VDD、經過一時脈終端之相位資訊PD_DELAY，並且產生經過輸出終端的鎖定訊號LOCKDET。進一步來說，第四正反器220接收經過一重置終端的鎖定脈衝LOCKRSTB。第四正反器220被保持在重置狀態直到鎖定脈衝LOCKRSTB產生。若接收到鎖定脈衝LOCKRSTB，第四正反器220之重置狀態將被解除。此時，當相位資訊PD_DELAY被施加以改變一低位準至一高位準，第四正反器220可產生具外部電壓VDD位準之鎖定訊號LOCKDET。鎖定訊號LOCKDET輸入至延遲線控制單元14並且指出延遲鎖定操作之完成。
第9圖係為當基於計時器更新訊號VALIDT而產生鎖定訊號LOCKDET時發生一半鎖現象之時序圖，以及第10圖係為根據本發明之一實施例的時脈產生電路2之操作時序圖。根據本發明之一實施例的時脈產生電路2之操作將根據第7圖至第10圖於下文中描述。
在第9圖中，鎖定偵測單元200產生鎖定訊號LOCKDET以回應基於濾波器更新訊號VALIDF及計時器更新訊號VALIDT二者而產生之更新訊號VALID。若一阻塞現象發生且產生計時器更新訊號VALIDT，鎖定偵測單元200之第三正反器210產生鎖定脈衝LOCKRSTB以回應指出更新操作的更新 訊號VALID，並且第四正反器220的重置狀態被解除以回應鎖定脈衝LOCKRSTB。而後，若當濾波器更新訊號VALIDF從濾波器單元100產生時產生更新訊號VALID，鎖定偵測單元200的第四正反器220根據相位資訊PD_DELAY產生鎖定訊號LOCKDET。若鎖定偵測單元200藉由濾波器更新訊號VALIDF接收在更新操作中高位準之相位資訊PD_DELAY，鎖定偵測單元200的第四正反器220認為相位資訊PD_DELAY已正常地由低位準轉變至高位準，並且致能鎖定訊號LOCKDET。在此情況下，半鎖現象可能如上述發生。因此，根據本發明之一實施例的時脈產生電路2之鎖定偵測單元200，基於濾波器更新訊號VALIDF而產生鎖定訊號LOCKDET。
亦可由第10圖看出，即使當更新操作根據計時器更新訊號VALIDT而被執行時，鎖定偵測單元200之第三正反器210不予產生鎖定脈衝LOCKRSTB。此後，若濾波器更新訊號VALIDF由濾波器100產生，鎖定偵測單元200之第三正反器210產生鎖定脈衝LOCKRSTB並解除第四正反器220之重置狀態。之後，當濾波器更新訊號VALIDF產生並且相位資訊PD_DELAY由低位準轉變至高位準，鎖定偵測單元200之第四正反器220致能鎖定訊號LOCKDET。鎖定訊號LOCKDET輸入至延遲線控制單元14並且指出延遲鎖定操作之完成。根據本發明之一實施例，只有當輸入時脈CLKI及回饋時脈CLKF之相位偵測正常執行且產生濾波器更新訊號VALIDF時，時脈產生電路2可解除鎖定偵測單元200之第四正反器220的重置狀態。因此，只有當相位資訊PD_DELAY正常地由低位準轉變至高位準被確定時，將產生鎖定訊號LOCKDET，從而可防止半鎖現象發生。
雖然上文已描述某些實施例，但本技術領域者將可理解上述之實 施態樣僅作為示例。據此，延遲控制電路與包括延遲控制電路之時脈產生電路不應被上述之實施例限制。相反的，在此描述之延遲控制電路與包括延遲控制電路之時脈產生電路應僅被限制在本文所描述及附圖有關之隨後的申請專利範圍中。
1‧‧‧時脈產生電路
11‧‧‧延遲線
12‧‧‧延遲模型化單元
13‧‧‧相位偵測單元
14‧‧‧延遲線控制單元
100‧‧‧濾波器單元
CLKD‧‧‧延遲時脈
CLKF‧‧‧回饋時脈
CLKI‧‧‧輸入時脈
PD_DELAY‧‧‧相位資訊
PDOUT‧‧‧相位偵測訊號
UP/DN‧‧‧延遲控制訊號
VALIDF‧‧‧濾波器更新訊號
VALIDT‧‧‧計時器更新訊號

Claims (28)

  1. 一時脈產生電路包括：一延遲線，係配置來延遲一輸入時脈並且產生一延遲時脈；一延遲模型化單元，係配置來藉由一模型化延遲值來延遲該延遲時脈並且產生一回饋時脈；一相位偵測單元，係配置來比較該輸入時脈的相位及該回饋時脈的相位，並且產生一相位偵測訊號；一濾波器單元，係配置來接收該相位偵測訊號並且產生相位資訊、當產生的具一第一位準之相位偵測訊號的數量及與產生的具一第二位準之相位偵測訊號的數量之差值大於或是等於一臨界值時，則產生一更新訊號、以及當該差值小於該臨界值時，於一預定時間之間隔後，產生該更新訊號；以及一延遲線控制單元，係配置來設定該延遲線之一延遲值以回應該更新訊號及該相位資訊。
  2. 如申請專利範圍第1項所述之時脈產生電路，其中該濾波器單元包括：一濾波器，係配置來產生一濾波器更新訊號及該相位資訊以回應該相位偵測訊號；一計時器，係配置來產生一計時器更新器訊號以回應一時脈及該更新訊號；以及一訊號結合部，係配置來產生該更新訊號以回應該濾波器更新訊號及該計時器更新訊號。
  3. 如申請專利範圍第2項所述之時脈產生電路，其中該濾波器包括：一計數及比較區，係配置來計算已產生的具第一位準之相位偵測訊號的 次數及已產生的具第二位準之相位偵測訊號的次數，並且基於該差異而產生一更新脈衝；一相位延遲區，係配置來延遲該相位偵測訊號並且產生一相位同步訊號；以及一同步區，係配置來接收該更新脈衝及該相位同步訊號並且產生該濾波器更新訊號及該相位資訊。
  4. 如申請專利範圍第3項所述之時脈產生電路，其中該計數及比較區當產生的具第一位準之相位偵測訊號的數量及產生的具第二位準之相位偵測訊號的數量之差值大於或是等於該臨界值時，則產生該更新脈衝，而當該差值小於該臨界值時，不產生該更新脈衝。
  5. 如申請專利範圍第3項所述之時脈產生電路，其中該相位延遲區之一延遲值藉由模型化該計數及比較區計算該相位偵測訊號之期間的時間來設定。
  6. 如申請專利範圍第3項所述之時脈產生電路，其中該計時器藉由延遲該時脈而於該預定時間的間隔之後產生該計時器更新訊號，並且被重置以回應該更新訊號。
  7. 如申請專利範圍第3項所述之時脈產生電路，其中該同步區包括：一第一訊號產生部，係配置來產生該濾波器更新訊號以回應該更新脈衝；以及一第二訊號產生部，係配置來提供該相位同步訊號作為該相位資訊以回應該更新脈衝。
  8. 一時脈產生電路包括：一延遲線，係配置來延遲一輸入時脈並且產生一延遲時脈； 一延遲模型化單元，係配置來藉由一模型化延遲值來延遲該延遲時脈並且產生一回饋時脈；一相位偵測單元，係配置來比較該輸入時脈的相位及該回饋時脈的相位，並且產生一相位偵測訊號；一濾波器單元，係配置來接收該相位偵測訊號、產生一濾波器更新訊號和相位資訊、以及當經一預定時間而未產生該濾波器更新訊號時產生一計時器更新訊號；以及一延遲線控制單元，係配置來設定該延遲線之一延遲值以回應該濾波器更新訊號、該計時器更新訊號及該相位資訊。
  9. 如申請專利範圍第8項所述之時脈產生電路，其中該濾波器單元當產生的具第一位準之相位偵測訊號的數量及產生的具第二位準之相位偵測訊號的數量之差值大於或是等於一臨界值，則產生該濾波器更新訊號，而當該差值小於該臨界值時，於該預定時間之間隔後，產生該計時器更新訊號。
  10. 如申請專利範圍第8項所述之時脈產生電路，其中該濾波器單元包括：一濾波器，係配置來產生該濾波器更新訊號及該相位資訊以回應該相位偵測訊號；以及一計時器，係配置來產生該計時器更新器訊號以回應一時脈及一更新訊號。
  11. 如申請專利範圍第8項所述之時脈產生電路，其中該濾波器包括：一計數及比較區，係配置來計算已產生的具第一位準之相位偵測訊號的次數及已產生的具第二位準之相位偵測訊號的次數，並且基於該差異而產生一更新脈衝； 一相位延遲區，係配置來延遲該相位偵測訊號並且產生一相位同步訊號；以及一同步區，係配置來接收該更新脈衝及該相位同步訊號並且產生該濾波器更新訊號及該相位資訊。
  12. 如申請專利範圍第11項所述之時脈產生電路，其中該計數及比較區當產生的具第一位準之相位偵測訊號的數量及產生的具第二位準之相位偵測訊號的數量之差值大於或是等於該臨界值時，則產生該更新脈衝，而當該差值小於該臨界值時，不產生該更新脈衝。
  13. 如申請專利範圍第11項所述之時脈產生電路，其中該相位延遲區之一延遲值藉由模型化該計數及比較區計算該相位偵測訊號之期間的時間來設定。
  14. 如申請專利範圍第11項所述之時脈產生電路，其中該同步區包括：一第一訊號產生部，係配置來產生該濾波器更新訊號以回應該更新脈衝；以及一第二訊號產生部，係配置來提供該相位同步訊號作為該相位資訊以回應該更新脈衝。
  15. 如申請專利範圍第8項所述之時脈產生電路，其中該延遲線控制單元根據該相位資訊來設定該延遲線之延遲值以回應該濾波器更新訊號及該計時器更新訊號的至少之一者。
  16. 如申請專利範圍第10項所述之時脈產生電路，其中該延遲控制單元包括一訊號結合部，係配置來產生該更新訊號以回應該濾波器更新訊號及該計時器更新訊號，並且設定該延遲線之延遲值以回應該更新訊號及該相位資訊。
  17. 如申請專利範圍第16項所述之時脈產生電路，其中該計時器於藉由延遲該時 脈而於該預定時間的間隔之後產生該計時器更新訊號，並且被重置以回應該更新訊號。
  18. 如申請專利範圍第8項所述之時脈產生電路，更包括：一鎖定偵測單元，係配置來產生一鎖定訊號以回應該濾波器更新訊號。
  19. 一延遲控制電路，包括：一相位偵測單元，係配置來偵測第一時脈之相位及第二時脈之相位並且產生一相位偵測訊號；一濾波器單元，係配置來產生一濾波器更新訊號及相位資訊以回應該相位偵測電路，以及當經一預定時間而未產生該濾波器更新訊號時，產生一計時器更新訊號；一延遲線控制單元，係配置來設定該延遲線之一延遲值以回應該濾波器更新訊號、該計時器更新訊號及該相位資訊；以及一鎖定偵測單元，係配置來產生一鎖定訊號以回應該濾波器更新訊號。
  20. 如申請專利範圍第19項所述之延遲控制電路，其中該濾波器單元當產生的具第一位準之相位偵測訊號的數量及產生的具第二位準之相位偵測訊號的數量之差值大於或是等於一臨界值，則產生該濾波器更新訊號，以及當該差值小於該臨界值時，於該預定時間之間隔後，產生該計時器更新訊號。
  21. 如申請專利範圍第19項所述之延遲控制電路，其中該濾波器單元包括：一濾波器，係配置來產生該濾波器更新訊號及該相位資訊以回應該相位偵測訊號；以及一計時器，係配置來產生該計時器更新器訊號以回應一時脈及一更新訊號。
  22. 如申請專利範圍第21項所述之延遲控制電路，其中該濾波器包括：一計數及比較區，係配置來計算已產生的具第一位準之相位偵測訊號的次數及已產生的具第二位準之相位偵測訊號的次數，並且基於該差異而產生一更新脈衝；一相位延遲區，係配置來延遲該相位偵測訊號並且產生一相位同步訊號；以及一同步區，係配置來接收該更新脈衝及該相位同步訊號並且產生該濾波器更新訊號及該相位資訊。
  23. 如申請專利範圍第22項所述之延遲控制電路，其中該計數及比較區當產生的具第一位準之相位偵測訊號的數量及產生的具第二位準之相位偵測訊號的數量之差值大於或是等於該臨界值時，則產生該更新脈衝，而當該差值小於該臨界值時，不產生該更新脈衝。
  24. 如申請專利範圍第22項所述之延遲控制電路，其中該相位延遲區之一延遲值藉由模型化該計數及比較區計算該相位偵測訊號之期間的時間來設定。
  25. 如申請專利範圍第22項所述之延遲控制電路，其中該同步區包括：一第一訊號產生部，係配置來產生該濾波器更新訊號以回應該更新脈衝；以及一第二訊號產生部，係配置來提供該相位同步訊號作為該相位資訊以回應該更新脈衝。
  26. 如申請專利範圍第19項所述之延遲控制電路，其中該延遲線控制單元根據該相位資訊來設定該延遲線之延遲值以回應該濾波器更新訊號及該計時器更新訊號的至少之一者。
  27. 如申請專利範圍第21項所述之延遲控制電路，其中該延遲控制單元包括一訊號結合部，係配置來產生該更新訊號以回應該濾波器更新訊號及該計時器更新訊號，並且設定該延遲線之延遲值以回應該更新訊號及該相位資訊。
  28. 如申請專利範圍第27項所述之延遲控制電路，其中該計時器藉由延遲該時脈而於該預定時間的間隔之後產生該計時器更新訊號，並且被重置以回應該更新訊號。
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