JP2003044162A - 外部クロックに対する中間位相の内部クロック信号を発生するための回路とその方法 - Google Patents

外部クロックに対する中間位相の内部クロック信号を発生するための回路とその方法

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Abstract

(57)【要約】 【課題】 外部クロックに対し中間値の位相をもつ内部
クロック信号を発生するための回路とその方法を提供す
る。 【解決手段】 外部クロック信号に応じて初期基準クロ
ック信号を生成するクロックバッファ７１０と、初期基
準クロック信号を受信するDMC1（７２０）と、DMC1（７
２０）から信号を受信する順行ユニットのアレイFDA７
３０と、逆行ユニットのアレイBDA７４０と、逆行ユニ
ットのうち一つから受信される逆行信号に応じて内部ク
ロック信号を生成するクロックドライバ７５０と、初期
基準クロック信号に応答する遅延基準信号を生成する遅
延モニター回路DMCX７７０と、各MCCが順行ユニットの
うち一つの出力、ならびに遅延基準クロック信号を受信
する複数のMCCとを備える。順行ユニットの出力のうち
一つが遅延基準クロック信号に同期するとき、一つの逆
行ユニットが活性化されて逆行信号の発生が始まる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、半導体メモリ用
クロック信号を発生するための回路とその方法に関する
もので、特に外部クロックに対し中間値の位相をもつ内
部クロック信号を発生するための多重位相クロック発生
の回路とその方法に関する。
【０００２】
【従来の技術】集積回路はクロック信号（またはクロッ
クとして知られている）を通じてそれらの動作を調整す
る。図１１はクロック信号を処理するための回路構造図
である。この回路の構造は米国特許第5,999,032号に詳
しく開示されている。簡略に言うと、外部システムクロ
ックXCLKは内部クロックICLKを発生するために提供され
る。前記外部システムクロックXCLKは入力バッファIBUF
により受信される。入力バッファIBUFは前記外部システ
ムクロックXCLKの入力から入力バッファIBUFの出力まで
に、d1で表示された程度の遅延時間をもつ。前記入力バ
ッファIBUFの出力は多重の内部バッファINTBUF（単に一
つだけが図示されている）に入力され、前記多重の内部
バッファは内部クロックICLKを出力する。ここで、前記
内部バッファINTBUFに対する遅延時間はd2と定義され
る。この後、前記内部クロックICLKは集積回路チップ内
の機能的ユニットに伝達される。前記内部クロックICLK
は集積回路チップの内部回路からデータ入出力バッファ
までに、ならびに集積回路チップのデータバスまでにデ
ジタルデータの伝達を同期化させのるに用いられるタイ
ミング信号であってもよい。
【０００３】図１２は図１１の回路に対するタイミング
図である。外部システムクロックXCLKは入力バッファIB
UFの遅延d1だけ遅延するかまたはスキューされ、内部バ
ッファINTBUFの遅延d2を加えることになる。SDRAMのよ
うな集積回路の機能的タイミングは内部クロックICLKに
より設定されるため、SDRAMからのデジタルデータをフ
ェッチ(fetching)するかまたはリード(reading)するア
クセスタイムT(acc)はクロックスキューd1+d2と殆ど同
様である。
【０００４】コンピューターシステムクロックが100MHz
伝送率に肉薄するに従い、SDRAMのアクセスタイムT(ac
c)は外部システムクロックXCLKの周期の+/-.1ナノ秒(n
s)になるようにするのが好ましい。これはどんなクロッ
クスキューでもクロック分配システムで除去されるべき
ことを意味する。
【０００５】位相同期ループ（PLL：Phase Locked Lo
ops）と遅延ロックループ（DLL：Delay Locked Loop
s）は２個のタイミング信号を同期化させるための技術
分野でよく知られている。このような二つの場合におい
て同期化を得るかまたはロッキングを得るための時間は
50サイクルまたはそれ以上であってもよい。SDRAM適用
においてそのような長いロッキングタイムに従い、前記
内部クロックICLKはSDRAMが非活性化された期間に再活
性化されることができなくなる。これはSDRAMの電力浪
費を好ましくない水準までに増加させる。
【０００６】クロック同期遅延CSDは二つのクロックサ
イクル内のクロックスキューd1＋d2を除去する同期回路
の一種である。関連技術でよく知られたCSDの２つの類
型はラッチ形CSDと非ラッチ同期ミラー遅延（SMD：nonl
atched synchronous mirror delay）である。
【０００７】図１３はSMD回路の一般回路に対する模式
図である。図１０に示すように、外部システムクロック
XCLKは入力バッファIBUFにより受信され、遅延d1だけ遅
延する信号IBOが前記入力バッファIBUFで出力される。
前記入力バッファIBUFの出力IBOは遅延モニター回路DMC
に入力される。遅延モニター回路DMCは決められた量だ
け遅延した入力信号IBOを出力信号として提供する。こ
の固定された量は入力バッファIBUFの遅延d1と内部バッ
ファINTBUFの遅延d2との和と同様になるように一般的に
設計される。
【０００８】図１３の回路は３個のアレイ、即ち順行遅
延アレイFDA、ミラー制御回路MCCの素子のアレイ、なら
びに逆行遅延アレイBDAを含む。前記アレイはそれぞれ
相応の素子をもつ。遅延モニター回路DMCの出力は順行
遅延アレイFDA内に入力される。順行遅延アレイFDAは多
くの遅延素子からなる。これらの遅延素子のそれぞれは
順行遅延アレイFDAの入力を増加タイムｔ(DF)だけ遅延
させる。順行遅延アレイFDAの各遅延素子の出力はそれ
ぞれの後続遅延素子に入力され、また順行遅延アレイFD
Aの多重出力のうちの一つとなる。
【０００９】順行遅延アレイFDAの多重出力はミラー制
御回路MCCの対応素子に入力される。入力バッファIBUF
の出力IBOはミラー制御回路MCCの素子の多重入力として
提供される。このような各素子において入力バッファIB
UFの出力IBOは順行遅延アレイFDAの各出力と比較され
る。順行遅延アレイFDAの出力のうち一つが入力バッフ
ァIBUFの出力IBOのn+1パルスと整列されるとき、ミラー
制御回路の素子はその一つの出力を逆行遅延アレイBDA
の相応素子に伝達する。ミラー制御回路MCCは多数の出
力をもち、ミラー制御回路MCCの入力のうちいずれか一
つを順行遅延アレイFDAから逆行遅延アレイBDAに伝達す
る。
【００１０】逆行遅延アレイBDAは多重遅延素子からな
る。それぞれの遅延素子は順行遅延アレイFDAの遅延タ
イムのような遅延タイムｔ(DF)をもつ。図１４は図１３
の回路に対するタイミング図である。遅延クロックパル
スは次の式（１）で示されるファクター(factor)だけ遅
延する。
【００１１】ｔ(FDA)=ｔ(CK)-(d1+d2) （１） ここで、t(CK)は外部クロック区間のタイムを示し、t(F
DA)はスキューd1+d2よりも少ないFDA区間のタイムを示
す。遅延クロックパルスは逆行遅延アレイBDAでファク
ターt(FDA)だけ遅延する。それで、逆行遅延アレイBDA
のｎ番目のパルス出力が式（２）で示されるファクター
だけ遅延する。
【００１２】 2d1＋d2＋2[t(CK)-(d1+d2)]＝-d2 （２） これは逆行遅延アレイBDAのｎ番目のパルスを外部シス
テムクロックXCLKのn+2パルスに対し内部バッファINTBU
Fの遅延d2のファクターだけ間違って整列させることに
なる。
【００１３】逆行遅延アレイBDAの出力は内部バッファI
NTBUFの入力となる。ｎ番目の内部クロックICLKは外部
システムクロックXCLKと整列されることになる。ミラー
制御回路MCCには２つの類型がある。1番目の類型は逆行
遅延アレイBDAに伝達されるように選択された順行遅延
素子FDAの遅延セグメントを固定させるラッチである。
ラッチが一応セットされると、単にSDRAMの非活性時間
の間のみにリセットされ、SDRAMが再活性化されると、
必要な遅延の長さの決定が再びなされるようになる。
【００１４】ミラー制御回路MCCの２番目の類型は同期
ミラー遅延(SMD)である。ミラー制御回路MCCは順行遅延
アレイFDAの出力が入力バッファIBUFの出力IBOのn+1パ
ルスと整列されるときに活性化されるパスゲートであ
る。同期ミラー遅延は外部システムクロックXCLKの各サ
イクルを選択し、これの遅延素子は入力バッファIBUFの
出力IBOとの整列を充足する。
【００１５】図１５はミラー制御回路MCCの2番目の類型
を用いる先行技術の具現例を示した図である。回路５０
０は同期ミラー遅延SMDsで作られ、連続的な素子FD1、F
DW、・、FDmからなるFDAをもつ。また、回路５００は連
続的な素子BD1、BD2、・、BDｍからなるBDAと、連続的
素子MCC1、MCC2、・、MCCmで構成されるMCCアレイとを
含む。クロックドライバは内部バッファINTBUFに対応す
る。
【００１６】クロックバッファは外部クロック信号Ex
t、CLKを受信し、中間信号PCLKを出力する。中間信号PC
LKはDMC（Delay Monitoring Circuit）を通じて遅延
した後FDAに入力される。その後、PCLKは対応のMCCの素
子でFDAの素子の出力と比較される。
【００１７】例えば、図１５の場合、比較が素子MCC3で
トリガーされれば、これらのアレイの残りは用いられな
い。同相(in-phase)ロッキング(locked)FDA1信号がMCC3
で出力される。前記FDA1信号はMCC3により選択された逆
行遅延アレイBDAパスを通じて遅延して、BDA1信号を生
成する。BDA1信号はクロックドライバを通過して内部ク
ロックINT.CLKを生成する。また、逆行遅延アレイBDAは
素子ダミーMCCnをもつダミーMCCアレイに連結される。
【００１８】また、図１６に示すように、同相ロッキン
グFDA1信号はMCC3にPCLKが入ってから正確に１サイクル
だけ過ぎると出力される。このようなSMDは内部クロッ
クを作り、このような内部クロックは外部クロックの２
サイクル後に外部クロックに対し同一位相になる。
【００１９】クロックバッファの遅延がtd1として指定
され、クロックドライバの遅延がtd2として指定され、S
MD遅延ユニットの遅延がT(du)として指定される場合、S
MDは一般に２サイクル内にロッキングされる。即ち、td
1+tdmc+n×T(du)+n×T(du)+td2=2tclkであり、ここでtd
mc1はDMCの遅延時間になる。そこで、DMCの遅延はtd1+t
d2と同一にセットされることができる。
【００２０】一般に、図１５におけるロッキング動作が
従来のSMDのｎ番目遅延ユニットで起きれば、ロッキン
グ動作は以下の式（３）、（４）のように現される。 (td1+td2)+n×T(du)=tclk＠conventional SMD locking （３） Int.CLK=Ext.CLK＋td1+td1+td2+2(tclk-(td1+td2))＋td2 =Ext.CLK+2tclk （４）
【００２１】しかし、前記構造でも従来のSMDにおいて
は問題点がある。なぜならば、外部クロックと関連して
同相（in-phased）(0°)の内部クロックが発生するとし
ても、45°、90°、270°、325°のような中間値の位
相、ならびにこれと類似した中間値の位相でロッキング
されるのは不可能であるからである。
【００２２】米国特許第5,999,032号で一つの解決方法
が開示されているが、この方法は複雑である。また他の
解決方法ではDLL回路を用いる。しかし、これは複雑な
設計を必要とするなどの不利な点があり、長いロッキン
グ時間を招来する。入力データがそれの外部クロックの
エッジ及び中心部分の両方と整列できるため、クロック
遅延ライン回路のオープンループ類型は45°、90°、27
0°、325°のような一般の中間値をもつ位相においてロ
ッキングを行うために求められる。
【００２３】
【発明が解決しようとする課題】本発明の目的は、外部
クロックに対し中間値の位相をもつ内部クロック信号を
発生するための回路及びその方法を提供することにあ
る。
【００２４】
【課題を解決するための手段】このような目的を達成す
るため本発明の回路は、外部クロック信号に応答する初
期基準クロック信号を発生するためのクロックバッファ
と、初期基準クロック信号を受信するためのDMCと、前
記DMCからの信号を受信するための順行ユニットのアレ
イとを備える。また、前記回路は逆行信号を発生するた
めクロックドライバに入力される。遅延素子は初期基準
クロック信号に応答する遅延基準クロック信号を生成す
る。複数個のMCCは順行ユニットのうち一つの出力と遅
延基準クロック信号とを受信する。順行ユニットの出力
のうち一つが遅延基準クロック信号と同期するとき、逆
行ユニットのうち一つが活性化されて、逆行信号の発生
が始まる。本発明によれば、発生した内部クロック信号
が外部クロック信号で制御された位相偏移をもつという
利点が提供される。また、基本CSD構造の利点が維持さ
れる。
【００２５】
【発明の実施の形態】以下、本発明の実施例を詳しく説
明する。図１は本発明の一実施例による回路７００を示
す。回路７００はクロック受信機として知られたクロッ
クバッファ７１０を含む。クロックバッファ７１０はシ
ステムクロックとして知られた外部クロック信号XCLKを
受信する。クロックバッファ７１０は外部クロック信号
XCLKに応答する初期基準クロック信号PCLKを発生する。
PCLKはショートパルスまたは同じ位相の幅をなすことが
できる。
【００２６】回路７００はまた第１遅延モニター回路DM
C1(７２０)を含む。DMC１(７２０)は初期基準クロック
信号PCLKを受信し、第１遅延基準信号PDMC1を出力す
る。さらに、回路７００は順行ユニットのアレイFDA７
３０を含む。アレイFDA７３０の順行ユニットが図１に
独立的に図示されていないが、後続の図面では独立的に
図示されている。アレイFDA７３０の順行ユニットは本
発明の一般の実施例による技術において知られた所定の
方法により作られる。好ましい実施例は後述する。アレ
イFDA７３０はDMC1からの第１遅延基準信号PDMC1を受信
する。
【００２７】さらに、回路７００は逆行ユニットのアレ
イBDA７４０を含む。アレイBDA７４０の逆行ユニットは
図１に図示されていないが、後続の図面で示される。ア
レイBDA７４０の逆行ユニットは本発明の一般実施例に
よる技術においてよく知られた所定の方法により作るこ
とができる。これらの好ましい実施例は後述する。アレ
イBDA７４０の一端で逆行ユニットは逆行信号BDA1を出
力する。
【００２８】また、回路７００は内部バッファとして知
られたクロックドライバ７５０を含む。クロックドライ
バ７５０は逆行信号BDA1の受信に応答して内部クロック
信号Int.CLKを生成する。また、回路７００は複数のミ
ラー制御回路MCCsを含む。本発明を実用化するのに必要
としなくても、これらは好ましくはアレイMCCA７６０内
に配列される。各MCCは順行ユニットのうち一つのユニ
ットの出力を受信する。また、ダミーMCCA７６５は選択
的に含まれる。
【００２９】回路７００はクロックバッファ７１０とア
レイMCCA７６０の間のパス（経路）で少なくとも一つの
遅延素子を含む。しばしば前記遅延素子は寄生キャパシ
タンスまたは寄生インダクタンスのように分布できる思
案の付随的な現象と区別するためスタンドアロン(stand
alone)として描写される。
【００３０】スタンドアロン遅延素子は遅延モニター回
路DMCX７７０により図１に具現される。DMCX７７０は初
期基準クロック信号PCLKを受信し、これに応じて第２遅
延基準信号PDMCXを発生させる。MCCsは第２遅延基準信
号PDMCXを受信する。順行ユニットの出力のうち一つが
遅延基準クロック信号と同期するとき、逆行ユニットの
うち一つが活性化される。逆行ユニットが活性化される
と、逆行信号の発生が始まる。
【００３１】好ましい一実施例で、MCCのうち少なくと
も一つはラッチとして作られ、これは本実施例の後述の
図面を通じて理解されるはずである。前記ラッチは遅延
基準クロック信号の出力遷移が順行ユニットの出力遷移
よりも遅くなくなるときにのみロッキングをすることに
より同期を検出する。
【００３２】図２は本発明の他の実施例による回路８０
０を示す。回路８００は回路７００と類似した多数の構
成要素を含むので、これらに対する説明は省略する。重
要なこととして、複数の構成素子で作られる遅延素子が
提供される。構成素子は第２遅延モニター回路DMC2(８
７２)で、これは初期基準クロック信号PCLKを受信し、
これに応じて第２遅延基準信号PDMC2を発生させる。
【００３３】また、遅延構成素子は、好ましくはアレイ
に配列された複数個の遅延ユニットDA８７４である。１
番目の遅延素子は信号PDMC2を受信し、遅延素子DA８７
４の各々は前記信号PDMC2を一層遅延させる。このよう
に遅延素子DA８７４のそれぞれは前記遅延基準信号PDMC
2をそれぞれ異に遅延させたバージョン(version)を発生
する。
【００３４】好ましくは、各MCCは、同期検出の状態を
相応の一つの逆行ユニットに伝達するためのMCC信号(PM
CC1、PMCC2、・・・・・を発生させる。各MCC信号PMCCn
は同期の有無を表示し、逆行ユニットに印可される。図
３は本発明の又他の実施例による回路９００を示す。回
路９００は前記回路８００と類似した多くの構成要素を
含むので、これらの説明は省略する。
【００３５】重要なこととして、回路９００は図１及び
図２で示した実施例と異って構成されるアレイFDA９３
０を含む。前記アレイFDA９３０はアレイ７３０で示さ
れる入力よりも一つだけ多い入力を受信し得る素子を含
む。回路９００においてMCC信号PMCC1、PMCC2、・は順
行アレイFDA９３０のユニット内に入力される。これは
又順行アレイFDA９３０のユニットからの信号出力を形
成し、MCCA７６０においてMCCユニットの後続ユニット
で同期を合わせるため比較を形成する。
【００３６】前記実施例のうち詳細及び特別な実施例は
後に説明する。図４を参照すると、フローチャート１０
００は本発明の一実施例による方法を説明している。
又、フローチャート１０００で示した方法は本発明の実
施例による回路のうち一つにより具現できる。
【００３７】ボックス１０１０によると、初期基準クロ
ック信号PCLKは外部クロック信号XCLKに応じて発生す
る。次のボックス１０２０によると、DMC信号は初期基
準クロック信号PCLKから発生する。
【００３８】次のボックス１０３０によると、DMC信号
は順行ユニットのアレイに入力される。次のボックス１
０４０によると、初期基準クロック信号PCLKは遅延して
遅延基準信号PDMC2を生成する。
【００３９】選択的な次のボックス１０４５によると、
遅延基準信号PDMC2は一層遅延される。その結果、他の
順行ユニットが互いに異なって遅延したバージョンを比
較する。次のボックス１０５０によると、遅延基準信号
PDMC2（一層遅延するかまたは遅延しない）はMCCAアレ
イのMCCへ入力される。
【００４０】次のボックス１０６０によると、各順行ユ
ニットが遅延基準信号（一層遅延するかまたは遅延しな
い）と同期する信号を発生するように設定される。ボッ
クス１０６０以前の選択的なボックス１０５３による
と、MCC信号はMCCにより発生する。MCC信号は同期状態
を検出するかまたは伝達することができる。
【００４１】ボックス１０６０以前の又他の選択的なボ
ックス１０５６によると、MCC信号は順行アレイ内のユ
ニットに入力される。これはまた順行ユニットで現れる
信号タイミングに影響を与える。次のボックス１０７０
によると、同期設定に従い、バックアレイ内に配置され
た複数個の逆行ユニットのうち一つが選択される。その
選択はボックス１０５３で発生したMCC信号によりなさ
れることもできる。
【００４２】次のボックス１０８０によると、逆行信号
BDA1はバックアレイの端部で発生する。このような発生
は選択された逆行ユニットにより初期化される。次のボ
ックス１０９０によると、逆行信号BDA1は内部クロック
信号Int.CLKを発生するためにクロックドライバに入力
される。
【００４３】以下、本発明の一実施例による回路及びそ
の方法について詳しく説明する。図５を参照すると、詳
しい説明が提供される。ある構成要素は以前の図面で一
層詳しく説明される反面、他の構成要素は不必要に図面
を曖昧にするのを防止するため省略されていることがわ
かる。また、ここで与えられた値は単に一例として提供
され、互いに異なった番号が付けられる。
【００４４】DMC1(１１２０)は基準信号PDMC1を生成し
て、順行アレイFDA１１３０に出力する。順行アレイFDA
１１３０は12順行ユニット（それぞれの番号が付けられ
ていない）から構成される。これらのユニットは１ステ
ージ当たりm=3からなった連続ユニットのi=4ステージ内
に配列される。
【００４５】MCCユニット（番号が別途に付与されてい
ない）のMCCAアレイ１１６０が示され、これらは前記FD
Aアレイ１１３０内の順行ユニットとそれぞれ対応す
る。MCCユニットはBDAアレイの相応するバック素子に入
力を提供する。入力はMCC信号であり、これらはいくつ
かの順行ユニットに提供される。
【００４６】遅延素子はDMC2（１１７２）からなる遅延
構成要素を含む。また、遅延素子はi-1=4-1=3の追加的
中間遅延ユニット（それぞれ番号が付けられていない）
を含み、これらは遅延アレイDA１１７４に配列される。
中間遅延ユニットはそれぞれ少なくともいくつかのステ
ージに相応する。これらユニットのそれぞれはステージ
のうち一つにおいて、一定に遅延した基準信号をMCCユ
ニットに提供するが、遅延アレイDA１１７４は異に遅延
した基準信号を別のステージのMCCユニットに提供す
る。
【００４７】DMC1(１１２０)は、td1+td2だけ与えられ
たタイム遅延値をもつのが好ましい。ここで、td1は初
期クロックバッファ（図５では図示していない）のタイ
ム遅延を示し、td2はクロックドライバ（図５には図示
していない）のタイム遅延を示す。このような場合、DM
C2(１１７２)はｍにより分けられたDMC1のタイム遅延だ
け与えられたタイム遅延値をもつものが好ましい。ここ
でｍは各ステージでの順行ユニットの数を示す。
【００４８】本実施例では２つの類型が可能である。１
番目の類型においてDA１１７４の各中間遅延ユニットは
中間遅延ユニットに相応するステージの順行ユニットと
相応するすべてのMCCを同一な量だけ遅延させるように
連結される。このような類型においてDA１１７４の中間
遅延ユニットはステージの端部で連結される。
【００４９】２番目の類型においては、DA１１７４の各
中間遅延ユニットは中間遅延ユニットに相応するステー
ジの順行ユニットと相応するすべてのMCCでなく、単に
いくつかを同一な量だけ遅延させるように連結される。
このような類型ではDA１１７４の中間遅延ユニットがス
テージの中間で連結される。
【００５０】本発明の一つ以上の実施例は図３を参照し
て説明する。即ち、図示したように、相応する順行ユニ
ットに応答して発生するMCC信号は次の順行ユニットに
行く。これは以下の説明のように本発明を具現するには
必須のものではない。また、図５を参照すると、MCC信
号のうちいくつかは第１順行ユニットからの信号に応答
して発生するもので、第２順行ユニットに入力される。
しかし、第１順行ユニットと第２順行ユニットとの間に
介在した順行ユニットがある。他の実施例ではそのよう
な順行ユニットがより多く設置されることができる。勿
論、図５の実施例では図３のように介在する順行ユニッ
トがないように変更できる。
【００５１】本発明の実施例において、最適化が順行ユ
ニットである場合、本発明を具現するに必要なものでな
くても逆行ユニットと中間遅延ユニットも同一なタイム
遅延をもつように作られる。同一な遅延は計算を一層簡
単にし、このようなユニットはまたSMDユニットともい
われる。
【００５２】再びステージに対する説明をする。ステー
ジを含む一つの理由は外部クロックに対し内部クロック
の正確な位相偏移を設計するためのものである。これを
始めるためにDMC2はDMC1に比較されるPCLK信号を１/mだ
け遅延させる。予め設定された多くの遅延ユニットが基
準PCLKパスに付加される。各ｍ順行遅延ユニットごとに
遅延アレイDi内の一つの遅延ユニットは基準PCLKパスに
追加的に挿入されて、基準PCLKパスに付加されたすべて
の追加的遅延ユニットDi以後のSMDユニット遅延FDn（ロ
ッキングユニット）で実用的なSMDロッキング動作が行
われる。
【００５３】必要なユニット数は以下のような誘導式か
らより明確に理解されるはずである。これらの誘導式で
は以下の記号が用いられる。 ｎ：ロッキング動作を行うため従来のSMDにおいてSMDユ
ニット遅延ユニットFdiの数
【００５４】ｎ'：改善されたSMDにおいてPCLKの追加的
遅延に相応するSMDユニット遅延ユニットの数 ｍ：一つ以上のSMDユニット遅延を改善されたSMDのPCLK
パスに追加するためのSMDユニット遅延の標準数
【００５５】従って、ロッキング動作がn+n'番目遅延ユ
ニットにおいて行われると仮定すると、ロッキング動作
は以下の式（５）が満足されれば行われる。 (td1+td2)+n×・・・・・・・' ×T(du)=tclk+(td1+td2)/m+(n+n') ×T(du)/m ＠advanced SMD locking （５）
【００５６】前記式（５）において、(n+n') ×T(du)/m
は以下のように解釈される。例えば、n=16順行遅延ユニ
ットFdiがクロックをロッキングするのに用いられ、一
つのSMDユニット遅延Diが基準PCLKパスにｍ＝９順行遅
延ユニットごとに挿入されれば、(16+2) ×T(du)/９=２
×T(du)だけの遅延が(td1+td2)/mに付加されて、標準PC
LKパスに追加されることができる。保障のために２×T
(du)+(td1+td2)/mのタイム遅延がそれぞれのFDAパスとB
DAパスに付加されるべきである。結果的に、内部クロッ
クは2倍だけ遅延し、これは4×T(du)+2×(td1+td2)/mだ
け遅延するのである。
【００５７】全体位相偏移は式（５）から決定されて以
下のように得られる。 ｎ'×T(du)=(td1+td2)/m+[ｎ×T(du)]/m＋・・' ×T(du) ]/m <=>ｎ'・・・・・・・ ×T(du)=[td1+td2+n×T(du)]/m <=>ｎ'×T(du)=tclk/(m-1) （６）
【００５８】式（６）において以下のように設定される
ことに利点がある。 td3=n' ×T(du)=tclk/(m-1) （７） 値はtd3により推定される。このような目的で内部クロ
ックは式（７）で始められるｍの項において示される。
【００５９】 内部クロック＝外部クロック+td1+(td1+td2)+2×｛tclk(td1+td2)＋td3｝+td2 =外部クロック+2×tclk+2×td3 =外部クロック+2×tclk+2/(m-1) ×tclk =外部クロック+2×tclk[1+1/(m-1)] （８）
【００６０】図６に示すように、式（８）はｍのいろい
ろな値に対し、本発明の実施例により得られる位相偏移
に対する値を算出する。図面に示されたように、外部ク
ロックと関連して予め設定された位相をもつ内部クロッ
クを生成するのが可能になる。図３を参照すると、主要
信号の相対的タイミングが図示される。また、図２を参
照すると、信号PCLKは外部クロックXCLKに関してtd1だ
け遅延する。信号PDMC2はDMC2により付加的に(td1+td2)
/mだけ遅延する。PDMC2は各SMDユニットからT(du)だけ
遅延する。
【００６１】また、信号PCLKはDMC1によりtd1+td2だけ
遅延して信号PDMC1を発生させる。信号PDMC1はFDAパス
で各SMD遅延ユニットからT(du)だけ遅延し、MCCmでPCLK
iと比較される。PCLKiはロッキングが行われるときのMC
Cmへの基準クロック信号入力である。
【００６２】ロッキングがあるときに信号PUD0はロッキ
ングステージでの順行遅延ユニットから出力される。PU
D0信号はPDMC1に対しtclk-(td1+td2)+(td1+td2)/m+(n+
n)/mだけ遅延する。従って、PUD0信号に対する全体遅延
タイムは以下の式（９）のように与えられる。
【００６３】 PUD0遅延=tclk+(td1+td2)+tclk(td1+td2)+(td1+td2)/m+(n+n')/m (９) MCCmはPCLKiとPUD0とを比較して、ロッキングが発生す
るときにMCCが信号PMCCjを発生させるようにする。PMCC
jはBDAパスでn+n'・・・遅延ユニットを通過して信号BD
A1として出る。
【００６４】クロックドライバはBDA1をtd2だけ遅延さ
せ、内部クロックInt.CLKを発生させる。結果的に、内
部クロックは外部クロックに対し２×tclk＋２×tclk/
(m-1)だけの遅延をもつ。順行ユニット、逆行ユニット
及び中間遅延ユニットは同一構造で具現することによ
り、互いに同一なタイム遅延をもつ。設計の経済性はこ
のような方法により得られる。
【００６５】図８を参照すると、図３の回路の所定の素
子は同一構造を具現する目的でより詳しく説明される。
これらは順行アレイユニットFD(J-1)、FD(J)、FD(J+
1)、BD(J)、中間遅延ユニットDI(I)、MCCユニットMCC
(J)及びバックアレイユニットBD(J+1)、BD(J-1)を含
む。MCCユニットMCC(J)はその次の順行ユニットでの入
力となる信号PMCC(J)を出力し、これはユニットFD(J+1)
に行くことができる。
【００６６】有益にも、シングルアレイ内でのすべての
ユニットは同一になされることができる。また、順行、
中間及び逆行アレイのすべてのユニットは好ましくは同
一に作る。順行アレイユニットFD(J)、中間遅延ユニッ
トD1及び逆行アレイユニットBD(J)はA、B、C、Dで表示
される４個のターミナルをもつ。
【００６７】図８のユニットを具現するための回路を図
９と図１０を参照して説明する。図０と図１０の回路は
信号PMCC(J)がユニットFD(J+1)に行く場合に関するもの
である。そうでなければ、以下の説明のように変更でき
る。図９は、回路1５００は順行アレイユニットFD(J)、
中間遅延ユニットD1及び逆行アレイユニットBD(J)を図
示する。回路は３個の入力ノードA、B、C及び出力ノー
ドDをもつ短パルス発生器からなる。これは特に複数の
インバーターとNANDゲートとからなる。
【００６８】図８において順行ユニットFD(J)は順行ア
レイ内の前の順行ユニットFD(J-1)からノードAを通して
信号PUDIを受信し、順行アレイ内の次の順行ユニットFD
(J+1)にノードDFFMを通してPUDJを出力する。ノードBは
接地される。ノードCは又一つのMCC（図示しない）の信
号PMCC(J-1)を受信し、これはMCC(J)の直前のMCCである
かまたはそうでないことも可能である。順行ユニットFD
(J)はロッキングが発生するときに信号PMCC(J-1)により
その機能が失われる。PUD1がローからハイに遷移すると
き、PUDJは予め設定されたハイパルス幅をもって発生
し、PUD1と比較されるT(du)の遅延をもつ。
【００６９】中間ユニットDI(I)は遅延として連結され
る。入力Cと入力A、Bのうち一つが接地される。遅延ア
レイDI内の各ユニットが遅延クロック信号PCLK(i-1)を
受信し、一層遅延されたクロック信号PCLKiを発生す
る。逆行ユニットBD(J)は逆行アレイ内の前の逆行ユニ
ットBD(J+1)からノードAを通して信号を受信し、逆行ア
レイ内の次の逆行ユニットBD(J-１)にノードDを通して
信号を出力する。ノードCは接地され、ノードBは信号PM
CC(J)を受信する。
【００７０】ロッキングするための回路の動作は以下の
思想に基づいている。即ち、隣接するユニット遅延間の
解像度を遅延T(du)よりも小さくなるまで漸次小さくす
るのである。図８において信号PMCC(J)がユニットFD(J+
2)（図示せず）に行く場合、反転された信号が考慮され
て変更されなければならない。変更は図９内の回路でイ
ンバーター１５４５を消去することにより達成される。
【００７１】図１０を参照すると、回路１６００は図８
のMCCユニットMCC(J)を具現したことを示す。回路１６
００は２個の入力信号PUDJ、PCLKiがローからハイに遷
移するときの瞬間を感知するように構成される。これに
より、回路１６００はダイナミックゲートのラッチ類型
に構成される。特にこれはトランジスタ、インバーター
及びNORゲートで具現される。
【００７２】回路１６００において、２個の入力信号の
位相で大きな差があるとき、即ち信号PCLKiの位相がPUD
Jの位相よりもっと速いとき、直列で連結される複数個
のNMOSユニットは一層速く反応する。これはこれらの中
で一つがオンされて出力信号PMCCを速く発生するからで
ある。２個の入力信号の位相に単に微小な差があると
き、直列で連結されたNMOSユニットが遅く反応して出力
信号PMCCを遅く発生させる。
【００７３】このような場合、図８において、信号PMCC
(J)がユニットFD(J+2)（図示せず）に行けば、変更があ
ることになる。これは反転された信号を考慮しなければ
ならないからである。以上の説明のように、２サイクル
ロッキングタイムをもつ本発明の改善されたSMDを備え
た多重位相クロック発生の回路では以下のような利点が
ある。即ち、多様な位相をもつ内部クロックを発生する
ことができる。また、外部クロック信号とデータ信号が
90°の一般的位相差でなく予め設定された位相差をもっ
て半導体メモリ装置へ入力されるとしても、内部クロッ
ク信号を発生するように遅延させることにより、入力デ
ータ信号の適当なサンプルが作られる。そして、内部ク
ロックを発生させるように遅延させることにより、デー
タ出力タイムを意図的に制御し得る。
【００７４】本分野の当業者は本明細書での説明を通じ
て本発明を具現することができる。詳細な説明は本発明
の理解を助けるために提供された。他の例で、本発明を
不必要に混同させるかもしれないよく知られた特徴は説
明されていない。本発明が好ましい形態で開示された
が、ここで開示され説明されたように特定実施例に限定
されるものではない。本発明の分野の熟練者にとって本
発明の実施例はさまざまな方法により変更可能なのは明
白である。発明者はここで開示している多様な素子、特
徴、機能及び特性のすべてのコンビネーションとサブコ
ンビネーションを含むものが本発明の技術的思想と見な
す。
【００７５】本発明の特許請求の範囲は新規且つ進歩と
認められるコンビネーションとサブコンビネーションと
を定義する。特徴、機能、素子及び特性の別のコンビネ
ーションとサブコンビネーションに対する付加的な請求
は本明細書または関連の明細書に現すことができる。
【００７６】
【発明の効果】以上説明したように本発明は、多様な位
相をもつ内部クロックを発生し、入力データ信号の適当
なサンプルを作ってデータ出力タイムを意図的に制御で
きるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例による回路を示し、クロックバ
ッファとMCCアレイ間に多重遅延素子をもつ回路の回路
図である。
【図２】本発明の実施例による回路を示し、クロックバ
ッファとMCC間の多重遅延素子をもつ回路の回路図であ
る。
【図３】本発明の実施例による回路の回路図である。
【図４】本発明の実施例による方法を示すフローチャー
トである。
【図５】本発明の実施例による回路の回路図である。
【図６】本発明の実施例による回路において、数ｍを選
択することにより実行できる位相偏移値を示す図であ
る。
【図７】本発明の実施例による回路に対する関連信号の
タイミング図である。
【図８】本発明の実施例による回路のうちの一部素子を
示す回路図である。
【図９】本発明の実施例による回路の構成部分の細部を
示す回路図である。
【図１０】本発明の実施例による回路の構成部分の細部
を示す回路図である。
【図１１】従来技術によるSDRAMでのクロック分配回路
の模式図である。
【図１２】従来技術によるSDRAMでのクロック分配回路
においてクロックスキューの影響を示すタイミング図で
ある。
【図１３】同期ミラー遅延を用いる従来技術の回路を示
す模式図である。
【図１４】同期ミラー遅延を用いる従来技術の回路に対
するタイミング図である。
【図１５】同期ミラー遅延を用いる従来技術の回路の細
部を示す模式図である。
【図１６】同期ミラー遅延を用いる従来技術の回路に対
するタイミング図である。
【符号の説明】
７００ 回路 ７１０ クロックバッファ ７２０ 第１遅延モニター回路DMC1 ７３０ 順行ユニットのアレイFDA ７４０ 逆行ユニットのアレイBDA ７５０ クロックドライバ ７６０ アレイMCCA ７６５ ダミーMCCA ７７０ 遅延モニター回路DMCX
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 正愚 大韓民国ソウル東大門区▲徽▼慶１洞148 −59 (72)発明者 李 光振 大韓民国ソウル江南区水西洞三益アパート 401−701 (72)発明者 金 南錫 大韓民国ソウル城北区長位１洞212，101番 地 Ｆターム(参考） 5B079 CC02 CC14 DD05 DD06 DD17 5M024 AA91 BB27 BB34 DD83 JJ02 JJ32 PP01 PP02 PP07 PP10

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックに対する中間位相の内部ク
    ロック信号を発生するための回路であって、 外部クロック信号に応じて初期基準クロック信号を生成
    するためのクロックバッファと、 前記初期基準クロック信号を受信するためのDMCと、 前記DMCから信号を受信するための順行ユニットのアレ
    イと、 逆行ユニットのアレイと、 前記逆行ユニットの一つから受信される逆行信号に応じ
    て内部クロック信号を生成するためのクロックドライバ
    と、 前記初期基準クロック信号に応答する遅延基準クロック
    信号を生成するためのスタンドアロンの遅延素子と、 各MCCが前記順行ユニットのうち一つの出力、ならびに
    前記遅延基準クロック信号を受信する複数のMCCとを備
    え、 前記順行ユニットの出力のうち一つが前記遅延基準クロ
    ック信号に同期するとき、一つの逆行ユニットが活性化
    されて逆行信号の発生が始まることを特徴とする回路。
  2. 【請求項２】 前記順行ユニットは１ステージ当たりｍ
    ユニットのステージ内に配列され、前記遅延素子はｍで
    分けられた前記DMCのタイム遅延のタイム遅延値を有す
    る遅延成分を含むことを特徴とする請求項１に記載の回
    路。
  3. 【請求項３】 前記MCCのうちの少なくとも一つは、ラ
    ッチで構成され、前記遅延基準クロック信号の出力遷移
    が前記順行ユニットの出力遷移よりも遅れずに発生する
    場合にのみロッキングをして同期を検出することを特徴
    とする請求項１に記載の回路。
  4. 【請求項４】 前記遅延素子は、論理素子で構成されて
    いることを特徴とする請求項１に記載の回路。
  5. 【請求項５】 前記順行ユニットは複数のステージ内に
    配置され、前記遅延素子は少なくともいくつかのステー
    ジにそれぞれ相応する複数の中間遅延ユニットを有する
    ことを特徴とする請求項１に記載の回路。
  6. 【請求項６】 前記中間遅延ユニットは前記遅延基準ク
    ロック信号のそれぞれ異に遅延したバージョンをそれぞ
    れ生成し、前記中間遅延ユニットのうちの一つは前記遅
    延基準クロック信号のシングルバージョンを前記ステー
    ジのうち一つのステージの順行ユニットに相応するすべ
    てのMCCに提供するため結合されることを特徴とする請
    求項５に記載の回路。
  7. 【請求項７】 前記中間遅延ユニットは、前記遅延基準
    クロック信号をそれぞれ異に遅延させたバージョンをそ
    れぞれ発生し、 前記中間遅延ユニットのうち一つは、前記遅延基準クロ
    ック信号のシングルバージョンを前記ステージのうち一
    つのステージ順行ユニットに相応するすべてのMCCでな
    く、一部のMCCに提供するように連結されることを特徴
    とする請求項５に記載の回路。
  8. 【請求項８】 前記中間遅延ユニットのうち一つは、前
    記中間遅延ユニットに相応するステージの順行ユニット
    に対応するすべてのMCCを半分遅延させるように結合さ
    れることを特徴とする請求項５に記載の回路。
  9. 【請求項９】 前記ステージは、それぞれｍユニットを
    有し、 前記遅延素子は、ｍで分けられたDMCのタイム遅延によ
    り与えられたタイム遅延値を有する遅延成分を含むこと
    を特徴とする請求項５に記載の回路。
  10. 【請求項１０】 前記順行ユニット、前記逆行ユニット
    及び前記中間遅延ユニットは、同一なタイム遅延を有す
    るように作られることを特徴とする請求項５に記載の回
    路。
  11. 【請求項１１】 前記MCCのうち少なくとも一つは、ラ
    ッチから構成され、前記遅延基準クロック信号の出力遷
    移が前記順行ユニットの出力遷移よりも遅れずに発生す
    る場合にのみロッキングをして同期を検出することを特
    徴とする請求項５に記載の回路。
  12. 【請求項１２】 前記各MCCは、前記逆行ユニットのう
    ち相応する一つに同期検出の状態を伝達するためのMCC
    信号を発生し、 前記MCC信号のうち少なくとも一つは、順行アレイユニ
    ットのうち一つに入力されることを特徴とする請求項５
    に記載の回路。
  13. 【請求項１３】 前記各MCCは、前記逆行ユニットのう
    ち相応する一つに同期検出の状態を伝達するためのMCC
    信号を発生し、 前記MCC信号のうち少なくとも一つは、順行アレイユニ
    ットのうち一つに入力されることを特徴とする請求項１
    に記載の回路。
  14. 【請求項１４】 前記順行ユニット、前記逆行ユニット
    及び中間遅延ユニットは、互いに同一なタイム遅延を有
    するように作られることを特徴とする請求項１３に記載
    の回路。
  15. 【請求項１５】 前記順行ユニット、前記逆行ユニット
    及び中間遅延ユニットは、互いに同一な構造を有するこ
    とを特徴とする請求項１３に記載の回路。
  16. 【請求項１６】 前記MCCのうち少なくとも一つは、ラ
    ッチで構成され、前記遅延基準クロック信号の出力遷移
    が前記順行ユニットの出力遷移よりも遅れずに発生する
    場合にのみロッキングをして同期を検出することを特徴
    とする請求項１３に記載の回路。
  17. 【請求項１７】 前記MCC信号は、第１順行ユニットか
    らの信号に応答して発生して第２順行ユニットに入力さ
    れ、 前記第１順行ユニットと前記第２順行ユニットとの間に
    は順行ユニットが介在することを特徴とする請求項１３
    に記載の回路。
  18. 【請求項１８】 前記第１順行ユニットと前記第２順行
    ユニットとの間には一つ以上の順行ユニットが介在する
    ことを特徴とする請求項１７に記載の回路。
  19. 【請求項１９】 外部クロックに対する中間位相の内部
    クロック信号を発生するための方法であって、 外部クロック信号に応答する初期基準クロック信号を生
    成する段階と、 前記初期基準クロック信号からDMC信号を生成する段階
    と、 順行ユニットのアレイに前記DMC信号を入力する段階
    と、 前記初期基準クロック信号を遅延させて遅延基準クロッ
    ク信号を生成する段階と、 MCCのアレイに前記遅延基準クロック信号を入力する段
    階と、 どの順行ユニットが前記遅延基準クロック信号と同期し
    た信号を生成するかを決定する段階と、 前記決定に従い、逆行アレイ内に配列された複数の逆行
    ユニットのうち相応する一つの逆行ユニットを選択する
    段階と、 前記選択された逆行ユニットに一致して逆行アレイの一
    端で逆行信号を発生する段階と、 内部クロック信号を発生するためクロックドライバに逆
    行信号を入力する段階とを含むことを特徴とする方法。
  20. 【請求項２０】 前記MCCのうち一つは、前記順行ユニ
    ットのうち一つの順行ユニットの出力と前記遅延基準ク
    ロック信号とを受信し、前記遅延基準クロック信号の出
    力遷移が前記順行ユニットの出力遷移よりも遅れずに発
    生する場合にのみラッチすることを特徴とする請求項１
    ９に記載の方法。
  21. 【請求項２１】 前記逆行ユニットのうち相応する一つ
    に同期検出の状態を伝達するためMCC信号を発生する段
    階と、 前記順行アレイのユニットのうち一つに前記MCC信号を
    入力する段階と、 をさらに含むことを特徴とする請求項１９に記載の方
    法。
  22. 【請求項２２】 他の順行ユニットがそれぞれ異に遅延
    したバージョンを比較するように前記遅延基準クロック
    信号をさらに遅延させる段階をさらに含むことを特徴と
    する請求項１９に記載の方法。
  23. 【請求項２３】 前記順行ユニット、前記逆行ユニット
    及び中間遅延ユニットは、互いに同一な時間信号を遅延
    させることを特徴とする請求項１９に記載の方法。
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