JP2001251172A - 遅延固定ループ - Google Patents
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Abstract
遅延調節機能とを有し、低周波でも小さい面積で両方向
時間遅延を実現することができる遅延固定ループを提供
すること。 【解決手段】 クロック信号clkと反転クロック信号clk
bとが入力され、その入力された信号を比較して内部ク
ロックを生成する入力手段400と、内部クロックが入力
されて制御信号を生成するための制御手段410と、制御
手段410から出力された制御信号に応答して第1方向と第
2方向とにリング発振をしながら時間遅延の加減を調節
するための両方向発振器421と、両方向発振器421から出
力された信号が入力されて回転する回数をカウンティン
グし、そのカウンティング回数を比較するためのカウン
ター比較器424と、両方向発振手段421とカウンター比較
器424との出力を合せて最終内部クロック信号を出力す
るための出力手段425とを装備する。
Description
に関し、特に両方向発振器とカウンターとを用いた遅延
固定ループに関する。
データ、または外部クロックと内部クロックとのスキュ
ー(Skew)を補償するためのクロック発生装置であって、
クロックを用いる同期式メモリの内部クロックを誤りな
しに外部クロックと一致させるために用いる回路であ
る。即ち、外部から入力されるクロックが内部で用いら
れる時、タイミング遅延が発生するが、この遅延時間を
制御して内部で用いるクロックを外部から入力されるク
ロックと同期させるために用いられる。
るためには、外部クロックの信号ジッター(Jitter)を内
部の遅延固定ループで補償する動作と、内部クロックの
遅延を電源雑音やランダム(Random)な雑音等に敏感に反
応しないように時間遅延部を調節する動作と、時間遅延
部を調節してロックキング(Locking)される時間を最大
に速くする動作とが重要であるが、このような問題を解
決して他のディジタル遅延固定ループよりも小さい信号
ジッタ−と時間遅延部の制御が容易な遅延固定ループ
が、最近99年、NEC(株)によりISSCCの論文(A 250Mb/s/p
in 1Gb Double Data Rate SDRAM with a Bi-Directiona
l Delay and an Inter-Bank Shared Redundancy Schem
e)で提示された。
形両方向遅延(BDD、Bi-Directional Delay)遅延固定
ループを示す回路図である。
クロック信号CLKと反転クロック信号CLKBとが入力さ
れ、その入力された信号を比較して上昇クロックrclkを
生成する入力部100と、前記上昇クロックrclkがクロッ
ク信号として入力されてクロックの一周期に該当するパ
ルス幅を有する制御信号を出力するための第1Dフリップ
フロップ(D Flip-Flop)101と、第1Dフリップフロップ10
1の出力を反転して第1Dフリップフロップ101の入力端に
フイードバックする第1インバーター102と、第1Dフリッ
プフロップ101の出力と上昇クロックrclkとが入力され
て第1Dフリップフロップ101の出力の一周期に該当する
パルス幅を有する第1フォワード信号FWD_Aと該第1フォ
ワード信号FWD_Aと反対の位相を有する第1バックワー
ド信号BWD_Aとを出力するための第2Dフリップフロップ
103と、第1Dフリップフロップ101の出力が反転された信
号と前記上昇クロックrclkとが入力されて第1Dフリップ
フロップ101の出力の一周期に該当するパルス幅を有す
る第2フォワード信号FWD_Bと該第2フォワード信号FWD
_Bと反対位相を有する第2バックワード信号BWD_Bとを
出力するための第3Dフリップフロップ104と、前記上昇
クロックrclkをクロック信号CLKに対して補償しようと
するスキュー(Skew)分だけ時間遅延させるためのダミー
遅延部105と、第2Dフリップフロップ103の出力とダミー
遅延部105との出力に応答して論理積する第1ANDゲート1
06と、第3Dフリップフロップ104の出力とダミー遅延部1
05との出力に応答して論理積する第2ANDゲート107と、
第1ANDゲート106の出力が入力されて、前記第1フォワー
ド信号FWD_Aと前記第1バックワード信号BWD_Aとに制
御されて第1方向や第2方向に時間遅延を調節するために
単位両方向遅延部が直列接続された第1両方向遅延部108
と、前記第2ANDゲート107の出力が入力されて前記第2フ
ォワード信号FWD_Bと前記第2バックワード信号BWD_B
とに制御されて第1方向や第2方向に時間遅延を調節する
ため、単位両方向遅延部が直列接続された第2両方向遅
延部109と、前記第1両方向遅延部108から出力された出
力信号の立ち上がりエッジと立下りエッジにと同期され
たパルスを生成する第1パルス発生部110と、前記第2両
方向遅延部109から出力された出力信号が立ち上がりエ
ッジと立下りエッジとに同期されたパルスを生成する第
2パルス発生部111と、前記第1パルス発生部110と前記第
2パルス発生部111との出力を論理和するORゲート112と
を備えている。
位両方向遅延部(Bi-Directional Delay)を示す回路図で
ある。
トランジスタのゲートが第1、または第2バックワード信
号(以下、「バックワード信号bwd」という)により制御
され、NMOSトランジスタのゲートが第1、または第2フォ
ワード信号(以下、「フォワード信号fwd」という)によ
り制御され、第1、または第2ANDゲートからの出力であ
る第1入力信号Amが入力されて、第2出力信号Bmを出力す
る第1三相バッファ200と、PMOSトランジスタのゲートが
前記バックワード信号bwdにより制御され、NMOSトラン
ジスタのゲートが前記フォワード信号fwdにより制御さ
れ、前記第2出力信号Bmが入力される第2三相バッファ20
1と、PMOSトランジスタのゲートが前記フォワード信号f
wdにより制御され、NMOSトランジスタのゲートが前記バ
ックワード信号bwdにより制御され、前段の単位両方向
遅延部からの出力である第2入力信号Bm+1が入力されて
第1出力信号Am+1を出力する第3三相バッファ202と、PMO
Sトランジスタのゲートが前記フォワード信号fwdにより
制御され、NMOSトランジスタのゲートが前記バックワー
ド信号bwdにより制御され、前記第1出力信号Am+1が入力
されて第2出力信号Bmを出力する第4三相バッファ203と
を備えている。
h)であり前記バックワード信号bwdが論理ロー(low)で
ある場合は、前記第1及び第2三相バッファ200,201が動
作して第1方向(forward方向)に信号を伝達し、前記フォ
ワード信号fwdが論理ローであり、前記バックワード信
号bwdが論理ハイである場合は、前記第3及び第4三相バ
ッファ202,203が動作して第2方向(backward方向)に信号
を伝達する。
ル(Symbol)で示したもので、詳細な構成と動作とは、図
2Aと同一であるためここではその説明を省略する。
方向遅延部を示す回路図である。
上記図2Aにおける第1三相バッファと第4三相バッファと
からPMOSトランジスタが除去され、第2三相バッファと
第3三相バッファとからNMOSトランジスタが除去される
ことによって、前記第1入力信号Amの論理ローが伝達さ
れなくなり、また前記第2入力信号Bm+1の論理ローも伝
達されなくなっていることを特徴としている。
ロック信号CLKの上昇クロックrclkに対して遅延固定ル
ープ信号を発生することを示したものである。クロック
信号CLKの下降クロックfclkを出力するための遅延固定
ループの回路構成も前記上昇クロックrclkにおける場合
と略同一であり、相違する点は、前記入力部100から出
力される信号が下降クロックfclkであるという点であ
る。
作原理を示したタイミングチャートとブロック図であ
る。
_Aが論理ハイであり、前記第1バックワード信号BWD_A
が論理ローである場合、補償しようとするスキュー(Ske
w)であるtdm後に前記第1出力信号A0_Aに論理ハイ信号
が入力されれば、第1方向forwardにこの論理ハイ信号が
伝達される。この前に全てのフォワードノード(Am_
A、m=0、1、2...40)は論理ローに、全てのバックワー
ドノード(Bm_A、m=0.1.2...40)は、論理ハイにセッテ
ィングされているべきである。フォワードノードが論理
ハイとなれば、それに対応するバックワードノードは、
論理ローとなるため、論理ハイが伝達された地点までバ
ックワードノードは、論理ローにセッティングされる。
それに対し、前記第1フォワード信号FWD_Aが論理ロ
ー、前記第1バックワード信号BWD_Aが論理ハイに変わ
れば、その地点からは第2方向backwardに論理ハイが伝
達されてtclk(一クロックサイクル)-tdm後に出力信号B0
_Bに論理ハイが現れる。
からtdmほど先んじることとなる。このように2サイクル
ごとに一度ずつtdmほど先んじる信号を得ることができ
るため、両方向遅延ラインをもう一つ置いて交互に動作
させれば、毎サイクルごとに遅延固定ループクロックを
得ることができる。第2出力信号B0_Bに論理ハイが現れ
たということは、全てのバックワードノード(Bm_A、m=
0、1、2...40)が論理ハイとなったことを意味し、これ
はまた全てのフォワードノード(Am_A、m=0、1、2...4
0)は、論理ローとなったことを意味する。即ち、おのず
から次の動作のためのリセットがなされるため、別途の
リセット動作が不要である。
に遅延固定ループを実現し得る。しかし、低周波である
ほど一つのクロックサイクルtclkが大きくなるため、t
clk-t dmも大きくなり、それだけ両方向遅延部のライン
の長さはさらに長くするべきである。すなわち、さらに
多くの単位両方向遅延部が連結されるべきである。
1及び第2両方向遅延部108、109は、低周波で時間遅延量
を調節するため、40段の単位両方向遅延部から構成され
ており、両方向遅延部を制御する信号のライン個数も4
個により構成されている。
め、レイアウト(layout)面積が大きくなるという短所が
ある。これはチップの大きさを大きくしてウェーハ(waf
er)のネットダイ(Net Die)数を減少させるため、コスト
面で不利となる問題点が発生することとなる。
に鑑みなされたものであって、小さい信号ジッタ-(Jitt
er)と安定した時間遅延調節機能とを有し、低周波でも
小さい面積で両方向時間遅延を実現することができる遅
延固定ループを提供することを目的としている。
に本発明に係る遅延固定ループは、クロック信号と反転
クロック信号とが入力され、その入力された信号を比較
して内部クロックを生成する入力手段と、前記内部クロ
ックが入力されて制御信号を生成する制御手段と、前記
制御手段から出力された制御信号に応答して第1方向と
第2方向とにリング発振をしながら時間遅延の加減を調
節する両方向発振手段と、該両方向発振手段から出力さ
れた信号が入力されて回転する回数をカウントし、その
カウント回数を比較するためのカウンタ手段と、前記両
方向発振手段からの出力と前記カウンタ手段からの出力
とを合せて最終内部クロック信号を出力する出力手段と
を備えていることを特徴としている。
ば、線形構造をリング(Ring)構造に変え、カウンタを追
加することにより、4段の単位両方向遅延部(BDD、Bi-di
rectional Delay)と3ビットカウンタのみでも40MHzまで
動作可能であり、4ビットカウンターを用いれば20MHzま
でも動作可能となり、ウェーハテスト周波数に該当する
25MHz以下までも極めて小さいレイアウト面積で、遅延
固定ループを実現し得ることとなる。
おける通常の知識を有する者が本発明の技術的思想を容
易に実施できる程度に本発明を詳細に説明するために、
本発明の好ましい実施の形態を、添附した図面に基づい
て説明する。
定ループを示す回路図である。
延固定ループは、クロック信号CLKと反転クロック信号C
LKBとが入力され、その入力された信号を比較して上昇
クロックrclkを生成する入力部400と、前記上昇クロッ
クrclkが入力されて前記クロック信号CLKの一周期に該
当するパルス幅を有する第1フォワード信号FWD_A及び
第2バックワード信号BWD_Bと、前記第1フォワード信号
FWD_A及び第2バックワード信号BWD_Bの反対位相を有
する第1バックワード信号BWD_A及び第2フォワード信号
FWD_Bと、補償しようとする時間遅延分のパルス幅を有
する第1スタート信号start_A及び第2スタート信号star
t_Bを生成するための制御部410と、制御部410から出力
された第1フォワード信号FWD_Aと第1バックワード信号
BWD_Aと第1スタート信号start_Aとに応答し、両方向
リング発振器とカウンターとから構成され、時間遅延の
加減を調節するための第1両方向遅延部420と、制御部41
0から出力された第2フォワード信号FWD_Bと第2バック
ワード信号BWD_Bと第2スタート信号start_Bとに応答
し、両方向リング発振器とカウンターとから構成され、
時間遅延の加減を調節するための第2両方向遅延部430
と、第1両方向遅延部420と第2両方向遅延部430との出力
を論理和して最終上昇クロック信号Rclk_DLLを出力す
るためのORゲート440とを備えている。
ロックで入力されて前記クロック信号CLKの一周期に相
当するパルス幅を有する第1フォワード信号FWD_Aとこ
の第1フォワード信号FWD_Aと逆位相を有する第1バック
ワード信号BWD_Aとを出力するためのDフリップフロッ
プ411と、前記上昇クロックrclkがクロックで入力され
てクロック信号CLKの一周期に相当する第2フォワード信
号FWD_Bとこの第2フォワード信号FWD_Bと逆位相を有
する第2バックワード信号BWD_Bとを出力するためのDフ
リップフロップ412と、前記上昇クロックrclkをクロッ
ク信号CLKに対して補償しようとするスキュー(Skew)分
だけ時間遅延させるためのダミー遅延部413と、ダミー
遅延部413の出力がクロックとして入力されて第1遅延上
昇クロックrclkd_Aと、これと逆位相を有する第2遅延
上昇クロックrclkd_Bとを出力するためのDフリップフ
ロップ414と、前記第1遅延上昇クロックrclkd_Aと前記
第1フォワード信号FWD_Aとを論理積するANDゲート415
と、前記第2遅延上昇クロックrclkd_Bと前記第2フォワ
ード信号FWD_Bとを論理積するANDゲート416とを備えて
いる。
信号start_Aが入力されて、第1方向と第2方向とにリン
グ発振(Ring Oscillation)するための両方向発振器421
と、両方向発振器421のフォワードループ信号が入力さ
れて発振する回数をカウンティングするフォワードカウ
ンター422と、バックワードループ信号が入力されて発
振する回数をカウンティングするバックワードカウンタ
ー423と、前記フォワードカウンター422の出力と前記バ
ックワードカウンター423との出力を比較してカウント
する回数が相互一致しているか否かを感知するためのカ
ウンタ比較器424と、両方向発振器421の出力とカウンタ
比較器424の出力とを論理積するANDゲート425とを備え
ている。
両方向発振器421は、相対的に長い線形両方向遅延部の
ような役割をする。
遅延部420の構成と略同一であり、相違する点は、前記
第2スタート信号start_Bが両方向発振器に入力される
という点である。
t_Aと第1フォワード信号FWD_Aと第1バックワード信号
BWD_Aとにより制御され、下記の両方向反転部429から
の第1出力信号A0_Aが入力されて第1方向にフォワード
ループ信号を出力し、下記の両方向反転部429からのバ
ックワードループ信号が入力されて第2方向に第2出力信
号B0_Aを出力する直列接続された三つの単位両方向遅
延部426、427、428と、第1フォワード信号FWD_Aと第1
バックワード信号BWD_Aとにより制御され、前記フォワ
ードループ信号が入力されて第1方向に第1出力信号A0_
Aを伝達し、前記第2出力信号B0_Aが入力されて第2方向
にバックワードループ信号を出力する両方向反転部429
とを備えている。
を示したタイミングチャートである。
説明すれば、前記第1フォワード信号FWD_Aと第1バック
ワード信号BWD_Aとは、逆位相を有している2サイクル
信号であり、前記第2フォワード信号FWD_Bと第2バック
ワード信号BWD_Bもやはり同様である。従って、前記第
1フォワード信号FWD_Aと第2バックワード信号BWD_B
と、また第1バックワード信号BWD_Aと第2フォワード信
号FWD_Bとは同じ信号であることが分かる。前記第1遅
延上昇クロックrclkd_Aと第2遅延上昇クロックrclkd_
Bとは、ダミー遅延(dummy delay)(図4のtdm)を反映し
た信号である。前記第1スタート信号start_Aの上昇
は、前記第1遅延上昇クロックrclkd_Aによって制御さ
れ、下降は、前記第1フォワード信号FWD_Aによって制
御される信号である。前記第1両方向発振器420と前記第
2両方向発振器430とは、同じ構造を有して一サイクル交
錯して動作する。
クに対して補償しようとするスキュー(Skew)のtdm分だ
け先んじるクロックを作ることである。tdmは、普通数
ナノ秒ほどであり、固定された値である。従って、tclk
-tdmを測定してクロックをその分だけ遅延させる機能が
共通的である。
両方向反転部を挿入したことを示すブロック図である。
反転動作により、論理ハイと論理ローとが交差しながら
単位遅延ラインに沿って信号が伝達される。ただし、単
位両方向反転部を過ぎる度に信号の位相が反転されるだ
けで、全体的な動作は、前記線形両方向遅延部の動作と
同様である。即ち、フォワード方向に進行した時間だけ
バックワード方向への遅延が起きることとなる。
念的に示したブロック図である。
は、単位両方向遅延部と単位両方向反転部とをリング(R
ing)のように連結したものにカウンターが設けられたも
のである。各カウンターは、信号が何回回転したのかを
数える役割をする。このように構成することによって簡
単な両方向発振器421が極めて長い線形両方向遅延ライ
ンのような役割を果たし得る。単位両方向反転部一個と
極めて少ない数の単位両方向遅延部と簡単なカウンター
のみがあれば良いので、全体として必要な面積は、画期
的に低減されるにもかかわらず、むしろさらに低い周波
数(さらに大きいクロックサイクル)までカバーできるよ
うになり、線形両方向遅延部の長所は全く損われない。
両方向発振器421は、そのまま置けば続いて発振するた
め、前記第1スタート信号start_Aが入力される前にリ
セット(reset)動作が必要となる。
す回路図である。
6は、PMOSトランジスタのゲートが第1、または第2バッ
クワード信号(以下、「バックワード信号bwd」という)
により制御され、NMOSトランジスタのゲートが第1、ま
たは第2フォワード信号(以下、「フォワード信号fwd」
という)とリングとを形成する両方向発振器のラインに
スタート入力を印加するための前記第1及び第2スタート
信号(start)により制御され、以前段の単位両方向遅延
部の出力Amが入力されて第2出力信号Bmを出力する第1三
相バッファ700と、PMOSトランジスタのゲートが前記バ
ックワード信号bwdにより制御されNMOSトランジスタの
ゲートが前記フォワード信号fwdにより制御され前記第2
出力信号Bmが入力されて第1出力信号Am+1を出力する第2
三相バッファ710と、PMOSトランジスタのゲートが前記
フォワード信号fwdにより制御されNMOSトランジスタの
ゲートが前記バックワード信号bwdにより制御され以前
段の単位両方向遅延部の出力が入力されて第1出力信号A
m+1を出力する第3三相バッファ730と、PMOSトランジス
タのゲートが前記フォワード信号fwdにより制御されNMO
Sトランジスタのゲートが前記バックワード信号bwdによ
り制御され前記第1出力信号Am+1が入力されて第2出力信
号Bmを出力する第4三相バッファ720と前記第1、または
第2スタート信号(start_A、またはstart_B)がゲート
端に入力されてソース-ドレインが電源電圧と前記第2出
力信号Bmとの間に形成されたPMOSトランジスタ740とを
備える。
ボルで示した回路図である。
対向している形態は、従来のFUJITSU(株)が開発した単
位両方向遅延部と同様であり、違う点は、本発明には必
要によりリセットのためのPMOSトランジスタを追加した
ことにある。
図である。
ゲートがバックワード信号bwdにより制御され、NMOSト
ランジスタのゲートがフォワード信号(fwd)により制御
され以前段の単位両方向遅延部の第1出力信号Amが入力
されてフォワードループ信号及び第2出力信号(Am+1及び
Bm)を出力する第1三相バッファ800と、PMOSトランジス
タのゲートがフォワード信号(fwd)により制御され、NMO
Sトランジスタのゲートがバックワード信号bwdにより制
御され以前段の単位両方向遅延部の出力であるバックワ
ードループ信号Bm+1が入力されて第2出力信号及びフォ
ワードループ信号(Am+1及びBm)を出力する第2三相バッ
ファ810とを備えている。
ため、単位両方向反転部429三つを直列に接続した状態
を示す回路図である。
の動作波形を示したタイミングチャートである。
論理ハイとなり、スタート信号(start)が入力される前
の時間の間、リセット信号(reset)が論理ローとなって
両方向発振器をリセットする。スタート信号(start)が
論理ハイとなれば、第1方向に信号が伝達され、フォワ
ードループ信号A3が入力されるフォワードカウンターが
伝達された信号の立ち上がりエッジの個数をカウントす
る。そしてバックワード信号bwdが論理ハイとなれば、
信号は逆に進行してバックワードループ信号B3が入力さ
れるバックワードカウンターとを動作させる。バックワ
ードカウンターの結果とフォワードカウンターの結果と
が同じであるば、前記カウンタト比較器424の出力であ
るカウンターマッチ(count_match)信号が論理ハイとな
って、両方向発振器の出力信号B0の立ち上がりエッジを
最終上昇クロック信号Rclk_DLLに出力させる。一つの
両方向発振器は、クロックの2サイクルごとに一つの遅
延固定ループクロックを生成するため、毎サイクルごと
に遅延固定ループのクロックを得るためには両方向発振
器がもう一つ必要となる。
形態によって具体的に記述されたが、上記した実施の形
態はその説明のためのものであって、その制限のための
ものでないことに留意されるべきである。また、本発明
の技術分野における通常の知識を有した専門家であるな
らば、本発明の技術思想の範囲内で種々の実施の形態に
想到可能であることは理解されるべきである。
ープによれば、両方向発振器とフォワードカウンター及
びバックワードカウンターを用いることによって、小さ
な面積でありながらより低い周波数に対しても対応する
ことができ、速いロックキング(Locking)と小さい信号
ジッタ-(Jitter)等の長所をそのまま維持し得る。
た遅延固定ループを示した概念的な回路図である。
た単位両方向遅延部を示す回路図である。
方向遅延部をシンボルで示した回路図である。
向遅延部を示す回路図である。
を示した信号フローチャートとブロック図である。
示す回路図である。
御信号の流れを示すタイミングチャートである。
位両方向反転部を挿入したことを示すブロック図であ
る。
概念的に示したブロック図である。
示す回路図である。
ルで示した回路図である。
ルで示した回路図である。
単位両方向反転部三つを直列に接続したものをシンボル
で示した回路図である。
を示したタイミングチャートである。
Claims (13)
- 【請求項1】 クロック信号と反転クロック信号とが
入力され、その入力された信号を比較して内部クロック
を生成する入力手段と、 前記内部クロックが入力されて制御信号を生成する制御
手段と、 該制御手段から出力された制御信号に応答して第1方向
と第2方向とにリング発振をしながら時間遅延の加減を
調節する両方向発振手段と、 該両方向発振手段から出力された信号が入力されて回転
する回数をカウントし、そのカウント回数を比較するた
めのカウンタ手段と、 前記両方向発振手段と前記カウンタ手段との出力を合せ
て最終内部クロック信号を出力する出力手段とを備えて
いることを特徴とする遅延固定ループ。 - 【請求項2】 前記制御手段が、 前記内部クロックがクロックで入力されて前記クロック
信号の一周期に相当するパルス幅を有する第1フォワー
ド信号と該第1フォワード信号と逆位相を有するバック
ワード信号とを出力するDフリップフロップと、 前記内部クロックがクロックで入力されてクロック信号
の一周期に相当するパルス幅を有する第2フォワード信
号と該第2フォワード信号と逆位相を有する第2バックワ
ード信号とを出力するDフリップフロップと、 前記内部クロックをクロック信号に対して補償しようと
するスキュー(Skew)分だけ時間遅延させるためのダミー
遅延部と、 該ダミー遅延部の出力がクロックで入力されて第1遅延
上昇クロックとこれと逆位相の第2遅延上昇クロックと
を出力するDフリップフロップと、 前記第1遅延上昇クロックと前記第1フォワード信号とを
論理積する第1ANDゲートと、 前記第2遅延上昇クロックと前記第2フォワード信号とを
論理積する第2ANDゲートとを備えている請求項1記載の
遅延固定ループ。 - 【請求項3】 前記第1ANDゲートの出力信号である第1ス
タート信号が、外部クロックから内部クロックが生成さ
れるまでの時間遅延分だけのパルス幅を有する信号であ
ることを特徴とする請求項2記載の遅延固定ループ。 - 【請求項4】 前記第2ANDゲートの出力信号である第2ス
タート信号が、外部クロックから内部クロックが生成さ
れるまでの時間遅延分だけのパルス幅を有する信号であ
ることを特徴とする請求項2記載の遅延固定ループ。 - 【請求項5】 前記内部クロックが、クロック信号の立
ち上がりエッジ(Rising Edge)に同期してパルス化され
る信号であることを特徴とする請求項1記載の遅延固定
ループ。 - 【請求項6】 前記内部クロックが、クロック信号の立
下りエッジ(FallingEdge)に同期してパルス化される信
号であることを特徴とする請求項1記載の遅延固定ルー
プ。 - 【請求項7】 前記両方向発振手段が、 第1スタート信号と第1フォワード信号と第1バックワー
ド信号とに制御され、下記の両方向反転部からの第1出
力信号A0_Aが入力されて第1方向にフォワードループ信
号を出力し、下記の両方向反転部からのバックワードル
ープ信号が入力されて第2方向に第2出力信号B0_Aを出
力する直列接続された一つ以上の単位両方向遅延部と、 第1フォワード信号と第1バックワード信号とに制御さ
れ、前記フォワードループ信号が入力されて第1方向に
第1出力信号A0_Aを伝達し、前記第2出力信号B0_Aが入
力されて第2方向にバックワードループ信号を出力する
一つ以上の奇数個の両方向反転部とを備えている請求項
1記載の遅延固定ループ。 - 【請求項8】 前記カウンタ手段が、 前記フォワードループ信号に応答して、第1方向に回転
する両方向発振手段の回転回数をカウントするフォワー
ドカウンタと、 前記バックワードループ信号に応答して第2方向に回転
する両方向発振手段の回転回数をカウントするバックワ
ードカウンタと、 前記フォワードカウンターとバックワードカウンターと
の回転回数が一致するか否かを比較判断するカウンター
比較器とを備えている請求項1記載の遅延固定ループ。 - 【請求項9】 前記出力手段が、 前記カウンタト比較器の出力と前記両方向発振手段の出
力とを論理積するANDゲートであることを特徴とする請
求項1記載の遅延固定ループ。 - 【請求項10】 クロック信号と反転クロック信号とが入
力されて、その入力された信号を比較して内部クロック
を生成する入力手段と、 前記内部クロックが入力されて前記クロック信号の一周
期に相当するパルス幅を有する第1フォワード信号及び
第2バックワード信号と、前記第1フォワード信号及び第
2バックワード信号と逆位相を有する第1バックワード信
号及び第2フォワード信号と、補償しようとする時間遅
延分だけのパルス幅を有する第1スタート信号及び第2ス
タート信号を生成する制御手段と、 該制御手段から出力された第1フォワード信号と該第1バ
ックワード信号と第1スタート信号とに応答し、両方向
リング発振器とカウンタとから構成され、時間遅延の加
減を調節する第1両方向遅延手段と、 前記制御手段から出力された第2フォワード信号と第2バ
ックワード信号と第2スタート信号とに応答し、両方向
リング発振器とカウンタとから構成され、時間遅延の加
減を調節する第2両方向遅延手段と、 前記第1両方向遅延手段の出力と前記第2両方向遅延手段
の出力とを論理和して、最終内部クロック信号を出力す
る出力手段とを備えていることを特徴とする遅延固定ル
ープ。 - 【請求項11】 前記第1両方向遅延手段が、 前記第1スタート信号が入力されて第1方向と第2方向と
にリング発振(Ring Oscillation)をする両方向発振器
と、 該両方向発振器の第1方向に回転するフォワードループ
信号が入力されて発振する回数をカウントするフォワー
ドカウンタと、 前記両方向発振器の第2方向に回転するバックワードル
ープ信号が入力されて発振する回数をカウントするバッ
クワードカウンタと、 前記フォワードカウンタの出力と前記バックワードカウ
ンタの出力を比較してカウントする回数が一致している
か否かを感知するためのカウント比較器と、 前記両方向発振器の出力と前記カウント比較器とを論理
積するANDゲートとを備えている請求項10記載の遅延固
定ループ。 - 【請求項12】 前記単位両方向遅延部が、 前記第1バックワード信号により制御されてフォワード
方向に信号を伝達し、前記第1バックワード信号により
制御されてバックワード方向に信号を伝達するものであ
ることを特徴とする請求項7記載の遅延固定ループ。 - 【請求項13】 前記単位両方向反転部が、 前記第1バックワード信号により制御されてフォワード
方向に反転された信号を伝達し、前記第1バックワード
信号により制御されてバックワード方向に反転された信
号を伝達するものであることを特徴とする請求項7記載
の遅延固定ループ。
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