DE10064206A1 - Verzögerungsverriegelungsschleife zur Verwendung bei Halbleiterspeichergeräten - Google Patents

Verzögerungsverriegelungsschleife zur Verwendung bei Halbleiterspeichergeräten

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Abstract

Es wird eine Verzögerungsverriegelungsschleife zur Verfügung gestellt, um ein verringertes Flackern und eine stabile Zeitverzögerungseinstellung zu erzielen, um hierdurch eine bidirektionale Zeitverzögerung bei einer kleinen Fläche selbst bei Niederfrequenzanwendungen durchzuführen. Die Verzögerungsverriegelungsschleife weist eine Eingabeeinheit zum Empfang eines Taktsignals und eines Nicht-Taktsignals und zum Vergleich empfangener Signale zur Erzeugung eines internen Taktsignals auf, eine Steuerung zum Empfang des internen Takts zur Erzeugung eines Steuersignals, einen bidirektionalen Oszillator, der auf das Steuersignal von der Steuervorrichtung reagiert, um eine Ringoszillation in einer ersten oder zweiten Richtung durchzuführen, und eine Additions- und Subtraktionseinstellung für eine Zeitverzögerung durchzuführen, einen Zähler zum Empfang eines Ausgangssignals des bidirektionalen Oszillators und zum Zählen der Anzahl an Malen, die das Signal dort hindurchgeht, und ein AND-Gate zur Durchführung einer Vereinigungsoperation mit den Ausgangssignalen der bidirektionalen Oszillatorvorrichtung und der Zählvorrichtung, um das Ergebnis als endgültiges, internes Taktsignal zu erzeugen.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Halbleiterspeichergerät und insbesondere eine Verzögerungsverriegelungsschleife, die einen bidirektionalen Ringoszillator und eine Zählereinheit verwendet.
Beschreibung des Standes der Technik
Im allgemeinen verringert oder kompensiert eine Verzögerungsverriegelungsschleifenschaltung (DLL-Schaltung) einen Zeitversatz zwischen einem Taktsignal und Daten oder zwischen einem externen Takt und einem internen Takt, der zum Synchronisieren eines internen Taktes eines synchronen Speichers mit einem externen Takt ohne Auftreten eines Fehlers verwendet wird. Typischerweise wird eine Zeitverzögerung hervorgerufen, wenn ein extern bereitgestellter Takt innerhalb der Einrichtung verwendet wird. Die Verzögerungsverriegelungsschleife steuert die Zeitverzögerung, um den internen Takt mit dem externen Takt zu synchronisieren.
Die Synchronisierung zwischen dem internen und dem externen Takt erfordert die Vorgänge der Kompensation eines Flackerns des externen Taktes durch eine interne Verzögerungsverriegelungsschleife, das Steuern einer Zeitverzögerungseinheit auf solche Weise, daß eine Verzögerung des internen Taktes weniger empfindlich auf Rauschen reagiert, das durch eine Stromversorgung hervorgerufen wird, oder auf statistisches Rauschen, und die Festsetzung einer Verriegelungszeit auf ein Maximum durch die Steuerung der Zeitverzögerungseinheit. Eine Verzögerungsverriegelungsschleife mit verringertem Flackern und einer einfach steuerbaren Zeitverzögerungseinheit zur Erzielung der voranstehend geschilderten Anforderungen wurde kürzlich in einer ISSCC-Veröffentlichung von 1999 von der NEC-Corporation vorgeschlagen, mit dem Titel "A 250 Mb/s/pin 1 Gb Double Data Rate SDRAM with a Bi-Directional Delay and an Inter-Bank Shared Redundancy Scheme".
Fig. 1 ist ein Verbindungsschaltbild einer herkömmlichen linearen, in beiden Richtungen verzögernden DDL, die von der NEC-Corporation vorgeschlagen wurde.
Wie aus Fig. 1 hervorgeht, weist die herkömmliche DDL eine Eingabeeinheit 100 auf, ein erstes bis drittes D-Flip-Flop 101, 103 und 104, einen ersten Invertierer 102, eine Dummy-Verzögerungseinheit 105, ein erstes und ein zweites AND-Gate 106 und 107, einen ersten und einen zweiten bidirektionalen Verzögerungsblock 108 und 109, eine erste und eine zweite Impulserzeugungseinheit 110 und 111 und ein OR-Gate 112.
Die Eingabeeinheit 100 empfängt ein Taktsignal CLK und ein Nicht-Taktsignal CLKB über eine positive bzw. negative Klemme, und vergleicht empfangene Signale, um einen ansteigenden Takt Rclk zu erzeugen. Das erste D-Flip-Flop 101 empfängt den ansteigenden Takt Rclk als ein Taktsignal und gibt ein Steuersignal mit einer Impulsdauer entsprechend einem Zyklus des ansteigenden Taktes Rclk aus. Der erste Invertierer 102 invertiert das Ausgangssignal des ersten D-Flip-Flops 101 zur Erzeugung eines invertierten Signals, welches als Eingangsgröße an das erste D-Flip-Flop 102 rückgekoppelt wird. Das zweite D-Flip-Flop 103 empfängt das Ausgangssignal des ersten D-Flip-Flops 101 und den ansteigenden Takt Rclk von der Eingabeeinheit 100, und erzeugt ein erstes Vorwärtssignal FWD_A, welches eine Impulsdauer entsprechend einem Zyklus des Ausgangssignals des ersten D-Flip-Flops 101 aufweist, sowie ein erstes Rückwärtssignal BWD_A, welches in Bezug auf das erste Vorwärtssignal FWD_A eine entgegengesetzte Phase aufweist. Das dritte D-Flip-Flop 104 empfängt einen invertierten Wert für das Ausgangssignal des ersten D-Flip-Flops 101 und den ansteigenden Takt Rclk, und erzeugt ein zweites Vorwärtssignal FWD_B, welches eine Impulsdauer entsprechend einem Zyklus des Ausgangssignals des ersten D-Flip-Flops 101 aufweist, sowie ein zweites Rückwärtssignal BWD_B, welches in Bezug auf das zweite Vorwärtssignal FWD_B eine entgegengesetzte Phase aufweist.
Die Dummy-Verzögerungseinheit 105 verzögert den ansteigenden Takt Rclk durch einen Zeitversatz, um das Taktsignal CLK zu kompensieren. Das erste AND-Gate 106 führt eine logische Vereinigung der Ausgangssignale des zweiten D-Flip-Flops 103 und der Dummy-Verzögerungseinheit 105 durch, um ein vereinigtes Ausgangssignal zu erzeugen. Das zweite AND-Gate 107 führt eine logische Vereinigung der Ausgangssignale des dritten D-Flip-Flops 104 und der Dummy-Verzögerungseinheit 105 durch, um ein vereinigtes Ausgangssignal zu erzeugen.
Der erste bidirektionale Verzögerungsblock 108, der mehrere bidirektionale Verzögerungseinheiten aufweist, die in Reihe geschaltet sind, empfängt das Ausgangssignal des ersten AND-Gates 106 und steuert eine Zeitverzögerung in einer ersten oder zweiten Richtung, gesteuert durch das erste Vorwärtssignal FWD_A und das erste Rückwärtssignal BWD_A.
Der zweite bidirektionale Verzögerungsblock 109, der mehrere bidirektionale Verzögerungseinheiten aufweist, die in Reihe geschaltet sind, empfängt das Ausgangssignal des zweiten AND-Gates 107 und steuert eine Zeitverzögerung in der ersten oder zweiten Richtung, gesteuert durch das zweite Vorwärtssignal FWD_B und das zweite Rückwärtssignal BWD_B.
Die erste Impulserzeugungseinheit 110 erzeugt einen Impuls bei einer Anstiegsflanke und einer Abfallsflanke des Ausgangssignals des ersten bidirektionalen Verzögerungsblocks 108. Die zweite Impulserzeugungseinheit 111 erzeugt einen Impuls an einer Anstiegsflanke und einer Abfallsflanke des Ausgangssignals des zweiten bidirektionalen Verzögerungsblocks 109. Das OR-Gate 112 führt eine OR-Operation mit den Ausgangssignalen der ersten und zweiten Impulserzeugungseinheit 110 bzw. 111 durch.
Fig. 2A ist ein Schaltbild einer herkömmlichen bidirektionalen Verzögerungseinheit, die von FUJITSU Ltd. vorgeschlagen wurde.
Wie aus Fig. 2A hervorgeht, weist die bidirektionale Verzögerungseinheit, die von FUJITSU vorgeschlagen wurde, vier Dreiphasenpuffer 200, 201 und 203 auf.
Der erste Dreiphasenpuffer 200 empfängt eines der Ausgangssignale des ersten und zweiten AND-Gates als ein erstes Eingangssignal Am, um ein zweites Steuersignal Bm zu erzeugen, wobei das Gate eines PMOS-Transistors durch das erste oder zweite Rückwärtssignal (nachstehend als BWD bezeichnet) gesteuert wird, und das Gate eines NMOS-Transistors durch das erste oder zweite Vorwärtssignal (nachstehend mit FWD bezeichnet) gesteuert wird. Der zweite Dreiphasenpuffer 201 empfängt das zweite Ausgangssignal Bm, wobei das Gate eines PMOS-Transistors durch das BWD-Signal gesteuert wird, und das Gate eines NMOS-Transistors durch das FWD-Signal gesteuert wird.
Der dritte Dreiphasenpuffer 202 empfängt das Ausgangssignal einer bidirektionalen Verzögerungseinheit in einer vorherigen Stufe als ein zweites Eingangssignal Wm+1, um ein erstes Ausgangssignal Am+1 zu erzeugen, wobei das Gate eines PMOS-Transistors durch das Rückwärtssignal BWD gesteuert wird, und das Gate eines NMOS-Transistors durch das Vorwärtssignal FWD gesteuert wird.
Der vierte Dreiphasenpuffer 203 empfängt das erste Eingangssignal Am+1 zur Erzeugung des zweiten Ausgangssignals Bm, wobei das Gate eines PMOS-Transistors durch das Vorwärtssignal FWD gesteuert wird, und das Gate eines NMOS-Transistors durch das Rückwärtssignal BWD gesteuert wird.
Wenn das Vorwärtssignal FWD logisch hoch (H) ist und das Rückwärtssignal BWD logisch niedrig (L), werden der erste und der zweite Dreiphasenpuffer 200 bzw. 201 aktiviert, um der ersten Richtung (also der Vorwärtsrichtung) ein Eingangssignal zur Verfügung zu stellen. Wenn das Vorwärtssignal FWD logisch niedrig ist, und das Rückwärtssignal BWD logisch hoch, werden der dritte und der vierte Dreiphasenpuffer 202 bzw. 203 aktiviert, um der zweiten Richtung (also der Rückwärtsrichtung) ein Eingangssignal zur Verfügung zu stellen.
Fig. 2B zeigt schematisch die in Fig. 2A dargestellte bidirektionale Verzögerungseinheit. Der Aufbau des Betriebsablaufs in Fig. 2B entspricht im wesentlichen dem Aufbau und dem Betriebsablauf, die voranstehend im Zusammenhang mit Fig. 2A beschrieben wurden, und daher wird hier auf eine zusätzliche Beschreibung verzichtet.
Fig. 2C ist ein Schaltbild der bidirektionalen Verzögerungseinheit, die von der NEC-Corporation vorgeschlagen wurde.
Wie in Fig. 2C gezeigt, besteht ein Unterschied zwischen NEC und FUJITSU darin, daß der PMOS-Transistor in dem ersten und dem vierten Dreiphasenpuffer 200 bzw. 203 entfernt ist, und der NMOS-Transistor in dem zweiten und dem dritten Dreiphasenpuffer 201 bzw. 202 entfernt ist, wodurch verhindert wird, daß sowohl das erste als auch zweite Eingangssignal Am bzw. Bm+1 mit einem niedrigen Logikwert an entsprechende Puffer übertragen werden.
Obwohl der Aufbau der Verzögerungsverriegelungsschleife, die voranstehend geschildert wurde, zeigt, daß ein DDL-Signal bei dem ansteigenden Takt Rclk des Taktsignals CLK erzeugt wird, ist der Aufbau des ansteigenden Taktes Rclk entsprechend jenem einer Verzögerungsverriegelungsschleife zur Ausgabe des DDL-Signals mit dem absinkenden Takt Rclk des Taktsignals CLK, mit Ausnahme der Tatsache, daß das Ausgangssignal der Eingabeeinheit 100 ein absinkender Takt ist.
Fig. 3 ist ein Zeitablaufdiagramm, welches das Betriebsprinzip des ersten und zweiten bidirektionalen Verzögerungsblocks erläutert.
Gemäß Fig. 3 breitet sich, falls das erste Vorwärtssignal FWD_A logisch hoch ist, und das erste Rückwärtssignal BWD_A logisch niedrig, wenn das erste Ausgangssignal A0_A auf logisch hoch gesetzt wird, nach einem Kompensationszeitversatz tdm, das Signal Ac-A für logisch hoch zur ersten Richtung aus (also der Vorwärtsrichtung). In diesem Fall erfordert dies einen vorherigen Zustand, in welchem alle Vorwärtsknoten (Am_A, m = 0, 1, 2, . . ., 40) auf logisch niedrig eingestellt werden, und sämtliche Rückwärtsknoten (Bm_B, m = 0, 1, 2, . . ., 40) auf logisch hoch eingestellt sind. Da die Einstellung des Vorwärtsknotens auf logisch hoch eine Einstellung des entsprechenden Rückwärtsknotens auf logisch niedrig gestattet, ist es erforderlich, den Vorwärtsknoten auf logisch niedrig einzustellen, bis zu einer Position, an welche der Logikwert hoch übertragen wird.
Wenn danach das erste Vorwärtssignal FWD_A auf logisch niedrig eingestellt wird, und das erste Rückwärtssignal BWD_A auf logisch hoch, geht gleichzeitig, wenn sich das Signal logisch hoch zur zweiten Richtung ausbreitet (also der Rückwärtsrichtung), das erste Ausgangssignal B0_A auf den Logikwert hoch, nach einem Intervall tclk-tdm, wobei tclk ein Taktzyklus ist. Das Signal geht daher um tdm einer Anstiegsflanke eines nachfolgenden Takts voraus. Wie voranstehend geschildert ist, da ein Signal erhalten werden kann, welches um tdm pro zwei Zyklen vorausgeht, eine zusätzliche bidirektionale Verzögerungsleitung vorgesehen, und werden die beiden Verzögerungsleitungen alternativ betrieben, so daß ein DDL-Takt in jedem Zyklus erhalten werden kann. Der Logikwert hoch des zweiten Ausgangssignals B0_A bedeutet, daß sämtliche Rückwärtsknoten auf logisch hoch eingestellt wurden, und auch alle Vorwärtsknoten auf logisch niedrig. Zusammengefaßt kann eine Rücksetzoperation automatisch für nachfolgende Prozesse durchgeführt werden, ohne irgendeine Rücksetzoperation.
Die Verzögerungsverriegelungsschleife kann mit der bidirektionalen Verzögerung implementiert werden. Bei Niederfrequenzanwendungen nimmt allerdings das Intervall tclk-tm bei einer Erhöhung eines Taktzyklus tclk zu, so daß die Länge der bidirektionalen Verzögerungsleitung um ein erhöhtes Intervall vergrößert werden sollte. Daher sind zahlreiche bidirektionale Verzögerungseinheiten zusätzlich erforderlich.
Die ersten und zweiten bidirektionalen Verzögerungsblöcke 108 und 109 der in Fig. 1 gezeigten Verzögerungsverriegelungsschleife enthalten 40 Stufen mit bidirektionalen Verzögerungseinheiten, um eine Zeitverzögerung bei Niederfrequenzanwendungen einzustellen, sowie vier Steuersignalleitungen, die beim Steuern jeder der bidirektionalen Verzögerungseinheiten verwendet werden.
Daher stellt der Stand der Technik höhere Anforderungen an die Chipfläche, wodurch wiederum die Anzahl an Wafern pro Die verringert werden kann, was zu einem Kostenanstieg für die Einrichtung führt.
Zusammenfassung der Erfindung
Ein primäres Ziel der vorliegenden Erfindung besteht daher in der Bereitstellung einer Verzögerungsverriegelungsschleife, welche ein verringertes Flackern und eine stabile Zeitverzögerungseinstellung erzielen kann, um hierdurch eine bidirektionale Zeitverzögerung mit kleiner Fläche selbst bei Niederfrequenzanwendungen durchzuführen.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird eine Verzögerungsverriegelungsschleife zur Verwendung in einem Halbleiterspeichergerät zur Verfügung gestellt, welche aufweist: eine Eingabeeinheit zum Empfang eines Taktsignals und eines Nicht-Taktsignals, und zum Vergleichen empfangener Signale zur Erzeugung eines internen Taktsignals eine Steuerung zum Empfang des internen Takts, um ein erstes Vorwärtssignal und ein zweites Rückwärtssignal zu erzeugen, die jeweils eine Impulsdauer entsprechend einem Zyklus des Taktsignals aufweisen, ein erstes Rückwärtssignal und ein zweites Vorwärtssignal, die jeweils entgegengesetzte Phase in Bezug auf das erste Vorwärtssignal und das zweite Rückwärtssignal aufweisen, und ein erstes und ein zweites Startsignal, die jeweils eine Impulsdauer entsprechend einer zu kompensierenden Zeitverzögerung aufweisen; einen bidirektionalen Oszillator, der auf das zweite Vorwärtssignal, das zweite Rückwärtssignal und das zweite Startsignal reagiert, eine Ringoszillation in einer ersten oder zweiten Richtung durchführt, und die Aufgabe hat, eine Additions- und Subtraktionseinstellung für eine Zeitverzögerung durchzuführen; einen Zähler zum Empfang eines Ausgangssignals des bidirektionalen Oszillators, und zum Zählen der Anzahl an Malen, wie häufig das Ausgangssignal dort hindurchgeleitet wird: und eine Ausgabevorrichtung zur Durchführung einer Vereinigungsoperation der Ausgangssignale des bidirektionalen Oszillators und des Zählers, um das Ergebnis als endgültiges internes Taktsignal zu erzeugen.
Durch Änderung einer linearen Struktur zu einer Ringstruktur verwendet die vorliegende Erfindung nur vier Stufen aus bidirektionalen Verzögerungsblockeinheiten sowie einen Zähler mit drei Bits, um zu erreichen, daß der Betrieb bis zu einer Frequenz von 40 MHz durchgeführt werden kann. Weiterhin verwendet die vorliegende Erfindung nur vier Stufen von bidirektionale Verzögerungsblockeinheiten und einen Zähler mit vier Bits, um zu erreichen, daß ein Betrieb bis zu einer Frequenz von 20 MHz durchgeführt werden kann. Daher kann die vorliegende Erfindung eine Verzögerungsverriegelungsschleife mit verringerten Anforderungen an das Layout erzielen, selbst bei der niedrigen Frequenz von 25 MHz entsprechend einer Wafertestfrequenz.
Kurzbeschreibung der Zeichnungen
Die voranstehenden und weitere Ziele und Merkmale der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung der bevorzugten Ausführungsformen im Zusammenhang mit den beigefügten Zeichnungen deutlich. Es zeigt:
Fig. 1 ein Schaltbild einer herkömmlichen linearen DDL mit Verzögerung in zwei Richtungen, die von der NEC- Corporation vorgeschlagen wurde;
Fig. 2A ein Schaltbild einer herkömmlichen bidirektionalen Verzögerungseinheit, die von FUJITSU Ltd. vorgeschlagen wurde;
Fig. 2B eine schematische Darstellung der in Fig. 2A gezeigten bidirektionalen Verzögerungseinheit;
Fig. 2C ein Schaltbild der bidirektionalen Verzögerungseinheit, die von der NEC-Corporation vorgeschlagen wurde;
Fig. 3 ein Zeitablaufdiagramm, welches das Betriebsprinzip des ersten und zweiten bidirektionalen Verzögerungsblocks erläutert;
Fig. 4 ein Schaltbild einer Verzögerungsverriegelungsschleife gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung;
Fig. 5 ein Zeitablaufdiagramm zur Erläuterung eines Flusses von Steuersignalen, die von der Steuerung 410 gemäß der vorliegenden Erfindung abgegeben werden;
Fig. 6A ein Blockschaltbild, welches zeigt, daß eine bidirektionale Invertereinheit bei den linearen bidirektionalen Verzögerungseinrichtungen eingefügt ist;
Fig. 6B ein schematisches Blockschaltbild, welches das Prinzip des bidirektionalen Ringoszillators 421 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 7A ein Schaltbild der bidirektionalen Verzögerungseinheit 426 in einer ersten Stufe gemäß der vorliegenden Erfindung;
Fig. 7B eine schematische Darstellung der in Fig. 7A gezeigten bidirektionalen Verzögerungseinheit gemäß der vorliegenden Erfindung;
Fig. 8A ein Schaltbild der bidirektionalen Invertereinheit 429 gemäß der vorliegenden Erfindung;
Fig. 8B ein Schaltbild, in welchem zur Simulation drei bidirektionale Invertereinheiten in Reihe geschaltet sind; und
Fig. 9 ein Zeitablaufdiagramm von Signalformen gemäß der vorliegenden Erfindung.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
In Fig. 4 ist ein Schaltbild einer Verzögerungsverriegelungsschleife gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung dargestellt.
Wie aus Fig. 4 hervorgeht, weist die Verzögerungsverriegelungsschleife gemäß der vorliegenden Erfindung eine Eingabeeinheit 400 auf, eine Steuerung 410, einen ersten und einen zweiten bidirektionalen Verzögerungsblock 420 bzw. 430 und ein OR-Gate 440.
Die Eingabeeinheit 400 empfängt ein Taktsignal CLK und ein Nicht-Taktsignal CLKB, und vergleicht empfangene Signale, um einen ansteigenden Takt Rclk zu erzeugen. Die Steuerung 410 empfängt den ansteigenden Rclk als Taktsignal, und gibt ein erstes Vorwärtssignal FWD_A und zweites Rückwärtssignal BWD_A aus, die jeweils eine Impulsdauer entsprechend einem Zyklus des Taktsignals CLK aufweisen, ein erstes Rückwärtssignal BWD_A und ein zweites Vorwärtssignal FWD_B, die jeweils in Bezug auf das erste Vorwärtssignal FWD_A und das zweite Rückwärtssignal BWD_B eine entgegengesetzte Phase aufweisen, sowie ein erstes und ein zweites Startsignal START_A und START_B, die jeweils eine Impulsdauer entsprechend einer Zeitverzögerung aufweisen, die kompensiert werden soll.
Der erste bidirektionale Verzögerungsblock 420, der einen bidirektionalen Ringoszillator und eine Zählereinheit enthält, empfängt das erste Vorwärtssignal FWD_A, das erste Rückwärtssignal BWD_A, und das erste Startsignal START_A von der Steuerung 410, und hat die Aufgabe, eine Additions- und Subtraktionseinstellung für eine Zeitverzögerung vorzunehmen. Entsprechend empfängt der zweite bidirektionale Verzögerungsblock 430, der einen bidirektionalen Ringoszillator und eine Zählereinheit enthält, das zweite Vorwärtssignal FWD_B, das zweite Rückwärtssignal BWD_B, und das zweite Startsignal START_B von der Steuerung 410, und hat die Aufgabe, eine Additions- und Subtraktionseinstellung für eine Zeitverzögerung durchzuführen. Das OR-Gate 440 führt eine OR-Operation mit den Ausgangssignalen des ersten und zweiten bidirektionalen Verzögerungsblocks 420 bzw. 430 durch, um als Ergebnis einen endgültigen, ansteigenden Takt Rclk_DLL zu erzeugen.
Die Steuerung 410 enthält ein erstes bis drittes D-Flip-Flop 411, 412 und 414, eine Dummy-Verzögerungseinheit 413, und ein erstes und ein zweites AND-Gate 415 bzw. 416.
Das erste D-Flip-Flop 411 empfängt den ansteigenden Takt Rclk als Taktsignal zur Erzeugung eines Vorwärtssignals FWD_A, welches eine Impulsdauer entsprechend einem Zyklus des Taktsignals CLK aufweist, und eines ersten Rückwärtssignals BWD_A, welches in Bezug auf das erste Vorwärtssignal FWD_A eine entgegengesetzte Phase aufweist. Das zweite D-Flip-Flop 412 empfängt den ansteigenden Takt Rclk als Taktsignal zur Erzeugung eines zweiten Vorwärtssignals FWD_B, welches eine Impulsdauer entsprechend einem Zyklus des Taktsignals CLK aufweist, und eines zweiten Rückwärtssignals BWD_B, welches in Bezug auf das zweite Vorwärtssignal FWD_B eine entgegengesetzte Phase aufweist.
Die Dummy-Verzögerungseinheit 413 verzögert den ansteigenden Takt Rclk um einen Zeitversatz zum Kompensieren des Taktsignals CLK. Das dritte D-Flip-Flop 414 empfängt das Ausgangssignal der Dummy-Verzögerungseinheit 413 als Taktsignal, zur Erzeugung eines ersten verzögerten, ansteigenden Taktes Rclk_A und eines zweiten verzögerten, ansteigenden Taktes Rclk_B, der in Bezug auf den ersten verzögerten, ansteigenden Takt Rclk_A eine entgegengesetzte Phase aufweist. Das erste AND-Gate 415 führt eine logische Vereinigung des ersten verzögerten, ansteigenden Taktes Rclk_A und des ersten Vorwärtssignals FWD_A durch, um ein Vereinigtes Ausgangssignal zu erzeugen. Das zweite AND-Gate 416 führt eine logische Vereinigung des zweiten verzögerten, ansteigenden Taktes Rclk_B und des zweiten Vorwärtssignals FWD_B durch, um ein vereinigtes Ausgangssignal zu erzeugen.
Der erste bidirektionale Verzögerungsblock 420 weist einen bidirektionalen Ringoszillator 421 auf, einen Vorwärtszähler 422, einen Rückwärtszähler 423, einen Zählerkomparator 424, und ein AND-Gate 425. Der bidirektionale Ringoszillator 421 empfängt das erste Startsignal START_A zur Durchführung einer Ringoszillation in einer ersten und einer zweiten Richtung.
Im einzelnen empfängt der bidirektionale Ringoszillator 421 das erste Startsignal START_A zur Durchführung einer Ringoszillation in einer ersten und einer zweiten Richtung. Der Vorwärtszähler 422 empfängt ein Vorwärtsschleifensignal von dem bidirektionalen Ringoszillator 421, um die Anzahl an Oszillationen zu zählen. Der Rückwärtszähler 423 empfängt ein Rückwärtsschleifensignal von dem bidirektionalen Oszillator 421, um die Anzahl an Oszillationen zu zählen. Der Zählerkomparator 424 vergleicht die Ausgangssignale des Vorwärtszählers 422 und des Rückwärtszähler 423, um festzustellen, ob die Ausgangssignale (also gezählten Anzahlen) gleich sind. Das AND-Gate 425 führt eine logische Vereinigung der Ausgangssignale des bidirektionalen Ringoszillators 421 und des Zählerkomparators 424 durch, um einen vereinigten Wert zu erzeugen.
Durch den voranstehend geschilderten Aufbau hat ein vereinfachter, bidirektionaler Ringoszillator die Fähigkeit, als die mehreren Stufen einer Verzögerungsleitung zu arbeiten, die durch bidirektionale Verzögerungseinheiten im Stand der Technik gebildet wird.
Der Aufbau des zweiten bidirektionalen Verzögerungsblocks 430 entspricht jenem des ersten bidirektionalen Verzögerungsblocks 420, mit Ausnahme der Tatsache, daß das zweite Startsignal START_B dem bidirektionalen Ringoszillator zugeführt wird.
Der bidirektionale Ringoszillator 421 weist drei bidirektionale Verzögerungseinheiten 426, 427 und 428 auf, und einen bidirektionalen Inverter 429. Die bidirektionalen Verzögerungseinheiten 426, 427 und 428, die in Reihe geschaltet sind, empfangen ein erstes Ausgangssignal A0_A von dem bidirektionalen Inverter 429, um das Vorwärtsschleifensignal in der ersten Richtung auszugeben, und empfangen das Rückwärtsschleifensignal von dem bidirektionalen Inverter 429, um ein zweites Ausgangssignal B0_A in der zweiten Richtung auszugeben, unter Steuerung durch das erste Startsignal START_A, das erste Vorwärtssignal FWD_A, und das erste Rückwärtssignal BWD_A. Der bidirektionale Inverter 429 empfängt das Vorwärtsschleifensignal, um das erste Ausgangssignal A0_A in der ersten Richtung auszugeben, und empfängt das zweite Ausgangssignal B0_A, um das Rückwärtsschleifensignal in der zweiten Richtung zu erzeugen, gesteuert durch das erste Vorwärtssignal FWD_A und das erste Rückwärtssignal BWD_A.
Fig. 5 ist ein Zeitablaufdiagramm, welches den Fluß von Steuersignalen erläutert, die von der Steuerung 410 gemäß der vorliegenden Erfindung ausgegeben werden.
Wie aus Fig. 5 hervorgeht, sind in der Steuerung 410 gemäß der vorliegenden Erfindung das erste Vorwärtssignal FWD_A und das erste Rückwärtssignal BWD_A phasenverschoben und stellen zwei Zyklussignale dar, und sind entsprechend das zweite Vorwärtssignal FWD_B und das zweite Rückwärtssignal BWD_B phasenverschoben, und stellen zwei Zyklussignale dar. Daher sind das erste Vorwärtssignal FWD_A und das zweite Rückwärtssignal BWD_B gleich, und sind das erste Rückwärtssignal BWD_A und das zweite Vorwärtssignal FWD_B gleich. Der erste und zweite verzögerte, ansteigende Takt Rclk_A und Rclk_B stellen ein Signal dar, welches eine Scheinverzögerung (Dummy-Verzögerung) darstellt (tdm in Fig. 4). Der Anstieg des ersten Startsignals START_A wird durch den ersten verzögerten, ansteigenden Takt Rclk_A gesteuert, und dessen Abfall wird durch das erste Vorwärtssignal FWD_A gesteuert. Die erste und zweite bidirektionale Verzögerungseinheit 420 und 430 weisen denselben Aufbau auf, und arbeiten abwechselnd in aufeinanderfolgenden Zyklen.
Im Betrieb erzeugt die Verzögerungsverriegelungsschleife einen Takt, der um den Kompensations-Zeitversatz tdm einem externen Takt vorausgeht, wobei tdm ein fester Wert ist, der im Bereich von einigen Nanosekunden liegt. Diese Verzögerungsverriegelungsschleifen weisen daher die Gemeinsamkeit auf, daß sie das Intervall zwischen tclk und tdm messen, und einen Takt um ein gemessenes Intervall verzögern.
Fig. 6A ist ein Blockschaltbild, welches zeigt, daß eine bidirektionale Invertereinheit bei den linearen bidirektionalen Verzögerungsvorrichtungen eingefügt ist.
Wie aus Fig. 6A hervorgeht, führt die Invertierungsoperation der bidirektionalen Invertereinheit dazu, daß ein Logikwert niedrig und ein Logikwert hoch alternativ eingestellt werden, um auf diese Weise ein entsprechendes Signal über eine Verzögerungsleitungseinheit zu übertragen. In Fig. 6A ist die bidirektionale Verzögerungseinheit durch einen weißen Block dargestellt, und der bidirektionale Inverter durch einen schwarzen Block. Der gesamte Betriebsablauf von Fig. 6A entspricht jenem der linearen, bidirektionalen Verzögerungsvorrichtung, die voranstehend erläutert wurde, mit Ausnahme der Tatsache, daß die Phase des Signals jedesmal dann invertiert wird, wenn das Signal durch die bidirektionale Invertereinheit hindurchgeht. Daher kann eine Verzögerung in Rückwärtsrichtung entsprechend der Zeit auftreten, die für die Ausbreitung in Vorwärtsrichtung benötigt wird. Fig. 6A zeigt, daß das Signal periodisch durch die bidirektionale Invertereinheit geleitet wird, so daß Fig. 6A nachstehend anhand von Fig. 6B erläutert wird.
Fig. 6B ist ein schematisches Blockschaltbild, welches das Prinzip des bidirektionalen Ringoszillators 421 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erläutert.
Wie in Fig. 6B gezeigt ist, weist der bidirektionale Ringoszillator 421 mehrere bidirektionale Verzögerungseinheiten und den bidirektionalen Inverter auf, die als Ring geschaltet sind, sowie zwei Zähler. Jeder der Zähler dient zum Zählen der Anzahl an Malen, die ein Signal den Ringoszillator durchläuft. Durch die voranstehende Konstruktion hat ein vereinfachter, bidirektionale Ringoszillator die Fähigkeit, als die herkömmliche bidirektionale Verzögerungseinrichtung mit großer Länge zu arbeiten. Die vorliegende Erfindung erfordert nur einen bidirektionalen Inverter, eine sehr kleine Anzahl bidirektionale Verzögerungseinheiten und zwei Zähler, wodurch die Anforderungen an die Chipfläche drastisch verringert werden, und ein Arbeiten selbst bei Niederfrequenzanwendungen möglich wird (also bei einem längeren Taktzyklus), wobei die Vorteile des linearen, bidirektionalen Verzögerungsblocks beibehalten werden. Da der bidirektionale Ringoszillator von selbst schwingt, ist darüber hinaus eine Rücksetzoperation erforderlich, bevor das erste Startsignal START_A eingegeben wird.
Fig. 7A ist ein Schaltbild der bidirektionalen Verzögerungseinheit 426 in einer ersten Stufe gemäß der vorliegenden Erfindung.
Wie in Fig. 7A gezeigt ist, weist die bei der vorliegenden Erfindung verwendete bidirektionale Verzögerungseinheit 426 einen ersten bis vierten Dreiphasenpuffer 700, 710, 720, 730 auf und einen PMOS-Transistor 740. Der erste Dreiphasenpuffer 700 empfängt das Ausgangssignal einer bidirektionalen Verzögerungseinheit in der vorherigen Stufe, um ein zweites Ausgangssignal Bm zu erzeugen, wobei das Gate eines PMOS-Transistors durch das erste und zweite Rückwärtssignal (BWD) gesteuert wird, und das Gate eines NMOS-Transistors durch das erste und zweite Vorwärtssignal (FWD) und das erste und zweite Startsignal (START) gesteuert wird, um ein Starteingangssignal an die bidirektionale Ringoszillatorleitung anzulegen, die als Ring geschaltet ist.
Der zweite Dreiphasenpuffer 710 empfängt das zweite Ausgangssignal Bm zur Erzeugung eines ersten Ausgangssignals Am+1, wobei das Gate eine PMOS-Transistors durch das Rückwärtssignal BWD gesteuert wird, und das Gate eines NMOS-Transistors durch das Vorwärtssignal FWD gesteuert wird.
Der dritte Dreiphasenpuffer 730 empfängt das Ausgangssignal der bidirektionalen Verzögerungseinheit in der vorherigen Stufe, um ein erstes Ausgangssignal Am+1 zu erzeugen, wobei das Gate eines PMOS-Transistors durch das Vorwärtssignal FWD gesteuert wird, und das Gate eines NMOS-Transistors durch das Rückwärtssignal BWD gesteuert wird.
Der vierte Dreiphasenpuffer 720 empfängt das erste Ausgangssignal Am+1 zur Erzeugung des zweiten Ausgangssignals Bm, wobei das Gate eines PMOS-Transistors durch das Vorwärtssignal FWD gesteuert wird, und das Gate eines NMOS-Transistors durch das Rückwärtssignal BWD gesteuert wird.
Das Gate des PMOS-Transistors 740 empfängt das erste und zweite Startsignal START_A bzw. START_B, und dessen Source und Drain sind zwischen eine Eingangsversorgungsspannung und das zweite Ausgangssignal Bm geschaltet.
Fig. 7B zeigt schematisch die in Fig. 7A dargestellte bidirektionale Verzögerungseinheit gemäß der vorliegenden Erfindung.
Wie aus Fig. 7B hervorgeht, ist die Anordnung, bei welcher die Inverter diametral entgegengesetzt angeordnet sind, ähnlich jener der bidirektionalen Verzögerungseinheit, die von FUJITSU Ltd. vorgeschlagen wurde, mit Ausnahme der Tatsache, daß der PMOS-Transistor 740 für eine Rücksetzoperation hinzugefügt ist.
Fig. 8A ist ein Schaltbild der bidirektionalen Invertereinheit 429 gemäß der vorliegenden Erfindung.
Wie aus Fig. 8A hervorgeht, weist die bidirektionale Invertereinheit 429 gemäß der vorliegenden Erfindung einen ersten und einen zweiten Dreiphasenpuffer 800 bzw. 810 auf.
Der erste Dreiphasenpuffer 800 empfängt das erste Ausgangssignal Am der bidirektionalen Verzögerungseinheit in der vorherigen Stufe, um ein Vorwärtsschleifensignal und die zweiten Ausgangssignale Am+1 und Bm zu erzeugen, wobei das Gate eines PMOS-Transistors durch das Rückwärtssignal BWD gesteuert wird, und das Gate eines NMOS-Transistors durch das Vorwärtssignal FWD gesteuert wird. Der zweite Dreiphasenpuffer 810 empfängt ein Rückwärtsschleifensignal der bidirektionalen Verzögerungseinheit in der vorherigen Stufe, um das zweite Ausgangssignal Am+1 und das Vorwärtsschleifensignal Bm zu erzeugen.
Fig. 8B ist ein Schaltbild, bei welchem zur Simulation drei bidirektionale Invertereinheiten in Reihe geschaltet sind.
Fig. 9 ist ein Zeitablaufdiagramm von Signalformen gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
Wenn in Fig. 9 das Vorwärtssignal FWD auf logisch hoch eingestellt wird, und ein Rücksetzsignal "Resetb" auf logisch niedrig eingestellt wird, bevor das Startsignal "Start" eingegeben wird, dann wird der bidirektionale Ringoszillator zurückgesetzt. Wenn das Startsignal "Start" auf logisch hoch eingestellt wird, wird das Signal in einer ersten Richtung übertragen wird, und zählt der Vorwärtszähler die Anzahl an Anstiegsflanken des übertragenen Signals auf der Grundlage eines Vorwärtsschleifensignals A3.
Alternativ wird, wenn das Rückwärtssignal BWD auf logisch hoch eingestellt wird, das Signal in entgegengesetzter Richtung übertragen, so daß der Rückwärtszähler in Gang gesetzt werden kann. Der Zählerkomparator 424 vergleicht die Ausgangssignale des Rückwärtszählers und des Vorwärtszählers, und erzeugt ein Zählerübereinstimmungssignal "count_match" mit einem Logikwert "hoch", wenn die Ausgangssignale gleich sind. Entsprechend dem Zählerübereinstimmungssignal "count_match" werden Anstiegsflanken des Ausgangssignals B0 des bidirektionalen Ringoszillators als endgültiger, ansteigender Takt Rclk_DLL ausgegeben. Da ein bidirektionaler Ringoszillator einen DDL-Takt für jeweils zwei Taktzyklen erzeugt, ist ein zusätzlicher bidirektionaler Ringoszillator dazu erforderlich, einen DDL-Takt pro Taktzyklus zu erhalten.
Wie voranstehend geschildert, verwendet die vorliegende Erfindung einen bidirektionalen Ringoszillator, einen Vorwärtszähler und einen Rückwärtszähler, um hierdurch die Anforderungen an die Chipfläche zu verringern, im Gegensatz zur Verzögerungsverriegelungsschleife nach dem Stand der Technik, und um bei Niederfrequenzanwendungen arbeiten zu können, wodurch wiederum eine schnelle Verriegelung und ein verringertes Flackern erzielt werden.
Zwar wurden die bevorzugten Ausführungsformen der Erfindung zum Zwecke der Erläuterung beschrieben, jedoch wird Fachleuten auf diesem Gebiet auffallen, daß verschiedene Abänderungen, Hinzufügungen und Ersetzungen möglich sind, ohne vom Wesen und Umfang der Erfindung abzuweichen, wie dies in den beigefügten Patentansprüchen angegeben ist.

Claims (13)

1. Verzögerungsverriegelungsschleife zum Einsatz bei einem Halbleiterspeichergerät, wobei vorgesehen sind:
eine Eingabevorrichtung zum Empfang eines Taktsignals und eines Nicht-Taktsignals und zum Vergleich empfangener Signale, um ein internes Taktsignal zu erzeugen;
eine Steuervorrichtung zum Empfang des internen Takts, um ein Steuersignal zu erzeugen;
eine bidirektionale Oszillatorvorrichtung, die auf das Steuersignal von der Steuervorrichtung reagiert, zur Durchführung einer Ringoszillation in einer ersten oder zweiten Richtung, und zur Durchführung einer Additions- und Subtraktionseinstellung für eine Zeitverzögerung;
eine Zählvorrichtung zum Empfang eines Ausgangssignals der bidirektionalen Oszillatorvorrichtung und zum Zählen der Anzahl an Malen, die das Signal dort hindurchgeht, und
eine Ausgabevorrichtung zur Durchführung einer Vereinigungsoperation mit den Ausgangssignalen der bidirektionalen Oszillatorvorrichtung und der Zählvorrichtung, um das Ergebnis als endgültiges, internes Taktsignal zu erzeugen.
2. Verzögerungsverriegelungsschleife nach Anspruch 2, bei welcher die Steuervorrichtung aufweist:
ein erstes D-Flip-Flop zum Empfang des internen Taktes als Taktsignal zur Erzeugung eines ersten Vorwärtssignals, welches eine Impulsdauer entsprechend einem Zyklus des Taktsignals aufweist, und eines ersten Rückwärtssignals, das eine in Bezug auf das erste Vorwärtssignal entgegengesetzte Phase aufweist;
ein zweites D-Flip-Flop zum Empfang des internen Takts als Taktsignal zur Erzeugung eines zweiten Vorwärtssignals, welches eine Impulsdauer entsprechend einem Zyklus des Taktsignals aufweist, und eines zweiten Rückwärtssignals, das in Bezug auf das zweite Vorwärtssignal eine entgegengesetzte Phase aufweist;
eine Verzögerungsvorrichtung zum Verzögern des internen Taktes um ein Ausmaß zum Kompensieren des Taktsignals;
ein drittes D-Flip-Flop zum Empfang des Ausgangssignals der Verzögerungsvorrichtung als Taktsignal zur Erzeugung eines ersten verzögerten, ansteigenden Taktes und eines zweiten verzögerten, ansteigenden Taktes, der in Bezug auf den ersten verzögerten, ansteigenden Takt eine entgegengesetzte Phase aufweist;
eine erste Vereinigungsvorrichtung, welche logisch den ersten verzögerten, ansteigenden Takt und das erste Vorwärtssignal vereinigt, um ein erstes vereinigtes Ausgangssignal zu erzeugen; und
eine zweite Vereinigungsvorrichtung, welche logisch den zweiten verzögerten, ansteigenden Takt und das zweite Vorwärtssignal vereinigt, um ein zweites vereinigtes Ausgangssignal zu erzeugen.
3. Verzögerungsverriegelungsschleife nach Anspruch 2, bei welcher das erste vereinigte Ausgangssignal der ersten Vereinigungsvorrichtung ein erstes Startsignal ist, das eine Impulsdauer aufweist, die um einen Zeitraum verzögert ist, in welchem der interne Takt erzeugt wird, gegenüber einem externen Takt.
4. Verzögerungsverriegelungsschleife nach Anspruch 2, bei welcher das zweite vereinigte Ausgangssignal der zweiten Vereinigungsvorrichtung ein erstes Startsignal ist, das eine Impulsdauer aufweist, die um einen Zeitraum verzögert ist, in welchem der interne Takt erzeugt wird, gegenüber einem externen Takt.
5. Verzögerungsverriegelungsschleife nach Anspruch 1, bei welcher der interne Takt ein Signal ist, das mit einer Anstiegsflanke des Taktsignals synchronisiert ist.
6. Verzögerungsverriegelungsschleife nach Anspruch 1, bei welcher der interne Takt ein Signal ist, das mit einer Abfallsflanke des Taktsignals synchronisiert ist.
7. Verzögerungsverriegelungsschleife nach Anspruch 1, bei welcher die bidirektionale Oszillatorvorrichtung aufweist:
eine bidirektionale Verzögerungsvorrichtung, die zumindest zwei bidirektionale Verzögerungseinheiten aufweist, die in Reihe geschaltet sind, zum Empfang eines ersten Ausgangssignals von einer bidirektionalen Invertervorrichtung zur Erzeugung eines Vorwärtsschleifensignals in der ersten Richtung, und zum Empfang eines Rückwärtsschleifensignals von der bidirektionalen Invertervorrichtung zur Erzeugung eines zweiten Ausgangssignals in der zweiten Richtung, in Reaktion auf das erste Startsignal, das erste Vorwärtssignal und das erste Rückwärtssignal; und
eine bidirektionale Invertervorrichtung, die eine ungerade Anzahl von mehr als Eins von in Reihe geschalteten bidirektionalen Verzögerungseinheiten aufweist, zum Empfang des Vorwärtsschleifensignals zur Erzeugung des ersten Ausgangssignals in der ersten Richtung und zum Empfang des zweiten Ausgangssignals zur Erzeugung des Rückwärtsschleifensignals in der zweiten Richtung, in Reaktion auf das erste Vorwärtssignal und das erste Rückwärtssignal.
8. Verzögerungsverriegelungsschleife nach Anspruch 1, bei welcher die Zählvorrichtung aufweist:
einen Vorwärtszähler zum Zählen der Anzahl an Oszillationssignalen, die in der ersten Richtung umlaufen, in Reaktion auf das Vorwärtsschleifensignal;
einen Rückwärtszähler zum Zählen der Anzahl an Oszillationssignalen, die in der zweiten Richtung umlaufen, in Reaktion auf das Vorwärtsschleifensignal und
eine Vergleichsvorrichtung zum Vergleich der Zählwerte des Rückwärtszählers und des Vorwärtszählers zur Erzeugung eines Zählerübereinstimmungssignals mit einem Logikwert "hoch", wenn die Zählwerte gleich sind.
9. Verzögerungsverriegelungsschleife nach Anspruch 1, bei welcher die Ausgabevorrichtung ein AND-Gate zur logischen Vereinigung der Ausgangssignale der Vergleichsvorrichtung und der bidirektionalen Oszillatorvorrichtung aufweist.
10. Verzögerungsverriegelungsschleife zur Verwendung bei einem Halbleitergerät, welche aufweist:
eine Eingabevorrichtung zum Empfang eines Taktsignals und eines Nicht-Taktsignals und zum Vergleich empfangener Signale, um ein internes Taktsignal zu erzeugen;
eine Steuervorrichtung zum Empfang des internen Taktes zur Erzeugung eines ersten Vorwärtssignals und eines zweiten Rückwärtssignals, die jeweils eine Impulsdauer entsprechend einem Zyklus des Taktsignals aufweisen, eines ersten Rückwärtssignals und eines zweiten Vorwärtssignals, die jeweils in Bezug auf das erste Vorwärtssignal und das zweite Rückwärtssignal eine entgegengesetzte Phase aufweisen, und eines ersten und eines zweiten Startsignals, die jeweils eine Impulsdauer entsprechend einer zu kompensierenden Zeitverzögerung aufweisen;
eine erste bidirektionale Verzögerungsvorrichtung, die einen bidirektionalen Ringoszillator und eine Zählereinheit aufweist, zum Empfang des ersten Vorwärtssignals, des ersten Rückwärtssignals und des ersten Startsignals von der Steuervorrichtung, um eine Additions- und Subtraktionseinstellung für eine Zeitverzögerung durchzuführen;
eine zweite bidirektionale Verzögerungsvorrichtung, die einen bidirektionalen Ringoszillator und eine Zählereinheit aufweist, zum Empfang des zweiten Vorwärtssignals, des zweiten Rückwärtssignals und des zweiten Startsignals von der Steuervorrichtung, um eine Additions- und Subtraktionseinstellung für eine Zeitverzögerung durchzuführen; und
eine Ausgabevorrichtung zur Durchführung einer OR-Operation mit den Ausgangssignalen der ersten und zweiten bidirektionalen Oszillatorvorrichtungen, um das Ergebnis als endgültiges, internes Taktsignal zu erzeugen.
11. Verzögerungsverriegelungsschleife nach Anspruch 10, bei welcher die erste bidirektionale Verzögerungsvorrichtung aufweist:
einen bidirektionalen Ringoszillator zum Empfang des ersten Startsignals zur Durchführung einer Ringoszillation in einer ersten und einer zweiten Richtung;
einen Vorwärtszähler zum Empfang eines Vorwärtsschleifensignals, das in der ersten Richtung umläuft, von dem bidirektionalen Ringoszillator, um hierdurch die Anzahl an Oszillationen zu zählen;
einen Rückwärtszähler zum Empfang eines Rückwärtsschleifensignals, das in der zweiten Richtung umläuft, von dem bidirektionalen Ringoszillator, um hierdurch die Anzahl an Oszillationen zu zählen;
einen Zählerkomparator zum Vergleich der Ausgangssignale des Vorwärtszählers und des Rückwärtszählers, um festzustellen, ob die Zählwerte gleich sind; und
ein AND-Gate zur logischen Vereinigung der Ausgangssignale des bidirektionalen Ringoszillators und des Zählerkomparators, um einen vereinigten Wert zu erzeugen.
12. Verzögerungsverriegelungsschleife nach Anspruch 10, bei welcher jede der bidirektionalen Verzögerungseinheiten ein Eingangssignal in einer Vorwärtsrichtung oder einer Rückwärtsrichtung ausbreitet, in Reaktion auf das erste Rückwärtssignal.
13. Verzögerungsverriegelungsschleife nach Anspruch 10, bei welcher jede der bidirektionalen Verzögerungseinheiten ein invertiertes Signal in einer Vorwärtsrichtung oder einer Rückwärtsrichtung ausbreitet, in Reaktion auf das erste Rückwärtssignal.
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