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Die vorliegende Erfindung bezieht
sich auf eine digitale Laufzeitverriegelungsschleifenschaltung für die Synchronisierung
eines internen Taktes, der in einer synchronen Halbleiterspeichervorrichtung
verwendet wird, mit einem externen Systemtakt.
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Die vorliegende Anmeldung basiert
auf der Koreanischen Anmeldung Nr. 59445/1995, die hiermit durch
Bezugnahme für
alle Zwecke eingeschlossen wird.
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Konventionellerweise umfaßt eine
synchrone Halbleiterspeichervorrichtung einen Systemtakt CLK, der
ihr extern zugeführt
wird, und einen Taktpuffer, der den externen Systemtakt CLK als
einen Takt PCLK ausgibt, der für
den Halbleiterchip erforderlich ist. Die Ausgabe des Taktpuffers
wird zu jeder Vorrichtung des Halbleiterspeichers geliefert und
mit dem externen Systemtakt synchronisiert . Der Taktpuffer puffert
jedoch einfach den externen Systemtakt CLK und liefert den gepufferten
Takt als den Takt PCLK-M, der für
den Halbleiterspeicher erforderlich ist . Dies erzeugt unvermeidlich
eine Phasendifferenz zwischen dem externen Systemtakt CLK und dem
Takt PCLK-M.
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Durch die Phasendifferenz wird der
Betrieb der Halbleitervorrichtung gemäß dem externen Systemtakt CLK
immer um eine Zeit verzögert,
die der Phasendifferenz entspricht. Somit wurden Studien durchgeführt, um
einen Takt PCLK auszubilden, der die gleiche Betriebsgeschwindigkeit
wie der des externen Systemtakts CLK hat, das heißt, so daß der Takt
PCLK vollständig
mit dem externen Systemtakt CLK synchronisiert ist, um somit keine
Phasendifferenz zwischen dem Takt PCLK und dem externen Systemtakt
CLK zu erzeugen.
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Als ein Verfahren zur Lösung dieses
Problems wurde eine Phasenverriegelungsschleife (PLL) oder eine
Laufzeitverriegelungsschleife (DDL) verwendet, um die Verzerrung
zwischen dem externen Systemtakt CLK und dem internen Takt PCLK
zu minimieren. Die PLL wird unten erläutert unter Bezugnahme auf
die begleitenden Zeichnungen. 1 ist
ein Blockdiagramm einer konventionellen Taktsynchronisierschaltung,
die eine PLL verwendet.
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Wenn der externe Takt CLK und der
interne Takt PCLK an einen Phasendetektor 12 angelegt werden, so
detektiert er die Phasendifferenz zwischen dem externen Takt CLK
und dem internen Takt PCLK durch Vergleichen ihrer Phasen und liefert
ein Phasendifferenzdetektionssignal an einen Schleifenfilter 14.
Der Schleifenfilter 14 erzeugt einen vorbestimmten Pegel
einer Gleichstromspannung V(t), das heißt einer Steuerspannung, durch
eine Tiefpaßfilterung
des Phasendifferenzdetektionssignals und liefert die Gleichstromspannung V(t)
an einen spannungsgesteuerten Oszillator 16, der mit dem
Ausgangsanschluß verbunden
ist. Der spannungsgesteuerte Oszillator 16 erzeugt einen
internen Takt PCLK, der eine Frequenz aufweist, die dem Pegel der
Steuerspannung V(t) entspricht, die vom Schleifenfilter 14 ausgegeben
wird.
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Das heißt, in der PLL-Schaltung von 1 wird, wenn die Phasendifferenz
zwischen dem externen Takt CLK und dem internen Takt PCLK einen
positiven Wert hat, der Pegel der Steuerspannung V(t) auf einen positiven
Pegel erhöht.
Dadurch wird der Zyklus des internen Taktes, der vom spannungsgesteuerten
Oszillator 16 ausgegeben wird, kurz, und somit wird die
Pha sendifterenz vermindert. Andererseits wird, wenn die Phasendifferenz
zwischen dem externen Takt CLK und dem internen Takt PCLK einen
negativen Wert hat, der Pegel der Steuerspannung V(t), die vom Schleifenfilter 14 ausgegeben
wird, vermindert, um somit den Frequenzzyklus des internen Taktes,
der vom spannungsgesteuerten Oszillator 16 ausgegeben wird,
zu verlangsamen. Somit werden der externe Takt CLK und der interne
Takt PCLK miteinander synchronisiert.
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Bei einer DLL wird der spannungsgesteuerte
Oszillator 16 durch eine spannungsgesteuerte Verzögerung ersetzt,
deren Verzögerungsbetrag
variiert wird gemäß einem
Spannungspegel. Die konventionelle Taktsynchronisierung, die die
vorher erwähnte
PLL oder DLL verwendet, hat die folgenden Probleme.
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Zunächst wird die Zeit, die erforderlich
ist, um den internen Takt mit dem externen Systemtakt zu synchronisieren,
verlängert.
Dies erhöht
die Datenzugriffszeit im Falle eines SDRAM. Das heißt, es ergibt
eine langsame Erfassungszeit. Dies begrenzt den Betrieb der Vorrichtung,
da einige μs
Zeit benötigt
werden, wenn die Frequenz des externen Taktes geändert wird. Als zweites muss
die Taktsynchronisierschaltung die ganze Zeit betrieben werden,
sogar wenn sich die Vorrichtung in der Bereitschaftsstellung befindet,
was eine Erhöhung
des Bereitschaftsstroms ergibt. Als drittes kann ein interner Takt
PCLK erzeugt werden, der langsamer ist als der einer Taktsynchronisierschaltung,
ohne eine PLL oder eine DLL bei einer Frequenz zu verwenden, die
schneller oder langsamer ist als der Zyklus des spannungsgesteuerten
Oszillators oder der Verzögerungszeit.
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Aus
DE 31 02 447 C2 ist eine Anordnung zur Synchronisation
der Phase eines Taktsignals mit der Phase eines externen Taktsignals
bekannt. Zu diesem Zweck ist eine Verzögerungsleitung mit einer Mehrzahl von
Abzweigungen mit jeweils gleichen Verzögerungszeiten vorgesehen, wobei
die Abzweigungen jeweils über
einen Schalter mit einem Ausgangsanschluss verbunden sind, der jeweils über eine
Koinzidenzdetektionsschaltung gesteuert ist.
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Eine DLL-Schaltung mit einer Verzögerungsleitung
ist aus
US 5 146 121
A bekannt, wobei die Verzögerungsleitung so gesteuert
ist, das eine Phasenbeziehung zwischen zwei Taktsignalen auch unter
variierenden Umgebungsbedingungen aufrecht erhalten wird.
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Die Aufgabe der vorliegenden Erfindung
besteht darin, eine digitale Laufzeitverriegelungsschleifenschaltung
zu liefern, die eine synchrone Verzögerungsleitung (SDL) verwendet,
die einen internen Takt erzeugt, der genau mit einem externen Systemtakt
synchronisiert ist. Ferner soll durch die zu liefernde digitale Laufzeitverriegelungsschaltung,
die eine synchrone Verzögerungsleitung
verwendet, die Verzögerungsdifferenz
zwischen einem externen Systemtakt und einem internen Takt durch
Vergleichen eines inneren Taktes, der nicht verzögert ist, mit einem anderen
internen Takt, der um eine vorbestimmte Zeit verzögert ist,
minimiert werden.
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Um die Aufgabe der vorliegenden Erfindung
zu lösen,
wird eine digitale Laufzeitverriegelungsschaltung bereitgestellt,
die eine synchrone Verzögerungsleitung
verwende t, die einen Eingabeknoten aufweist, der einen externen
Takt empfängt
und einen internen Taktknoten, der einen internen Takt erzeugt,
der mit dem externen Takt synchronisiert ist, wobei die Schaltung
folgendes umfaßt:
einen Verzögerungspuffer
für die
Verzögerung
des externen Taktes um eine vorbestimmte Zeit, und zur Erzeugung
des verzögerten
Taktes als einen ersten Takt; eine Hauptverzögerung für die Verzögerung des ersten Taktes um
eine vorbestimmte Zeit, und zur Erzeugung des verzögerten Taktes
als einen zweitern Takt; eine erste Verzögerungsleitung, die aus einer
Vielzahl von Einheitsverzögerungen
besteht, die seriell miteinander verbunden sind, wobei die Einheitsverzögerungen
den z weiten Takt um vorbestimmte Einheitslängen verzögern; eine zweite Verzögerungsleitung,
die aus einer Vielzahl von Einheitsverzögerungen besteht, die seriell
verbunden sind, wobei die Einheitsverzögerun den ersten Takt um vorbestimmte
Einheitslängen
verzögern
eine Schaltvorrichtung zur Erzeugung des ersten Taktes des internen
Taktknotens in Erwiderung auf die Aktievierung eines Freigabesignal
an ihren Steuer-eingängen,
wobei die Schaltvorrichtung eine Vielzahl von Schaltern hat, die
jeweils zwischen den Ausgangsknoten der Einheitsverzögerungen,
die in der zweiten Verzögerungs leitung
angeordnet sind, und dem internen Taktknoten geschaltet sind, wobei
der erste Takt um eine vorbestimmte Einheitsverzögerungslänge verzögert wird; und eine Verzögerungsphasenvergleichsvorrichtung
für die
Aktivierung eines Freigabeanschlußes eines vorbestimmten Schalters,
wenn der erste Takt und mindestens einer der Takte, die von den
Einheitsverzögerungen,
die in der ersten Verzögerungsleitung
ausgegeben werden, in Phase sind, wobei die Verzögerungsphasenvergleichsvorrichtung
zwischen den Ausgabeknoten der Einheitsverzögerungen, die in der ersten
Verzögerungsleitung
angeordnet sind, und den Freigabeanschlüssen der Schalter der Schaltvorrichtung
angeordnet sind.
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1 ist
ein Blockdiagramm einer konventionellen Taktsynchronisierschaltung,
die einen Phasenverriegelungskreis verwendet;
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2 ist
ein Blockdiagramm einer digitalen Laufzeitverriegelungsschleifenschaltung,
die eine synchrone Verzögerungsleitung
verwendet, gemäß der vorliegenden
Erfindung;
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3 ist
ein Zeitdiagramm für
die Erläuterung
des Betriebs der digitalen Laufzeitverriegelungsschaltung der 2;
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4 ist
ein Schaltungsdiagramm einer digitalen Laufzeitverriegelungsschaltung
gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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5 ist
ein Zeitdiagramm für
die Erläuterung
des Betriebs der synchronen Verzögerungsleitung
der 4; und
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6 ist
ein Wellenformdiagramm, das das Ergebnis einer Simulation der digitalen
Laufzeitverriegelungsschaltung, die eine synchrone Verzögerungsleitung
verwendet, gemäß der vorliegenden
Erfindung, zeigt.
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GENAUE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Eine bevorzugte Ausführungsform
der vorliegenden Erfindung wird nun unter Bezug auf die begleitenden
Zeichnungen erläutert. 2 ist ein Blockdiagramm
einer digitalen Laufzeitverzögerungsschaltung,
die eine synchrone Verzögerungsleitung
verwendet, gemäß der vorliegenden
Erfindung. In 2 bezeichnet
die Bezugszahl BDC einen Verzögerungspuffer
für das
Verzögern
eines externen Taktes CLK um eine vorbestimmte Zeit und das Erzeugen
des verzögerten
Taktes als einen ersten Takt PCLK_M. Der erste Takt PCLK_M, der
vom Verzögerungspuffer
BDC ausgegeben wird, wird an den Eingangsknoten der Hauptverzögerung MDC,
eine Vielzahl von Verzögerungsdetektoren
DDC1 bis DDCn und an eine zweite Verzögerungsleitung gegeben. Eine
Vielzahl von Einheitsverzögerungen
FUD1 bis FUDn, die eine identische Verzögerungslänge haben, sind seriell mit
dem Ausgabeknoten der Hauptverzögerung
MDC verbunden. Die Einheitsverzögerungen
FUD1 bis FUDn erzeugen Takte D2 bis Dn, die von einem zweiten Takt
D1 verzögert
werden, der an die Einheitsverzögerungen
gelegt wird.
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Die zweite Verzögerungsleitung ist derart konstruiert,
daß eine
Vielzahl von Einheitsverzögerungen BUD1
bis BUDn, die die gleiche Verzögerungslänge wie
die Einheitsverzögerung
FUDi (hier ist i eine natürliche Zahl)
haben, seriell verbunden sind. Schalter SWC1 bis SWCn sind zwischen
dem internen Taktausgangsknoten und einem Eingabeknoten und einem
Ausgabeknoten der Einheitsverzögerungen
BUD1 bis BUDn geschaltet, die in der zweiten Verzögerungsleitung
angeordnet sind. Schalter SWC1 bis SWCn wählen mindestens einen Takt
des ersten Taktes PCLK_M und eines Taktes Di, der um eine vorbestimmte
Einheitslänge
verzögert
ist, und liefern den ausgewählten
Takt an den Ausgabeknoten des internen Taktes PCLK in Erwiderung auf
die Aktivierung eines Freigabesignals Fi. Weiterhin werden die Schalter
SWC1 bis SWCn durch die Aktivierung der Ausgangssignale einer Vielzahl
von Phasendetektoren DDC1 bis DDCn jeweils freigegeben. Jeder der
Phasendetektoren DDC1 bis DDCn empfängt als erstes einen Takt PCLK_M
und einen verzögerten
Takt Di, welcher von den Einheitsverzögerungen FUD1 bis FUDn ausgegeben
wird, die in der ersten Verzögerungsleitung
angeordnet sind, an zwei Eingangsanschlüssen und vergleicht die Phase
des ersten Taktes und eines verzögerten
Taktes D1 miteinander. Hier verriegelt jeder der Phasendetektoren
den verzögerten
Takt Di, wenn der Takt PCLK_M und der Takt Di in Phase sind und
aktiviert sein Ausgangssignal, wenn sich der erste Takt PCLK_M in
einem logisch "niedrigen" Zustand befindet.
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3 ist
ein Zeitdiagramm für
die Erläuterung
des Betriebs der digitalen Laufzeitverriegelungsschaltung der 2. Wenn ein externer Takt,
der in 3 gezeigt ist,
an die Schaltung der 2 angelegt
wird, verzögert
der Verzögerungspuffer
BDC den externen Takt CLK und erzeugt einen ersten Takt PCLK M,
der einen Taktpuls hat, der in 3 gezeigt
ist. Der erste Takt PCLK_M wird durch die Hauptverzögerung MDC
verzögert,
die eine Verzögerungszeit
hat, die der Verzögerung
des Verzögerunspuffers
BDC entspricht, um somit als zweiter Takt D1 ausgegeben zu werden.
Darüberhinaus
wird der erste Takt PCLK_M, der vom Verzögrungspuffer BDC ausgegeben
wird, an den ersten Eingabeknoten einer Vielzahl von Verzögerungsdetektoren DDCi
geliefert (hier ist i eine natürliche
Zahl) und zur selben Zeit, an die Einheitsverzögerung BUD1 gelegt.
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Der zweite Takt D1 wird sequentiell
um eine vorbestimmte Einheitslänge
verzögert
gemäß einer
Vielzahl von Einheitsverzögerungen
FUDi, die seriell mit dem Ausgabeknoten der Hauptverzögerung MDC
verbunden sind, um somit als Verzögerungstakte D2 bis Dn, wie
sie in 3 gezeigt sind,
erzeugt zu werden. Hier hat die Verzögerungslänge der Vielzahl von Einheitsverzögerungen
FUDi eine identische Verzögerungslänge. Der
zweite Takt D1, der von der Hauptverzögerung MDC ausgegeben wird,
und die sequentiell verzögerten Takte
D2 bis Dn werden an einen Eingabeknoten der Verzögerungsdetektoren DDC1 bis
DDCn angelegt.
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Der Verzögerungsdetektor DDC1 vergleicht
die Phase des ersten Taktes PCLK_M, der von einem Verzögerungspuffer
BDC ausgegeben wird, mit der Phase des ersten Taktes D1, der von
der Hauptverzögerung MDC
ausgegeben wird, und Verzögerungsdetektoren
DDC2 bis DDCn vergleichen die Phase des ersten Taktes PCLK_M mit
der Phase der Verzögerungstakte
D2 bis Dn, die vom Ausgabeknoten der Einheitsverzögerungen
FUDi ausgegeben wird, die jeweils in der ersten Verzögerungsleitung
angeordnet sind. Die Vielzahl von Verzögerungsdetektoren DDCi, die
den ersten Takt PCLK_M und den verzögerten Takt Di empfangen ,
aktivieren ein Freigabesignal Fi, das den Zyklus des verzögerten Taktes
Di hat, der angelegt wird, wenn der erste Takt PCLK_M und der Takt
Di in Phase sind.
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Wenn beispielsweise der erste Takt
PCLK_M und der verzögerte
Takt D7, der von der Einheitsverzögerung FUD7 ausgegeben wird,
in Phase sind, wie das in 3 gezeigt
ist, so verriegeln die Verzögerungsdetektoren
DDC7 den verzögerten
Takt D7 und geben ihn aus, wenn der Pegel des ersten Taktes PCLK_M sich
in einem logisch "niedrigen" Zustand befindet.
Das heißt,
der Verzögerungsdetektor
DDC7 aktiviert das Ausgabesignal F7. Somit wird Schalter SWC7, dessen
Steueranschluß mit
dem Ausgabeknoten des Verzögerungsdetektors
DDC7 verbunden ist, angeschaltet, um somit den Takt D7' , der von den Einheitsverzögerungen BUD1
bis BUD7 sequentiell verzögert
wird mit dem Ausgabeknoten des inneren Taktes PCLK zu verbinden. Das
heißt,
das Ausgabesignal des Verzögerungsdetektors
DDC7 wählt
den verzögerten
Takt D7' von den
Ausgängen
D1' bis Dn' der Einheitsverzögerungen
BUD1 bis BUDn und verbindet ihn mit dem internen Takt PCLK ohne
eine Hauptverzögerung
des ersten Taktes PCLK_M.
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Der interne Takt PCLK, der gemäß den vorher
erwähnten
Operationen ausgegeben wird, ist schneller als der erste Takt PCLK_M
durch die Verzögerung
der Hauptverzögerung
MDC. Wenn die Verzögerungen
der Hauptverzögerung
MDC und des Verzögerungspuffer
BDC dieselben sind, besteht keine Verzögerung zwischen dem externen
Takt CLK und dem internen Takt PCLK. Das heißt, es wird der interne Takt
PCLK erzeugt, der die gleiche Phase wie die des externen Taktes
CLK hat. Somit braucht es in der Schaltung der 2 drei Takte, um die Phasen des externen
Taktes CLK und des internen Taktes PCLK zu synchronisieren. Dieser
löst das
Problem einer langsamen Erwerbszeit und verhindert den Stromverbrauch
im Bereitstellungszustand.
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4 ist
ein Schaltungsdiagramm der digitalen Laufzeitverriegelungsschleifenschaltung
gemäß einer Ausführungsform
der vorliegenden Erfindung. 4 zeigt
die Konfiguration einer Vielzahl von Einheitsverzögerungen
FUD1 bis FUDn und BUD1 bis BUDn, einer Vielzahl von Schaltern SWC1
bis SWCn und einer Vielzahl von Verzögerungsdetektoren DDC bis DDCn
und ihre gegenseitige Verbindung. 5 ist
ein Zeitdiagramm für
das Erläutern
des Betriebs der synchronen Verzögerungsleitung
der 4 und zeigt die
Ausgabezeitbeziehung zwischen dem ersten Takt PCLK_M, der vom Verzögerungspuffer
BDC ausgegeben wird, und einer Vielzahl von Einheitsverzögerungen
FUD1 bis FUD10.
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Wenn der externe Takt CLK der 3 an die digitale Laufzeitverriegelungsschleifenschaltung
angelegt wird, so verzögert
der Verzögerungspuffer
BDC den externen Takt um eine vorbestimmte Zeit, um somit einen
ersten Takt PCLK_M zu erzeugen, der in 5 gezeigt ist. Die Hauptverzögerung MDC
verzögert
den ersten Takt PCLK_M um eine vorbestimmte Zeit, um somit einen
ersten Takt D1, der in 5 gezeigt
ist, zu erzeugen . Hier wird der erste Takt PCLK_M sequentiell um
eine Vielzahl von Einheitsverzögerungen
BUD1 bis BUDn verzögert,
die seriell mit der zweiten Verzögerungsleitung
verbunden sind, und die Ausgabeknoten der Einheitsverzögerungen
BUD1 bis BUDn erzeugen jeweils verzögerte Takte D1' bis Dn'. Die verzögerten Takte
D1' bis Dn schreiben
die Verzögerungslänge der
Hauptverzögerung
MDC vor, und sie werden nicht als interner Takt PCLK_M ausgegeben,
es sei denn, daß die
Schalter SWC1 bis SWCn, die zwischen den Ausgabeknoten der Verzöge rungsdetektoren
und dem Knoten des inneren Taktes PCLK_M geschaltet sind, angeschaltet
werden.
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Der erste Takt D1, der von der Hauptverzögerung MDC
ausgegeben wird, wird durch eine seriell geschaltete Verzögerungsleitung
von Einheitsverzögerungen
FUD1 bis FUDn verzögert,
von denen jede aus zwei Invertern besteht, die seriell miteinander
verbunden sind, um somit in 5 gezeigte
Takte D1 bis D10 zu erzeugen. Die Takte D1 bis Dn(Di), die jeweils
von den Ausgabeknoten der Einheitsverzögerungen FUD1 bis FUDn ausgegeben
werden, werden an das Transfer-Gatter T1 gegeben, das im Verzögerungsdetektor DDC2
bis DDCn enthalten ist, mit Ausnahme des ersten Verzögerungsdetektors
DDC1. Hier besteht das Transfergatter T1 aus einem PMOS-Transistor
und einem NMOS-Transistor, ähnlich
einem konventionellen Transfergatter. Der Gateanschluß des NMOS-Transistors
ist mit einem ersten Takt PCLK_M und der Gate-Anschluß des PMOS-Transistors
ist mit dem Ausgabeknoten eines Inverters INT verbunden, der den
ersten Takt PCLK_M invertiert.
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Der Ausgabeknoten des Transfergatters
T1 in den Verzögerungsdetektoren
DDC2 bis DDCn ist mit dem Eingangsknoten einer ersten Verriegelungsschaltung
LT1 verbunden, die ein an sie angelegtes Signal verriegelt und invertiert.
Somit werden, wenn der erste Takt PCLK_M, der vom Verzögerungspuffer
BDC ausgegeben wird, sich in einem logisch "hohen" Zustand befindet, die verzögerten Takte
D2 bis Dn, die von den Einheitsverzögerungen FUD1 bis FUDn ausgegeben
werden, verriegelt und vom Ausgangsknoten der ersten Verriegelungsschaltung
LT1 in Verzögerungsdetektoren
DDC2 bis DDCn ausgegeben.
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Der Ausgabeknoten der ersten Verriegelungsschaltung
LT1 ist mit einerm Transfergatter T2 verbunden, das geschaltet wird,
wenn sich der erste Takt PCLK_M in einem "niederen" Pegel befindet. Der Ausgabeknoten des
Transfergatter T2 ist mit einer zweiten Verriegelungsschaltung LT2
verbunden, die ein an sie gelegtes Signal verriegelt und invertiert.
Der Ausgabeknoten der zweiten Verriegelungsschaltung LT2 ist mit
dem Eingabe knoten B eines Trägergenerators
CR verbunden, der mit dem Steueranschluß der SWCi verbunden ist. Hier
aktiviert der Trägergenerator
CR ein Freigabesignal, das von seinem Ausgabeknoten Fi ausgegeben wird,
und sperrt zur gleichen Zeit den Trägerausgabeanschluß CROi,
wenn der Trägereingabeanschluß A und der
Eingabeknoten B in den logisch "niedrigen" beziehungsweise "hohen" Zuständen sind.
Die Wahrheitstabelle des Betriebs wird in der folgenden Tabelle
1 gezeigt. Hier ist der Trägerausgabeanschluß CROi mit
eine NOR-Gatter NOR verbunden, das mit dem Trägereingabeanschluß A des
Trägergenerators
CR, der im Verzögerungsdetektor
DDCi-1 angeordnet ist, der mit der folgenden Stufe verbunden ist,
und dem Trägerausgabeanschluß CROi verbunden
ist. Tabelle
1
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Somit verriegelt jeder der Verzögerungsdetektoren
DDC2 bis DDCn jeweils die verzögerten
Takte D2 bis Dn, die von den Einheitsverzögerungen FUD2 bis FUDn ausgegeben
werden, wenn sich der erste Takt PCLK_M in einem logisch "hohen" Zustand befindet
und gibt das Freigabesignal Fi frei, das den Knoten des inneren
Taktes PCLK_M mit dem Takt Di' verbindet,
der durch eine Einheitsverzögerung
BUDi verzögert
wurde, die dem Verzögerungstakt
Di entspricht, der sich in einem logisch "hohen" Zustand befindet, wenn sich der erste
Takt PCLK_M in einem logisch "niederen" Zustand befindet.
Hierbei werden, wenn das Freigabesignal Fi aktiviert ist, die Freigabesignale
Fi+1, Fi+2,..., und Fi+n durch die Verbindung des Trägergenerators
CR gesperrt.
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In der Zwischenzeit umfaßt der erste
Verzögerungsdetektor
DDC1 eine Betriebsartauswahlvorrichtung, die mit einer Benutzerauswahl
betrieben wird. Beispielsweise wird im Fall, daß der Zyklus des externen Taktes
CLK länger
als die Verzögerungslänge der
ersten und zweiten Verzögerungsleitungen
ist, der Betrieb des Verzögerungsdetektors
DDC1 durch die Sicherungen F1 und F2 bestimmt, die nach Wahl des
Benutzers verbunden oder nicht verbunden sind. Die Sicherungen F1
und F2 sind nicht verbunden, wenn der Zyklus des externen Taktes
CLK kürzer
als die Verzögerungslänge auf
den ersten und zweiten Verzögerungsleitungen
ist, und umgekehrt.
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Wenn die Sicherungen F1 und F2 im
Verbindungszustand sind, wird der Eingabebetrieb des externen Taktes
CLK, dessen Zyklus länger
ist als die Verzögerungslänge der
Verzögerungsleitung
auf die folgende Art ausgeführt.
Wenn ein logisch "niedriger" Pegel des ersten
Taktes PCLK_M angewandt wird, so erzeugt ein NOR-Gatter NOR ein
logisch "hohes" Signal, wobei es
sich bei ihm um eines aus der Vielzahl der NOR-Gatter NORi handelt,
dessen einer Eingangsknoten mit dem Trägeranschluß CROi der Verzögerungsdetektoren DDC2
bis DDCn verbunden ist, um so eine erste Verriegelungsschaltung,
die sich im Verzögerungsdetektor DDC1
befindet, zu initialisieren. In diesem Zustand wird, wenn der erste
Takt PCLK_M auf einen logisch "hohen" Pegel gebracht wird,
der PMOS-Transistor PMOS angeschaltet gemäß dem Ausgangssignal des Invertes INT.
Dadurch wird der Ausgang der ersten Verriegelungsschaltung LT1 "hoch". Wenn der erste
Takt PCLK_M in einen logisch "niedrigen" Zustand geändert wird, überträgt das Transfer-Gatter T2, das im
Verzögerungsdetektor
DDC1 angebracht ist, das Ausgangssignal der ersten Verriegelungsschaltung
LT1 zur zweiten Verriegelungsschaltung LT2, die ihr Eingangssignal
invertiert und verriegelt, um somit den Schalter SWC1 anzu schalten.
Somit wird der erste Takt PCLK_M direkt zum internen Takt PCLK umgeleitet,
wenn der externe Takt CLK, dessen Zyklus länger ist als die Verzögerungslänge der
Verzögerungsleitung,
angelegt wird.
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6 zeigt
das Ergebnis einer Simulation der digitalen Laufzeitverriegelungsschleifenschaltung
der vorliegenden Erfindung. Bezieht man sich auf 6, so braucht es drei Zyklen des externen
Systemtaktes CLK um die Phase des externen Systemtaktes CLK und
des internen Taktes PCLK zu synchronisieren.
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Wie oben beschrieben wurde, minimiert
die vorliegende Erfindung die Phasendifferenz zwischen dem externen
Takt und dem internen Takt durch Vergleich eines inneren Taktes,
der um eine vorbestimmte Zeit verzögert ist, mit einem anderen
inneren Takt, der nicht verzögert
ist, unter Verwendung der synchronen Verzögerungsleitung. Dies vermindert
die Zugriffszeit des SDRAM, der einen Datenzugriff durchführt durch
Synchronisieren eines externen Taktes.