DE19811591A1 - Taktsignal modellierende Schaltung mit negativer Verzögerung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine ein Taktsignal modellierende Schaltung und insbesondere auf eine Schaltung mit negativer Verzögerung, die eine Schal­ tung zur Verhinderung eines mehrfachen Einrastens aufweist.

Mit fortschreitender Speichertechnik arbeiten Speicher­ vorrichtungen bei höheren Geschwindigkeiten. Das interne Taktsignal für einen Speicherchip wird im allgemeinen durch Verzögern eines externen Taktsignals um eine vorbestimmte Zeitspanne erhalten. Für eine Verzögerung eines externen Taktsignals gibt es jedoch eine Grenze. Wenn beispielsweise unter Verwendung eines internen Taktsignals, das auf einem verzögerten externen Taktsignal basiert, auf die Daten der Speichervorrichtung zugegriffen wird, wird die Zugriffszeit verlängert.

Daher wird die Verzögerungszeit zwischen einem externen Taktsignal und einem internen Taktsignal durch Verwenden einer PLL (eingerasteten Phasenregelschleife) oder einer DLL (eingerasteten Verzögerungsregelschleife) reduziert, oder das interne Taktsignal wird schneller als das externe Taktsignal erzeugt. Der Prozeß, in dem das interne Takt­ signal schneller als das externe Taktsignal erzeugt wird, wird negative Verzögerung genannt. Verwendet man die PLL oder DLL, sind zum Liefern eines eingerasteten Taktsignals einige hundert Taktzyklen notwendig. Außerdem erhöht die PLL oder DLL den Stromverbrauch.

Der oben genannte Sachverhalt ist hier zur Erläuterung des technischen Hintergrunds beschrieben.

Eine Aufgabe der vorliegenden Erfindung ist, eine Schaltung mit negativer Verzögerung zu schaffen, die die Probleme des Standes der Technik überwindet.

Eine andere Aufgabe der vorliegenden Erfindung besteht darin, den Stromverbrauch zu reduzieren.

Eine weitere Aufgabe der vorliegenden Erfindung ist, ein mehrfaches Einrasten (engl. multi-locking phenomenon) zu verhindern.

Noch eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein genau eingerastetes Taktsignal zu liefern.

Die Vorteile, Merkmale und/oder Aufgaben können ganz oder teilweise erreicht oder gelöst werden, indem der Pegel eines Signals nach einem Einheitsverzögerungsanschluß, in dem ein Einrast-Phänomen auftritt, auf einem vorbestimmten Pegel gehalten wird, wenn ein Einrast-Phänomen in einem vorbestimmten Einheitsverzögerungsanschluß in einem Hoch­ frequenzbereich auftritt.

Die vorliegende Erfindung kann auch durch eine Schal­ tung zur Verhinderung eines mehrfachen Einrastens für eine Schaltung mit negativer Verzögerung teilweise oder ganz verwirklicht werden. Diese enthält eine Verzögerungseinheit zum sequentiellen Verzögern externer Taktsignale durch eine Vielzahl von Einheitsverzögerungsanschlüssen, eine Abtast- und Berechnungseinheit zum Halten der Pegel von Signalen von den Einheitsverzögerungsanschlüssen, die nach einem vorbestimmten Einheitsverzögerungsanschluß angeschlossen sind, in dem ein Einrast-Phänomen auftritt, auf einem vor­ bestimmten Pegel, wenn ein Verzögerungstaktsignal unter einer Vielzahl von Verzögerungstaktsignalen von den Ein­ heitsverzögerungsanschlüssen eingerastet ist, und eine Aus­ gabeeinheit zum Ausgeben eines Verzögerungstaktsignals, das gemäß einer Ausgabe von der Abtast- und Berechnungseinheit auf ein externes Taktsignal eingerastet ist.

Die vorliegende Erfindung kann auch durch eine signal­ modellierende Schaltung teilweise oder ganz verwirklicht werden, die eine Verzögerungseinheit, die ein erstes Signal nacheinander verzögert, um eine Vielzahl verzögerter Sig­ nale zu erzeugen, und eine Einrichtung aufweist, um eines der Vielzahl verzögerter Signale auszuwählen, wenn eine Übergangsflanke (engl. transiting edge) des ersten Signals zwischen zwei Übergangsflanken zweier, um eine vorgeschrie­ bene Zeitspanne verzögerter Signale liegt, so daß das aus­ gewählte verzögerte Signal als ein modelliertes Signal aus­ gegeben wird.

Die vorliegende Erfindung wird durch eine signalmodel­ lierende Schaltung nach Anspruch 1 verwirklicht.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand schematischer Zeichnungen mit weiteren Einzelheiten erläutert. Es zeigen:

Fig. 1 ein Schaltungsdiagramm, das eine Schaltung mit negativer Verzögerung gemäß einer ersten bevorzugten Aus­ führungsform der vorliegenden Erfindung veranschaulicht;

Fig. 2A bis 2H Wellenformdiagramme von Signalen in­ nerhalb der Schaltung von Fig. 1;

Fig. 3 ein Schaltungsdiagramm, das eine Schaltung mit negativer Verzögerung mit einer Schaltung zur Verhinderung eines mehrfachen Einrastens gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht; und

Fig. 4 ein Schaltungsdiagramm, das eine Schaltung mit negativer Verzögerung mit einer Schaltung zur Verhinderung eines mehrfachen Einrastens gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht.

Fig. 1 veranschaulicht eine Schaltung mit negativer Verzögerung gemäß einer ersten bevorzugten Ausführungsform, die einen ein externes Taktsignal CLKext empfangenden Ein­ gabepuffer 10, eine Verzögerungseinheit 20, eine Abtastein­ heit und Berechnungseinheit 30 sowie eine Ausgabeeinheit mit einer ersten Ausgabeeinheit 40 und einer zweiten Aus­ gabeeinheit 50 enthält. Der zweite Ausgabepuffer 50 ist mit einer Reihe von Invertern 13, 14 und 15 gekoppelt, die ein internes Taktsignal CLKaus liefern.

Der Eingabepuffer 10 puffert ein externes Taktsignal OLKext, um ein Eingangstaktsignal CLKein zu liefern. Die Verzögerungseinheit 20 empfängt das Eingangstaktsignal CLKein und enthält eine Vielzahl von Einheitsverzögerungs­ anschlüssen D1 bis Dn, die nacheinander das Eingangstakt­ signal CLKein vom Eingabepuffer 10 verzögern, um eine Viel­ zahl verzögerter Taktsignale CLK_D1-CLK_Dn zu liefern. Um die Verzögerung zu liefern, enthält die Verzögerungseinheit mehrere in Reihe geschaltete Inverter. In dieser Ausfüh­ rungsform sind zwei Inverter seriell verbunden, um je einen Einheitsverzögerungsanschluß zu bilden. Ferner werden zwei zusätzliche Einheitsverzögerungsanschlüsse 21 und 22 ver­ wendet, um das Eingangstaktsignal CLKein weiter zu verzö­ gern. Die zusätzlichen Einheitsverzögerungsanschlüsse kön­ nen, oder auch nicht, zur Kopplung mit der Abtast- und Berechnungseinheit 30 verwendet werden, und die Anzahl von Invertern kann entsprechend der gewünschten Verzögerung zum Erzeugen der Vielzahl verzögerter Taktsignale CLK_D1-CLK_Dn variiert werden.

Die Abtast- und Berechnungseinheit 30 tastet die verzö­ gerten Taktsignale von den Einheitsverzögerungsanschlüssen gemäß dem Taktsignal CLKein ab, führt nacheinander eine lo­ gische Operation an denselben durch und gibt Einrast-Frei­ gabesignale LE1-LEo aus. In dieser bevorzugten Ausführungs­ form enthält die Abtast- und Berechnungseinheit 30 eine Vielzahl von Flipflops FF1 bis FFm und eine Vielzahl von NOR-Gattern NR1 bis NRm.

Jedes Flipflop FF1 bis FFm tastet das entsprechende, an je einem Eingangsanschluß D empfangene verzögerte Taktsig­ nal CLK_D1-CLK_Dn entsprechender Einheitsverzögerungs­ anschlüsse D1 bis Dn mit dem Eingangstaktsignal CLKein ab, das an je einem Taktanschluß empfangen wird. Jeder Setz/Rücksetzanschluß R der Flipflops ist so gekoppelt, daß er ein Freigabesignal EN empfängt. Die Flipflops werden durch ein Freigabesignal EN mit einem hohen Pegel freigege­ ben und durch ein Freigabesignal EN mit einem niedrigen Pegel zurückgesetzt. Die Vielzahl NOR-Gatter NR1 bis NRm vergleicht nacheinander die Ausgaben Q und /Q von den Flip­ flops FF1 bis FFm und gibt ein Einrast-Freigabesignal LEo aus.

Wenn ein verzögertes Taktsignal von einem Einheitsver­ zögerungsanschluß eingerastet ist, wenn z. B. eine Über­ gangsflanke des Eingangstaktsignals CLKein vorzugsweise etwa in der Mitte zwischen Übergangsflanken zweier verzö­ gerter Taktsignale CLK_D(n-1) und CLK_Dn liegt, geben das mit dem Taktsignal CLK_D(n-1) gekoppelte Flipflop und die folgenden Flipflops an den Ausgangsanschlüssen Q und /Q der Flipflops Signale mit niedrigen bzw. hohen Pegeln aus. Die mit dem Taktsignal vor CLK_D(n-1) gekoppelten Flipflops, d. h. mit nicht eingerasteten verzögerten Signalen des Ein­ heitsverzögerungsanschlusses gekoppelte Flipflops, geben hohe und niedrige Pegel an den Ausgangsanschlüssen Q bzw. /Q der Flipflops aus.

Fig. 1 zeigt die Flipflops FF1-FFm, die in dieser Rei­ henfolge mit abgetasteten Taktsignalen CLK_D1-CLK_Dn ge­ koppelt sind. Die Flipflops FF1-FFm können jedoch gemäß dem Frequenzband, vorzugsweise zwischen 70 MHz bis 200 MHz, eines externen Taktsignals CLKext mit beliebigen entspre­ chenden Einheitsverzögerungsanschlüssen D1-Dn, 21 und 22 gekoppelt sein. Ferner können mehrere verschiedene Flip­ flops und andere äquivalente Abtastvorrichtungen verwendet werden. Außerdem kann eine Übergangsflanke des Eingangs­ taktsignals CLKein, die etwa in der Mitte zwischen Über­ gangsflanken von zwei Verzögerungstaktsignalen CLK_D(n-1) und CLK_Dn liegt, variiert werden.

Die erste Ausgabeeinheit 40 enthält Dreizustands- oder Dreiphasenpuffer BUF1-BUF(N). Wenn der Puffer durch ein Einrast-Freigabesignal LEo mit einem hohen Pegel freigege­ ben ist, liefert der Ausgang AUS eines freigegebenen Drei­ phasenpuffers das verzögerte Taktsignal CLK_Dn, das am Ein­ gang EIN gespeist wurde. Die Puffer, die durch das Einrast- Freigabesignal mit einem niedrigen Pegel gesperrt sind, halten am Ausgang AUS einen Zustand mit hoher Impedanz auf­ recht. Die Puffer sind mit den NOR-Gattern der Abtast- und Berechnungseinheit 30 versetzt gekoppelt. Die Puffer können jedoch in anderen versetzten Anordnungen oder direkt ohne Versetzung mit den NOR-Gattern gekoppelt sein.

Die zweite Ausgabeeinheit 50 enthält eine Vielzahl von Verriegelungen L1-Lp, die jeweils mit Ausgängen AUS der Dreiphasenpuffer gekoppelt sind und erste und zweite Inver­ ter I1 und I2 aufweisen. Die Ausgaben der Verriegelungen L1-Lp werden durch ein NOR-Gatter 51 logisch NOR-verarbei­ tet, um ein internes Taktsignal CLKaus zu liefern, das durch seriell verbundene Inverter 13-15 weiter verzögert wurde. Die Verriegelung L1 ist mit dem Ausgang AUS von vier Dreiphasenpuffern gekoppelt, wohingegen die Verriegelung L2 mit dem Ausgang AUS von zwei Dreiphasenpuffern gekoppelt ist. Wie man erkennen kann, können solche Anordnungen ge­ ändert werden, und die Inverter 13-15 mögen nicht notwendig sein.

Der Betrieb der Schaltung mit negativer Verzögerung von Fig. 1 wird mit Verweis auf die Fig. 2A-2H beschrieben. Wenn ein externes Taktsignal CLKext vorliegt, wie in Fig. 2A dargestellt ist, wird das Eingangstaktsignal CLKein von Fig. 2B vom Eingabepuffer 10 durch die Einheitsverzöge­ rungsanschlüsse D1 bis Dn der Verzögerungseinheit 20 nach­ einander verzögert (siehe z. B. Fig. 2C-2F).

Wie in den Fig. 2E und 2F dargestellt ist, liegt die Übergangsflanke des Eingangstaktsignals CLKein etwa in der Mitte zwischen den Übergangsflanken der verzögerten Takt­ signale CLK_D6 und CLK_D7, d. h. es gilt Δt1 = Δt2. Wenn durch die Abtast- und Berechnungseinheit 30 ein solcher Zu­ stand abgetastet wird, geben die Flipflops FF4-FFm Niedrig und Hoch aus.

Die NOR-Gatter NR1-NRm führen eine logische NOR-Opera­ tion an den von den Ausgangsanschlüssen Q und /Q geliefer­ ten Signalen durch. Das NOR-Gatter NR4 gibt ein Einrast- Freigabesignal LE4 aus, wohingegen die restlichen NOR- Gatter NR1-NR3 und NR5-NRm Freigabesignale LE1-LE3 und LE5-LEm mit einem niedrigen Pegel liefern. Der freigegebene Puffer BUF4 liefert das verzögerte Taktsignal CLK_D4 an den Ausgang AUS, d. h. den in Fig. 2G veranschaulichten Knoten N1, der durch die Verriegelung L1 der zweiten Ausgabeein­ heit 50 verriegelt ist. Die nicht freigegebenen Puffer liefern am Ausgang AUS einen Zustand mit hoher Impedanz. Die Ausgabe von der Verriegelung L1 wird durch das NOR- Gatter 51 NOR-verarbeitet, und das interne Taktsignal CLKaus wird nach einer Verzögerung durch die Inverter 13-15 geliefert, wie in Fig. 2H dargestellt ist.

Fig. 3 veranschaulicht eine Schaltung mit negativer Verzögerung gemäß einer zweiten bevorzugten Ausführungs­ form. Diese Ausführungsform ist der Ausführungsform von Fig. 1 ähnlich. Jeder der Einheitsverzögerungsanschlüsse D2-Dn weist jedoch ein NOR-Gatter und einen Inverter auf. Ein Eingang der NOR-Gatter der Einheitsverzögerungsan­ schlüsse D1-D7 ist ferner mit einer Erdungsspannung Vss gekoppelt. Die Eingänge der NOR-Gatter der Einheitsverzöge­ rungsanschlüsse D8-Dn sind so gekoppelt, daß sie in dieser Reihenfolge eine Rückkopplungsausgabe von NOR-Gattern NR4-NRm empfangen. Wie man erkennen kann, können die Rückkopp­ lungsanordnung und die Erdung der NOR-Gatter in den Ein­ heitsverzögerungsanschlüssen D1-Dn variiert werden.

Der Betrieb der Ausführungsform von Fig. 3 ist bezüg­ lich des im Zeitsteuerdiagramm von Fig. 2 veranschaulich­ ten Beispiels dem der Ausführungsform von Fig. 1 ähnlich. Das Einrast-Freigabesignal LE4 mit einem hohen Pegel legt jedoch die verzögerten Taktsignale CLK_D8-CLK_Dn der Einheitsverzögerungsanschlüsse D8-Dn bei einem hohen Pegel fest.

Fig. 4 veranschaulicht eine Schaltung mit negativer Verzögerung gemäß einer dritten bevorzugten Ausführungs­ form, die der Ausführungsform von Fig. 1 ähnlich ist. Jeder Einheitsverzögerungsanschluß D2-Dn weist jedoch ein NAND-Gatter und einen Inverter auf. Ferner ist ein Eingang der NAND-Gatter der Einheitsverzögerungsanschlüsse D1-D7 mit einer Quellenspannung Vcc gekoppelt. Statt NOR-Gatter enthält die Abtast- und Berechnungseinheit eine Vielzahl von NAND-Gattern ND1-NDm und eine Vielzahl von Invertern INV1-INVm, wobei im Vergleich zur Ausführungsform von Fig. 1 die Ausgänge von den Flipflops FF1-FFm zu jedem NAND-Gat­ ter ND1-NDm vertauscht sind. Der Eingang der NAND-Gatter der Einheitsverzögerungsanschlüsse D8-Dn ist so gekoppelt, daß er in dieser Reihenfolge eine von NAND-Gattern ND1-NDm ausgegebene Rückkopplung empfängt. Wie man erkennen kann, können die Rückkopplungsanordnung und die Versorgung der NAND-Gatter in den Einheitsverzögerungsanschlüssen D1-Dn variiert werden. Der Betrieb der Ausführungsform von Fig. 4 ist bezüglich des im Zeitsteuerdiagramm von Fig. 2 ver­ anschaulichten Beispiels dem der Ausführungsform von Fig. 1 ähnlich und wird der Einfachheit halber weggelassen.

Wie oben beschrieben wurde, kann eine Schaltung zur Verhinderung eines mehrfachen Einrastens für eine Schaltung mit negativer Verzögerung gemäß der vorliegenden Erfindung ein mehrfaches Einrasten verhindern und den Stromverbrauch reduzieren, indem die Pegel von Signalen von den Einheits­ verzögerungsanschlüssen, die nach einem Einheitsverzöge­ rungsanschluß angeschlossen sind, in dem ein Einrast- Phänomen auftritt, auf einem vorbestimmten Pegel gehalten werden, wenn ein Einrast-Phänomen in einem Einheitsverzöge­ rungsanschluß in einem Hochfrequenzbereich auftritt.

Die vorhergehenden Ausführungsformen sind nur beispiel­ haft und sollen die vorliegende Erfindung nicht beschrän­ ken. Die vorliegende Lehre kann ohne weiteres auf andere Gerätetypen angewandt werden. Die Beschreibung der vorlie­ genden Erfindung soll der Veranschaulichung dienen und den Umfang der Ansprüche nicht beschränken. Viele Alternativen, Modifikationen und Änderungen sind für den Fachmann ersichtlich.

Claims (19)

1. Signalmodellierende Schaltung mit:
einer Verzögerungseinheit (20), die ein erstes Signal nacheinander verzögert, um eine Vielzahl verzögerter Signale zu erzeugen; und
einer Einrichtung zum Auswählen eines der Vielzahl ver­ zögerter Signale, wenn eine Übergangsflanke des ersten Signals um eine vorgeschriebene Zeitspanne zwischen zwei Übergangsflanken zweier verzögerter Signale liegt, so daß das ausgewählte verzögerte Signal als ein modelliertes Signal ausgegeben wird.

2. Signalmodellierende Schaltung nach Anspruch 1, worin das erste Signal ein Eingangstaktsignal eines gepufferten externen Taktsignals ist.

3. Signalmodellierende Schaltung nach Anspruch 1, worin die Verzögerungseinheit (20) eine Vielzahl von Einheitsver­ zögerungsanschlüssen (D1-Dn) zum Erzeugen der Vielzahl ver­ zögerter Signale in dieser Reihenfolge enthält, die jeweils nacheinander das erste Signal verzögern.

4. Signalmodellierende Schaltung nach Anspruch 1, worin die Auswahleinrichtung enthält:
eine mit der Verzögerungseinheit (20) gekoppelte Ab­ tast- und Berechnungseinheit (30), die die Vielzahl ver­ zögerter Signale abtastet, um zu bestimmen, ob die Über­ gangsflanke des ersten Signals um die vorgeschriebene Zeit­ spanne zwischen Übergangsflanken zweier verzögerter Sig­ nalen liegt, und ein Einrast-Freigabesignal ausgibt; und
eine Ausgabeeinheit (40, 50), die mit der Abtast- und Berechnungseinheit (30) gekoppelt ist, um das Einrast-Frei­ gabesignal zu empfangen, und mit der Verzögerungseinheit (20) gekoppelt ist, um die Vielzahl verzögerter Signale zu empfangen, wobei die Ausgabeeinheit (40, 50) auf der Basis des eingerasteten Freigabesignals eines der Vielzahl verzögerter Signale als das modellierte Signal ausgibt.

5. Signalmodellierende Schaltung nach Anspruch 4, worin die Abtast- und Berechnungseinheit (30) enthält:
eine Vielzahl von Flipflops (FF1-FFm), die jeweils das erste Signal und ein entsprechendes verzögertes Signal emp­ fangen; und
eine Vielzahl logischer Gatter (NR1-NRm), die jeweils eine Ausgabe von zwei der Vielzahl von Flipflops (FF1-FFm) empfangen, um ein Einrast-Freigabgesignal auszugeben.

6. Signalmodellierende Schaltung nach Anspruch 5, worin die Vielzahl logischer Gatter (NR1-NRm) eine Vielzahl von NOR-Gattern umfaßt.

7. Signalmodellierende Schaltung nach Anspruch 5, worin jedes logische Gatter eine Ausgabe von zwei benachbarten Flipflops empfängt.

8. Signalmodellierende Schaltung nach Anspruch 5, worin die Vielzahl logischer Gatter eine Vielzahl von NAND-Gat­ tern (ND1-NDm) aufweist, die so gekoppelt sind, daß sie die Ausgabe von zwei der Vielzahl von Flipflops (FF1-FFm) emp­ fangen.

9. Signalmodellierende Schaltung nach Anspruch 3, worin jeder der Vielzahl von Einheitsverzögerungsanschlüssen mehrere seriell verbundene Inverter (INV1-INVm) aufweist.

10. Signalmodellierende Schaltung nach Anspruch 3, wor­ in jeder der Vielzahl von Einheitsverzögerungsanschlüssen ein mit einem Inverter seriell verbundenes logisches Gatter aufweist.

11. Signalmodellierende Schaltung nach Anspruch 10, worin entsprechende logische Gatter entsprechender Ein­ heitsverzögerungsanschlüsse entsprechende Einrast-Freigabe­ signale empfangen, die angeben, ob die Übergangsflanke des ersten Signals um die vorgeschriebene Zeitspanne zwischen Übergangsflanken zweier verzögerter Signale liegt.

12. Signalmodellierende Schaltung nach Anspruch 10, worin das logische Gatter ein NOR-Gatter ist.

13. Signalmodellierende Schaltung nach Anspruch 10, worin das logische Gatter ein NAND-Gatter ist.

14. Signalmodellierende Schaltung nach Anspruch 10, worin ein entsprechender Eingang entsprechender logischer Gatter mit einer vorgeschriebenen Spannung gekoppelt ist.

15. Signalmodellierende Schaltung nach Anspruch 10, worin die vorgeschriebene Spannung entweder eine Quellen­ spannung (Vcc) oder eine Erdungsspannung (Vss) ist.

16. Signalmodellierende Schaltung nach Anspruch 1, wor­ in die Übergangsflanken zweier verzögerter Signale um etwa die gleiche Zeitspanne von der Übergangsflanke des ersten Signals abweichen.

17. Signalmodellierende Schaltung nach Anspruch 4, wor­ in die Ausgabeeinheit aufweist:
eine erste Ausgabeeinheit (40) mit einer Vielzahl von Puffern (BUF1-BUF(N)), die gekoppelt sind, um Einrast- Freigabesignale von der Abtast- und Berechnungseinheit (30) zu empfangen; und
eine zweite Ausgabeeinheit (50) mit einer Vielzahl von Verriegelungen (L1-Lp), wobei jede Verriegelung mit einer entsprechenden Zahl von Puffern und einem logischen Gatter zum Ausführen einer logischen Operation auf der Basis der Ausgangssignale der Vielzahl von Verriegelungen gekoppelt ist, um das Modellsignal zu liefern.

18. Signalmodellierende Schaltung nach Anspruch 17, worin die Puffer Dreizustandspuffer sind.

19. Signalmodellierende Schaltung nach Anspruch 17, worin jede der Vielzahl von Verriegelungen seriell gekop­ pelte Inverter in einer Verriegelungskonfiguration auf­ weist.