JP2903314B2 - ネガティブ遅延を有するクロック信号のモデリング回路 - Google Patents
ネガティブ遅延を有するクロック信号のモデリング回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ネガティブ遅延
（Negative Delay）を利用したクロック信号のモデリン
グ（Modeling）回路に係るもので、詳しくは、マルチロ
ッキング（multi-locking ）を防止し、メモリ素子の電
流消費を低減するのに好適なクロック信号のモデリング
回路に関するものである。
（Negative Delay）を利用したクロック信号のモデリン
グ（Modeling）回路に係るもので、詳しくは、マルチロ
ッキング（multi-locking ）を防止し、メモリ素子の電
流消費を低減するのに好適なクロック信号のモデリング
回路に関するものである。
【０００２】
【従来の技術】最近、メモリ素子技術の発展に伴い、メ
モリ素子はより高速に動作する。そして、メモリチップ
に使用される内部クロック信号は、一般的に所定時間外
部クロック信号を遅延させることにより得られる。併
し、外部クロック信号を遅延させることには限界があ
り、例えば、遅延された外部クロック信号より生成され
た内部クロック信号を使用するメモリ装置のデータをア
クセスする時には、アクセス時間が増加する。
モリ素子はより高速に動作する。そして、メモリチップ
に使用される内部クロック信号は、一般的に所定時間外
部クロック信号を遅延させることにより得られる。併
し、外部クロック信号を遅延させることには限界があ
り、例えば、遅延された外部クロック信号より生成され
た内部クロック信号を使用するメモリ装置のデータをア
クセスする時には、アクセス時間が増加する。
【０００３】従って、外部クロック信号と内部クロック
信号間の遅延時間を短縮させるため、一般的にはＰＬＬ
（Phase Locked Loop)、又はＤＬＬ（Delay Locked Loo
p)を使用し、若しくは、内部クロック信号を外部クロッ
ク信号より先に生成する方法を利用している。ここで、
内部クロック信号を外部クロック信号より先に生成する
方法をネガティブ遅延（ＮＤ：Negative Delay）と言
う。
信号間の遅延時間を短縮させるため、一般的にはＰＬＬ
（Phase Locked Loop)、又はＤＬＬ（Delay Locked Loo
p)を使用し、若しくは、内部クロック信号を外部クロッ
ク信号より先に生成する方法を利用している。ここで、
内部クロック信号を外部クロック信号より先に生成する
方法をネガティブ遅延（ＮＤ：Negative Delay）と言
う。
【０００４】
【発明が解決しようとする課題】しかし、前述したよう
なＰＬＬ、又はＤＬＬを使用する時は、ロッキングされ
た内部クロック信号を得るためには数百個のクロックサ
イクルが必要になり、それらクロックサイクルの間はチ
ップをアクセスすることが不可能になるという不都合な
点があった。
なＰＬＬ、又はＤＬＬを使用する時は、ロッキングされ
た内部クロック信号を得るためには数百個のクロックサ
イクルが必要になり、それらクロックサイクルの間はチ
ップをアクセスすることが不可能になるという不都合な
点があった。
【０００５】そして、待機（Stand by）状態においても
ＰＬＬ、又はＤＬＬを動作させるため、電流消費が増加
するという不都合な点があった。本発明は上記の事情に
鑑みてなされたもので、メモリ素子の電流消費を低減さ
せると共に、マルチロッキング現象を防止し得るネガテ
ィブ遅延を用いたクロック信号のモデリング回路を提供
することを目的とするものである。
ＰＬＬ、又はＤＬＬを動作させるため、電流消費が増加
するという不都合な点があった。本発明は上記の事情に
鑑みてなされたもので、メモリ素子の電流消費を低減さ
せると共に、マルチロッキング現象を防止し得るネガテ
ィブ遅延を用いたクロック信号のモデリング回路を提供
することを目的とするものである。
【０００６】
【課題を解決するための手段】このため、本発明の請求
項１に記載の発明のネガティブ遅延を有するクロック信
号のモデリング回路では、クロック信号を入力して順次
遅延させ、複数の遅延信号を発生させる遅延部と、上記
クロック信号の遷移エッジが規定された時間周期で、前
記遅延部から発生する連続する２つの遅延信号の夫々の
遷移エッジ間に位置する時、上記遅延部から発生する複
数の遅延信号の中から１つの信号を選択し、選択された
遅延信号をモデリング信号として出力する選択手段とを
備えて構成した。
項１に記載の発明のネガティブ遅延を有するクロック信
号のモデリング回路では、クロック信号を入力して順次
遅延させ、複数の遅延信号を発生させる遅延部と、上記
クロック信号の遷移エッジが規定された時間周期で、前
記遅延部から発生する連続する２つの遅延信号の夫々の
遷移エッジ間に位置する時、上記遅延部から発生する複
数の遅延信号の中から１つの信号を選択し、選択された
遅延信号をモデリング信号として出力する選択手段とを
備えて構成した。
【０００７】かかる構成では、遅延部により、クロック
信号を順次遅延し、それぞれの遅延信号を発生する。選
択手段は、クロック信号の遷移エッジ毎に遅延部の各遅
延信号をサンプリングし、クロック信号の遷移エッジが
連続する２つの遅延信号の中間に位置する時、複数の遅
延信号の中から１つの遅延信号を選択してモデリング信
号として出力するようになる。
信号を順次遅延し、それぞれの遅延信号を発生する。選
択手段は、クロック信号の遷移エッジ毎に遅延部の各遅
延信号をサンプリングし、クロック信号の遷移エッジが
連続する２つの遅延信号の中間に位置する時、複数の遅
延信号の中から１つの遅延信号を選択してモデリング信
号として出力するようになる。
【０００８】上記遅延部は、請求項２に記載のように、
上記クロック信号を夫々順次遅延させて上記複数の遅延
信号を発生する複数の単位遅延部を備えて構成される。
上記選択手段は、請求項３に記載のように、上記クロッ
ク信号の遷移エッジの入力毎に上記遅延部からの複数の
遅延信号をサンプリングし、連続する２つの遅延信号の
遷移エッジ間に上記クロック信号の遷移エッジが位置す
ることを検出した時、ロッキングイネーブル信号を出力
するサンプリング／演算部と、上記遅延部の複数の遅延
信号を入力し、上記サンプリング／演算部からの上記ロ
ッキングイネーブル信号により、上記複数の遅延信号の
中の１つの信号をモデリング信号として出力する出力部
とから構成される。
上記クロック信号を夫々順次遅延させて上記複数の遅延
信号を発生する複数の単位遅延部を備えて構成される。
上記選択手段は、請求項３に記載のように、上記クロッ
ク信号の遷移エッジの入力毎に上記遅延部からの複数の
遅延信号をサンプリングし、連続する２つの遅延信号の
遷移エッジ間に上記クロック信号の遷移エッジが位置す
ることを検出した時、ロッキングイネーブル信号を出力
するサンプリング／演算部と、上記遅延部の複数の遅延
信号を入力し、上記サンプリング／演算部からの上記ロ
ッキングイネーブル信号により、上記複数の遅延信号の
中の１つの信号をモデリング信号として出力する出力部
とから構成される。
【０００９】上記サンプリング／演算部は、請求項４に
記載のように、上記クロック信号及び上記複数の遅延信
号をそれぞれ受信する複数のフリップフロップと、上記
複数のフリップフロップの互いに隣接する２つのフリッ
プフロップからの出力を受信する複数の論理ゲートとか
ら構成される。上記複数の論理ゲートは、請求項５に記
載のように、複数個のＮＯＲゲートから構成される。
記載のように、上記クロック信号及び上記複数の遅延信
号をそれぞれ受信する複数のフリップフロップと、上記
複数のフリップフロップの互いに隣接する２つのフリッ
プフロップからの出力を受信する複数の論理ゲートとか
ら構成される。上記複数の論理ゲートは、請求項５に記
載のように、複数個のＮＯＲゲートから構成される。
【００１０】上記各単位遅延部は、請求項６に記載のよ
うに、論理ゲートと該論理ゲートの出力を反転するイン
バータとを直列接続して構成されることができる。上記
各単位遅延部の論理ゲートは、請求項７に記載のよう
に、サンプリング／演算部からのロッキングイネーブル
信号を受信する構成とするとよい。連続する２つの遅延
信号の夫々の遷移エッジは、具体的には請求項８に記載
のように、上記クロック信号の遷移エッジからほぼ同等
の時間間隔であるようにする。
うに、論理ゲートと該論理ゲートの出力を反転するイン
バータとを直列接続して構成されることができる。上記
各単位遅延部の論理ゲートは、請求項７に記載のよう
に、サンプリング／演算部からのロッキングイネーブル
信号を受信する構成とするとよい。連続する２つの遅延
信号の夫々の遷移エッジは、具体的には請求項８に記載
のように、上記クロック信号の遷移エッジからほぼ同等
の時間間隔であるようにする。
【００１１】上記出力部は、請求項９に記載のように、
上記サンプリング／演算部のロッキングイネーブル信号
を受信する複数のバッファーを有する第１出力部と、該
第１出力部の各バッファーに対応して夫々連結される複
数のラッチ及び該複数のラッチの出力信号に基づいて論
理動作を遂行してモデリング信号を供給する論理ゲート
を有する第２出力部とから構成される。
上記サンプリング／演算部のロッキングイネーブル信号
を受信する複数のバッファーを有する第１出力部と、該
第１出力部の各バッファーに対応して夫々連結される複
数のラッチ及び該複数のラッチの出力信号に基づいて論
理動作を遂行してモデリング信号を供給する論理ゲート
を有する第２出力部とから構成される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。図１は、本発明の第１実施
例に係るネガティブ遅延を用いたクロック信号のモデリ
ング回路である。図１において、本実施形態のモデリン
グ回路は、外部クロック信号ＣＬＫextを受信する入力
バッファー１０と、遅延部２０と、サンプリング／演算
部３０及び第１出力部４０と第２出力部５０からなる出
力部６０を備えて構成されている。
て、図面を用いて説明する。図１は、本発明の第１実施
例に係るネガティブ遅延を用いたクロック信号のモデリ
ング回路である。図１において、本実施形態のモデリン
グ回路は、外部クロック信号ＣＬＫextを受信する入力
バッファー１０と、遅延部２０と、サンプリング／演算
部３０及び第１出力部４０と第２出力部５０からなる出
力部６０を備えて構成されている。
【００１３】そして、上記第２出力部５０の出力端は、
直列連結された複数のインバータＩ３，Ｉ４，Ｉ５に接
続され内部クロック信号ＣＬＫout を出力する。上記入
力バッファー１０は、入力される外部クロック信号ＣＬ
Ｋext をバッファリングし、入力クロック信号ＣＬＫin
を出力する。上記遅延部２０は、直列連結された複数の
単位遅延部（Unit Delay）Ｄ１〜Ｄｎから構成され、上
記入力バッファー１０から出力された入力クロック信号
ＣＬＫinを、各単位遅延部Ｄ１〜Ｄｎにより順次遅延さ
せ、各単位遅延部Ｄ１〜Ｄｎからそれぞれ各遅延クロッ
ク信号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄｎを出力する。本実施
形態では、上記各単位遅延部Ｄ１〜Ｄｎは入力クロック
信号ＣＬＫinを遅延させるため、直列に連結された複数
のインバータを包含している。本実施形態では２個のイ
ンバータが直列連結されて単位遅延部Ｄ１〜Ｄｎを形成
している。尚、本実施形態では、入力クロック信号ＣＬ
Ｋinを付加遅延させるため、２個の単位遅延部２１、２
２を付加している。ここで、これら付加単位遅延部２
１、２２は、サンプリング／演算部３０に接続して使用
することができ、また、これら付加単位遅延団２１、２
２を構成するインバータの数は所望する遅延率により変
化することができる。
直列連結された複数のインバータＩ３，Ｉ４，Ｉ５に接
続され内部クロック信号ＣＬＫout を出力する。上記入
力バッファー１０は、入力される外部クロック信号ＣＬ
Ｋext をバッファリングし、入力クロック信号ＣＬＫin
を出力する。上記遅延部２０は、直列連結された複数の
単位遅延部（Unit Delay）Ｄ１〜Ｄｎから構成され、上
記入力バッファー１０から出力された入力クロック信号
ＣＬＫinを、各単位遅延部Ｄ１〜Ｄｎにより順次遅延さ
せ、各単位遅延部Ｄ１〜Ｄｎからそれぞれ各遅延クロッ
ク信号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄｎを出力する。本実施
形態では、上記各単位遅延部Ｄ１〜Ｄｎは入力クロック
信号ＣＬＫinを遅延させるため、直列に連結された複数
のインバータを包含している。本実施形態では２個のイ
ンバータが直列連結されて単位遅延部Ｄ１〜Ｄｎを形成
している。尚、本実施形態では、入力クロック信号ＣＬ
Ｋinを付加遅延させるため、２個の単位遅延部２１、２
２を付加している。ここで、これら付加単位遅延部２
１、２２は、サンプリング／演算部３０に接続して使用
することができ、また、これら付加単位遅延団２１、２
２を構成するインバータの数は所望する遅延率により変
化することができる。
【００１４】上記サンプリング／演算部３０は、入力ク
ロック信号ＣＬＫinにより、上記複数の単位遅延部Ｄ１
〜Ｄｎからそれぞれ出力された各遅延クロック信号ＣＬ
Ｋ-Ｄ１〜ＣＬＫ- Ｄｎをサンプリングし、該サンプリ
ングした値を順次論理演算してロッキングイネーブル信
号ＬＥ１〜ＬＥｍを第１出力部４０に出力する。本発明
の第１実施形態に係るサンプリング／演算部３０は、複
数のフリップフロップＦＦ１〜ＦＦｍ及び複数のＮＯＲ
ゲートＮＲ１〜ＮＲｍを包含し、上記複数のフリップフ
ロップＦＦ１〜ＦＦｍは、クロック信号端子ＣＫに入力
する入力クロック信号ＣＬＫinにより、対応する各入力
端子Ｄに入力される上記複数の単位遅延部Ｄ３〜Ｄｎの
遅延クロック信号ＣＬＫ−Ｄ３〜ＣＬＫ−Ｄｎをサンプ
リングする。
ロック信号ＣＬＫinにより、上記複数の単位遅延部Ｄ１
〜Ｄｎからそれぞれ出力された各遅延クロック信号ＣＬ
Ｋ-Ｄ１〜ＣＬＫ- Ｄｎをサンプリングし、該サンプリ
ングした値を順次論理演算してロッキングイネーブル信
号ＬＥ１〜ＬＥｍを第１出力部４０に出力する。本発明
の第１実施形態に係るサンプリング／演算部３０は、複
数のフリップフロップＦＦ１〜ＦＦｍ及び複数のＮＯＲ
ゲートＮＲ１〜ＮＲｍを包含し、上記複数のフリップフ
ロップＦＦ１〜ＦＦｍは、クロック信号端子ＣＫに入力
する入力クロック信号ＣＬＫinにより、対応する各入力
端子Ｄに入力される上記複数の単位遅延部Ｄ３〜Ｄｎの
遅延クロック信号ＣＬＫ−Ｄ３〜ＣＬＫ−Ｄｎをサンプ
リングする。
【００１５】そして、上記複数のフリップフロップＦＦ
１〜ＦＦｍは、セット／リセット端子Ｒにイネーブル信
号ＥＮの入力を受け、ハイレベルのイネーブル信号ＥＮ
によりイネーブルされ、又、ローレベルのイネーブル信
号ＥＮによりリセットされる。上記複数のＮＯＲゲート
ＮＲ１〜ＮＲｍは、上記複数のフリップフロップＦＦ１
−ＦＦｍの互いに隣接するフリップフロップの反転出力
端子 /Ｑの出力と非反転出力端子Ｑの出力を比較し、複
数のロッキングイネーブル信号ＬＥ１〜ＬＥｍを出力す
る。
１〜ＦＦｍは、セット／リセット端子Ｒにイネーブル信
号ＥＮの入力を受け、ハイレベルのイネーブル信号ＥＮ
によりイネーブルされ、又、ローレベルのイネーブル信
号ＥＮによりリセットされる。上記複数のＮＯＲゲート
ＮＲ１〜ＮＲｍは、上記複数のフリップフロップＦＦ１
−ＦＦｍの互いに隣接するフリップフロップの反転出力
端子 /Ｑの出力と非反転出力端子Ｑの出力を比較し、複
数のロッキングイネーブル信号ＬＥ１〜ＬＥｍを出力す
る。
【００１６】上記複数の単位遅延部Ｄ１〜Ｄｎから出力
された遅延クロック信号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄｎが
ロッキングされる時、即ち、入力クロック信号ＣＬＫin
の遷移エッジの位置が、連続する２個の遅延クロック信
号ＣＬＫ−Ｄj 、ＣＬＫ−Ｄj+1 （ｊ＝１〜ｎ）の各遷
移エッジの中間の１／２の位置である時、上記クロック
信号ＣＬＫ−Ｄj が入力するフリップフロップの出力端
子Ｑ及び反転出力端子/Ｑからはハイレベルとローレベ
ルの信号が出力され、遅延クロック信号ＣＬＫ−Ｄj+1
が入力するその次のフリップフロップの非反転出力端子
Ｑ及び反転出力端子 /Ｑからはローレベルとハイレベル
の信号が出力される。
された遅延クロック信号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄｎが
ロッキングされる時、即ち、入力クロック信号ＣＬＫin
の遷移エッジの位置が、連続する２個の遅延クロック信
号ＣＬＫ−Ｄj 、ＣＬＫ−Ｄj+1 （ｊ＝１〜ｎ）の各遷
移エッジの中間の１／２の位置である時、上記クロック
信号ＣＬＫ−Ｄj が入力するフリップフロップの出力端
子Ｑ及び反転出力端子/Ｑからはハイレベルとローレベ
ルの信号が出力され、遅延クロック信号ＣＬＫ−Ｄj+1
が入力するその次のフリップフロップの非反転出力端子
Ｑ及び反転出力端子 /Ｑからはローレベルとハイレベル
の信号が出力される。
【００１７】又、上記クロック信号ＣＬＫ−Ｄj 以前の
クロック信号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄj-1 に接続され
たフリップフロップ、即ち、上記複数の単位遅延部のう
ちのロッキングされてない遅延信号が入力するフリップ
フロップは、非反転出力端子Ｑ及び反転出力端子 /Ｑか
らハイレベルとローレベルの信号を夫々出力する。図１
の回路では、クロック信号ＣＬＫ−Ｄ３〜ＣＬＫ−Ｄｎ
が入力される複数のフリップフロップＦＦ１〜ＦＦｍが
示されているが、上記外部クロック信号ＣＬＫext の周
波数帯域（７０ＭＨｚ〜２００ＭＨｚ）に応じて、フリ
ップフロップを単位遅延部Ｄ１−Ｄｎ，２１，２２に接
続することができる。更に、多様な他のフリップフロッ
プ及び他の対等なサンプリング素子を用いることもでき
る。また、上記連続する２個の遅延クロック信号ＣＬＫ
- Ｄj ，ＣＬＫ−Ｄj+1 の各遷移エッジの中間に位置す
る約１／２である上記入力クロック信号ＣＬＫinの遷移
エッジは変化することができる。
クロック信号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄj-1 に接続され
たフリップフロップ、即ち、上記複数の単位遅延部のう
ちのロッキングされてない遅延信号が入力するフリップ
フロップは、非反転出力端子Ｑ及び反転出力端子 /Ｑか
らハイレベルとローレベルの信号を夫々出力する。図１
の回路では、クロック信号ＣＬＫ−Ｄ３〜ＣＬＫ−Ｄｎ
が入力される複数のフリップフロップＦＦ１〜ＦＦｍが
示されているが、上記外部クロック信号ＣＬＫext の周
波数帯域（７０ＭＨｚ〜２００ＭＨｚ）に応じて、フリ
ップフロップを単位遅延部Ｄ１−Ｄｎ，２１，２２に接
続することができる。更に、多様な他のフリップフロッ
プ及び他の対等なサンプリング素子を用いることもでき
る。また、上記連続する２個の遅延クロック信号ＣＬＫ
- Ｄj ，ＣＬＫ−Ｄj+1 の各遷移エッジの中間に位置す
る約１／２である上記入力クロック信号ＣＬＫinの遷移
エッジは変化することができる。
【００１８】第１出力部４０は、複数のトリステートバ
ッファー（tri-state buffer）、又は複数の三相バッフ
ァーＢＵＦ１〜ＢＵＦｍから構成され、それらバッファ
ーがハイレベルのロッキングイネーブル信号ＬＥ１〜Ｌ
Ｅｍによりイネーブルされる時、それらバッファーの出
力ＯＵＴは、入力ＩＮとして提供された遅延クロック信
号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄn-3 になり、又、ローレベ
ルのロッキングイネーブル信号ＬＥ１〜ＬＥｍによりデ
ィスエーブルされたそれらバッファーの出力ＯＵＴはハ
イインピーダンスの状態を維持する。ここで、図１で
は、上記複数のバッファーＢＵＦ１〜ＢＵＦｍは、サン
プリング／演算部３０のＮＯＲゲートＮＲ１〜ＮＲｍに
交差して接続されるが、その他の交差配列、又は交差せ
ずＮＯＲゲートに直接接続することもできる。
ッファー（tri-state buffer）、又は複数の三相バッフ
ァーＢＵＦ１〜ＢＵＦｍから構成され、それらバッファ
ーがハイレベルのロッキングイネーブル信号ＬＥ１〜Ｌ
Ｅｍによりイネーブルされる時、それらバッファーの出
力ＯＵＴは、入力ＩＮとして提供された遅延クロック信
号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄn-3 になり、又、ローレベ
ルのロッキングイネーブル信号ＬＥ１〜ＬＥｍによりデ
ィスエーブルされたそれらバッファーの出力ＯＵＴはハ
イインピーダンスの状態を維持する。ここで、図１で
は、上記複数のバッファーＢＵＦ１〜ＢＵＦｍは、サン
プリング／演算部３０のＮＯＲゲートＮＲ１〜ＮＲｍに
交差して接続されるが、その他の交差配列、又は交差せ
ずＮＯＲゲートに直接接続することもできる。
【００１９】第２出力部５０は、複数の三相バッファー
の出力ＯＵＴに夫々接続され、第１、第２インバータＩ
１，Ｉ２を有する複数のラッチＬ１〜Ｌｐから構成され
る。それらラッチＬ１〜Ｌｐの夫々の出力は、ＮＯＲゲ
ート５１で否定論理和された後、直列接続された各イン
バータＩ３〜Ｉ５により追加遅延されて内部クロック信
号ＣＬＫout として出力される。図１に示した第１実施
形態においては、上記ラッチＬ１は４個の三相バッファ
ーの出力ＯＵＴに接続され、上記ラッチＬ２は２個の三
相バッファーの出力に接続されるが、このような配列は
変化することもできる。また、上記インバータＩ３〜Ｉ
５を連結しないこともできる。
の出力ＯＵＴに夫々接続され、第１、第２インバータＩ
１，Ｉ２を有する複数のラッチＬ１〜Ｌｐから構成され
る。それらラッチＬ１〜Ｌｐの夫々の出力は、ＮＯＲゲ
ート５１で否定論理和された後、直列接続された各イン
バータＩ３〜Ｉ５により追加遅延されて内部クロック信
号ＣＬＫout として出力される。図１に示した第１実施
形態においては、上記ラッチＬ１は４個の三相バッファ
ーの出力ＯＵＴに接続され、上記ラッチＬ２は２個の三
相バッファーの出力に接続されるが、このような配列は
変化することもできる。また、上記インバータＩ３〜Ｉ
５を連結しないこともできる。
【００２０】図１に示したネガティブ遅延を用いたクロ
ック信号のモデリング回路の動作を図２（Ａ）〜（Ｈ）
を参照して説明すると次のようである。先ず、入力バッ
ファー１０は、図２（Ａ）に示したような外部クロック
信号ＣＬＫext をバッファーリングし、図２（Ｂ）に示
したような入力クロック信号ＣＬＫinを出力し、該入力
クロック信号ＣＬＫinは、遅延部２０の複数の単位遅延
部Ｄ１〜Ｄｎを通って順次遅延されて、図２（Ｃ）〜
（Ｆ）に示したような遅延クロック信号ＣＬＫ−Ｄ１〜
ＣＬＫ−Ｄｎが発生する。尚、図２（Ｃ）〜（Ｆ）では
遅延クロック信号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄ７まで示
し、他の遅延クロック信号ＣＬＫ−Ｄ８〜ＣＬＫ−Ｄｎ
は省略してある。
ック信号のモデリング回路の動作を図２（Ａ）〜（Ｈ）
を参照して説明すると次のようである。先ず、入力バッ
ファー１０は、図２（Ａ）に示したような外部クロック
信号ＣＬＫext をバッファーリングし、図２（Ｂ）に示
したような入力クロック信号ＣＬＫinを出力し、該入力
クロック信号ＣＬＫinは、遅延部２０の複数の単位遅延
部Ｄ１〜Ｄｎを通って順次遅延されて、図２（Ｃ）〜
（Ｆ）に示したような遅延クロック信号ＣＬＫ−Ｄ１〜
ＣＬＫ−Ｄｎが発生する。尚、図２（Ｃ）〜（Ｆ）では
遅延クロック信号ＣＬＫ−Ｄ１〜ＣＬＫ−Ｄ７まで示
し、他の遅延クロック信号ＣＬＫ−Ｄ８〜ＣＬＫ−Ｄｎ
は省略してある。
【００２１】このとき、図２（Ｅ）及び（Ｆ）に示した
ように、各遅延クロック信号ＣＬＫ−Ｄ６とＣＬＫ−Ｄ
７の遷移エッジが、中間位置である上記入力クロック信
号ＣＬＫin（図２（Ｂ）参照）の遷移エッジを基準にし
て約１／２、即ち△ｔ１＝△ｔ２になっている。このよ
うに、上記各遅延クロック信号ＣＬＫ−Ｄ６とＣＬＫ−
Ｄ７の遷移エッジが上記入力クロック信号ＣＬＫinの遷
移エッジから１／２になる条件がサンプリング／演算部
３０によりサンプリングされる時、フリップフロップＦ
Ｆ１〜ＦＦ４までは、非反転出力端子Ｑからハイレベル
の信号を、反転出力端子 /Ｑからはローレベルの信号を
夫々出力し、フリップフロップＦＦ５〜ＦＦｍは、非反
転出力端子Ｑからローレベルの信号を、反転出力端子 /
Ｑからはハイレベルの信号を夫々出力する。複数のＮＯ
ＲゲートＮＲ１〜ＮＲｍは、互いに隣り合うフリップフ
ロップの反転出力端子 /Ｑと非反転出力端子Ｑから入力
される各信号の否定論理和を求める。
ように、各遅延クロック信号ＣＬＫ−Ｄ６とＣＬＫ−Ｄ
７の遷移エッジが、中間位置である上記入力クロック信
号ＣＬＫin（図２（Ｂ）参照）の遷移エッジを基準にし
て約１／２、即ち△ｔ１＝△ｔ２になっている。このよ
うに、上記各遅延クロック信号ＣＬＫ−Ｄ６とＣＬＫ−
Ｄ７の遷移エッジが上記入力クロック信号ＣＬＫinの遷
移エッジから１／２になる条件がサンプリング／演算部
３０によりサンプリングされる時、フリップフロップＦ
Ｆ１〜ＦＦ４までは、非反転出力端子Ｑからハイレベル
の信号を、反転出力端子 /Ｑからはローレベルの信号を
夫々出力し、フリップフロップＦＦ５〜ＦＦｍは、非反
転出力端子Ｑからローレベルの信号を、反転出力端子 /
Ｑからはハイレベルの信号を夫々出力する。複数のＮＯ
ＲゲートＮＲ１〜ＮＲｍは、互いに隣り合うフリップフ
ロップの反転出力端子 /Ｑと非反転出力端子Ｑから入力
される各信号の否定論理和を求める。
【００２２】このため、ＮＯＲゲートＮＲ４はハイレベ
ルのロッキングイネーブル信号ＬＥ４を出力し、その他
のＮＯＲゲートＮＲ１〜ＮＲ３、ＮＲ５〜ＮＲｍはロー
レベルのロッキングイネーブル信号ＬＥ１〜ＬＥ３、Ｌ
Ｅ５〜ＬＥｍを出力する。そして、上記イネーブルされ
たバッファーＢＵＦ４は、入力する上記遅延クロック信
号ＣＬＫ−Ｄ４を第２出力部５０に出力し、第２出力部
５０のラッチＬ１によりラッチされた、図２（Ｇ）に示
したノード信号Ｎ１が生成される。尚、ディスエーブル
された他のバッファーの出力ＯＵＴはハイインピーダン
ス状態になる。
ルのロッキングイネーブル信号ＬＥ４を出力し、その他
のＮＯＲゲートＮＲ１〜ＮＲ３、ＮＲ５〜ＮＲｍはロー
レベルのロッキングイネーブル信号ＬＥ１〜ＬＥ３、Ｌ
Ｅ５〜ＬＥｍを出力する。そして、上記イネーブルされ
たバッファーＢＵＦ４は、入力する上記遅延クロック信
号ＣＬＫ−Ｄ４を第２出力部５０に出力し、第２出力部
５０のラッチＬ１によりラッチされた、図２（Ｇ）に示
したノード信号Ｎ１が生成される。尚、ディスエーブル
された他のバッファーの出力ＯＵＴはハイインピーダン
ス状態になる。
【００２３】次いで、上記ラッチＬ１の出力はＮＯＲゲ
ート５１により否定論理和された後、各インバータＩ３
〜Ｉ５により遅延され、図２（Ｈ）に示したように、内
部クロック信号ＣＬＫout として出力される。図３に、
本発明に係るネガティブ遅延を用いたクロック信号のモ
デリング回路の第２実施形態を示す。尚、第１実施形態
と同一要素には同一符号を付してある。
ート５１により否定論理和された後、各インバータＩ３
〜Ｉ５により遅延され、図２（Ｈ）に示したように、内
部クロック信号ＣＬＫout として出力される。図３に、
本発明に係るネガティブ遅延を用いたクロック信号のモ
デリング回路の第２実施形態を示す。尚、第１実施形態
と同一要素には同一符号を付してある。
【００２４】本実施形態の回路は、マルチロッキング防
止回路を有し、遅延部２０の複数の単位遅延部Ｄ２〜Ｄ
ｎは、１個のＮＯＲゲートと１個のインバータとにより
構成される。上記単位遅延部Ｄ２〜Ｄ７内のＮＯＲゲー
トの一方側入力端は接地電圧Ｖssに接続され、その他の
単位遅延部Ｄ８〜Ｄｎ内のＮＯＲゲートの他方側入力端
はフィードバック出力を入力するため、サンプリング／
演算部３０内のＮＯＲゲートＮＲ４〜ＮＲm-1 の出力端
に夫々接続されている。ここで、フィードバック配列及
び単位遅延部Ｄ１〜ＤｎでのＮＯＲゲートの接地化（Gr
ounding)は変化することができる。
止回路を有し、遅延部２０の複数の単位遅延部Ｄ２〜Ｄ
ｎは、１個のＮＯＲゲートと１個のインバータとにより
構成される。上記単位遅延部Ｄ２〜Ｄ７内のＮＯＲゲー
トの一方側入力端は接地電圧Ｖssに接続され、その他の
単位遅延部Ｄ８〜Ｄｎ内のＮＯＲゲートの他方側入力端
はフィードバック出力を入力するため、サンプリング／
演算部３０内のＮＯＲゲートＮＲ４〜ＮＲm-1 の出力端
に夫々接続されている。ここで、フィードバック配列及
び単位遅延部Ｄ１〜ＤｎでのＮＯＲゲートの接地化（Gr
ounding)は変化することができる。
【００２５】本発明の第２実施形態の動作は、図２のタ
イミング図に示した例を参照すると、第１実施形態の動
作に類似するが、ハイレベルのロッキングイネーブル信
号ＬＥ４は、上記各単位遅延部Ｄ８〜Ｄｎの遅延クロッ
ク信号ＣＬＫ−Ｄ８〜ＣＬＫ−Ｄｎをハイレベルに固定
させ、ＮＯＲゲートＮＲ５〜ＮＲｍの出力をローレベル
に固定させる。従って、ロッキング現象が発生した単位
遅延部以降の単位遅延部からの信号レベルを所定レベル
に固定することで、高周波領域においてもマルチロッキ
ングを確実に防止する。
イミング図に示した例を参照すると、第１実施形態の動
作に類似するが、ハイレベルのロッキングイネーブル信
号ＬＥ４は、上記各単位遅延部Ｄ８〜Ｄｎの遅延クロッ
ク信号ＣＬＫ−Ｄ８〜ＣＬＫ−Ｄｎをハイレベルに固定
させ、ＮＯＲゲートＮＲ５〜ＮＲｍの出力をローレベル
に固定させる。従って、ロッキング現象が発生した単位
遅延部以降の単位遅延部からの信号レベルを所定レベル
に固定することで、高周波領域においてもマルチロッキ
ングを確実に防止する。
【００２６】図４に、本発明に係るネガティブ遅延を用
いたクロック信号のモデリング回路の第３実施形態を示
す。尚、第１実施形態と同一要素には同一符号を付して
ある。本実施形態の回路は、マルチロッキング防止回路
を有し、遅延部２０の複数の単位遅延部Ｄ２〜Ｄｎは、
１個のＮＡＮＤゲートと１個のインバータとから構成さ
れる。上記単位遅延部Ｄ２〜Ｄ７内のＮＡＮＤゲートの
一方側入力端は電源電圧ＶCCに接続されている。
いたクロック信号のモデリング回路の第３実施形態を示
す。尚、第１実施形態と同一要素には同一符号を付して
ある。本実施形態の回路は、マルチロッキング防止回路
を有し、遅延部２０の複数の単位遅延部Ｄ２〜Ｄｎは、
１個のＮＡＮＤゲートと１個のインバータとから構成さ
れる。上記単位遅延部Ｄ２〜Ｄ７内のＮＡＮＤゲートの
一方側入力端は電源電圧ＶCCに接続されている。
【００２７】又、サンプリング／演算部３０は、ＮＯＲ
ゲートの代りに複数個のＮＡＮＤゲートＮＤ１〜ＮＤｍ
とそれらＮＡＮＤゲートＮＤ１〜ＮＤｍに対応する複数
個のインバータＩＮ１〜ＩＮｍとを有し、図１の第１実
施形態に比べると、前段のフリップフロップの非反転出
力端子Ｑと次段のフリップフロップの反転出力端子 /Ｑ
の出力が、上記各ＮＡＮＤゲートＮＤ１〜ＮＤｍに入力
されるように変更されている。
ゲートの代りに複数個のＮＡＮＤゲートＮＤ１〜ＮＤｍ
とそれらＮＡＮＤゲートＮＤ１〜ＮＤｍに対応する複数
個のインバータＩＮ１〜ＩＮｍとを有し、図１の第１実
施形態に比べると、前段のフリップフロップの非反転出
力端子Ｑと次段のフリップフロップの反転出力端子 /Ｑ
の出力が、上記各ＮＡＮＤゲートＮＤ１〜ＮＤｍに入力
されるように変更されている。
【００２８】上記単位遅延部Ｄ８〜ＤｎのＮＡＮＤゲー
トの他方側入力端はフィードバック出力を入力するた
め、上記複数のＮＡＮＤゲートＮＤ４〜ＮＤｍに夫々接
続される。フィードバック配列と単位遅延部Ｄ１〜Ｄｎ
でのＮＡＮＤゲートの電源化（Sourcing）は変化するこ
とができる。図４に示した本発明の第３実施形態の動作
は、図２のタイミング図に示した例を参照すると、第１
実施形態の動作に類似し、ＮＡＮＤゲートＮＤ４のロー
レベル出力は、上記各単位遅延部Ｄ８〜Ｄｎの遅延クロ
ック信号ＣＬＫ−Ｄ８〜ＣＬＫ−Ｄｎをローレベルに固
定させる。従って、第２実施形態と同様にして、高周波
領域においてもマルチロッキングを確実に防止する。
尚、この時、第１実施形態と同様に、ＮＡＮＤゲートＮ
Ｄ１〜ＮＤ３とＮＡＮＤゲートＮＤ５〜ＮＤｍの出力は
ハイレベルで、インバータＩＮ１〜ＩＮ３とＩＮ５〜Ｉ
Ｎｍの出力がローレベルで、バッファーＢＵＦ１〜ＢＵ
Ｆ３とＢＵＦ５〜ＢＵＦｍはディスエーブル状態とな
る。
トの他方側入力端はフィードバック出力を入力するた
め、上記複数のＮＡＮＤゲートＮＤ４〜ＮＤｍに夫々接
続される。フィードバック配列と単位遅延部Ｄ１〜Ｄｎ
でのＮＡＮＤゲートの電源化（Sourcing）は変化するこ
とができる。図４に示した本発明の第３実施形態の動作
は、図２のタイミング図に示した例を参照すると、第１
実施形態の動作に類似し、ＮＡＮＤゲートＮＤ４のロー
レベル出力は、上記各単位遅延部Ｄ８〜Ｄｎの遅延クロ
ック信号ＣＬＫ−Ｄ８〜ＣＬＫ−Ｄｎをローレベルに固
定させる。従って、第２実施形態と同様にして、高周波
領域においてもマルチロッキングを確実に防止する。
尚、この時、第１実施形態と同様に、ＮＡＮＤゲートＮ
Ｄ１〜ＮＤ３とＮＡＮＤゲートＮＤ５〜ＮＤｍの出力は
ハイレベルで、インバータＩＮ１〜ＩＮ３とＩＮ５〜Ｉ
Ｎｍの出力がローレベルで、バッファーＢＵＦ１〜ＢＵ
Ｆ３とＢＵＦ５〜ＢＵＦｍはディスエーブル状態とな
る。
【００２９】尚、第１〜第３実施形態では、遅延クロッ
ク信号ＣＬＫ−Ｄ６とＣＬＫ−Ｄ７の中間に入力クロッ
ク信号ＣＬＫinの遷移エッジが位置する場合を例示した
が、この場合に限るものではないことは言うまでもな
い。
ク信号ＣＬＫ−Ｄ６とＣＬＫ−Ｄ７の中間に入力クロッ
ク信号ＣＬＫinの遷移エッジが位置する場合を例示した
が、この場合に限るものではないことは言うまでもな
い。
【００３０】
【発明の効果】以上説明したように、本発明に係るネガ
ティブ遅延を用いたクロック信号のモデリング回路にお
いては、マルチロッキング現象を防止し、電流消費を低
減し得るという効果がある。
ティブ遅延を用いたクロック信号のモデリング回路にお
いては、マルチロッキング現象を防止し、電流消費を低
減し得るという効果がある。
【図１】本発明に係るネガティブ遅延を用いたクロック
信号のモデリング回路を第１実施形態を示した詳細図で
ある。
信号のモデリング回路を第１実施形態を示した詳細図で
ある。
【図２】図１の各部の入出力を示したタイミング図であ
る。
る。
【図３】本発明に係るネガティブ遅延を用いたクロック
信号のモデリング回路の第２実施形態を示した詳細図で
ある。
信号のモデリング回路の第２実施形態を示した詳細図で
ある。
【図４】本発明に係るネガティブ遅延を用いたクロック
信号のモデリング回路の第３実施形態を示した詳細図で
ある。
信号のモデリング回路の第３実施形態を示した詳細図で
ある。
１０：入力バッファー ２０：遅
延部 ３０：サンプリング／演算部 ４０：第
１出力部 ５０：第２出力部 ５１、ＮＲ１〜ＮＲｍ：ＮＯＲゲート ＦＦ１〜ＦＦｍ：フリップフロップ ＢＵＦ１〜ＢＵＦｍ：三相バッファー
延部 ３０：サンプリング／演算部 ４０：第
１出力部 ５０：第２出力部 ５１、ＮＲ１〜ＮＲｍ：ＮＯＲゲート ＦＦ１〜ＦＦｍ：フリップフロップ ＢＵＦ１〜ＢＵＦｍ：三相バッファー
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−164848（ＪＰ，Ａ) 特開 昭63−980042（ＪＰ，Ａ) 特開 平９−185872（ＪＰ，Ａ) 特開 平９−238058（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/04 - 1/14
Claims (9)
- 【請求項１】クロック信号を入力して順次遅延させ、複
数の遅延信号を発生させる遅延部と、 上記クロック信号の遷移エッジが規定された時間周期
で、前記遅延部から発生する連続する２つの遅延信号の
夫々の遷移エッジ間に位置する時、上記遅延部から発生
する複数の遅延信号の中から１つの信号を選択し、選択
された遅延信号をモデリング信号として出力する選択手
段と、から構成されたことを特徴とするネガティブ遅延
を有するクロック信号のモデリング回路。 - 【請求項２】上記遅延部は、上記クロック信号を夫々順
次遅延させて上記複数の遅延信号を発生する複数の単位
遅延部を備えて構成されることを特徴とする請求項１記
載のネガティブ遅延を有するクロック信号のモデリング
信号。 - 【請求項３】上記選択手段は、上記クロック信号の遷移
エッジの入力毎に上記遅延部からの複数の遅延信号をサ
ンプリングし、連続する２つの遅延信号の遷移エッジ間
に上記クロック信号の遷移エッジが位置することを検出
した時、ロッキングイネーブル信号を出力するサンプリ
ング／演算部と、 上記遅延部の複数の遅延信号を入力し、上記サンプリン
グ／演算部からの上記ロッキングイネーブル信号によ
り、上記複数の遅延信号の中の１つの信号をモデリング
信号として出力する出力部と、から構成されたことを特
徴とする請求項１記載のネガティブ遅延を有するクロッ
ク信号のモデリング回路。 - 【請求項４】上記サンプリング／演算部は、上記クロッ
ク信号及び上記複数の遅延信号をそれぞれ受信する複数
のフリップフロップと、 上記複数のフリップフロップの互いに隣接する２つのフ
リップフロップからの出力を受信する複数の論理ゲート
と、から構成されたことを特徴とする請求項３記載のネ
ガティブ遅延を有するクロック信号のモデリング回路。 - 【請求項５】上記複数の論理ゲートは、複数個のＮＯＲ
ゲートから構成されたことを特徴とする請求項４記載の
ネガティブ遅延を有するクロック信号のモデリング回
路。 - 【請求項６】上記各単位遅延部は、論理ゲートと該論理
ゲートの出力を反転するインバータとを直列接続して構
成されたことを特徴とする請求項２記載のネガティブ遅
延を有するクロック信号のモデリング回路。 - 【請求項７】上記各単位遅延部の論理ゲートは、サンプ
リング／演算部からのロッキングイネーブル信号を受信
することを特徴とする請求項６記載のネガティブ遅延を
有するクロック信号のモデリング回路。 - 【請求項８】連続する２つの遅延信号の夫々の遷移エッ
ジは、上記クロック信号の遷移エッジからほぼ同等の時
間間隔であることを特徴とする請求項１記載のネガティ
ブ遅延を有するクロック信号のモデリング回路。 - 【請求項９】上記出力部は、上記サンプリング／演算部
のロッキングイネーブル信号を受信する複数のバッファ
ーを有する第１出力部と、 該第１出力部の各バッファーに対応して夫々連結される
複数のラッチ及び該複数のラッチの出力信号に基づいて
論理動作を遂行してモデリング信号を供給する論理ゲー
トを有する第２出力部と、から構成されたことを特徴と
する請求項３記載のネガティブ遅延を有するクロック信
号のモデリング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/873860 | 1997-06-12 | ||
| US08/873,860 US5945861A (en) | 1995-12-18 | 1997-06-12 | Clock signal modeling circuit with negative delay |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1115554A JPH1115554A (ja) | 1999-01-22 |
| JP2903314B2 true JP2903314B2 (ja) | 1999-06-07 |
Family
ID=25362474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10164781A Expired - Lifetime JP2903314B2 (ja) | 1997-06-12 | 1998-06-12 | ネガティブ遅延を有するクロック信号のモデリング回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5945861A (ja) |
| JP (1) | JP2903314B2 (ja) |
| DE (1) | DE19811591C2 (ja) |
| GB (1) | GB2326258B (ja) |
| TW (1) | TW430797B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3769940B2 (ja) * | 1998-08-06 | 2006-04-26 | 株式会社日立製作所 | 半導体装置 |
| KR100303777B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
| JP3365358B2 (ja) * | 1999-07-23 | 2003-01-08 | 日本電気株式会社 | クロック信号制御回路及び方法並びに同期遅延回路 |
| US6292507B1 (en) * | 1999-09-01 | 2001-09-18 | Lexmark International, Inc. | Method and apparatus for compensating a spread spectrum clock generator |
| GB2368473A (en) * | 2000-10-24 | 2002-05-01 | Advanced Risc Mach Ltd | Modified clock signal generator |
| US6704882B2 (en) | 2001-01-22 | 2004-03-09 | Mayo Foundation For Medical Education And Research | Data bit-to-clock alignment circuit with first bit capture capability |
| DE10222892B4 (de) * | 2002-05-23 | 2008-04-24 | Infineon Technologies Ag | Integrierter Speicher |
| DE102005007652A1 (de) * | 2005-02-19 | 2006-08-24 | Infineon Technologies Ag | DLL-Schaltung zum Bereitstellen eines Ausgangssignals mit einer gewünschten Phasenverschiebung |
| US7382170B2 (en) * | 2006-04-18 | 2008-06-03 | Agere Systems Inc. | Programmable delay circuit having reduced insertion delay |
| CN111917126B (zh) * | 2020-07-06 | 2021-10-08 | 浙江大学 | 基于无锁相环自同步控制的dfig不平衡电网电压补偿方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB1187489A (en) * | 1967-10-25 | 1970-04-08 | Standard Telephones Cables Ltd | Variable Digital Delay Circuit |
| US3619669A (en) * | 1970-05-20 | 1971-11-09 | Us Navy | Pulsed digital delay |
| US4443766A (en) * | 1976-06-15 | 1984-04-17 | The United States Of America As Represented By The Secretary Of The Air Force | Precision digital sampler |
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| JPS60204121A (ja) * | 1984-03-29 | 1985-10-15 | Fujitsu Ltd | 位相同期回路 |
| JPS60219675A (ja) * | 1984-04-13 | 1985-11-02 | Sony Corp | 時間軸変換回路 |
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| US5451894A (en) * | 1993-02-24 | 1995-09-19 | Advanced Micro Devices, Inc. | Digital full range rotating phase shifter |
| JP2576366B2 (ja) * | 1993-06-23 | 1997-01-29 | 日本電気株式会社 | 可変遅延バッファ回路 |
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| JP3553639B2 (ja) * | 1994-05-12 | 2004-08-11 | アジレント・テクノロジーズ・インク | タイミング調整回路 |
| US5537069A (en) * | 1995-03-30 | 1996-07-16 | Intel Corporation | Apparatus and method for selecting a tap range in a digital delay line |
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| KR0179779B1 (ko) * | 1995-12-18 | 1999-04-01 | 문정환 | 클럭신호 모델링 회로 |
| KR100197563B1 (ko) * | 1995-12-27 | 1999-06-15 | 윤종용 | 동기 지연라인을 이용한 디지탈 지연 동기루프 회로 |
-
1997
- 1997-06-12 US US08/873,860 patent/US5945861A/en not_active Expired - Lifetime
-
1998
- 1998-02-09 TW TW087101694A patent/TW430797B/zh not_active IP Right Cessation
- 1998-03-17 DE DE19811591A patent/DE19811591C2/de not_active Expired - Fee Related
- 1998-06-04 GB GB9812043A patent/GB2326258B/en not_active Expired - Fee Related
- 1998-06-12 JP JP10164781A patent/JP2903314B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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| GB9812043D0 (en) | 1998-07-29 |
| DE19811591A1 (de) | 1999-01-07 |
| GB2326258B (en) | 1999-07-28 |
| DE19811591C2 (de) | 2000-08-17 |
| TW430797B (en) | 2001-04-21 |
| GB2326258A (en) | 1998-12-16 |
| JPH1115554A (ja) | 1999-01-22 |
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