JP2758994B2 - 同調リング発振器回路 - Google Patents
同調リング発振器回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/03—Logic gate active element oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル電子回路用ク
ロック発生器に関し、特に基準周波数に同調するクロッ
ク信号を発生する装置及び方法に関する。
ロック発生器に関し、特に基準周波数に同調するクロッ
ク信号を発生する装置及び方法に関する。
【０００２】
【従来の技術】ディジタル電子回路用クロック発生の主
題については、カーバー・メード（Ｃａｒｖｅｒ Ｍｅ
ａｄ）及びリン・コンウェイ（Ｌｙｎｎ Ｃｏｎｗａ
ｙ）による書名「ＶＬＳＩシステム序論（Ｉｎｔｒｏｄ
ｕｃｔｉｏｎ ｔｏ ＶＬＳＩＳｙｓｔｅｍ）」なる、
アヂソン・ウィスリー社（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅ
ｙ）発行の書籍の、７．４節「クロック発生（Ｃｌｏｃ
ｋ Ｇｅｎｅｒａｔｉｏｎ）」、２３３から２３６頁に
扱われている。以前には、サブシステムの動作用基準ク
ロックは、水晶共振回路又はその他の共振回路から供給
されるマスタクロック信号から得られていた。集積回路
チップ上の自蔵ＶＬＳＩ（超大規模集積回路）システム
の場合、クロック信号がチップ上で発生されることがし
ばしば不可欠である。上掲の書籍は、電子発振基回路を
取り扱う代わりに、何のためにクロック信号が使用され
るかを理解することから開始する一層基本的なアプロー
チを採ることが良い旨を推奨している。そこでは、基本
原理が明確にされており、同期装置におけるクロックの
役割は、所望事象の順序を時間に従い接続するというこ
とである。クロック遷移時間の間隔は、計画された起動
がその間隔中に起こるに充分でなければならない。クロ
ック信号は、したがって、発振器よりも、タイマの集合
と云った方が似つかわしい。
題については、カーバー・メード（Ｃａｒｖｅｒ Ｍｅ
ａｄ）及びリン・コンウェイ（Ｌｙｎｎ Ｃｏｎｗａ
ｙ）による書名「ＶＬＳＩシステム序論（Ｉｎｔｒｏｄ
ｕｃｔｉｏｎ ｔｏ ＶＬＳＩＳｙｓｔｅｍ）」なる、
アヂソン・ウィスリー社（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅ
ｙ）発行の書籍の、７．４節「クロック発生（Ｃｌｏｃ
ｋ Ｇｅｎｅｒａｔｉｏｎ）」、２３３から２３６頁に
扱われている。以前には、サブシステムの動作用基準ク
ロックは、水晶共振回路又はその他の共振回路から供給
されるマスタクロック信号から得られていた。集積回路
チップ上の自蔵ＶＬＳＩ（超大規模集積回路）システム
の場合、クロック信号がチップ上で発生されることがし
ばしば不可欠である。上掲の書籍は、電子発振基回路を
取り扱う代わりに、何のためにクロック信号が使用され
るかを理解することから開始する一層基本的なアプロー
チを採ることが良い旨を推奨している。そこでは、基本
原理が明確にされており、同期装置におけるクロックの
役割は、所望事象の順序を時間に従い接続するというこ
とである。クロック遷移時間の間隔は、計画された起動
がその間隔中に起こるに充分でなければならない。クロ
ック信号は、したがって、発振器よりも、タイマの集合
と云った方が似つかわしい。
【０００３】タイマは、インバータの連鎖として構成さ
れる。いくつかのタイマを使用するクロック発生回路は
リング発振器回路上に作製され、これらはこのリングを
巡り奇数個の信号反転を有する。リング発振器は、リン
グを二回巡る間の遅延時間の奇約数である周期を有す
る。リングが調波で発振するのを回避するために、クロ
ック信号は、初期化信号が供給されるまで動作を禁止す
るためにリングと直列に接続されるゲートを使用するこ
とによって、初期化中、抑制される。
れる。いくつかのタイマを使用するクロック発生回路は
リング発振器回路上に作製され、これらはこのリングを
巡り奇数個の信号反転を有する。リング発振器は、リン
グを二回巡る間の遅延時間の奇約数である周期を有す
る。リングが調波で発振するのを回避するために、クロ
ック信号は、初期化信号が供給されるまで動作を禁止す
るためにリングと直列に接続されるゲートを使用するこ
とによって、初期化中、抑制される。
【０００４】
【発明が解決しようとする課題】本発明の目的は、磁気
記憶ディスク駆動機構のスピンドルインデクスパルスの
ような、可変のシステム基準信号に同調する時間基準信
号を提供することである。
記憶ディスク駆動機構のスピンドルインデクスパルスの
ような、可変のシステム基準信号に同調する時間基準信
号を提供することである。
【０００５】本発明のこの目的及び他の目的のため、リ
ング状に直列に接続されかつリング発振器を形成する複
数のインバータを備えるリング発振器回路を含む同調リ
ング発振器回路が提供される。
ング状に直列に接続されかつリング発振器を形成する複
数のインバータを備えるリング発振器回路を含む同調リ
ング発振器回路が提供される。
【０００６】本発明の一側面によれば、リング発振器回
路の出力信号はプログラマブル分周器に送られ、この分
周器内でリング発振器の周波数は分周される結果、出力
クロックパルスに対する周波数粗制御が行われる。
路の出力信号はプログラマブル分周器に送られ、この分
周器内でリング発振器の周波数は分周される結果、出力
クロックパルスに対する周波数粗制御が行われる。
【０００７】リング発振器は、このリング発振器の動作
を禁止するためにこのリング発振器に直列に制御ゲート
を接続されることによって、所定時限中、中断される。
制御ゲートに対する制御信号はプログラマブル遅延線の
出力信号として供給され、この遅延線は、例えば、マイ
クロプロセッサ制御器からの制御信号を受信する入力端
子を備える。プログラマブル遅延線によって与えられる
可変遅延は、出力クロックパルスの周期の微制御を行
う。
を禁止するためにこのリング発振器に直列に制御ゲート
を接続されることによって、所定時限中、中断される。
制御ゲートに対する制御信号はプログラマブル遅延線の
出力信号として供給され、この遅延線は、例えば、マイ
クロプロセッサ制御器からの制御信号を受信する入力端
子を備える。プログラマブル遅延線によって与えられる
可変遅延は、出力クロックパルスの周期の微制御を行
う。
【０００８】比較装置は、出力クロックパルスの周波数
を、システム基準パルス、例えば、回転磁気記憶ディス
ク装置のスピンドルインデクスパルスにおけるシステム
基準パルスと比較するために設けられる。
を、システム基準パルス、例えば、回転磁気記憶ディス
ク装置のスピンドルインデクスパルスにおけるシステム
基準パルスと比較するために設けられる。
【０００９】
【実施例】本明細書に組み入れられかつその一部を形成
する添付図は、明細書の記載と共に本発明の原理を説明
するものである。
する添付図は、明細書の記載と共に本発明の原理を説明
するものである。
【００１０】次に添付図を参照して、これに示されてい
る本発明の好適実施例について詳細に説明を行う。本発
明は、その好適実施例について説明されるけれども、こ
れらは本発明をこれらの好適実施例にのみ限定すること
を意図するものではないことは、云うまでもない。逆
に、本発明は前掲の特許請求の範囲に規定されている本
発明の精神と範囲内に包含される代替、変形、及び等価
に及ぶことを意図している。
る本発明の好適実施例について詳細に説明を行う。本発
明は、その好適実施例について説明されるけれども、こ
れらは本発明をこれらの好適実施例にのみ限定すること
を意図するものではないことは、云うまでもない。逆
に、本発明は前掲の特許請求の範囲に規定されている本
発明の精神と範囲内に包含される代替、変形、及び等価
に及ぶことを意図している。
【００１１】図１は、先行技術のリング発振器回路１０
を示す。リング発振器回路のこの簡単な型式のものは、
反転入力アンドゲート１２、又はインバータを含み、こ
のゲートはその入力端子の１つに接続する信号線１４を
通して初期化信号を供給される。この発振器回路の出力
信号は、端子１６に供給される。図に示すように、この
発振回路の出力信号は、遅延線装置１８を通して反転入
力アンドゲート１２の他の入力端子に帰還される。
を示す。リング発振器回路のこの簡単な型式のものは、
反転入力アンドゲート１２、又はインバータを含み、こ
のゲートはその入力端子の１つに接続する信号線１４を
通して初期化信号を供給される。この発振器回路の出力
信号は、端子１６に供給される。図に示すように、この
発振回路の出力信号は、遅延線装置１８を通して反転入
力アンドゲート１２の他の入力端子に帰還される。
【００１２】図２は、本発明による同調リング発振器回
路２０を示す。リング発振器回路２２は、２反転入力ア
ンドゲート２４によって形成される。反転入力アンドゲ
ート２４の出力端子はインバータ２６の入力端子に接続
されている。インバータ２６の出力端子は第２インバー
タ２８の入力端子に接続されている。第２インバータ２
８の出力は、信号線３０上を経由して２反転入力アンド
ゲート２４の反転入力端子のうちの１つに帰還される。
これによって、リング発振器回路２２を形成する。
路２０を示す。リング発振器回路２２は、２反転入力ア
ンドゲート２４によって形成される。反転入力アンドゲ
ート２４の出力端子はインバータ２６の入力端子に接続
されている。インバータ２６の出力端子は第２インバー
タ２８の入力端子に接続されている。第２インバータ２
８の出力は、信号線３０上を経由して２反転入力アンド
ゲート２４の反転入力端子のうちの１つに帰還される。
これによって、リング発振器回路２２を形成する。
【００１３】反転入力アンドゲート２４はインバータと
して機能し、かつまたリング発振器回路２２を通しての
発振信号の伝搬を禁止することによって、所定時間中、
リング発振器回路２２を中断する中断装置を構成する。
反転アンドゲート２４は、論理高信号レベルが信号線３
２を経由して反転入力アンドゲート２４の他の入力端子
に出現するとき、使用禁止される（非導通にされる）。
して機能し、かつまたリング発振器回路２２を通しての
発振信号の伝搬を禁止することによって、所定時間中、
リング発振器回路２２を中断する中断装置を構成する。
反転アンドゲート２４は、論理高信号レベルが信号線３
２を経由して反転入力アンドゲート２４の他の入力端子
に出現するとき、使用禁止される（非導通にされる）。
【００１４】信号線３０上に出現するリング発振器回路
２２の出力信号はマイナークロック信号（Ｍｉｎｏｒ
Ｃｌｋ）と呼ばれる。信号線３２を経由して反転アンド
ゲート２４の第２入力端子に出現する信号は、反転クロ
ックイネーブル信号（−ＣＬＫＥＮＡ）である。マイナ
ークロック信号は、また、プログラマブル分周器４０の
クロック入力（ＣＬＫ）に接続され、分周器４０は、例
えば、キーパッド４２によってプログラムされ、キーパ
ッド４２は適当な二進入力信号をプログラマブル分周器
４０のプログラマブル端子（Ａ，Ｂ，Ｃ，Ｄ）に供給す
る。反転されたキャリー出力信号（ＣＯ）は、アクティ
ブロウ信号である。プログラマブル分周器４０は、リン
グ発振器回路２２のマイナークロック信号を分周する。
マイナークロック信号の各周期は４から１６ナノ秒の範
囲のクロック増分を表示している。プログラマブル分周
器４０の出力は、プログラマブル分周器４０のＱＤ出力
端子からの信号線４４上にメジャークロック信号（Ｍａ
ｊｏｒ Ｃｌｋ）として得られる。キャリー出力信号
（ＣＯ）は、反転負荷端子（反転Ｌ）に帰還される。キ
ャリー出力信号（ＣＯ）は、また、信号線４８を経由し
て反転入力アンドゲート５０の１つの反転入力端子に帰
還される。反転入力アンドゲート５０の他の反転入力端
子は信号線５１を経由してリング発振器回路２２のマイ
ナークロック信号の帰還を受ける。反転入力アンドゲー
ト５０の出力信号は、図に示されたように直列に接続さ
れた一連のインバータ対５２，５３、５４，５６、５
６，５７を通過する。これらのインバータ対、すなわ
ち、２ゲート対は、２ゲート遅延時間の遅延増分を有す
る遅延線を形成する。アンドゲート５０及びインバータ
対の各々からの出力信号は、それぞれの転送ゲート５
８，５９，６０，６１のそれぞれの入力端子に供給され
る。これらの転送ゲートは、それぞれの制御端子へのそ
れぞれ制御信号で以て制御される。これらの転送ゲート
５８，５９，６０，６１は、インバータ対５２，５３、
５４，５６、５６，５７によって形成される遅延線に対
するタップを構成する。転送ゲート５８，５９，６０，
６１の出力信号は、一括されてかつ信号線６２に接続さ
れる。
２２の出力信号はマイナークロック信号（Ｍｉｎｏｒ
Ｃｌｋ）と呼ばれる。信号線３２を経由して反転アンド
ゲート２４の第２入力端子に出現する信号は、反転クロ
ックイネーブル信号（−ＣＬＫＥＮＡ）である。マイナ
ークロック信号は、また、プログラマブル分周器４０の
クロック入力（ＣＬＫ）に接続され、分周器４０は、例
えば、キーパッド４２によってプログラムされ、キーパ
ッド４２は適当な二進入力信号をプログラマブル分周器
４０のプログラマブル端子（Ａ，Ｂ，Ｃ，Ｄ）に供給す
る。反転されたキャリー出力信号（ＣＯ）は、アクティ
ブロウ信号である。プログラマブル分周器４０は、リン
グ発振器回路２２のマイナークロック信号を分周する。
マイナークロック信号の各周期は４から１６ナノ秒の範
囲のクロック増分を表示している。プログラマブル分周
器４０の出力は、プログラマブル分周器４０のＱＤ出力
端子からの信号線４４上にメジャークロック信号（Ｍａ
ｊｏｒ Ｃｌｋ）として得られる。キャリー出力信号
（ＣＯ）は、反転負荷端子（反転Ｌ）に帰還される。キ
ャリー出力信号（ＣＯ）は、また、信号線４８を経由し
て反転入力アンドゲート５０の１つの反転入力端子に帰
還される。反転入力アンドゲート５０の他の反転入力端
子は信号線５１を経由してリング発振器回路２２のマイ
ナークロック信号の帰還を受ける。反転入力アンドゲー
ト５０の出力信号は、図に示されたように直列に接続さ
れた一連のインバータ対５２，５３、５４，５６、５
６，５７を通過する。これらのインバータ対、すなわ
ち、２ゲート対は、２ゲート遅延時間の遅延増分を有す
る遅延線を形成する。アンドゲート５０及びインバータ
対の各々からの出力信号は、それぞれの転送ゲート５
８，５９，６０，６１のそれぞれの入力端子に供給され
る。これらの転送ゲートは、それぞれの制御端子へのそ
れぞれ制御信号で以て制御される。これらの転送ゲート
５８，５９，６０，６１は、インバータ対５２，５３、
５４，５６、５６，５７によって形成される遅延線に対
するタップを構成する。転送ゲート５８，５９，６０，
６１の出力信号は、一括されてかつ信号線６２に接続さ
れる。
【００１５】ノアゲート７０は、キャリー出力信号（Ｃ
Ｏ）をその１つの入力端子に接続されかつ転送ゲート５
８〜６１からの出力信号を信号線６２を経由しこのノア
ゲートの他の入力端子に接続される。ノアゲート７０へ
の入力信号は、信号線３２上にクロックイネーブル信号
（−Ｃｌｋ Ｅｎａ）を供給するように組み合わせられ
る。
Ｏ）をその１つの入力端子に接続されかつ転送ゲート５
８〜６１からの出力信号を信号線６２を経由しこのノア
ゲートの他の入力端子に接続される。ノアゲート７０へ
の入力信号は、信号線３２上にクロックイネーブル信号
（−Ｃｌｋ Ｅｎａ）を供給するように組み合わせられ
る。
【００１６】図３Ａは、インバータ対５２，５３、５
４，５６、５６，５７によって形成される遅延時間から
短時間遅延が得られたとき、図２の回路のメジャークロ
ック信号、マイナークロック信号、反転クロック使用可
能信号、及び反転キャリー出力信号のそれぞれ信号波形
を示す。メジャークロック信号の周期は、従って、短時
限に渡って延長される。
４，５６、５６，５７によって形成される遅延時間から
短時間遅延が得られたとき、図２の回路のメジャークロ
ック信号、マイナークロック信号、反転クロック使用可
能信号、及び反転キャリー出力信号のそれぞれ信号波形
を示す。メジャークロック信号の周期は、従って、短時
限に渡って延長される。
【００１７】図３Ｂは、インバータ対５２，５３、５
４，５６、５６，５７によって形成される遅延時間から
長時間遅延が得られたとき、図２の回路のメジャークロ
ック信号、マイナークロック信号、反転クロックイネー
ブル信号、及び反転キャリー出力信号のそれぞれ信号波
形を示す。反転クロックイネーブル信号は、リング発振
器回路２２を比較的長い時限中、禁止する長クロック遅
延構成において高レベルに維持される。このことは、プ
ログラマブル分周器４０があふれる度にプログラマブル
遅延線、すなわち、インバータ対５２，５３、５４，５
６、５６，５７の形成する遅延線を加算することによっ
て、メジャークロック信号の周期を延ばす。インバータ
対５２，５３、５４，５６、５６，５７の形成する遅延
線上のタップは、プログラマブルであって、各タップは
１／２から２ナノ秒を示す。このようにして、プログラ
マブル分周器４０から信号線４４に供給されるメジャー
クロック信号の周期は、極めて小さい増分だけ増大され
る。
４，５６、５６，５７によって形成される遅延時間から
長時間遅延が得られたとき、図２の回路のメジャークロ
ック信号、マイナークロック信号、反転クロックイネー
ブル信号、及び反転キャリー出力信号のそれぞれ信号波
形を示す。反転クロックイネーブル信号は、リング発振
器回路２２を比較的長い時限中、禁止する長クロック遅
延構成において高レベルに維持される。このことは、プ
ログラマブル分周器４０があふれる度にプログラマブル
遅延線、すなわち、インバータ対５２，５３、５４，５
６、５６，５７の形成する遅延線を加算することによっ
て、メジャークロック信号の周期を延ばす。インバータ
対５２，５３、５４，５６、５６，５７の形成する遅延
線上のタップは、プログラマブルであって、各タップは
１／２から２ナノ秒を示す。このようにして、プログラ
マブル分周器４０から信号線４４に供給されるメジャー
クロック信号の周期は、極めて小さい増分だけ増大され
る。
【００１８】図４は、同調リング発振器回路２０から得
られる入力クロック信号（ＤＲＡＭ−Ｃｌｋ）又は（Ｓ
ＣＳＩ−Ｃｌｋ）の周波数を基準パルス（Ｉｎｄｅｘ−
Ｅｄｇｅ）の周波数と比較するクロックレートタイマ装
置の論理回路図を示す。この論理回路は、標準セルから
形成されかつＡＴ＆Ｔ（アメリカ電話電信会社）１．２
５ミクロンＣＭＯＳライブラリーから提供されるブロッ
クを構成する。入力クロック信号（ＤＲＡＭ−Ｃｌｋ）
は、普通、１０から２４ＭＨｚの範囲の周波数で動作
し、かつ入力端子１０２に供給される。入力クロック信
号（ＳＣＳＩ−Ｃｌｋ）は、普通、２０ＭＨｚで動作
し、かつ入力端子１０４に供給される。基準パルス（Ｉ
ｎｄｅｘ−Ｅｄｇｅ）は入力端子１０６に供給され、か
つ磁気記憶ディスク装置に対するインデクスパルスの縁
から導出される。基準パルス（Ｉｎｄｅｘ−Ｅｄｇｅ）
の周波数は、普通、１秒の１／６０である。
られる入力クロック信号（ＤＲＡＭ−Ｃｌｋ）又は（Ｓ
ＣＳＩ−Ｃｌｋ）の周波数を基準パルス（Ｉｎｄｅｘ−
Ｅｄｇｅ）の周波数と比較するクロックレートタイマ装
置の論理回路図を示す。この論理回路は、標準セルから
形成されかつＡＴ＆Ｔ（アメリカ電話電信会社）１．２
５ミクロンＣＭＯＳライブラリーから提供されるブロッ
クを構成する。入力クロック信号（ＤＲＡＭ−Ｃｌｋ）
は、普通、１０から２４ＭＨｚの範囲の周波数で動作
し、かつ入力端子１０２に供給される。入力クロック信
号（ＳＣＳＩ−Ｃｌｋ）は、普通、２０ＭＨｚで動作
し、かつ入力端子１０４に供給される。基準パルス（Ｉ
ｎｄｅｘ−Ｅｄｇｅ）は入力端子１０６に供給され、か
つ磁気記憶ディスク装置に対するインデクスパルスの縁
から導出される。基準パルス（Ｉｎｄｅｘ−Ｅｄｇｅ）
の周波数は、普通、１秒の１／６０である。
【００１９】一般に、図４に示されているクロックレー
トタイマ装置の機能は、基準パルス（Ｉｎｄｅｘ−Ｅｄ
ｇｅ）の１６周期に等しい時間を供給することにあり、
この１６周期中、入力クロック信号（ＤＲＡＭ−Ｃｌ
ｋ）又は（ＳＣＳＩ−Ｃｌｋ）が計数される結果、リン
グ発振器の周波数を決定する。これらのパルスは、普
通、一連の２４個の計数器モジュールによって構成され
るモジュラークロックパルス計数器１１０内で計数され
る。これらの計数器モジュールの出力は、出力信号（ｕ
Ｐ−Ｄａｔａ−Ｏｕｔ（７：０））として信号バス１１
２上に供給される。バス１１２のそれぞれの信号線は、
それぞれの端子１１４に接続される。これらの端子は、
マイクロプロセッサ（図には示されていない）に情報ビ
ットを供給し、マイクロプロセッサは基準パルス（Ｉｎ
ｄｅｘ−Ｅｄｇｅ）の１６周期中にパルス計数器の計数
を比較する。もしクロックパルス計数器からの計数がこ
のマイクロプロセッサの許容の範囲内にないならば、こ
のマイクロプロセッサから同調リング発振器回路２０へ
の制御信号は変化させられる。パルス計数器１１０から
マイクロプロセッサへの２４ビットは、端子１１４上の
８ビットの３つの多重化された群として供給される。図
４におけるパルス計数器１１０に対する表記法は、この
計数器をその段（Ｉ）で代表させており、ここに、Ｉ＝
１〜２３番目のモジュールである。これらのモジュール
は、パルス計数器を構成するように配置及び接続されて
いる。パルス計数器１１０の各モジュールは、Ｄフリッ
プフロップ１２０を含み、このフリップフロップはＱＮ
端子をＤ入力端子に接続されて１／２分周器として機能
する。入力信号（ＣＮＴ−（Ｉ−１））は、前段（Ｉ−
１）のモジュールからＩ番目のモジュールに対するクロ
ックＣＫ端子上へ入力信号として供給される。Ｄフリッ
プフロップ１２０の各Ｑ出力端子からの出力信号は、転
送ゲート１２２を通り出力バス１１２に供給される。転
送ゲート１２２及びパルス計数器の他のモジュールに対
する同様の転送ゲートが、計数器読取り信号（Ｒｄ
（２：０））及び反転読取り信号（Ｒｄ−（２：０））
によって制御される。反転読取り信号（Ｒｄ−（２：
０））及び非反転読取り信号（Ｒｄ（２：０））の両方
は、それぞれの入力端子１３０，１３２，１３４上への
入力信号から得られる。これらの入力信号は、パルス計
数器１１０からの２４ビット出力データ語に対する多重
化８ビットブロックの３つの群を表示する。これらの３
つの入力信号の反転信号は、信号（Ｒｄ−Ｈｉｇｈ）、
（Ｒｄ−Ｍｉｄ）、（Ｒｄ−Ｌｏｗ）から、それぞれの
インバータ１３６，１３８，１４０を使用して導出され
る。この回路の構成によって、パルス計数器１１０から
の情報の選択された８ビットブロックがマイクロプロセ
ッサデータバス１１２上に読み出される。
トタイマ装置の機能は、基準パルス（Ｉｎｄｅｘ−Ｅｄ
ｇｅ）の１６周期に等しい時間を供給することにあり、
この１６周期中、入力クロック信号（ＤＲＡＭ−Ｃｌ
ｋ）又は（ＳＣＳＩ−Ｃｌｋ）が計数される結果、リン
グ発振器の周波数を決定する。これらのパルスは、普
通、一連の２４個の計数器モジュールによって構成され
るモジュラークロックパルス計数器１１０内で計数され
る。これらの計数器モジュールの出力は、出力信号（ｕ
Ｐ−Ｄａｔａ−Ｏｕｔ（７：０））として信号バス１１
２上に供給される。バス１１２のそれぞれの信号線は、
それぞれの端子１１４に接続される。これらの端子は、
マイクロプロセッサ（図には示されていない）に情報ビ
ットを供給し、マイクロプロセッサは基準パルス（Ｉｎ
ｄｅｘ−Ｅｄｇｅ）の１６周期中にパルス計数器の計数
を比較する。もしクロックパルス計数器からの計数がこ
のマイクロプロセッサの許容の範囲内にないならば、こ
のマイクロプロセッサから同調リング発振器回路２０へ
の制御信号は変化させられる。パルス計数器１１０から
マイクロプロセッサへの２４ビットは、端子１１４上の
８ビットの３つの多重化された群として供給される。図
４におけるパルス計数器１１０に対する表記法は、この
計数器をその段（Ｉ）で代表させており、ここに、Ｉ＝
１〜２３番目のモジュールである。これらのモジュール
は、パルス計数器を構成するように配置及び接続されて
いる。パルス計数器１１０の各モジュールは、Ｄフリッ
プフロップ１２０を含み、このフリップフロップはＱＮ
端子をＤ入力端子に接続されて１／２分周器として機能
する。入力信号（ＣＮＴ−（Ｉ−１））は、前段（Ｉ−
１）のモジュールからＩ番目のモジュールに対するクロ
ックＣＫ端子上へ入力信号として供給される。Ｄフリッ
プフロップ１２０の各Ｑ出力端子からの出力信号は、転
送ゲート１２２を通り出力バス１１２に供給される。転
送ゲート１２２及びパルス計数器の他のモジュールに対
する同様の転送ゲートが、計数器読取り信号（Ｒｄ
（２：０））及び反転読取り信号（Ｒｄ−（２：０））
によって制御される。反転読取り信号（Ｒｄ−（２：
０））及び非反転読取り信号（Ｒｄ（２：０））の両方
は、それぞれの入力端子１３０，１３２，１３４上への
入力信号から得られる。これらの入力信号は、パルス計
数器１１０からの２４ビット出力データ語に対する多重
化８ビットブロックの３つの群を表示する。これらの３
つの入力信号の反転信号は、信号（Ｒｄ−Ｈｉｇｈ）、
（Ｒｄ−Ｍｉｄ）、（Ｒｄ−Ｌｏｗ）から、それぞれの
インバータ１３６，１３８，１４０を使用して導出され
る。この回路の構成によって、パルス計数器１１０から
の情報の選択された８ビットブロックがマイクロプロセ
ッサデータバス１１２上に読み出される。
【００２０】このパルス計数器は、２４個の１／２分周
段を含むことに注意されたい。パルス計数器の第１段目
は（ＣＮＴ−０）段１５０であり、これもＤフリップフ
ロップ分周器である。Ｄフリップフロップ１５０のＱＮ
端子から反転出力信号は、パルス計数器の第１段Ｄフリ
ップフロップ１２０のクロックＣＫ端子に供給される。
第１段Ｄフリップフロップ１５０のクロックＣＫ端子へ
の入力クロック信号は、クロック選択器１６２の出力端
子から信号線１６０を経由して得られる。クロック選択
器１６２はＤフリップフロップ１６４によって決定され
る入力クロック信号（ＤＲＡＭ−Ｃｌｋ）又は（ＳＣＳ
Ｉ−Ｃｌｋ）のいずれかを選択し、Ｄフリップフロップ
１６４はそのＱ出力端子とＱＮ出力端子をそれぞれ選択
器１６２の入力に接続されている。Ｄフリップフロップ
１６４は、信号線１６６上に存在する３ビットデータ信
号のビット２線（２番目のビット線）によってクロック
信号の１つを選択するようにスイッチされる。Ｄフリッ
プフロップ１６４のＣＫ端子に供給されるクロック信号
は、読取り制御信号（Ｗｒ−Ｃｏｎｔｒｏｌ）端子１７
０からの信号線１６８上に得られる。
段を含むことに注意されたい。パルス計数器の第１段目
は（ＣＮＴ−０）段１５０であり、これもＤフリップフ
ロップ分周器である。Ｄフリップフロップ１５０のＱＮ
端子から反転出力信号は、パルス計数器の第１段Ｄフリ
ップフロップ１２０のクロックＣＫ端子に供給される。
第１段Ｄフリップフロップ１５０のクロックＣＫ端子へ
の入力クロック信号は、クロック選択器１６２の出力端
子から信号線１６０を経由して得られる。クロック選択
器１６２はＤフリップフロップ１６４によって決定され
る入力クロック信号（ＤＲＡＭ−Ｃｌｋ）又は（ＳＣＳ
Ｉ−Ｃｌｋ）のいずれかを選択し、Ｄフリップフロップ
１６４はそのＱ出力端子とＱＮ出力端子をそれぞれ選択
器１６２の入力に接続されている。Ｄフリップフロップ
１６４は、信号線１６６上に存在する３ビットデータ信
号のビット２線（２番目のビット線）によってクロック
信号の１つを選択するようにスイッチされる。Ｄフリッ
プフロップ１６４のＣＫ端子に供給されるクロック信号
は、読取り制御信号（Ｗｒ−Ｃｏｎｔｒｏｌ）端子１７
０からの信号線１６８上に得られる。
【００２１】クロックレートタイマ装置１００の動作モ
ードの選択は、マイクロプロセッサから得られる制御信
号を使用することにより行われる。この信号は制御信号
（ｕＰ−Ｄａｔａ−Ｉｎ（２：０））であって、端子１
６９に接続されている３本の信号線上に供給される。
ードの選択は、マイクロプロセッサから得られる制御信
号を使用することにより行われる。この信号は制御信号
（ｕＰ−Ｄａｔａ−Ｉｎ（２：０））であって、端子１
６９に接続されている３本の信号線上に供給される。
【００２２】基準パルス（Ｉｎｄｘ−Ｅｄｇｅ）、すな
わち、インデクス信号（Ｉｎｄｘ−（０））を計数する
計数器は、この信号を端子１０６から信号線１８０を経
由して第１段Ｄフリップフロップ１８２のクロックＣＫ
端子に供給され、このフリップフロップはこのインデク
スパルスを計数する５段インデクスパルス計数器１８３
の第１段１／２分周器である。クロックパルス計数器１
１０に似て、この５段インデクスパルス計数器１８３
は、５つのＤフリップフロップを含み、これらの各々は
図に示されているように他の４つの段に対して適当に接
続をされている。５段インデクスパルス計数器の出力
は、信号（ＩＮＤＸ（５））であって信号線１８４上に
供給される。
わち、インデクス信号（Ｉｎｄｘ−（０））を計数する
計数器は、この信号を端子１０６から信号線１８０を経
由して第１段Ｄフリップフロップ１８２のクロックＣＫ
端子に供給され、このフリップフロップはこのインデク
スパルスを計数する５段インデクスパルス計数器１８３
の第１段１／２分周器である。クロックパルス計数器１
１０に似て、この５段インデクスパルス計数器１８３
は、５つのＤフリップフロップを含み、これらの各々は
図に示されているように他の４つの段に対して適当に接
続をされている。５段インデクスパルス計数器の出力
は、信号（ＩＮＤＸ（５））であって信号線１８４上に
供給される。
【００２３】５段インデクスパルス計数器１８３は、第
１段Ｄフリップフロップ１８２の反転クリヤ端子（ＣＤ
Ｎ）に接続されている信号線１８６上に供給される運転
信号（Ｒｕｎ）によって起動される。運転信号（Ｒｕ
ｎ）は、運転フリップフロップ１９０のＱ端子から信号
線１８６上に供給される。運転フリップフロップ１９０
は、書込み制御（Ｗｒ−Ｃｏｎｔｒｏｌ）端子１７０か
らそのクロックＣＫ端子にクロック信号を供給される。
運転フリップフロップ１９０のＤ端子への入力信号は、
制御信号（ｕＰ−Ｄａｔａ−Ｉｎ（２：０））のＯビッ
トから得られる。
１段Ｄフリップフロップ１８２の反転クリヤ端子（ＣＤ
Ｎ）に接続されている信号線１８６上に供給される運転
信号（Ｒｕｎ）によって起動される。運転信号（Ｒｕ
ｎ）は、運転フリップフロップ１９０のＱ端子から信号
線１８６上に供給される。運転フリップフロップ１９０
は、書込み制御（Ｗｒ−Ｃｏｎｔｒｏｌ）端子１７０か
らそのクロックＣＫ端子にクロック信号を供給される。
運転フリップフロップ１９０のＤ端子への入力信号は、
制御信号（ｕＰ−Ｄａｔａ−Ｉｎ（２：０））のＯビッ
トから得られる。
【００２４】時間インデクスフリップフロップ２００は
交互に設けられて、その結果、基準パルス（Ｉｎｄｘ−
Ｅｄｇｅ）の次の縁が運転フリップフロップ１９０をセ
ットし、かつインデクスパルス計数器を始動してインデ
クスパルス計数を動作させる。インデクスパルス計数器
１８３は、普通、１６までインデクスパルスを計数す
る。
交互に設けられて、その結果、基準パルス（Ｉｎｄｘ−
Ｅｄｇｅ）の次の縁が運転フリップフロップ１９０をセ
ットし、かつインデクスパルス計数器を始動してインデ
クスパルス計数を動作させる。インデクスパルス計数器
１８３は、普通、１６までインデクスパルスを計数す
る。
【００２５】インデクスパルス計数器１８３が１６まで
計数すると、このインデクスパルス計数器の出力信号線
１８４上に出現する信号が選択器２１１及び２つの反転
ゲート２１３，２１５を通して信号線２１６へ伝搬され
る。この信号は、停止信号（Ｓｔｏｐ−）と呼ばれ、交
互に設けられた時間インデクスフリップフロップ２００
及び運転フリップフロップ１９０をリセットしてＯ出力
信号レベルに置く。選択器２１１に関しては、時間イン
デクスパルス運転信号（Ｒｕｎ）及び出力信号（Ｉｎｄ
ｘ−（５））は全て真状態にあると、信号線２１６上の
停止信号（Ｓｔｏｐ−）もまた真状態にあると云うこと
に注意されたい。
計数すると、このインデクスパルス計数器の出力信号線
１８４上に出現する信号が選択器２１１及び２つの反転
ゲート２１３，２１５を通して信号線２１６へ伝搬され
る。この信号は、停止信号（Ｓｔｏｐ−）と呼ばれ、交
互に設けられた時間インデクスフリップフロップ２００
及び運転フリップフロップ１９０をリセットしてＯ出力
信号レベルに置く。選択器２１１に関しては、時間イン
デクスパルス運転信号（Ｒｕｎ）及び出力信号（Ｉｎｄ
ｘ−（５））は全て真状態にあると、信号線２１６上の
停止信号（Ｓｔｏｐ−）もまた真状態にあると云うこと
に注意されたい。
【００２６】信号線１８６上に出現する運転信号（Ｒｕ
ｎ）は、また、同期装置の同期第１段（Ｓｙｎ０）のＤ
フリップフロップ２１８のＤ入力端子に接続され、その
Ｑ出力端子は信号線２２０を通り第２段（Ｓｙｎ１）の
Ｄフリップフロップ２２２のＤ入力端子に接続されてい
る。パルス縁Ｄフリップフロップ２２４が、また、配設
されている。同期装置の第１段（Ｓｙｎ０）、第２段
（Ｓｙｎ１）の両方、及び縁フリップフロップ２２４
は、全て、それぞれのクロックＣＫ端子を、選択器１６
２出力端子に接続されており、後者は入力クロック信号
（ＤＲＡＭ−Ｃｌｋ）又は（ＳＣＳＩ−Ｃｌｋ）のいず
れかを選択する。これらのクロック信号は信号線１６０
を経由してクロックパルス計数器の第１段（ＣＮＴ
−０）フリップフロップ１５０のクロックＣＫ端子に供
給される。同期装置の第２段（Ｓｙｎ１）のフリップフ
ロップ２２２によって供給される同期信号及びパルス縁
フリップフロップ２２４の出力信号は、共にアンドゲー
ト２２６のそれぞれの入力端子に供給される。アンドゲ
ート２２６の出力はリセット信号を信号線２２８を経由
して、図に示されるように、パルス計数器の全ての段の
ＰＯ端子に供給して、これら全ての段を１レベルに置
く。
ｎ）は、また、同期装置の同期第１段（Ｓｙｎ０）のＤ
フリップフロップ２１８のＤ入力端子に接続され、その
Ｑ出力端子は信号線２２０を通り第２段（Ｓｙｎ１）の
Ｄフリップフロップ２２２のＤ入力端子に接続されてい
る。パルス縁Ｄフリップフロップ２２４が、また、配設
されている。同期装置の第１段（Ｓｙｎ０）、第２段
（Ｓｙｎ１）の両方、及び縁フリップフロップ２２４
は、全て、それぞれのクロックＣＫ端子を、選択器１６
２出力端子に接続されており、後者は入力クロック信号
（ＤＲＡＭ−Ｃｌｋ）又は（ＳＣＳＩ−Ｃｌｋ）のいず
れかを選択する。これらのクロック信号は信号線１６０
を経由してクロックパルス計数器の第１段（ＣＮＴ
−０）フリップフロップ１５０のクロックＣＫ端子に供
給される。同期装置の第２段（Ｓｙｎ１）のフリップフ
ロップ２２２によって供給される同期信号及びパルス縁
フリップフロップ２２４の出力信号は、共にアンドゲー
ト２２６のそれぞれの入力端子に供給される。アンドゲ
ート２２６の出力はリセット信号を信号線２２８を経由
して、図に示されるように、パルス計数器の全ての段の
ＰＯ端子に供給して、これら全ての段を１レベルに置
く。
【００２７】時間インデクスフリップフロップ２００、
運転フリップフロップ１９０、及びクロック選択器のフ
リップフロップ１６４のＱ出力信号の状態は、信号バス
２３６上のそれぞれの転送ゲート２３０，２３２，２３
４を通してマイクロプロセッサデータバス１１２に供給
され、ここからマイクロプロセッサへのそれぞれ出力端
子１１４へ供給される。
運転フリップフロップ１９０、及びクロック選択器のフ
リップフロップ１６４のＱ出力信号の状態は、信号バス
２３６上のそれぞれの転送ゲート２３０，２３２，２３
４を通してマイクロプロセッサデータバス１１２に供給
され、ここからマイクロプロセッサへのそれぞれ出力端
子１１４へ供給される。
【００２８】図４に示されたクロックレートタイマ装置
１００は、マイクロプロセッサが図２に示された同調リ
ング発振器回路２０の周波数を制御するのを可能にす
る。このことは、インデクスパルス計数器１８３が１６
個のインデクスパルスを計数する結果、クロックパルス
計数器１１０に対する計数周期を与えることによって、
達成される。このことは、同調リング発振器回路２０の
周波数がインデクスパルスに同期させられて、温度変
化、電圧変化、及び半導体処理パラメータの変動に起因
する長期変動を除去する傾向を持つことを可能にする。
１００は、マイクロプロセッサが図２に示された同調リ
ング発振器回路２０の周波数を制御するのを可能にす
る。このことは、インデクスパルス計数器１８３が１６
個のインデクスパルスを計数する結果、クロックパルス
計数器１１０に対する計数周期を与えることによって、
達成される。このことは、同調リング発振器回路２０の
周波数がインデクスパルスに同期させられて、温度変
化、電圧変化、及び半導体処理パラメータの変動に起因
する長期変動を除去する傾向を持つことを可能にする。
【００２９】本発明の特定の実施例についてのこれまで
の記述は、図解と説明を目的として行われている。これ
らは、本発明をここに開示された在りのままの形に尽く
される又は限定されることを意図しているのではなく、
明らかに、多くの修正及び変形が上述の教示に照らして
可能である。これらの実施例は、本発明の原理及びその
実際の応用を、最善に説明するために選択されかつ記述
されており、したがって、当業者に、本発明及びその想
定される特定の使用に適する多様な修正を伴う多様な実
施例を、最も良く利用可能とする。本発明の範囲は、前
掲の特許請求の範囲及びこれらの等価によって規定され
るべきことを主張する。
の記述は、図解と説明を目的として行われている。これ
らは、本発明をここに開示された在りのままの形に尽く
される又は限定されることを意図しているのではなく、
明らかに、多くの修正及び変形が上述の教示に照らして
可能である。これらの実施例は、本発明の原理及びその
実際の応用を、最善に説明するために選択されかつ記述
されており、したがって、当業者に、本発明及びその想
定される特定の使用に適する多様な修正を伴う多様な実
施例を、最も良く利用可能とする。本発明の範囲は、前
掲の特許請求の範囲及びこれらの等価によって規定され
るべきことを主張する。
【図１】図１は先行技術によるリング発振器の回路図で
ある。
ある。
【図２】図２は本発明による同調リング発振器回路の論
理回路図である。
理回路図である。
【図３】図３Ａおよび図３Ｂは、それぞれ短遅延時間の
場合及び長遅延時間の場合の、図２の本発明による発振
器回路における色々な端子上のそれぞれ一組みの波形図
である。
場合及び長遅延時間の場合の、図２の本発明による発振
器回路における色々な端子上のそれぞれ一組みの波形図
である。
【図４】図４は図２の本発明による同調リング発振器回
路の周波数と基準パルス周波数との間の比較を遂行する
クロック率タイマ装置の論理回路図である。
路の周波数と基準パルス周波数との間の比較を遂行する
クロック率タイマ装置の論理回路図である。
２０ 同調リング発振器回路 ２２ リング発振器回路 ２４ ２反転入力アンドゲート ２６，２８ インバータ ４０ プログラマブル分周器 ５０ 反転入力アンドゲート ５２〜５７ インバータ対 ５８〜６１ 転送ゲート ７０ ノアゲート １００ クロックレートタイマ装置 １１０ クロックパルス計数器 １１４ マイクロプロセッサへの出力端子 １５０ クロックパルス計数器の第１段Ｄフリップフロ
ップ １６２ クロック選択器 １６４ クロック選択器Ｄフリップフロップ １８３ インデクスパルス計数器 １９０ 運転フリップフロップ ２００ 時間インデクスフリップフロップ ２１０ 時間インデクスパルス選択器 ２１０，２１４ 同期装置の第１、第２段Ｄフリップフ
ロップ ２１２，２１４ 反転ゲート ２１６ パルス縁フリップフロップ
ップ １６２ クロック選択器 １６４ クロック選択器Ｄフリップフロップ １８３ インデクスパルス計数器 １９０ 運転フリップフロップ ２００ 時間インデクスフリップフロップ ２１０ 時間インデクスパルス選択器 ２１０，２１４ 同期装置の第１、第２段Ｄフリップフ
ロップ ２１２，２１４ 反転ゲート ２１６ パルス縁フリップフロップ
フロントページの続き (56)参考文献 特開 昭58−219625（ＪＰ，Ａ) 特開 平２−98212（ＪＰ，Ａ) 特開 昭51−97362（ＪＰ，Ａ) 特開 平２−10847（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 1/00 - 7/26 G11B 20/10 351 H03K 3/354
Claims (2)
- 【請求項１】 リング状に直列に接続されて発振信号が
そのリングを通して伝搬するようになっている複数個の
反転段を含むリング発振器と、 発振信号がリングを通して伝搬することを禁止するため
前記複数個の反転段に直列に結合された制御ゲート装置
と、前記発振信号の伝搬を制御する制御端子とを備え
る、前記リング発振器を予め定められた時間中断させる
ための中断装置と 、（イ）前記リング発振器に結合された入力端子、出力ク
ロックパルスが生じる第１の出力端子およびキャリー出
力信号が生じる第２の出力端子を備えた粗調整用プログ
ラマブル分周器装置と、 （ロ）遅延時間を設定するための遅延時間プログラム装
置を含む微調整用プログラマブル遅延線装置とを具備す
る、 出力クロックパルスの繰り返し率を制御するための制御
装置と、 前記出力クロックパルスの周波数をシステム基準パルス
の周波数と比較し、前記制御装置のための制御信号を発
生して前記リング発振器の周波数をシステム基準パルス
の周波数に同調させるよう前記出力クロックパルスの調
整を行なう比較装置と を有し、前記制御装置のプログラ
マブル遅延線装置には、前記制御信号を受けるためのプ
ログラム入力端子、前記プログラマブル分周器装置の第
２の出力端子に結合された入力端子および前記制御ゲー
ト装置の制御端子に結合された出力端子が設けられる、 同調リング発振器。 - 【請求項２】 リング状に直列に接続されて発振信号が
そのリングを通して伝搬するようになっている複数個の
反転段を含むリング発振器と、 発振信号がリングを通して伝搬することを禁止するため
前記複数個の反転段に直列に結合された制御ゲート装置
と、前記発振信号の伝搬を制御する制御端子とを備え
る、前記リング発振器を予め定められた時間中断させる
ための中断装置と 、（イ）前記リング発振器に結合された入力端子、出力ク
ロックパルスが生じる 第１の出力端子およびキャリー出
力信号が生じる第２の出力端子を備えた粗調整用プログ
ラマブル分周器装置と、 （ロ）遅延時間を設定するための遅延時間プログラム装
置を含む微調整用プログラマブル遅延線装置とを具備す
る、 出力クロックパルスの繰り返し率を制御するための制御
装置と、 前記出力クロックパルスの周波数をスピンドルインデク
スパルスの周波数と比較し、前記制御装置のための制御
信号を発生して前記リング発振器の周波数をスピンドル
インデクスパルスの周波数に同調させるよう前記出力ク
ロックパルスの調整を行なう比較装置と を有し、前記制
御装置のプログラマブル遅延線装置には、前記制御信号
を受けるためのプログラム入力端子、前記プログラマブ
ル分周器装置の第２の出力端子に結合された入力端子お
よび前記制御ゲート装置の制御端子に結合された出力端
子が設けられる、 磁気デイスク記憶装置用クロック発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US474183 | 1990-02-02 | ||
| US07/474,183 US5045811A (en) | 1990-02-02 | 1990-02-02 | Tuned ring oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746120A JPH0746120A (ja) | 1995-02-14 |
| JP2758994B2 true JP2758994B2 (ja) | 1998-05-28 |
Family
ID=23882516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010972A Expired - Lifetime JP2758994B2 (ja) | 1990-02-02 | 1991-01-31 | 同調リング発振器回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5045811A (ja) |
| EP (1) | EP0440389B1 (ja) |
| JP (1) | JP2758994B2 (ja) |
| DE (1) | DE69101391T2 (ja) |
| HK (1) | HK110094A (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4123388A1 (de) * | 1991-07-15 | 1993-01-21 | Thomson Brandt Gmbh | Vorrichtung zur erzeugung von schwingungen und deren anwendung |
| JP3127517B2 (ja) * | 1991-10-04 | 2001-01-29 | 株式会社デンソー | パルス発生装置及びパルス発生方法 |
| US5465076A (en) * | 1991-10-04 | 1995-11-07 | Nippondenso Co., Ltd. | Programmable delay line programmable delay circuit and digital controlled oscillator |
| FI92120C (fi) * | 1992-04-15 | 1994-09-26 | Nokia Mobile Phones Ltd | Jänniteohjattu oskillaattori |
| JP3443896B2 (ja) * | 1993-10-08 | 2003-09-08 | 株式会社デンソー | デジタル制御発振装置 |
| JP2900772B2 (ja) * | 1993-12-24 | 1999-06-02 | 株式会社デンソー | パルス位相差符号化回路とパルス発生回路との複合装置及びデジタル制御ｐｌｌ装置 |
| US5633568A (en) * | 1994-03-01 | 1997-05-27 | Seagate Technology, Inc. | Method and apparatus for dynamic low voltage spindle motor operation |
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