JP3337507B2 - 事象タイマ - Google Patents

事象タイマ

Info

Publication number
JP3337507B2
JP3337507B2 JP35526192A JP35526192A JP3337507B2 JP 3337507 B2 JP3337507 B2 JP 3337507B2 JP 35526192 A JP35526192 A JP 35526192A JP 35526192 A JP35526192 A JP 35526192A JP 3337507 B2 JP3337507 B2 JP 3337507B2
Authority
JP
Japan
Prior art keywords
signal
coarse
time
fine
event signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP35526192A
Other languages
English (en)
Other versions
JPH05273364A (ja
Inventor
デイビッド・シー・チュー
トーマス・エイ・ナッツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agilent Technologies Inc
Original Assignee
Agilent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agilent Technologies Inc filed Critical Agilent Technologies Inc
Publication of JPH05273364A publication Critical patent/JPH05273364A/ja
Application granted granted Critical
Publication of JP3337507B2 publication Critical patent/JP3337507B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
    • G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
    • G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Unknown Time Intervals (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、タイミング回路に関
し、特に、事象、すなわち信号ゼロ交差の時刻を計り、
計時した事象のディジタル表現を発生する回路に関す
る。
【０００２】
【従来の技術】ヒューレット・パッカード5371A 周波数
時間アナライザに使用されている信号ディジタル化法は
連続的にカウントし信号ゼロ交差時にのみサンプルする
ことを基準とする信号表現の非常に有用な形式の一例で
ある。この方法によれば信号の位相進行を直接ディジタ
ル化し、これにより電圧ディジタル化および電圧対位相
変換という以前必要であったステップの必要性を排除す
ることが可能である。この手順はそれ故適切に「位相処
理ディジタル化」または「位相ディジタル化」と呼ばれ
る。振幅の情報は捨てられる。
【０００３】位相ディジタル化を図３に示してあるが、
この図は周波数が変化する正弦信号について、黒点で表
した、信号サンプル位置を示している。サンプルは上昇
交差のとき比較的一定の割合で行われる。各サンプルで
二つの増大数、すなわち全サイクルカウントおよびその
点における時間刻印、が発生する。サイクルカウントは
信号をカウントするカウンタを読取ることから得られ
る。各サイクルがカウントされるが、それらの全てでサ
ンプルが行われるわけではない。サンプルが行われる
と、同期装置が、そのサイクルに時間刻印するよう、サ
ンプルが行われている間サイクルの上昇交差をゲートす
る。これは500MHzの時間軸クロックを連続的にカウント
する他のカウンタを読取ることにより行われる。補間
（interpolation ）により、分解能を２nsから0.2ns に
改善する。位相ディジタル化においては、事象信号の下
降交差は、上昇交差と同様または上昇交差の代わりとし
て時間刻印することができる。
【０００４】従来技術の補間法は分散された高速フリッ
プフロップを通して伝わる遅延を基礎としている。図４
に示すように、事象の発生とクロックとを表す、二つの
ラッチされた信号は、等距離に設置された９つの遅延段
において二つの信号間の相対位相を決定する９個の高速
フリップフロップの列(bank)に進む。遅延の総計は時間
軸クロックの２nsの周期にわたっている。
【０００５】事象ラッチ信号は１段あたり200ps （１段
あたりの１時間量子）だけ次第に遅延する。フリップフ
ロップの出力は事象ラッチ遅延を示す論理１および０の
出力で遅延時間間隔を量子化する。フリップフロップは
温度計コードを出力するが、これは２進コードに変換さ
れ、事象カウントおよび時間カウントと共にメモリシス
テムに格納される。温度計コードは次のように数える。
000...000 、100...000 、110...000 、111...000
、......、111...110 、111...111 。カウントの終わ
りに、コードはそれ自身を０にリセットすることはな
い。温度計コードから２進数に変換された補間器（inte
rpolator）の出力に事象カウントのディジタル表現を加
えれば事象信号のディジタル時間が得られる。
【０００６】この従来技術の方法には関連する多数の問
題がある。ラッチ素子は個別の部品であるため、良く整
合していない。良好な直線性は各素子を個別に調節する
ことによってのみ得られる。直線性の他に、正確度を得
るには、遅延の総計を非細分クロック間隔の１周期に合
わせなければならない。タイミングの分解能は個別ラッ
チ素子間の物理的分離によって決まる。多数の遅延線に
おいては、遅延は先験的に設定され、変化を受ける。直
線性および正確度は共に回路パラメータの変動に伴って
劣化する。また遅延線は測定により作動されるまで遊ん
でいる。したがって、正確度および直線性は共に或る程
度種々な測定の速さと共に変化する。この方法はまたＮ
個の副部分を補間するのにN-1 個のラッチ素子を必要と
する。副部分の数に対してラッチの数を減らすのが望ま
しいことになる。
【０００７】従来技術での他の問題は同期装置を用いて
特定のクロックパルスを実際に分離する必要があること
であり、そうするのに時間ジッタを少なくして行う必要
があることである。同期化プロセスの不安定性のため、
特に高い周波数で、これが困難になっている。回路は１
信号内のわずかなジッタが他の信号の突然の大きな変化
を引き起こさなければ「不安定」である。不安定性の欠
如はパルスの遷移中にはっきり表れる。更に詳細に述べ
れば、入力信号の遷移の位相と基準信号の遷移の位相と
の間のわずかな変動が出力信号の大きな誤った変動を生
ずる可能性がある。たとえば、図11で、伝統的なカウン
タまたは同期装置の遷移は、上述の統計的変動のため、
プロットＡの事象測定パルスの流れと不整合になってい
る、すなわち、ねじれている、ように図示されている。
測定が垂直線αで示される時刻に行われれば、カウント
の読みは63すなわち（(3×16) ＋15）である。測定がわ
ずか遅れて時刻βで行われれば、カウントは48すなわち
（(3×16) ＋０）である。測定が時刻γで行われれば、
カウントは64すなわち（(4×16) ＋０）である。これら
カウントの不確実さは高い確率で発生し、重大な系統誤
差を生ずる。
【０００８】
【発明の目的】本発明は、より確実な時間刻印を発生す
ることのできる装置を提供することを目的とする。
【０００９】
【発明の概要】上述の問題は、従来技術のように、時刻
の定められた事象の間に精密な時間刻印を行う補間器を
使用してはいるが、良好な直線性を備え、正確度が改善
され、遅延副部分を形成するラッチの数が少なくなって
いる事象タイマにより克服されている。新しいタイマは
素子間でほぼ一様の遅延を生じ、不安定性とパルスジッ
タとから生ずる統計的誤差を減らし、一層確実な時間刻
印を生ずる。
【００１０】本発明の事象タイマは補間器の代わりに同
期装置としてリング発振器を使用している。リング発振
器は、各クロックパルスを細分するのに基準周波数標準
に位相ロックされた能動的回路素子を採用すると共に、
一次結合素子(LCE) を採用してタップ付き遅延線無しで
所望の程度の精密分割を達成している。LCE は出力とし
てクロックの速さで時間的に循環する修正温度計コード
を発生する。LCE は交番半サイクルにわたり逆カウント
し、これにより各遅延副部分について独特の信号識別子
を有するＮけただけを用いて二つの副部分に対する一様
な補間が行われる。この修正温度計コードでは１けただ
けが隣接副部分間の状態を変える。事象カウンタは進み
および遅れカウンタに似ており、これらの位相は補間器
に対してずれている。このような進み遅れ信号を設ける
ことにより、不安定状態、ジッタ、およびねじれは事象
時刻刻印カウントに干渉しない。事象カウンタの出力は
補間器の精時間刻印と組合わされる粗時間刻印である。
時間分解能は現在利用可能なトランジスタゲートの遅延
より速く、すなわち、約15ピコ秒である。
【００１１】良好な直線性は、モノリシック集積回路に
製作することができる同一の、同調可能な能動遅延素子
を使用することにより、調節なしで達成される。正確度
は、測定中でも、周波数基準と連続的に比較することに
より動的に維持され、回路パラメータの変動を受けにく
い。位相ロック発振器は「タップ付き遅延線」の真似を
するが、これは発振器自身である。発振器は測定が行わ
れているか否かを周期的に且つ連続的に調べられる。し
たがって回路は測定速度の変化にあまり影響されない。
リング発振器の構成は固有の半波対称性を備えており、
これによりＮ個の副部分を補間するのにN/2 個のラッチ
しか必要としない−従来技術の装置で必要とされた数の
約半分−修正温度計コードを使用することができる。LC
E を使用すれば精分割の程度を単一リング発振器遅延素
子の伝播遅延より低くすることができる。約60psの時間
分解能が遅延素子について達成されている。そしてLCE
を用いれば分解能は約15psである。
【００１２】補間と主要クロック（精および粗）との間
を同期する問題は二つのカウンタ、一つは修正温度計コ
ードの周期的転換を進め、一つは遅らす、を使用するこ
とにより解決される。両カウンタの出力はラッチに格納
されるが、適切な一方しか記録されない。「精コード」
の最上位ビット(MSB) がどれを記録するかを決める。こ
の方法によれば、スイッチングが決して記録されない間
に読取られるカウンタに対して、カウンタをオンザフラ
イで読取ることにより導入されるあいまいさは無くな
る。更に、測定のための特定のクロックパルスを分離す
る同期装置回路が不必要である。実際、この方法は、補
間の精部分と粗部分との間の結合が乏しいことに対して
非常に寛容である。大きな限界内で、精クロックと粗ク
ロックとの間のジッタが重要でない。この方法の付加的
おまけとして、そのように得られた粗および精のデータ
は「突合わせ接合することができる」、すなわち並べて
設置して演算処理をすることなく更に広いワードを形成
することができる。この接合ワードは新しい「精」コー
ドを形成し、同じ機構を更に位数の高いすなわち「粗」
のビットに向かって縦続接続することができ、これによ
り回路のレンジが拡大される。
【００１３】
【実施例】図１を参照すると、本発明の回路の全体の構
成を見ることができる。左の事象入力から右の装置出力
まで二つの並列径路がある。装置入力はその正のゼロ交
差を出力クロック24、すなわちローカルに発生された信
号、のゼロに対して測定しようとする事象信号を運ぶ信
号線11である。内部クロックパルスは同一パルスの流れ
を補間器15およびカウンタ17に伝えるリング発振器によ
り発生される。リング発振器13は安定のため、図示して
ない基準クロックに対して位相ロックされている。その
周波数が電圧制御されているリング発振器での遅延は基
準に対して調節されている。
【００１４】補間器15はクロックパルスを副部分に細分
し、各副部分には下に説明するリニアコンバイナ素子に
より行われる番号づけ機構で名札が付けられている。副
部分はリング発振器を備えている能動遅延回路による遅
延の伝播により得られる。伝播遅延に対する番号づけ機
構は、各連続する副部分が、左から右への変化を除き、
グレイコードと同様に１けただけ変化するから、修正温
度計コードである。物理的外観では、遅延の伝播に対応
する数字の伝播は温度の変化を徐々に示す温度計のよう
に見える。温度コードまたはグレイコードを使用する利
点は、遅延値の、すなわち、副部分の間の遷移の分解能
の誤差が、これらのコードが連続する副部分間で１ビッ
トだけ値を変えるから、１ビットしか影響を与えないと
いうことである。ここに使用する温度計コードの修正に
ついて以下に説明する。
【００１５】線11に沿う事象信号、たとえば、正に向う
ゼロ交差信号は出力として復号および読取を行うため副
部分をラッチする。２進エンコーダ19はラッチされた温
度計コード出力を２進コード出力に変換するが、この出
力はラッチ21により出力の最下位部分として読取られ
る。線11に沿う事象の最大入力周波数は典型的にはリン
グ発振器13の周波数より低く、たとえば約1/8 である。
リング発振器13は、副部分発生に対して50％のデューテ
ィサイクルを有するが、線14に沿って内部クロック信
号、CLK INT 、を発生する。極度に細かい間隔に細分さ
れたCLK INT の比較的遅いクロック速度のため事象分解
能を高くできる。性格が同期的である事象はCLK INT の
副部分のどの一つの期間中でも発生することがある。こ
の副部分識別はラッチされ、精タイミングとして報告さ
れる。粗タイミングは進み遅れカウンタ17でカウントさ
れる初期クロックゼロを通り越しているクロックパルス
の数から見出され、読取りのためカウンタ17に伝えられ
た事象信号によりラッチされる。
【００１６】進み遅れカウンタ17は位相ずれの関係にあ
る１対のカウンタから構成されており、その一つが温度
計コードの状態によって選択される。たとえば、０と７
との間にある温度計コードのカウントは進みカウンタを
選択し、８と15との間のカウントは遅れカウンタを選択
する。この選択は温度計コードの単一ビットを読取るこ
とにより行われる。このビットは適切な進みまたは遅れ
のカウンタを選択するマルチプレクサ18に伝えられる。
マルチプレクサ18の出力、すなわち、選択されラッチさ
れたカウンタ出力は２進コード出力を発生する２進エン
コーダ23により読取られ、ラッチ25により読取りのため
保持される最上位ビット、すなわち、粗タイミング情報
を形成する。二つの出力ラッチ21および25は、線11に沿
う事象が線24に沿う出力クロックの０に対して発生する
時刻を表す、２進コード出力の最下位および最上位ビッ
トを含んでいる。出力クロックを使用して更に他の段を
縦続接続することができる。
【００１７】図２において、CLK INT の始まりを垂直線
31で示してある。CLK INT の最初のパルスは垂直線31と
垂直線35との間の線34で表されている。このパルスはＦ
クロックパルスからのものであり、Ｆはクロックの周波
数を表す数である。垂直線35の右のクロック線34に第２
のクロックパルスが乗っており、これは、第１のパルス
と全く同様に、副部分に細分される。事象信号は線37で
表してある。垂直線31の右に、垂直線39で表した、第１
のクロックパルスの細分部分がある。
【００１８】垂直線間の間隔は時間間隔Tdであり、これ
は垂直線間で一様である。間隔Tdを発生する一つの方法
は等間隔にタップが設けられている受動遅延線によるこ
とである。しかし、回路を集積するためには、能動素子
が望ましい。副部分Tdの境界を示す各垂直線は、伝播遅
延素子により発生される数により識別され、この数は次
の数に対して最左ビットで１単位だけ変化する。これは
番号付け機構41によってわかり、各番号は副部分線39の
一つに対応している。温度計コードは、「 １」で示して
ある、01111111と読める第１行から始まっている。次の
行の読みは00111111で以下同様に「 N/2」で示したすべて
が０である行まで続く。次にカウントの読みは反転して
10000000となり以下同様にして「 Ｎ」 で示すすべてが１
から成る読みを示す行まで続く。線37に沿う入力事象の
立上り縁43は線45でこれらコードの一つをラッチする垂
直線45に対応する修正温度計コード番号はラッチにより
保持され、図１の２進エンコーダ19により２進コードフ
ォーマットに変換される。温度計コードの交番半サイク
ルにおけるこの反転カウントはリング発振器により発生
された固有の精密に50％のデューティ波形サイクルの結
果使用することができるものであり、これにより遅延素
子の50％だけの製作を行って所要副部分を達成すること
ができる。反転カウントは図２でN/2 と記した副部分間
隔で始まる。我々は我々の修正コードを「二重温度計コ
ード」と呼んでおり、図２に１の副部分からＮの副部分
までのカウントで示してある。図２の例では事象線に沿
う立上り縁43は線34に沿う第１のクロックパルス期間中
に発生している。典型的には、事象は、どんな一つの第
１クロック状態の期間中でも1/64の発生確率を備えてい
るが、例としてだけこのような仕方で示してある。
【００１９】図５に、補間器の構成を示してある。等間
隔にタップが設置されたタップ付き遅延線をシミュレー
トするのにウォーカー発振器50を使用している。ウォー
カー発振器は、米国特許第4,884,041 号に説明されてお
り、本発明の場合のように、値が等しい遅延時間を発生
することができるチューナブル線形コンバイナ素子(LC
E) を備えているリング発振器である。リング発振器50
はクロックパルスを、先に説明した仕方でLCE により形
成されている細分器51に送る。これにより線の数が増加
して遅延信号が２から８に増え、時間の分解能が４倍だ
け上がる。温度計コード発生器の出力は続いてデータバ
ッファ53に送られる。バッファの出力線はラッチ55に接
続されており、ラッチ55で、線11に沿う事象信号は事象
が発生すると特定の縮小温度計コードをラッチするため
向けられる。
【００２０】図６はリング発振器のブロック図である。
このような装置の主な特徴は、線32に電圧が各遅延素子
（遅延セル）57、59の遅延を、したがって発振器の周波
数を調節することができることである。線56にある信号
は遅延素子57により所要量だけ遅延され、遅延出力がタ
ップ線62で利用することができるようになる。実質上同
一の遅延素子59はタップ線63に沿って出力を供給する。
線63の出力はCLK INTの次の半デューティサイクルの始
まりに対応する。二つのタップ62および63は信号細分器
またはマルチプレクサにより８個の遅延値を発生するの
に使用される。
【００２１】細分器51の詳細を図７に示してある。リン
グ発振器の単独遅延素子57は第１行にある複数の２：１
線形コンバイナ素子(LCE)71 、73、および75に接続され
て図示されている。LCE は重み付きマルチプレクサであ
り、入力信号の重みはチューニング線70の信号により各
LCE ブロックの左に加えられている。LCE 重み線のほと
んどは、LCE73 、83、および87にあるような信号Aiを有
するものを除き、接地されている（線の間の差が０に等
しい）よう図示してある。数「 ｉ」 は１および２であ
り、LCE73 のような、LCE の最初の行を表し、次いで第
２の行を表し、以下同様にして、もし存在すれば更に他
の行を示す。線が接地されている場合にはA ＝0.5 。各
LCE は二つの入力および一つの入力を備えており、二つ
の入力の間の時間間隔を、LCE の出力ＺがAx＋(1−A)y
に等しいように分割する。ただしｘおよびｙは時間遅延
を表す二つの入力信号であり、Ａは０≦Ａ≦１を満足す
る数である。好適には、Ａは0.5 に等しい。
【００２２】LCE71 および75は単に遅延を等しくし、プ
ロセスおよび温度により誘起される遅延の変化を追跡す
るよう設けられているダミー装置である。両入力リード
は同じ時間信号を運ぶのでこれら装置からの遅延に関す
る調節は無い。LCE73 は遅延素子57の各側から入力を受
け、線77に沿う出力を発生する。同様に、LCE71 および
75はそれぞれ線76および78に沿う出力を発生する。LCE7
3 からの出力が線77に現れる時刻はLCE71 および75から
の出力が線76および78に現れる時刻の間の中間である。
たとえば、LCE73 への一つの入力が０ピコ秒で他の入力
が62.5ピコ秒であったとすれば、LCE73 の出力は、A1が
約0.5 に等しいときLCE71 の出力に対して31.25 ピコ秒
になる。LCE71 、73、および75の構造は下部行のLCE81
、83、85、87、および89で繰返されている。LCE のこ
の行は、先に記した遅延を分割するLCE83 および87で時
間分割を行うことにより直上の行を細分する。LCE81 、
85、および89は遅延およびプロセスを等しくするための
ダミー装置である。出力時間要素は等間隔の遅延であ
る。これら遅延は二重温度計コードの各数字を形成する
信号である。時間遅延が左から右に伝わるにつれて、温
度計コードの数字は左から右に形成される。
【００２３】図8Aは細分器51に対する１対のバッファ増
幅器を示す。細分器51の８本の出力線は再生のためバッ
ファ増幅器52の組合わせの一つの行に送られている。各
組合わせは組の数の間の分離を促進するのに使用され
る。一つの出力はラッチに送られる補間出力信号に使用
されるが、他の出力は内部クロック信号としての用途に
利用できる。８個の内部クロック源を利用できるが、二
つだけが使用されている。すなわち、図9Aの進み遅れカ
ウンタ150 および151 に送られる第１の内部クロック信
号および遅延回路121 に送られる第２の内部クロック信
号である。第１のクロック15の位相は図１の線16にある
MUX 選択信号の遷移が進み遅れカウンタの遷移に対して
＋または−1/4 サイクルのところにあるように選択され
ている。図8Aにおいて、各バッファ対の第１の出力46は
第２の出力47から分離されている。第２の出力をロード
しても第１の出力の信号には影響が無い。これにより補
間器の出力が第２の出力が接続されると否とにかかわら
ず同じままであることができる。事実、第２の出力のう
ち二つは接続されているが、六つは接続されていない。
【００２４】図8Bは温度計コードのバッファ補間出力信
号を示す。各波形の周期は250 ピコ秒( ４GHz)である。
波形64は第１のバッファ増幅器の出力であり、斜線で示
してある。波形65は第２の増幅器の出力であり、波形66
は第３の増幅器の出力であり、以下同様。隣接する立上
り縁の間の遅れは15.625ピコ秒として示されている。図
9Aおよび図9Bを参照すると、図５の補間器が、ラッチを
除き、ブロック80の中に示されている。ラッチは他の回
路素子と関連して図9Aに示されている。補間器80の校正
入力CAL1およびCAL2は図７の細分器のLCE の線A1および
A2に接続されている。A1およびA2をわずかに調節して図
8Bに示すクロックパルスの間隔を最も良く一様にするこ
とができる。図示してないのはリング発振器の周波数を
既知の値に制御する周波数調節回路である。図8Aのバッ
ファからの出力は、今回はブロック80から出るように示
してあるが、８本の線84により４GHz の速さで運ばれ、
８個から成る一連のラッチである第１のラッチ手段55に
運ばれる。事象線11がラッチ55に接続されている。
【００２５】進み遅れカウンタの組合わせ150 および15
1 が補間器による二重温度計コードが０に転換する回数
をカウントする。完全サイクルを図２の波形34で示すよ
うに内部クロック(CLK INT) と言う。たとえば、間隔の
数が０から15へ次に０まで戻ってカウントされるにつれ
て進み遅れカウンタ150 、151 は１だけ増値する。進み
および遅れカウンタ150 および151 、152 および153 、
154 および155 は互いにおよび内部クロック(CLK INT)
からずれている。すなわち、遅れカウンタはCLK INT の
後でカウントし、転じてCLK INT は進みカウンタの後で
カウントする。
【００２６】組を成す進みおよび遅れカウンタ150 、15
1 は、図12に示すように、ジョンソンカウンタとしても
知られている、フリップフロップのメービウス構成であ
る。各カウンタはCLK INT パルスを線86a および86b に
沿って４GHz の速さで受取る。CLK INT パルスは図8Aの
バッファ49の出力から来る。進みおよび遅れカウンタ
は、進みカウンタ151 の出力が遅れカウンタ150 の入力
になるので、主従の関係にある。進みの量は125ps であ
り、250ps 二重温度計コードの半周期である。半周期の
差は図２の線31により二分される。進みカウンタ151 の
出力は、線90に沿って取られるが、図9Aのラッチ93に接
続されており、一方遅れカウンタ150 の出力は線91を経
由して図9Aのラッチ94に接続されており、二つのラッチ
が第２のラッチ手段を形成している。進みカウンタ151
の出力は、その速さの1/4 の速さ、すなわち１GHz でク
ロックされる図9Aの縦続接続された進みカウンタ153 お
よび遅れカウンタ152 に送られる。これら一層低速のカ
ウンタは一層大きいカウント能力を示す。進みカウンタ
153 の出力はラッチ97に接続されており、一方遅れカウ
ンタ152 の出力はラッチ96に接続されており、二つのラ
ッチの第２のラッチ手段の更に別の部分を形成してい
る。線148 に沿って取られる250MHzのカウンタ152 、15
3 の出力は図9Bの進み遅れカウンタ154 、155 に伝えら
れ、ここで62.5MHz への更に別の周波数逓減が行われ
る。進みカウンタ155 の出力はラッチ99に接続されてい
るが、遅れカウンタ154 の出力はラッチ98に接続されて
おり、二つのラッチが第２のラッチ手段の更に別の部分
を形成している。ラッチ98および99の出力はクワッドラ
ッチ(quad latch)106 に伝えられる。
【００２７】第１のラッチ手段、図9Aのラッチ55、の出
力は、二重温度計コードの８線出力を有する第３のラッ
チ手段、図9Bのラッチ101 、に再ラッチされる。第２の
ラッチ手段、図9Aのラッチ93、94、96、97、98、および
99、からの出力は、図9Bのクワッドラッチ103 、105 、
および106 により形成されている第４のラッチ手段に再
ラッチされる。出力を再ラッチすればラッチ55で発生し
ていることがある前の不安定状態の分解能に対する時間
が与えられる。第４のラッチ手段からの出力は、線108
で二重温度計コードラッチ101 から進みまたは遅れ出力
を選択する手掛りとして最下位ワードの最上位ビット(M
SB) を受取るマルチプレクサ107 と比較するため、２：
１マルチプレクサ107 、109 、および156 に伝えられ
る。二重温度計コードの最下位ワードのMSB が１から０
へ０から１へなどと一様に変化するMSB と共に循環的で
あることを想起すること。MUX107からの出力ビット５
は、MUX109で、クワッドラッチ105 にラッチされている
進みまたは遅れ出力を選択する手掛りとして使用され
る。転じて、MUX109からの出力ビット７はMUX156により
カウンタ154 および155 からの進みまたは遅れ出力を選
択する手掛りとして使用される。
【００２８】排他的ORゲート111 、112 、および113 の
出力で、マルチプレクサ107 、109、および156 はねじ
れおよびジッタに完全に耐えるパルスカウントを表す２
進出力の６ビットを発生する。これら６ビットは、ルー
プ115 で示してあるが、粗事象タイミングを表すが、精
タイミングは線117 に沿うラッチされた二重温度計コー
ドから得られる。この精タイミングデータは温度計コー
ドを２進数に変換する、線122 に４ビット出力を有する
論理を備えているエンコーダ119 により２進数に変換さ
れる。線112 の４ビットは出力ラッチ130 および158 で
ループ115 の６ビットと共に読み取られる。出力ラッチ
130 には８本の出力線132 がある。出力ラッチ158 はラ
ッチMUX156から受取った２個の粗ビットを保持する。出
力ラッチ158 は、出力線132 の８ビットに「突合わせ接
合」される最も粗い出力ビットを表す２本の出力線を備
えている。ラッチ130 および158 は図9Aの遅延回路121
から得られる信号LT1 によりクロックされることに注目
のこと。遅延回路121 は第１のラッチ手段と第３のラッ
チ手段との間に設置され、遅延出力は第３のラッチ手段
ばかりでなく第４のラッチ手段をもトリガする。この遅
延は不安定状態を解消する時間を与える。
【００２９】遅延回路を図10に示す。図10には多数のＤ
型フリップフロップ141 、143 、．．．145 、および14
7 が直列に配置されている。実際には13個のフリップフ
ロップが直列に接続されている。事象信号は線11を通し
てフリップフロップ141 に送られる。CLK INT 信号は線
14に沿って加えられ、立上りクロックの縁がＱ端子の出
力をトリガするが、この出力はフリップフロップ143 の
Ｄ入力に伝えられ、ここでその入力は次の立上り縁でク
ロックされる。図10の回路は事象信号を６乃至７クロッ
クパルスだけ遅延させる。これは図9Aに示すラッチ55を
安定にするには充分な時間である。遅延信号は、図9Bに
示す、第３のラッチ手段101 、およびラッチ130 、158
で形成される第４のラッチ手段に伝えられる。
【００３０】図11に、二重温度計コードをコードの副部
分を表す一連のタイミング状態127として示してある。
垂直の破線で示した８個の温度計コードパルスでのパル
スカウントは図9Bの線108 に現れる、プロットＥのMUX
選択信号129 の遷移に一致している。この信号は図9Bの
ラッチ101 の線から取られ、ラッチにおけるワードの最
上位ビット(MSB) である。MUX 選択信号129 は図11のプ
ロットＤに示す遅れカウンタの出力かまたはプロットＣ
に示す進みカウンタの出力かを選択する。MUX選択信号
は次の事象までの持続時間中安定である。図9Bでわかる
が、マルチプレクサ109 はマルチプレクサ107 に、マル
チプレクサ156 はマルチプレクサ109 にほとんど直ちに
追随する。
【００３１】図9Aに戻って、遅延事象は線140 に沿う事
象として利用し得ることに注目すべきである。トグルさ
れる事象出力、すなわち、第１の事象で一つの状態にな
り、次いで次の事象で状態を変える事象出力を線139 で
利用することができる。これら事象出力は図9Aおよび図
9Bの回路がチップとして製造されるとき特に有用であ
る。それは図13に示すように、出力を拡張回路で使用す
ることができるからである。図9Aの線86のCLK INT に対
する望ましい速さは各クロックパルスが250 ピコ秒にな
ることを意味する４MHz であるが、他の速さをも使用す
ることができる。このようなクロック速さに対する好ま
しい最大入力信号帯域幅は約500MHzである。250 ピコ秒
の各クロックパルスは16の副部分に好適に細分され、リ
ング発振器および関連マルチプレクサにより発生される
各副部分が約15.6psであるようになるが他の副部分間隔
をも使用することができる。ここでの他の例では進み遅
れカウンタは各々、状態を変える前に64の副部分、250p
s 、をカウントする。カウンタに接続されているマルチ
プレクサは進み遅れカウンタをこの速さで２回選択し、
８副部分ごとすなわち半クロックパルスごとに状態を変
える。このようにしてクロックパルスが識別される。
【００３２】図13を参照すると、カウント拡張器回路、
事象タイマチップ、がチップ200 として表された図９の
回路を備えており、このチップは62.5MHz の外部クロッ
ク線160 、遅延事象出力線140 、２本の最も粗い出力ビ
ット線162 、データ書込み信号として使用される遅延お
よびトグル事象線139 、および２進フォーマットの事象
時間データを有する出力線132 を備えている。外部クロ
ック信号はバッファ202 により安定化され、進み遅れカ
ウンタに伝えられる。カウンタ204 は８出力ビットを有
する進みカウンタを形成しており、このカウンタは外部
クロックパルスの前縁でカウントする。ラッチ206 はカ
ウンタの８出力ビットを外部クロックパルスの後縁でラ
ッチすることにより遅れカウンタを形成している。各進
み遅れカウンタからの最上位４ビットは２：１ラッチマ
ルチプレクサ214 に伝えられるが、各カウンタからの最
下位４ビットは２：１ラッチマルチプレクサ212 に伝え
られる。マルチプレクサ212 は線162 の２出力ビットを
二つのMUX212および214 からの二つの最下位出力ビット
として複製する。マルチプレクサ212 からの次の最下位
４ビットは線223 により進みカウンタ204 からの最下位
４ビットの間でまたは線225 により遅れカウンタ206 か
らの最下位４ビットの間で選択され、選択は線216 にあ
るビット、コードの最上位ビット、により行われる。マ
ルチプレクサ214 はカウントの最上位４ビットを備えて
いる。これらは線224 を通して進みカウンタ204 からま
たは線224 を通して遅れカウンタ206 から得られる。二
つの選択は先に記した線216 の最上位ビットによる信号
で選択され、進みカウンタの出力は選択ビットが０であ
れば選択され、遅れカウンタの出力は１に対して選択さ
れる。これら出力は線220 、222 に取上げられ、線162
からの複製２ビットを含む10ビットを生ずる。線140 の
事象信号は各マルチプレクサ212 および214 のクロック
端子に分配される前に遅延221 で約625ps だけ遅延され
る。これにより線140 の事象信号の進相と線160 のクロ
ック信号の遅相とを合わせることができる。チップ200
からの８個の最下位出力ビットに関する書込み出力信号
は遅延229を通過してから線228 により分配される。同
様に、図13の補助回路からの10個の最上位出力ビットに
対する書込み出力信号は線230 により分配される。二つ
の書込み信号はタイマデータを使用する場合記憶装置に
伝えることができる。この回路を更に縦続接続して事象
間の測定時間を延長することも可能である。延長の方法
は本発明と相似である。
【００３３】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、良好な直線性を備え、正確度が改善され、遅
延副部分を形成するラッチの数が少ない事象タイマを提
供することができる。該タイマは素子間でほぼ一様の遅
延を生じ、不安定性とパルスジッタとから生ずる統計的
誤差を減らし、一層確実な時間刻印を生ずる。
【図面の簡単な説明】
【図１】本発明のタイミング回路の簡略ブロック図であ
る。
【図２】事象信号を識別する遅延副部分へのクロック信
号の分割を示す波形図である。
【図３】位相ディジタル化における従来の信号サンプリ
ングを示す波形図である。
【図４】従来の補間器の簡略ブロック図である。
【図５】図１に示す補間器回路のブロック図である。
【図６】図１および図５の回路に使用されているリング
発振器の概略図である。
【図７】図５に使用されている線形コンバイナ素子を使
用したパルス細分器の詳細ブロック図である。
【図８Ａ】図５の補間器におけるバッファ増幅器の出力
構成を示す概略図である。
【図８Ｂ】図８Ａに示すバッファ増幅器出力からの内部
クロックパルスのタイミング図である。
【図９Ａ】図１に示すタイミング回路の拡大ブロック図
の左側を示す図である。
【図９Ｂ】図１に示すタイミング回路の拡大ブロック図
の右側を示す図である。
【図１０】図９Ａに示す遅延回路の概略図である。
【図１１】図９Ａおよび図９Ｂに示す計数回路用の波形
図である。
【図１２】図９Ａに示すメービウス進み−遅れカウンタ
の概略図である。
【図１３】図９Ａおよび図９Ｂのタイミング回路を拡張
した回路の概略図である。
【符号の説明】
１３：リング発振器 １５：補間器 １７：進み遅れカウンタ １８：マルチプレクサ １９、２３：２進エンコーダ ２１、２５：ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・エイ・ナッツ アメリカ合衆国カリフォルニア州ハー フ・ムーン・ベイ・アルザス・ロレーヌ 533 (56)参考文献 特開 平５−215873（ＪＰ，Ａ) 特開 平３−113916（ＪＰ，Ａ) 特開 昭56−107191（ＪＰ，Ａ) 特開 昭51−137343（ＪＰ，Ａ) 特開 昭58−154932（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G04F 10/04

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】事象信号が発生するときを示すためのデジ
    タル出力信号を提供する回路装置において、 所定のクロック周期を有し、均一な間隔とされるクロッ
    クパルスの列を発生するリング発振器手段、 前記クロックパルスを受信し、該クロックパルスが生じ
    るときを示す粗時間信号を提供する粗タイミング手段、 前記クロックパルスを受信し、前記所定のクロック周期
    の整数約数である周期を有する精時間信号を提供する補
    間器と、 事象が発生するときに、前記事象信号を受信すると共に
    前記粗時間をラッチし、これにより粗時間事象信号を提
    供する粗ラッチ手段と、 前記事象信号が発生するときに、前記事象信号を受信す
    ると共に前記精時間信号をラッチし、これにより精時間
    事象信号を提供する精ラッチ手段と、 前記粗時間事象信号及び前記精時間事象信号を受信し、
    両者を結合して精時間信号を示す複数の最下位ビット及
    び粗時間信号を示す複数の最上位ビットとを有するデジ
    タル出力信号に変換する出力手段とを有することを特徴
    とする回路装置。
  2. 【請求項２】前記リング発振器手段は、５０±１％のデ
    ューティサイクルを有するウォーカー発振器を有するこ
    とを特徴とする請求項１の回路装置。
  3. 【請求項３】前記クロックパルスの前記クロック周期
    は、外部標準によって制御されることを特徴とする請求
    項１の回路装置。
  4. 【請求項４】前記補間器は、前記リング発振器手段に階
    層的に相互接続される複数の線形コンバイナ素子を含む
    ことを特徴とする請求項１の回路装置。
  5. 【請求項５】前記複数の線形コンバイナ素子は、同調可
    能であることを特徴とする請求項４の回路装置。
  6. 【請求項６】前記精時間信号は、任意の２つの近接状態
    間で相違する１ビットのみが相違する周期コードを有す
    ることを特徴とする請求項１の回路装置。
  7. 【請求項７】前記ラッチ手段は、第１及び第２の精ラッ
    チ手段を有し、前記第１の精ラッチ手段は前記事象信号
    と通信するよう構成され、前記第２の精ラッチ手段は前
    記第１の精ラッチ手段と通信するよう構成され、前記第
    ２の精ラッチ手段は前記第１の精ラッチ手段に対し遅延
    を生じることを特徴とする請求項１の回路装置。
  8. 【請求項８】前記粗タイミング手段は、複数のメービウ
    スフリップフロップを含むことを特徴とする請求項１の
    回路装置。
  9. 【請求項９】前記粗タイミング手段は、相互に位相のず
    れた２つのタイミング手段を含むことを特徴とする請求
    項１の回路装置。
  10. 【請求項１０】前記粗ラッチ手段は、第１及び第２の粗
    ラッチ手段を有し、前記第１の粗ラッチ手段は前記事象
    信号と通信するよう構成され、前記第２の粗ラッチ手段
    は前記第１の粗ラッチ手段と通信するよう構成され、前
    記第２の粗ラッチ手段は前記第１の粗ラッチ手段に対し
    て遅延を生じ、これにより前記２つのタイミング手段を
    選択的に動作させることができるよう構成されることを
    特徴とする請求項９の回路装置。
  11. 【請求項１１】事象信号が発生するときを示すためのデ
    ジタル出力信号を提供する回路装置において、 所定のクロック周期を有し、均一な間隔とされるクロッ
    クパルスの列を発生するリング発振器手段、 相互に位相ずれを有し、前記クロックパルスを受信して
    該クロックパルスが生じるときを示す第１及び第２の粗
    時間信号をそれぞれ提供する第１及び第２の粗時間カウ
    ンタ、 前記事象信号及び前記第１及び第２の粗時間信号を受信
    すると共に、前記事象信号が発生するときに前記粗時間
    信号の一つをラッチし、これにより粗時間事象信号を提
    供する多重化・ラッチ手段、 前記クロックパルスを受信し、前記所定のクロック周期
    の整数約数である周期を有する精時間信号を提供する補
    間器と、 前記事象信号が発生するときに、前記事象信号を受信す
    ると共に前記精時間信号をラッチし、これにより精時間
    事象信号を提供する精ラッチ手段と、 前記粗時間事象信号及び前記精時間事象信号を受信し、
    両者を結合して精時間信号を示す複数の最下位ビット及
    び粗時間信号を示す複数の最上位ビットとを有するデジ
    タル出力信号に変換する出力手段とを有することを特徴
    とする回路装置。
  12. 【請求項１２】前記第１及び第２の粗時間カウンタは、
    対照的な位相ずれを有することを特徴とする請求項１１
    の回路装置。
  13. 【請求項１３】事象信号が発生するときを示すためのデ
    ジタル出力信号を提供する回路装置において、 所定のクロック周期を有し、均一な間隔とされるクロッ
    クパルスの列を発生する、複数の遅延素子を含むリング
    発振器手段、 相互に位相ずれを有し、前記クロックパルスを受信して
    該クロックパルスが生じるときを示す第１及び第２の粗
    時間信号をそれぞれ提供する第１及び第２の粗時間カウ
    ンタ、 前記事象信号及び前記第１及び第２の粗時間信号を受信
    すると共に、前記事象信号が発生するときに前記粗時間
    信号の一つをラッチし、これにより粗時間事象信号を提
    供する多重化・ラッチ手段、 階層的に配置された複数の線形コンバイナ素子を有し、
    前記クロックパルスを受信し、前記所定のクロック周期
    の整数約数である周期を有する精時間信号を提供する補
    間器と、 前記事象信号が発生するときに、前記事象信号を受信す
    ると共に前記精時間信号をラッチし、これにより精時間
    事象信号を提供する精ラッチ手段と、 前記粗時間事象信号及び前記精時間事象信号を受信し、
    両者を結合して精時間信号を示す複数の最下位ビット及
    び粗時間信号を示す複数の最上位ビットとを有するデジ
    タル出力信号に変換するデジタル化出力手段とを有する
    ことを特徴とする回路装置。
  14. 【請求項１４】前記第１及び第２の粗時間カウンタは、
    進み及び遅れ時間カウンタを含むことを特徴とする請求
    項１３の回路装置。
  15. 【請求項１５】前記第１及び第２の粗時間カウンタの各
    々は、前記クロックパルスのレート半分の値を計数する
    ことを特徴とする請求項１４の回路装置。
  16. 【請求項１６】前記リング発振器は、ループ内に接続さ
    れる２つの遅延セルを含むことを特徴とする請求項１３
    の回路装置。
  17. 【請求項１７】前記補間器は、２つの入力パルスを受信
    すると共に前記入力パルスが受信されるときの中間時間
    に出力パルスを提供する線形コンバイナ素子を含むこと
    を特徴とする請求項１３の回路装置。
  18. 【請求項１８】前記出力パルスは、前記入力パルスが受
    信されるときの中間に、一度に提供されることを特徴と
    する請求項１７の回路装置。
  19. 【請求項１９】前記精時間信号は、２つの近接状態の間
    で１ビットのみ相違する周期コードを有することを特徴
    とする請求項１３の回路装置。
  20. 【請求項２０】前記周期コードは、二重温度計コードを
    含むことを特徴とする請求項１９の回路装置。
JP35526192A 1991-12-19 1992-12-17 事象タイマ Expired - Fee Related JP3337507B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US810,946 1991-12-19
US07/810,946 US5166959A (en) 1991-12-19 1991-12-19 Picosecond event timer

Publications (2)

Publication Number Publication Date
JPH05273364A JPH05273364A (ja) 1993-10-22
JP3337507B2 true JP3337507B2 (ja) 2002-10-21

Family

ID=25205100

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35526192A Expired - Fee Related JP3337507B2 (ja) 1991-12-19 1992-12-17 事象タイマ

Country Status (5)

Country Link
US (1) US5166959A (ja)
EP (1) EP0547292B1 (ja)
JP (1) JP3337507B2 (ja)
DE (1) DE69207741T2 (ja)
HK (1) HK210496A (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2868266B2 (ja) * 1990-01-25 1999-03-10 株式会社日本自動車部品総合研究所 信号位相差検出回路及び信号位相差検出方法
US5428648A (en) * 1992-09-18 1995-06-27 Sony Corporation Digital PLL circuit having signal edge position measurement
JP2929888B2 (ja) * 1993-03-26 1999-08-03 株式会社デンソー パルス位相差符号化回路
GB2296142B (en) * 1994-12-16 1998-03-18 Plessey Semiconductors Ltd Circuit arrangement for measuring a time interval
US5828717A (en) * 1995-03-28 1998-10-27 Matsushita Electric Industrial Co. Ltd. Time counting circuit and counter circuit
US5812626A (en) * 1995-06-13 1998-09-22 Matsushita Electric Industrial Co., Ltd. Time counting circuit sampling circuit skew adjusting circuit and logic analyzing circuit
JP2793524B2 (ja) * 1995-07-31 1998-09-03 日本電気アイシーマイコンシステム株式会社 時間測定システムおよびその測定方法
US5835552A (en) * 1995-11-13 1998-11-10 Matsushita Electric Industrial Co.,Ltd. Time counting circuit and counter circuit
US5703838A (en) * 1996-02-16 1997-12-30 Lecroy Corporation Vernier delay line interpolator and coarse counter realignment
US5903522A (en) * 1996-04-19 1999-05-11 Oak Technology, Inc. Free loop interval timer and modulator
US5793709A (en) * 1996-04-19 1998-08-11 Xli Corporation Free loop interval timer and modulator
JP3123931B2 (ja) * 1996-08-29 2001-01-15 日本電気アイシーマイコンシステム株式会社 時間測定システム及びその時間測定方法
US5818890A (en) * 1996-09-24 1998-10-06 Motorola, Inc. Method for synchronizing signals and structures therefor
US6255969B1 (en) * 1997-12-18 2001-07-03 Advanced Micro Devices, Inc. Circuit and method for high speed bit stream capture using a digital delay line
US6377094B1 (en) 2002-03-25 2002-04-23 Oak Technology, Inc. Arbitrary waveform synthesizer using a free-running ring oscillator
US6393088B1 (en) * 2001-01-16 2002-05-21 Wavecrest Corporation Measurement system with a frequency-dividing edge counter
US6535735B2 (en) * 2001-03-22 2003-03-18 Skyworks Solutions, Inc. Critical path adaptive power control
US6894953B2 (en) * 2001-09-12 2005-05-17 Lockheed Martin Corporation Circuit for measuring time of arrival of an asynchronous event
US6480126B1 (en) * 2001-10-26 2002-11-12 Agilent Technologies, Inc. Phase digitizer
US6738143B2 (en) * 2001-11-13 2004-05-18 Agilent Technologies, Inc System and method for interferometer non-linearity compensation
US6792368B2 (en) * 2002-01-17 2004-09-14 Agilent Technologies, Inc. System and method for heterodyne interferometer high velocity type non-linearity compensation
US6868503B1 (en) 2002-01-19 2005-03-15 National Semiconductor Corporation Adaptive voltage scaling digital processing component and method of operating the same
US6950375B2 (en) * 2002-12-17 2005-09-27 Agilent Technologies, Inc. Multi-phase clock time stamping
ATE532288T1 (de) * 2003-03-04 2011-11-15 Timelab Corp Takt- und datenwiederherstellungsverfahren und - vorrichtung
US6952175B2 (en) * 2003-09-23 2005-10-04 Agilent Technologies, Inc. Phase digitizer for signals in imperfect quadrature
US7606321B2 (en) * 2004-01-22 2009-10-20 Broadcom Corporation System and method for simplifying analog processing in a transmitter incorporating a randomization circuit
US20050163255A1 (en) * 2004-01-22 2005-07-28 Broadcom Corporation System and method for simplifying analog processing in a transmitter
US6822588B1 (en) * 2004-04-15 2004-11-23 Agilent Technologies, Inc. Pulse width modulation systems and methods
US7436519B2 (en) 2005-06-01 2008-10-14 Agilent Technologies, Inc. System and method for interferometer non-linearity compensation
JP2007085933A (ja) * 2005-09-22 2007-04-05 Agilent Technol Inc 周波数測定方法および周波数測定装置
US7339853B2 (en) * 2005-12-02 2008-03-04 Agilent Technologies, Inc. Time stamping events for fractions of a clock cycle
US7446612B2 (en) * 2006-09-08 2008-11-04 Skyworks Solutions, Inc. Amplifier feedback and bias configuration
US8138843B2 (en) * 2006-09-15 2012-03-20 Massachusetts Institute Of Technology Gated ring oscillator for a time-to-digital converter with shaped quantization noise
US8346832B2 (en) * 2006-10-12 2013-01-01 The Regents Of The University Of Michigan Random number generator
US7696826B2 (en) * 2006-12-04 2010-04-13 Skyworks Solutions, Inc. Temperature compensation of collector-voltage control RF amplifiers
US7605375B2 (en) * 2007-04-26 2009-10-20 Oy Ajat Ltd. Multi-functional radiation/photon identifying and processing application specific integrated circuit and device
US7921312B1 (en) 2007-09-14 2011-04-05 National Semiconductor Corporation System and method for providing adaptive voltage scaling with multiple clock domains inside a single voltage domain
US8050148B2 (en) * 2008-07-03 2011-11-01 Texas Instruments Incorporated Flash time stamp apparatus
US7930121B2 (en) * 2008-07-03 2011-04-19 Texas Instrument Incorporated Method and apparatus for synchronizing time stamps
US8314726B2 (en) 2010-04-07 2012-11-20 Imec Time stamp generation
ITBO20110461A1 (it) 2011-07-29 2013-01-30 Alfa Wassermann Spa Composizioni farmaceutiche comprendenti rifaximina, processi per la loro preparazione e loro uso nel trattamento di infezioni vaginali.
US8498373B2 (en) * 2011-09-20 2013-07-30 Arm Limited Generating a regularly synchronised count value
US20160038468A1 (en) 2013-03-15 2016-02-11 Alfa Wassermann S.P.A. Rifaximin for use in the treating of vaginal infections
JP2016516988A (ja) 2013-03-15 2016-06-09 アルファ ワッセルマン ソシエタ ペル アチオニＡｌｆａ Ｗａｓｓｅｒｍａｎｎ Ｓ．Ｐ．Ａ． 膣感染症を診断するための方法
FR3052559B1 (fr) 2016-06-10 2020-06-12 Onera (Office National D'etudes Et De Recherches Aerospatiales) Systeme et procede pour fournir l'amplitude et le retard de phase d'un signal sinusoidal
US11641206B2 (en) * 2021-01-07 2023-05-02 AyDeeKay LLC Digitally calibrated programmable clock phase generation circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4468746A (en) * 1981-12-01 1984-08-28 Cincinnati Electronics Corporation Apparatus for determining interval between two events
US4731768A (en) * 1986-09-15 1988-03-15 Tektronix Autoranging time stamp circuit
US4764694A (en) * 1987-04-22 1988-08-16 Genrad, Inc. Interpolating time-measurement apparatus
US4908784A (en) * 1987-08-04 1990-03-13 Wave Technologies, Inc. Method and apparatus for asynchronous time measurement

Also Published As

Publication number Publication date
DE69207741D1 (de) 1996-02-29
EP0547292A1 (en) 1993-06-23
JPH05273364A (ja) 1993-10-22
HK210496A (en) 1996-12-06
EP0547292B1 (en) 1996-01-17
DE69207741T2 (de) 1996-08-29
US5166959A (en) 1992-11-24

Similar Documents

Publication Publication Date Title
JP3337507B2 (ja) 事象タイマ
JP2758994B2 (ja) 同調リング発振器回路
Arai et al. A time digitizer CMOS gate-array with a 250 ps time resolution
Santos et al. A CMOS delay locked loop and sub-nanosecond time-to-digital converter chip
US7633326B2 (en) Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
Kwiatkowski et al. Efficient implementation of multiple time coding lines-based TDC in an FPGA device
US4107600A (en) Adaptive frequency to digital converter system
US5708381A (en) Variable delay circuit
JPH0854481A (ja) 時間間隔測定装置
JPH11304888A (ja) 半導体試験装置
CN105718404A (zh) 一种基于fpga的方波发生器及方法
EP0131233B1 (en) High-speed programmable timing generator
US7295139B2 (en) Triggered data generator
US5666079A (en) Binary relative delay line
Szplet et al. A 45 ps time digitizer with a two-phase clock and dual-edge two-stage interpolation in a field programmable gate array device
JP3502065B2 (ja) 乱数発生装置
KR100270350B1 (ko) 지연 회로
US7436725B2 (en) Data generator having stable duration from trigger arrival to data output start
JP2663397B2 (ja) 電圧制御発振回路及びこれを用いた信号検出器
KR100487050B1 (ko) 반도체 테스트 시스템용 타이밍 발생 회로
US5706322A (en) Precision time of day counter
JP3601884B2 (ja) タイミング制御回路
Krishnamurthy et al. Variable Duty Cycle Pulse Generation for Low Complexity Randomization in Machine Learning
Preethi et al. Efficient Implementations of Delay Elements for Digitally Controlled Delay Lines
KR890000588B1 (ko) 가변주파수 체배기

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees