JP2793524B2 - 時間測定システムおよびその測定方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は時間測定システムお
よびその測定方法に関し、特にシステムクロックを用い
て測定対象の信号の時間間隔を計測する時間測定システ
ムおよびその測定方法に関する。

【０００２】

【従来の技術】従来の、この種の時間測定システムは、
その１例のブロック図が図８に示されるように、ＡＮＤ
回路２１と、Ｄフリップフロップ２２および２３と、ｍ
ビットカウンタ２４と、レジスタ２５と、ＭＰＵ（マイ
クロプロセッサ：以下ＭＰＵと云う）２６とを備えて構
成されている。また、図９は、当該従来例の動作を示す
タイミング図である。図８において、ＳＴＡＲＴ信号と
ＳＴＯＰ信号がＡＮＤ回路２１に入力されて両信号の論
理積がとられ、当該論理積出力α（図９（ｂ）参照）
は、時間間隔測定対象の信号として、Ｄフリップフロッ
プ２２のＤ端子に入力される。他方において、システム
クロックφ（図９（ａ）参照）が、Ｄフリップフロップ
２２、２３およびｍビットカウンタ２４の各Ｃ端子に入
力されており、Ｄフリップフロップ２２および２３は、
当該システムクロック制御によるシフトレジスタとして
形成されている。前記論理積出力αの入力に対応して、
Ｄフリップフロップ２２および２３より出力される信号
はｍビットカウンタ２３のＥＮ端子に入力される。ｍビ
ットカウンタ２３においては、ＥＮ端子に入力される当
該信号がシステムクロックφによりカウントされて、そ
のカウント出力はレジスタ２５に入力されて各ビットの
カウント値の加算値Σ（図９（ｃ）参照）が生成されて
出力され、ＭＰＵ２６に入力される。ＭＰＵ２６におい
ては、この加算値Σの入力を受けて、［（カウント値）
×（システムクロックの周期）＝ＳＴＡＲＴ〜ＳＴＯＰ
の時間間隔］という演算処理が行われ、所望の時間測定
が行われる。

【０００３】また、他の例としては、特開平２ー２８７
１１４号公報において、パルス時間計測用データ平均処
理装置が開示されている。図１０に示されるように、本
従来例は、計測対象のパルスＩＮを入力して微分する微
分回路２７と、基準データ出力部２８と、計測対象のパ
ルスＩＮを入力してラッチタイミング信号を出力するラ
ッチタイミング回路２９と、カウンタ３０と、ラッチ３
１と、仕事量化部３２と、ラッチ₁ 、ラッチ₂ 、ラッチ
₃ 、……………、ラッチ_N を含む基準データ出力部３３
と、平均処理回路３４とを備えて構成される。

【０００４】図１０において、計測対象のパルスＩＮは
微分回路２７に入力されて微分され、当該微分回路２７
からは、１周期ごとに、信号βおよび信号γが出力され
て、それぞれカウンタ３０のＲＥＳＥＴ端子と、ラッチ
３１のｃｐ端子に入力される。カウンタ３０のｃｐ端子
にはシステムクロックφも入力されており、計測対象の
パルスＩＮの入力を介して、微分回路２７より出力され
る信号βの入力を受けて、計測対象のパルスＩＮの立ち
上がりエッジまでの間において、基本のシステムクロッ
クφのカウント処理が行われる。そして、カウントされ
たデータはラッチ３１に入力されてラッチされ、ラッチ
３１より出力される信号δは仕事量化部３２に入力され
る。仕事量化部３２に対しては、基準データ出力部２８
より基準データが供給されており、当該仕事量化部３２
においては［ε＝（基準データ）／δ］の除算処理が行
われて、１０ビットのデータεが演算出力され、基準デ
ータ出力部３３に入力される。当該基準データ出力部３
３に含まれるラッチ₁ 、ラッチ₂ 、ラッチ₃ 、…………
…、ラッチ_N に対しては、それぞれラッチタイミング回
路２９より順次ラッチ制御用のタイミング信号が入力さ
れており、仕事量化部３２より出力される前記信号ε
は、逐次ラッチ₁ 、ラッチ₂ 、ラッチ₃ 、……………、
ラッチ_N にラッチされて平均処理回路３４に出力され
る。平均処理回路３４においては信号εのデータがＮ個
分加算され、所定の一定時間ごとに当該総和Σの値を１
／Ｎに除算することにより平均化処理が行われて、前記
計測対象のパルスＩＮの周期時間が測定される。

【０００５】更に他の例としては、図１１に示されるよ
うに、測定対象のパルスＩＮの入力に対応して、信号Ｒ
1、Ｒ2、Ｒ3およびＲ4と、信号ｃｐ1、ｃｐ2、ｃｐ3お
よびｃｐ4 を出力する計測パルス入力回路３５と、基準
クロックをｃｐとして共通に入力するとともに、それぞ
れ対応する信号Ｒ1、Ｒ2、Ｒ3およびＲ4を入力するカウ
ンタ３６、３７、３８および３９と、それぞれ対応する
信号ｃｐ1、ｃｐ2、ｃｐ3およびｃｐ4を入力するラッチ
４０、４１、４２および４３と、基準データ出力部４４
と、仕事量化部４５と、ラッチ４６とを備えて構成され
る。また、図１２（ａ）〜（ｍ）は、本従来例における
動作を示すタイミング図である。

【０００６】図１１において、測定対象のパルスＩＮ
（図１２（ａ）参照）は計測パルス入力回路３５に入力
され、これを受けて、計測パルス入力回路３５からは信
号Ｒ1、Ｒ2、Ｒ3およびＲ4（図１２（ｃ）、（ｅ）、
（ｇ）および（ｉ）参照）と、信号ｃｐ1、ｃｐ2、ｃｐ
3およびｃｐ4（図１２（ｂ）、（ｄ）、（ｆ）および
（ｈ）参照）が出力され、上述のように、信号Ｒ1 、Ｒ
2 、Ｒ3 およびＲ4は、それぞれカウンタ３６、３７、
３８および３９に入力され、信号ｃｐ1、ｃｐ2、ｃｐ3
およびｃｐ4 は、それぞれラッチ４０、４１、４２およ
び４３に入力される。カウンタ３６〜３９には基準クロ
ックｃｐも共通に入力されており、これらのカウンタ３
６〜３９より出力される信号は、それぞれ対応するラッ
チ４０〜４３に入力されてラッチされ、これらの各ラッ
チよりそれぞれ出力される信号（図１２（ｊ）〜（ｍ）
参照）は、仕事量化部４５に入力されてその総和がとら
れ、基準データ出力部４４より出力される基準データと
当該総和との除算処理が行われて、当該除算値はラッチ
４６を介して外部に出力される。この方法により、デジ
タルデータによる平均処理が行われる。即ち、被計測パ
ルスＩＮの周期が４周期分にわたりカウントされ、当該
カウントされたデータの総和Σの１／４をとることによ
り平均化処理が行われて、当該被計測パルスＩＮの周期
時間が測定される。

【０００７】

【発明が解決しようとする課題】上述した従来の時間測
定装置においては、図８、図１０および図１１に示され
る従来例の場合には、時間測定を行う制御をクロックφ
のみに依存しており、これにより、半導体製造プロセス
における限界周波数の周期（システム動作速度）により
測定制度に限界があり、所望の測定精度が得られないと
いう欠点があり、また、クロックφに対する周波数逓倍
回路またはリングオシレータ等を使用する場合において
も、半導体プロセスにより決められる最小パルス幅を満
たすことが必要であり、どうしても半導体プロセスの限
界周波数の周期までの測定精度しか得られないという欠
点がある。

【０００８】また、図１０および図１１に示される従来
例においては、平均処理を行うことにより測定精度の改
善は得られるものの、そのためには、平均処理するため
のデータの個数ｎを所定の基準値に保持することが必要
となる。しかしながら、これらの従来例においては、こ
の基準値ｎの値が変動する場合には、当該変動値に対応
する方策がなく、従って、平均処理手法による精度改善
を維持することが不可能になるという欠点がある。

【０００９】更に、図８、図１０および図１１に示され
る従来例の場合に共通して、半導体製造プロセスの限界
周波数の周期（システム動作速度）の１／ｎまでの測定
精度を得ることまでは可能であるが、フリップフロップ
における入力タイミングにおいてレーシング（入力間競
合）が生じた場合には、或る一定の時間後において出力
レベルが“Ｈ”レベルまたは“Ｌ”レベルの何れのレベ
ルに安定するかが不明となり、当該フリップフロップの
出力値が不定状態となって、これにより、カウント値に
少なくとも±１以上のズレを生じる状態となり、時間測
定精度が劣化するという欠点がある。

【００１０】

【課題を解決するための手段】第１の発明の構成は、測
定開始信号および測定終了信号の間の時間をクロック信
号により計数しこの計数値にクロック周期を乗算して計
測するストップウォッチ機能を用いる時間測定方法にお
いて、前記測定終了信号を前記クロック周期より短い単
位遅延時間ごとに順次遅延させた複数の遅延信号をつく
り、前記測定開始信号から前記測定終了信号および前記
複数の遅延信号までの複数のｎ個の計数期間信号をそれ
ぞれ出力し、前記ｎ個の各計数期間信号を前記クロック
信号を用いてそれぞれ計数し、複数のｎ個のｍビットカ
ウント値および前記ｍビットの最下位ビットに相当する
複数のｎ個の１ビットカウント値をそれぞれ出力し、前
記ｎ個の１ビットカウント値を入力しこれら１ビットカ
ウント値の連続した同じ論理値の個数を計数することに
より前記クロック信号の１周期を細分化した数に相当す
る分解能数ｎ₁を求め、前記ｎ個のｍビットカウント値
を前記遅延時間の少ないものから順次入力し、前記分解
能数の個数ｎ₁分を加算してｍビットカウント値の総和
を求め、前記ｍビットカウント値の総和を前記分解能ｎ
₁で除算して前記計数値を求めこの計数値から、この計
数値から測定時間を算出することを特徴とする。

【００１１】また、第２の発明の構成は、測定開始信号
および測定終了信号の間の時間をクロック信号により計
数しこの計数値にクロック周期を乗算して計測するスト
ップウォッチ機能を有する時間測定システムにおいて、
前記測定終了信号を前記クロック周期より短い単位遅延
時間ごとに順次遅延させた複数の遅延信号をつくり、前
記測定開始信号から前記測定終了信号および前記複数の
遅延信号までの複数のｎ個の計数期間信号を出力する高
周波パルス発生手段と、前記ｎ個の計数期間信号を前記
クロック信号によりそれぞれ計数して複数のｎ個のｍビ
ットカウント値および前記ｍビットの最下位ビットに相
当する複数のｎ個の１ビットカウント値を生成して出力
する高速カウント手段と、前記高速カウント手段より出
力される複数のｍビットカウント値を順次入力し、所定
制御信号により加算回数ｎ₁（ただしｎ₁＜ｎ）が制御さ
れて前記複数のｍビットカウント値を前記クロック信号
により前記遅延時間の少ないものから順次加算して前記
複数のｍビットカウント値の総和を求めて出力する加算
手段と、前記高速カウント手段からの複数の１ビットカ
ウント値を入力し、これら１ビットカウント値の連続し
た同じ論理値の個数を計数することにより前記クロック
信号の１周期を細分化した数に相当する分解能数ｎ₁を
求め、前記加算回数を規制する前記制御信号をつくると
ともに、前記加算手段からの前記複数のｍビットカウン
ト値の総和を前記分解能数ｎ₁ で除算することにより、
前記測定開始から測定終了までの前記測定時間を算出し
て出力する、制御手段とを備えることを特徴とする。

【００１２】また、第２の発明の構成において、前記高
速カウント手段が、前記ｎ個の計数期間信号を前記クロ
ック信号により計数して、それぞれ前記ｍビットカウン
ト値を生成して出力する複数のｍビットカウンタおよび
それぞれ前記ｍビットの最下位ビットに相当する１ビッ
トカウント値を生成して出力する複数の１ビットカウン
タとからなり、前記加算手段が、前記高速カウント手段
より出力される複数のｍビットカウント値を前記遅延時
間の少ないものから順次入力し、前記制御信号により加
算回数ｎ₁個選択されて、複数ｎ₁個のｍビットカウント
値を出力するセレクタと、このセレクタより出力される
複数のｍビットカウント値を順次入力し、前記クロック
信号により当該複数のｍビットカウント値を順次出力す
る第１のフリップフロップと、この第１のフリップフロ
ップより出力される複数のｍビットカウント値を順次入
力し、所定帰還加算ｍビットカウント値と加算して、新
たに加算ｍビットカウント値を出力する加算器と、この
加算器より出力される加算ｍビットカウント値を入力
し、前記クロック信号により対応する加算ｍビットカウ
ント値を出力するとともに、当該加算ｍビットカウント
値を、前記帰還加算ｍビットカウント値として前記加算
器に送出する第２のフリップフロップと、この第２のフ
リップフロップより出力される加算ｍビットカウント値
を入力し、前記クロック信号により加算対象のｍビット
カウント値の総和として出力する第３のフリップフロッ
プとからなり、前記制御手段が、前記加算手段より出力
されるｍビットカウント値の総和と前記高速カウント手
段より出力される複数の１ビットカウント値とを入力し
て、一時的に保持するレジスタと、このレジスタからの
前記複数の１ビットカウント値とを入力して、前記クロ
ック信号の１周期に対応する分解能数ｎ₁を求め、前記
制御信号をつくるとともに、前記ｍビットカウント値の
総和と前記分解能数ｎ₁から測定開始から測定終了まで
の時間を算出して出力するマイクロプロセッサとからな
ることができる。

【００１３】また、第３の発明の構成は、上述と同様の
時間測定システムにおいて、前記測定終了信号を前記ク
ロック周期より短い単位遅延時間ごとに順次遅延させた
複数の遅延信号をつくり、前記測定開始信号から前記測
定終了信号および前記複数の遅延信号までの複数のｎ個
の計数期間信号を出力する高周波パルス発生手段と、前
記ｎ個の計数期間信号を前記クロック信号によりそれぞ
れ計数して複数のｍビットカウント値、前記ｍビットの
最下位２ビットに相当する複数の２ビットカウント値お
よび前記ｍビットの最下位ビットに相当する複数の１ビ
ットカウント値をそれぞれ生成して出力する高速カウン
ト手段と、前記高速カウント手段からの複数のｍビット
カウント値および複数の２ビットカウント値を順次入力
して、分解能数ｎ₁（ただしｎ₁＜ｎ）に相当する数によ
り規制される制御信号により前記複数の２ビットカウン
ト値を前記クロック信号により加算回数ｎ₁ 前記遅延時
間の少ないものから順次加算して前記２ビットカウント
値の総和を求め、予め設定した所定数ｎ₂（ただしｎ₂＜
ｎ₁）により前記複数のｍビットカウント値を前記クロ
ック信号により加算回数ｎ₂ 前記遅延時間の少ないもの
から順次加算して前記ｍビットカウント値の総和を求め
て出力する加算手段と、前記高速カウント手段からの複
数の１ビットカウント値を入力し、これら１ビットカウ
ント値の連続した同じ論理値の個数を計数することによ
り前記クロック信号の１周期を細分化した数に相当する
分解能数ｎ₁を求め、前記２ビットカウント値の加算回
数を規制する前記制御信号をつくるとともに、前記加算
手段からの前記複数のｍビットカウント値を前記所定数
ｎ₂ で除算することにより、前記ｍビットカウント計数
値の整数部を求め、前記加算手段からの複数の２ビット
カウント値の総和を前記分解能数ｎ₁ で除算することに
より、前記ｍビットカウント計数値の小数部を求めこれ
らの和から前記測定開始から測定終了までの前記測定時
間を算出して出力する制御手段とを備えて構成される。

【００１４】また、第３の発明において、前記高速カウ
ント手段が、前記複数のｎ個の計数期間信号を前記クロ
ック信号によりそれぞれ計数し、それぞれ前記ｍビット
カウント値を生成して出力する複数のｍビットカウンタ
と、それぞれ前記２ビットカウント値を生成して出力す
る複数の２ビットカウンタと、それぞれ前記１ビットカ
ウント値を生成して出力する複数の１ビットカウンタと
からなり、前記加算手段が、前記高速カウント手段より
出力される複数のｍビットカウント値および複数の２ビ
ットカウント値を入力し、前記制御信号により加算回数
ｎ₁ だけ前記遅延時間の少ないものから順次選択されて
複数ｎ₁個の２ビットカウント値を出力し、かつ前記所
定数ｎ₂ だけ前記遅延時間の少ないものから順次選択さ
れて複数ｎ₂個のｍビットカウント値を出力するセレク
タと、このセレクタからのｍビットおよび２ビットの各
カウント値を入力し、前記クロック信号により当該複数
のカウント値を出力する第１のフリップフロップと、こ
の第１のフリップフロップより出力される複数のカウン
ト値を入力し、所定の帰還加算カウント値と加算して、
新たに加算カウント値を生成して出力する加算器と、こ
の加算器より出力される加算カウント値を入力し、前記
クロック信号を介して、対応する加算カウント値を出力
するとともに、当該加算カウント値を、前記帰還加算カ
ウント値として前記加算器に送出する第２のフリップフ
ロップと、この第２のフリップフロップより出力される
加算カウント値を入力し、前記クロック信号により前記
複数のカウント値の各総和として出力する第３のフリッ
プフロップとからなり、前記制御手段が、前記加算手段
より出力される前記複数のｍビットカウント値または複
数の２ビットカウント値の総和と前記高速カウント手段
より出力される複数の１ビットカウント値とを入力して
一時的に保持するレジスタと、このレジスタからの複数
の１ビットカウント値の連続した同じ論理値の個数を計
数することにより前記クロック信号の１周期を細分化し
た数に相当する分解能数ｎ₁を求め、前記２ビットカウ
ント値の加算回数を規制する前記制御信号をつくるとと
もに前記加算手段からの前記複数のｍビットカウント値
を前記所定数ｎ₂ で除算することにより前記ｍビットカ
ウント計数値の整数部を求め、前記加算手段からの複数
の２ビットカウント値の総和を前記分解能数ｎ₁ で除算
することにより、前記ｍビットカウント計数値の小数部
を求め、これらの和から前記測定開始から測定終了まで
の前記測定時間を算出して出力するマイクロプロセッサ
とからなることができる。

【００１５】なお、第２、第３の発明において、前記高
周波パルス発生手段が、前記測定終了信号を前記クロッ
ク周期より短い単位遅延時間ごとに順次遅延させた複数
の遅延信号をつくる複数の遅延バッファの直列接続から
なる遅延バッファユニットと、前記測定開始信号を入力
してクロック信号により保持する第１シフトレジスタお
よび前記複数の遅延バッファの各出力を入力してクロッ
ク信号により保持する複数の第２シフトレジスタからな
るシフトレジスタユニットと、前記第１シフトレジスタ
の出力と前記複数の第２シフトレジスタとの論理積によ
り前記測定開始信号から前記測定終了信号および前記複
数の遅延信号までの複数の計数期間信号を出力する複数
の論理ゲートとを有することができる。

【００１６】また第４の発明の構成は、測定開始信号お
よび測定終了信号の間の時間をクロック信号により計数
する際、前記測定終了信号を前記クロック信号の周期よ
り短い単位遅延時間ごとに順次遅延させた複数の遅延信
号をつくり、前記測定開始信号から前記測定終了信号お
よび前記複数の遅延信号までの複数のｎ個の計数期間信
号をそれぞれ計数しこれら計数値に基づいてクロック周
期を乗算して計測するストップウォッチ機能を用いる時
間測定方法において、前記測定開始信号を受け、所定開
始命令により複数ｎ個のｍビットカウントを開始する第
１のステップと、前記ｎ個の測定終了信号の終了命令に
より当該複数ｎ個のｍビットカウントをそれぞれ終了す
る第２のステップと、前記第２のステップのカウント終
了後に、当該複数のｍビットカウント値の加算を開始す
る第３のステップと、前記第２のステップのカウント終
了後に、前記ｍビットの最下位ビットに相当する複数の
１ビットカウント値のうちの連続した同じ論理値の個数
を計数することにより前記クロック信号の１周期を細分
化した数に相当する分解能数ｎ₁ （ただしｎ ₁ ＜ｎ）を測
定する第４のステップと、前記第４のステップの分解能
数の測定後に、前記複数のｍビットカウント値を、その
うちの前記遅延時間の少ないものから順に当該分解能数
ｎ₁に相当する回数だけ加算して加算終了し、そのカウ
ント値の総和を求める第５のステップと、前記第５のス
テップで求めた総和を前記分解能数ｎ₁により除算して
平均処理を行う第６のステップと、前記第６のステップ
で平均処理して求めた平均値と、前記クロック信号の周
期との乗算により、測定時間を算出する第７のステップ
とを有することを特徴とする。

【００１７】また第５の発明の構成は、上述と同様の時
間測定方法において、前記測定開始信号を受けて、所定
開始命令により複数のｍビットカウントおよび前記ｍビ
ットの最下位２ビットに相当する複数の２ビットカウン
トを開始する第１のステップと、前記複数の測定終了信
号の終了命令により当該複数のｍビットカウントおよび
複数の２ビットカウントをそれぞれ終了する第２のステ
ップと、前記第２のステップのカウント終了後に、所定
の整数部における当該複数のｍビットカウント値の加算
を開始する第３のステップと、予め定められた加算回数
ｎ₂ （ただしｎ ₂ ＜ｎ ₁ ＜ｎ）だけ、前記整数部の複数の
ｍビットカウント値を、そのうちの前記遅延時間の少な
いものから順に加算し、そのｍビットカウント値の総和
を求めて加算を終了とする第４のステップと、前記整数
部におけるカウント値の加算処理終了後に、当該整数部
の複数のｍビットカウント値の総和を前記加算回数ｎ₂
により除算して平均処理を行う第５のステップと、前記
第５のステップで求めた前記整数部の平均値の小数部を
除去して補正した整数部とする第６のステップと、前記
補正した整数部の平均値を保持する第７のステップと、
前記第２のステップにおけるカウントの終了後に、小数
部を求めるため前記複数の２ビットカウント値の加算を
開始する第８のステップと、前記第２のステップのカウ
ントの終了後に、前記ｍビットの最下位ビットに相当す
る複数の１ビットカウント値のうちの連続した同じ論理
値の個数を計数することにより前記クロック信号の１周
期を細分化した数に相当する分解能数ｎ₁を測定する第
９のステップと、前記第９のステップの分解能数ｎ₁の
測定後、前記複数の２ビットカウント値を、そのうちの
前記遅延時間の少ないものから順に前記分解能数ｎ₁に
相当する回数だけ加算して、前記小数部のカウント値の
総和を求める第１０のステップと、前記小数部の加算終
了後に、当該小数部カウント値の総和を前記分解能数ｎ
₁で除算して平均処理を行う第１１のステップと、前記
第１１のステップにおいて平均処理して求められた小数
部の平均値の整数部を除去し補正した小数部とする第１
２のステップと、前記補正された小数部の平均値を保持
する第１３のステップと、前記第７のステップにおいて
保持されている補正された整数部の平均値と、前記第１
３のステップにおいて保持されている補正された小数部
の平均値とを加算して、カウント値の平均値を求める第
１４のステップと、前記第１４のステップのカウント値
の平均値と、前記クロック信号の周期との乗算により、
測定時間を算出する第１６のステップとを有することを
特徴とする。

【００１８】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の基本実施形態を示すブロ
ック図である。図１に示されるように、本基本実施形態
は、高速カウンタ部１と、加算部２と、制御部３とを備
えて構成されている。また、図２は当該基本実施形態に
対応する第１の実施形態の構成を示すブロック図であ
り、ＳＴＡＲＡＴ信号から各ＳＴＯＰ信号までの複数ｎ
個のイネーブル信号ＥＮ１〜ｎを出力する高周波パルス
発生回路４、これらｎ個のイネーブル信号ＥＮ１〜ｎを
クロックによりそれぞれ計数するｎ個のｍビットカウン
タ５−１、５−２、…………、５−ｎ、およびｎ個の１
ビットカウンタ７−１、７−２、…………、７−ｎを含
む高速カウンタ部１と、ｎ個のｍビットカウンタ５−１
〜ｎのうち所定数（分解能）のカウント値を順次選択す
るｍ個のセレクタ(1)８−１、セレクタ(2)８−２、……
……、セレクタ(m)８−ｍを含むセレクタ８、このセレ
クタ８の出力を順次入力するＤフリップフロップ９、１
１および１２、およびＤフリップフロップ９出力を順次
加算してその総和を求める加算器１０を含む加算部２
と、加算部２の出力とｎ個の１ビットカウンタ７の出力
とを入力するレジスタ１３およびｎ個の１ビットカウン
タ７の出力から所定数（分解能）を求めまた加算部２の
制御をするＭＰＵ１４を含む制御部３とを備えて構成さ
れる。加算部２は、高周波パルス発生回路４から出力さ
れる複数のｍビットカウント値を入力し、所定制御信号
により加算回数が制御され、複数のｍビットカウント値
を前記クロック信号により順次加算して前記複数のｍビ
ットカウント値の総和を求めて出力する。まず、セレク
タ８が、複数のｍビットカウント値を入力し、制御部３
より送られてくる制御信号により加算回数を規制し、複
数のｍビットカウント値を選択して出力し、第１のフリ
ップフロップ９が、セレクタ８より出力される複数のｍ
ビットカウント値を入力しクロック信号により該複数の
ｍビットカウント値を出力し、加算器１０が、第１のフ
リップフロップ９から複数のｍビットカウント値を入力
し、所定の帰還加算ｍビットカウント値と加算して、新
たに加算ｍビットカウント値を出力し、第２のフリップ
フロップ１１が、加算器１０からの加算ｍビットカウン
ト値を入力し、クロック信号により対応する加算ｍビッ
トカウント値を出力するとともに、加算ｍビットカウン
ト値を帰還加算ｍビットカウント値として加算器１０に
出力し、第３のフリップフロップ１２が、第２のフリッ
プフロップ１２からの加算ｍビットカウント値を入力
し、クロック信号により加算対象のｍビットカウント値
の総和として出力する。 制御部３は、加算部２より出力
される複数のｍビットカウント値の総和と、ｎ個の１ビ
ットカウンタ７の複数の１ビットカウント値との入力を
レジスタ１３で受けて、ＭＰＵ１４により、クロック信
号の１周期に相応する分解能ｎ1 を求めて加算回数を規
制する制御信号とするとともに、複数のｍビットカウン
ト値の総和と前記分解能ｎ1 とにより、測定開始から測
定終了までの測定時間を算出して出力する。

【００１９】また、図４は、図２の高周波パルス発生回
路４の内部構成例、および対応するｎ個のｍビットカウ
ンタ５−１、５−２、…………、５−ｎを含むブロック
図であり、この図４においては、当該高周波パルス発生
回路４に対応して高速カウンタ部１に含まれる１ビット
カウンタ７−１、７−２、…………、７−ｎの記載は省
略されている。図４に示されるように、高周波パルス発
生回路４は、順次積み重ねられた遅延素子となるｎ個の
バッファ１６−１、１６−２、…………、１６−ｎを含
む遅延バッファ１５と、それぞれ２段に縦続接続される
２（ｎ＋１）個のフリップフロップ１８により形成され
るシフトレジスタ１７と、ｎ個のＡＮＤ回路２０を含む
論理回路１９とを備えて構成される。

【００２０】図２に示される第１の実施形態において
は、半導体製品のプロセス限界速度よりも速い（時間が
短い）パルス処理を行うために、図４に示される高周波
パルス発生回路４が用いられている。しかしながら、こ
の高周波パルス発生回路４においては、シフトレジスタ
１７に含まれるフリップフリップ１８に対する入力タイ
ミングにおいて、レーシング（入力間競合）になった場
合に、当該フリップフロップ１８からの出力は不定状態
となり、或る一定時間後においては、出力レベルは
“Ｈ”レベルまたは“Ｌ”レベルの何れのレベルに安定
するかが不明となるために、ｍビットカウンタ５−１、
５−２、…………、５−ｎにおけるカウント値には、少
なくとも±１カウントのずれを生じるという問題があ
る。この問題を解決するために、当該各ｍビットカウン
タにおけるカウント値のずれを補正した後に、それらの
カウント値の総和を求めて平均処理が行われる。この手
段としては、図４に示されるように、高周波パルス発生
回路４に含まれる遅延バッファ１５におけるバッファ１
６−１、１６−２、…………、１６−ｎの段数が異なる
ことに対応して順次遅延されたｎ個のＳＴＯＰ信号をつ
くり、計数開始のＳＴＡＲＴＳ信号から各ＳＴＯＰ信号
までをそれぞれイネーブル信号ＥＮ１〜ｎとして供給
し、これらイネーブル信号ＥＮ１〜ｎ期間をクロックに
よりそれぞれ計数するｎ個のｍビットカウンタ５−１、
５−２、…………、５−ｎを設けてパイプライン化し、
例えばｎ ₁ （ｎ ₁ ＜ｎ）個分のカウント値の総和を求め
る加算部２と、当該カウント値の総和よりカウント値の
平均値を求めるＭＰＵ１４および当該ＭＰＵ１４に対す
るリード・ライトのタイミング制御用のレジスタ１３を
含む制御部３とが、構成要素の一環として設けられてい
る。

【００２１】図２において、高周波パルス発生回路４に
おいては、クロックφの１周期がｎ ₁ 分割され、ｎ個の
ｍビットカウンタ５−１、５−２、…………、５−ｎに
対するイネーブル制御が行われる。これにより、ｍビッ
トカウンタ５−１、５−２、…………、５−ｎより出力
されるｎ個のｍビットカウント値は加算部２に含まれる
セレクタ８に入力される。セレクタ８においては、制御
部３より送られてくる加算回数を規制する制御信号によ
り、例えばｎ₁ 個のｍビットカウント値が選択されたも
のとすると、これらの選択されたｎ₁ 個のｍビットカウ
ント値が、Ｄフリップフロップ９、加算器１０、Ｄフリ
ップフロップ１１および１２を介して加算され、当該ｎ
₁ 個のｍビットカウント値の総和Σが求められる。この
カウント値の総和Σはレジスタ１３に一旦保持されて、
ＭＰＵ１４に入力される。ＭＰＵ１４においてはｎ₁ 個
のｍビットカウント値に対する平均処理が行われて、時
間測定値の測定精度が、±１カウントより±１／ｎ₁ に
改善される。即ち、これにより、レーシング状態におけ
るカウント値のずれが補正される。

【００２２】上記のように、加算部２に含まれるセレク
タ８においては、制御部３において生成される制御信号
により加算対象のｍビットカウント値の個数が選択され
ているが、その理由は次記のとうりである。即ち、一般
に、高周波パルス発生回路４において用いられている遅
延バッファ１５においては、電源電圧変動および温度条
件等により遅延時間にバラツキが生じ、これに起因して
クロックφの１周期の分解能ｎ1 の値には随時変動が生
じる状態となり、これに対応して、随時変動する分解能
の値を求めることが必要となる。この分解能の値を求め
る手段としては、高速カウンタ部１には、ｍビットカウ
ンタの最下位１ビットを使用するｎ個の１ビットカウン
タ７−１、７−２、…………、７−ｎが設けられてお
り、ＭＰＵ１４に対するリード・ライトのタイミング制
御用のレジスタ１３を介して、ＭＰＵ１４においては、
ｎ個の１ビットカウンタ７−１、７−２、…………、７
−ｎのそれぞれのカウント値の“Ｌ”レベルまたは
“Ｈ”レベルの連続するレベル値の個数により、クロッ
クφの１周期の分解能の値が求められる。すなわち、遅
延された各ＳＴＯＰ信号によりクロック１周期中に含ま
れる同一計数値となるカウンタ７―１〜ｎの個数が分解
能ｎ ₁ に相当する。例えば、ＭＰＵ１４により求められ
た分解能の値がｎ₁ である場合には、加算部２における
ｍビットカウント値の加算回数をｎ₁ 回に規制する制御
信号が生成されて、セレクタ８に送られる。この制御信
号により、上述のように、セレクタ８においてはｎ₁ 個
のｍビットカウント値が選択されて加算される。

【００２３】上記のように、ＭＰＵ１４により、随時変
動する分解能の値に対応して加算部２における加算回数
を適切に求めることにより、当該加算回数に応じてＭＰ
Ｕ１４による平均化処理が有効に行われるとともに、そ
の波及効果として時間の測定時間におけるバラツキも解
消される。その理由は、当該時間測定システムが、時間
を測定する度ごとに随時変動する分解能の値を求めるよ
うに回路構成されており、この分解能の値を求める際の
測定時間が、クロックφの１周期または２周期に相応す
る数十μｓｅｃオーダーであり、電源電圧および温度等
における変動要素を、このような短時間内においては無
視することが可能となって、高周波パルス発生回路４の
出力レベルの反転状態が、同一チップ内、同一ファンク
ションブロックにおいては規則的に発生する状態が維持
されており、これにより正確な分解能ｎの値を求めるこ
とができることによる。

【００２４】次に、この第１の実施形態における時間測
定方法について説明する。図５は、第１の実施形態にお
ける測定手順を示すフローチャートである。図５におい
て、まずステップ５１において、システムリセット作動
により時間測定システムにおけるデータの初期化が行わ
れる。次いで、ステップ５２においては、高周波パルス
発生回路４にＳＴＡＲＴ信号が入力され、ステップ５３
において、高速カウンタ部１に含まれるｍビットカウン
タ５−１〜５−ｎおよび１ビットカウンタ７−１〜７−
ｎにおいてカウント動作が開始され、ステップ５４にお
いて高周波パルス発生回路４にＳＴＯＰ信号が入力され
て、ステップ５５においては、ｍビットカウンタ５−１
〜５−ｎおよび１ビットカウンタ７−１〜７−ｎにおけ
るカウント動作が終了する。次いで、ステップ５６にお
いては、加算部２において、セレクタ８により選択され
るｍビットカウント値の加算が開始されて、ステップ５
８に移行するとともに、ステップ５７においては、ステ
ップ５６に並行して、レジスタ１３内に保持されている
カウント値加算データがＭＰＵ１４により処理され、分
解能の値が測定されてステップ５８に移行する。ステッ
プ５８においては、加算部２において、ｍビットカウン
ト値の加算が行われ、制御部３からの制御信号を介し
て、ｎ1 個のｍビットカウント値の総和Σが求められ
る。ステップ５９においては加算終了となって、レジス
タ１３にカウント値の総和Σが格納され、ステップ６０
においては、ＭＰＵ１４において、レジスタ１３に保持
されているカウント値の総和Σを取込んで平均処理が行
われ、ステップ６１において、ステップ６０において求
められた平均値（分解能）とシステムクロックの周期よ
り、ＭＰＵ１４による計算処理を介して所望の時間測定
値が求められる。

【００２５】次に、本発明の第２の実施形態について説
明する。図３は本実施形態の構成を示すブロック図であ
る。図３に示されるように、本実施形態は、高周波パル
ス発生回路４、ｎ′個のｍビットカウンタ５−１、５−
２、…………、５−ｎ′（ｎ′は正整数：ｎ′＜ｎ）、
ｎ個の２ビットカウンタ６−１、６−２、…………、６
−ｎおよびｎ個の１ビットカウンタ７−１、７−２、…
………、７−ｎを含む高速カウンタ部１と、ｍ個のセレ
クタ(1) ８−１、セレクタ(2) ８−２、…………、セレ
クタ(m)８−ｍを含むセレクタ８、Ｄフリップフロップ
９、１１および１２、および加算器１０を含む加算部２
と、レジスタ１３およびＭＰＵ１４を含む制御部３とを
備えて構成される。

【００２６】本実施形態の第１の実施形態との相違点
は、高速カウンタ部１に含まれるｍビットカウンタの個
数がｎよりも少ない値のｎ′個であり、また新たにｎ個
の２ビットカウンタ６−１、６−２、…………、６−ｎ
が付加されていることである。これは、時間測定システ
ムの回路規模を縮小するためであり、その手段として、
平均カウント値の整数部を求めるｍビットカウンタの段
数をｎ段からｎ′段に減らし、小数点以下を求めるため
に、新たにｎ段の２ビットカウンタが設けられている。
以下においては、第１の実施形態の説明との重複を回避
するために、本実施形態の第１の実施形態と異なる点に
主眼をおいて説明する。

【００２７】前述の第１の実施形態の場合と同様に、高
周波パルス発生回路４においては、レーシング（入力間
競合）になった場合に、シフトレジスタからの出力は不
定状態となり、出力レベルが“Ｈ”レベルまたは“Ｌ”
レベルの何れのレベルに安定するかが不明となるため
に、ｍビットカウンタ５−１、５−２、…………、５−
ｎ′におけるカウント値には、少なくとも±１カウント
のずれを生じる惧れがあり、これに対処するために、当
該各ｍビットカウンタにおけるカウント値のずれを補正
した後に、それらのカウント値の総数を求めて平均処理
が行われる。この手段としては、図３に示されるよう
に、高周波パルス発生回路４の出力に対応して、ｎ′個
のｍビットカウンタ５−１、５−２、…………、５−
ｎ′と、ｎ個の２ビットカウンタ６−１、６−２、……
……、６−ｎを設けてパイプライン化し、これらのｍビ
ットカウント値または２ビットカウント値の総和を求め
る加算部２と、これらのカウント値の総和よりカウント
値の平均値を求めるＭＰＵ１４および当該ＭＰＵ１４に
対するリード・ライトのタイミング制御用のレジスタ１
３を含む制御部３とが、構成要素の一環として設けられ
ている。

【００２８】図３において、高周波パルス発生回路４に
おいては、クロックφの入力を受けて、当該クロックφ
の１周期がｎ′分割され、ｎ′個のｍビットカウンタ５
−１、５−２、…………、５−ｎ′に対するイネーブル
制御が行われるとともに、同じくクロックφの１周期が
ｎ分割され、それぞれｎ個の２ビットカウンタ６−１、
６−２、…………、６−ｎ、およびｎ個の１ビットカウ
ンタ７−１、７−２、…………、７−ｎに対するイネー
ブル制御が行われる。これにより、ｍビットカウンタ５
−１、５−２、…………、５−ｎ′より出力されるｎ′
個のｍビットカウント値、および２ビットカウンタ６−
１、６−２、…………、６−ｎより出力されるｎ個の２
ビットカウンタ値は、加算部２内のセレクタ(1) ８ー
１、セレクタ(2) ８−２、…………、セレクタ(m) ８−
ｍを含むセレクタ８に入力される。セレクタ８において
は、制御部３より入力される制御信号により、これらの
ｎ′個のｍビットカウント値とｎ個の２ビットカウント
値の何れか一方のカウント値が、前記制御信号により規
制される所定の加算回数枠内において選択される。セレ
クタ８において選択されて出力されるカウント値は、前
述の第１の実施形態の場合と同様に、Ｄフリップフロッ
プ９、加算器１０、Ｄフリップフロップ１１および１２
を介して加算処理され、当該選択されたカウント値の総
和が求められて出力され、制御部３に入力されて制御部
３のレジスタ１３に保持される。このレジスタに保持さ
れている選択されたカウント値の総和のデータは、ＭＰ
Ｕ１４のリード・ライトのタイミングでＭＰＵにリード
・ライトされる。

【００２９】ＭＰＵ１４においては、セレクタ８におい
てｍビットカウント値が選択され、ｍビットカウント値
に対する分解能の値としてｎ₂ （ｎ ₂ ＝ｎ′）が求めら
れるので、当該ｍビットカウント値の総和の値を、この
分解能ｎ₂ の値によって除算することにより、当該ｍビ
ットカウント値の平均値が求められる。また、セレクタ
８において２ビットカウント値が選択され、２ビットカ
ウント値に対する分解能の値としてｎ₁ （ｎ₁ ＜ｎ）が
求められる場合には、当該当該２ビットカウント値の総
和の値を、このｎ₁ の値によって除算することにより、
当該２ビットカウント値の平均値が求められる。この場
合において、パイプライン化したｍビットカウンタ５−
１、５−２、…………５−ｎ' および２ビットカウンタ
６−１、６−２、…………６−ｎにおいては、共にクロ
ックφの１周期内のカウント値のバラツキは＋１以内で
ある。従って、２ビットカウンタ６−１、６−２、……
……６−ｎにおけるカウント値は、高周波パルス発生回
路４に用いられている遅延バッファ（図４参照）の段数
が、最小の２ビットカウンタのカウント値または＋１の
カウント値となり、小数点以下の要素を含んでいる計数
は、２ビットカウンタ６−１、６−２、………６−ｎの
最下位ビットのカウント値となる。

【００３０】次に、小数点以下の値を求めるカウンタを
２ビットにしたのは、複数のカウンタの値を加算して総
和を求め、加算した回数で除算して求める平均値の精度
を下げないために、桁上がりの情報が必要となるためで
ある。従って、２ビットカウンタ６−１、６−２、……
……６−ｎのカウント値の平均値は、小数点以下のみの
値だけではなく、整数部の値まで含んでいる必要がない
整数部の値をＭＰＵ１４により削除し、小数部の平均値
を求め、整数部の平均値を加算してクロックφの周期に
乗算することにより、測定時間が算出される。

【００３１】また、図６および図７は、第２の実施形態
における測定手順を示すフローチャートである。図６に
おいて、まずステップ７１において、システムリセット
作動により時間測定システムにおけるデータの初期化が
行われる。次いで、ステップ７２においては、高周波パ
ルス発生回路４にＳＴＡＲＴ信号が入力され、ステップ
７３において、高速カウンタ部１のｍビットカウンタ５
−１〜５−ｎ′、２ビットカウンタ６−１〜６−ｎおよ
び１ビットカウンタ７−１〜７−ｎにおいてカウント動
作が開始され、ステップ７４において高周波パルス発生
回路４にＳＴＯＰ信号が入力されて、ステップ７５にお
いては、ｍビットカウンタ５−１〜５−ｎ′、２ビット
カウンタ６−１〜６−ｎおよび１ビットカウンタ７−１
〜７−ｎにおけるカウント動作が終了する。次いで、ス
テップ７６においては、加算部２において、セレクタ８
により選択されたｍビットカウント値の加算が開始され
て、ステップ７８に移行するとともに、ステップ７７に
おいては、ステップ７６に並行して、レジスタ１３内に
保持されているカウント値加算データがＭＰＵ１４によ
り処理され、分解能の値が測定されてステップ８３（図
７参照）に移行する。ステップ７８においては、加算部
２において、ｍビットカウント値の加算が行われ、制御
部３からの制御信号を介して、ｎ₂ 個のｍビットカウン
ト値の総和としてΣ₁ が求められる。ステップ７９にお
いては、レジスタ１３に格納されるステップ７８の結果
を用いてＭＰＵ１４により平均処理が行われ、整数部に
対応する平均値Ｈ₁ が求められる。ステップ８０におい
ては、ステップ７９において求められた平均値Ｈ₁ の小
数値を削除し、当該平均値Ｈ1 に対する補正を行い平均
値Ｈ₁ の整数部ｈ₁ を求め、ステップ８１（図７参照）
に移行する。

【００３２】次いで、図７において、ステップ８０およ
びステップ７７に続いて、ステップ８１においては、前
記平均値Ｈ₁ の整数部ｈ₁ をＭＰＵ１４において保持
し、ステップ８２においては、セレクタ８により２ビッ
トカウンタ値が選択されて、対応する小数部の加算が開
始される。ステップ８３においては、上記の２ビットカ
ウント値の加算が行われ、制御部３からの制御信号を介
して、ｎ₁ 個の２ビットカウント値の総和としてΣ₂ が
求められる。ステップ８４においては２ビットカウンタ
値の加算終了となり、レジスタ１３にカウント値の総和
Σ₂ が格納され、ステップ８５においては、ＭＰＵ１４
において、レジスタ１３に保持されている２ビットカウ
ント値の総和Σ₂ を取込んで平均処理が行われ、小数部
の平均値Ｈ₂ が求められる。ステップ８６においては、
ステップ８５において求められた平均値Ｈ₂ の整数値を
削除し、当該平均値Ｈ₂ に対する補正を行い平均値Ｈ₂
の小数部ｈ₂ を求め、次いでステップ８７において、平
均値Ｈ₂ の小数部ｈ₂ をＭＰＵ１４において保持し、ス
テップ８８において、ＭＰＵ１４にそれぞれ保持されて
いる前記平均値Ｈ₁ の整数部ｈ₁ および平均値Ｈ₂ の小
数部ｈ₂ に対する加算処理が当該ＭＰＵ１４により行わ
れて、カウント値の平均値Ｈ（分解能）が求められる。
そして、ステップ８９においては、ステップ８８におい
て求められた平均値Ｈ（分解能）とクロックの周期よ
り、ＭＰＵ１４による計算処理を介して所望の時間測定
値が求められる。

【００３３】

【発明の効果】以上説明したように、本発明は、クロッ
クを複数ビットカウンタの最小パルス幅を満足する範囲
とし、カウンタのイネーブル信号ラインに、それぞれ所
要の分解能を持たせるための遅延素子および対応するレ
ジスタを設け、後段のイネーブル付きカウンタのイネー
ブルを制御する高周波パルス発生回路と、時間測定用カ
ウンタをパイプライン化するとともにカウント値の総和
を求める加算部と、随時変動する分解能ｎ ₁ を求めて平
均化処理を行う制御部とを備え、クロック周期の１／ｎ
₁ 時間ごとに時間測定を行うことにより、システムの動
作速度において一義的に定められる周期よりも細かい精
度で時間測定を行うことが可能となり、測定精度を向上
させることができるという効果がある。

【００３４】また、従来の時間測定システムにおいて
は、システムの動作速度において精度維持が図られてお
り、これによりＥＣＬ回路を用いた高速動作回路の構成
によっているためコスト高になるのに対比して、本発明
においては、安価なＣＭＯＳ回路からなる回路構成によ
り時間測定システムを実現することが可能となり、コス
トを大幅に削減することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の基本実施形態の構成を示すブロック図
である。

【図２】本発明の第１の実施形態の構成を示すブロック
図である。

【図３】本発明の第２の実施形態の構成を示すブロック
図である。

【図４】高周波パルス発生回路の構成を示すブロック図
である。

【図５】第１の実施形態における測定方法のフローチャ
ートを示す図である。

【図６】第２の実施形態における測定方法のフローチャ
ートを示す図である。

【図７】第２の実施形態における測定方法のフローチャ
ートを示す図である。

【図８】従来例１の構成を示すブロック図である。

【図９】前記従来例１における動作タイミング図であ
る。

【図１０】従来例２の構成を示すブロック図である。

【図１１】従来例３の構成を示すブロック図である。

【図１２】前記従来例３における動作タイミング図であ
る。

【符号の説明】

１ 高速カウンタ部 ２ 加算部 ３ 制御部 ４ 高周波パルス発生回路 ５−１〜５−ｎ、２４ ｍビットカウンタ ６−１〜６−ｎ ２ビットカウンタ ７−１〜７−ｎ １ビットカウンタ ８ セレクタ ８−１〜８−ｍ セレクタ(1) 〜セレクタ(m) ９、１１、１２、２２、２３ Ｄフリップフロップ １０ 加算器 １３、２５ レジスタ １４、２６ ＭＰＵ １５ 遅延バッファ １６−１〜１６−ｎ バッファ １７ シフトレジスタ １８ フリップフロップ １９ 論理回路 ２０、２１ ＡＮＤ回路 ２７ 微分回路 ２８、３３、４４ 基準データ出力部 ２９ ラッチタイミング回路 ３０、３１、３６〜３９ カウンタ ３２、４５ 仕事量化部 ３４ 平均処理回路 ３５ 計測パルス入力回路 ４０〜４３、４６ ラッチ ５１〜６１、７１〜８９ ステップ

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 測定開始信号および測定終了信号の間の
   時間をクロック信号により計数しこの計数値にクロック
   周期を乗算して計測するストップウォッチ機能を用いる
   時間測定方法において、 前記測定終了信号を前記クロック周期より短い単位遅延
   時間ごとに順次遅延させた複数の遅延信号をつくり、前
   記測定開始信号から前記測定終了信号および前記複数の
   遅延信号までの複数のｎ個の計数期間信号をそれぞれ出
   力し、 前記ｎ個の各計数期間信号を前記クロック信号を用いて
   それぞれ計数し、複数のｎ個のｍビットカウント値およ
   び前記ｍビットの最下位ビットに相当する複数のｎ個の
   １ビットカウント値をそれぞれ出力し、 前記ｎ個の１ビットカウント値を入力しこれら１ビット
   カウント値の連続した同じ論理値の個数を計数すること
   により前記クロック信号の１周期を細分化した数に相当
   する分解能数ｎ₁を求め、 前記ｎ個のｍビットカウント値を前記遅延時間の少ない
   ものから順次入力し、前記分解能数の個数ｎ₁分を加算
   してｍビットカウント値の総和を求め、前記ｍビットカ
   ウント値の総和を前記分解能ｎ₁で除算して前記計数値
   を求めこの計数値から測定時間を算出することを特徴と
   する時間測定方法。
2. 【請求項２】 測定開始信号および測定終了信号の間の
   時間をクロック信号により計数しこの計数値にクロック
   周期を乗算して計測するストップウォッチ機能を有する
   時間測定システムにおいて、 前記測定終了信号を前記クロック周期より短い単位遅延
   時間ごとに順次遅延させた複数の遅延信号をつくり、前
   記測定開始信号から前記測定終了信号および前記複数の
   遅延信号までの複数のｎ個の計数期間信号を出力する高
   周波パルス発生手段と、 前記ｎ個の計数期間信号を前記クロック信号によりそれ
   ぞれ計数して複数のｎ個のｍビットカウント値および前
   記ｍビットの最下位ビットに相当する複数のｎ個の１ビ
   ットカウント値を生成して出力する高速カウント手段
   と、 前記高速カウント手段より出力される複数のｍビットカ
   ウント値を順次入力し、所定制御信号により加算回数ｎ
   ₁（ただしｎ₁＜ｎ）が制御されて前記複数のｍビットカ
   ウント値を前記クロック信号により前記遅延時間の少な
   いものから順次加算して前記複数のｍビットカウント値
   の総和を求めて出力する加算手段と、 前記高速カウント手段からの複数の１ビットカウント値
   を入力し、これら１ビットカウント値の連続した同じ論
   理値の個数を計数することにより前記クロック信号の１
   周期を細分化した数に相当する分解能数ｎ₁を求め、前
   記加算回数を規制する前記制御信号をつくるとともに、
   前記加算手段からの前記複数のｍビットカウント値の総
   和を前記分解能数ｎ₁ で除算することにより、前記測定
   開始から測定終了までの前記測定時間を算出して出力す
   る制御手段とを備えることを特徴とする時間測定システ
   ム。
3. 【請求項３】 前記高速カウント手段が、前記ｎ個の計
   数期間信号を前記クロック信号により計数して、それぞ
   れ前記ｍビットカウント値を生成して出力する複数のｍ
   ビットカウンタおよびそれぞれ前記ｍビットの最下位ビ
   ットに相当する１ビットカウント値を生成して出力する
   複数の１ビットカウンタとからなり、前記加算手段が、
   前記高速カウント手段より出力される複数のｍビットカ
   ウント値を前記遅延時間の少ないものから順次入力し、
   前記制御信号により加算回数ｎ₁個選択されて、複数ｎ₁
   個のｍビットカウント値を出力するセレクタと、このセ
   レクタより出力される複数のｍビットカウント値を順次
   入力し、前記クロック信号により当該複数のｍビットカ
   ウント値を順次出力する第１のフリップフロップと、こ
   の第１のフリップフロップより出力される複数のｍビッ
   トカウント値を順次入力し、所定帰還加算ｍビットカウ
   ント値と加算して、新たに加算ｍビットカウント値を出
   力する加算器と、この加算器より出力される加算ｍビッ
   トカウント値を入力し、前記クロック信号により対応す
   る加算ｍビットカウント値を出力するとともに、当該加
   算ｍビットカウント値を、前記帰還加算ｍビットカウン
   ト値として前記加算器に送出する第２のフリップフロッ
   プと、この第２のフリップフロップより出力される加算
   ｍビットカウント値を入力し、前記クロック信号により
   加算対象のｍビットカウント値の総和として出力する第
   ３のフリップフロップとからなり、 前記制御手段が、前記加算手段より出力されるｍビット
   カウント値の総和と前記高速カウント手段より出力され
   る複数の１ビットカウント値とを入力して、一時的に保
   持するレジスタと、このレジスタからの前記複数の１ビ
   ットカウント値とを入力して、前記クロック信号の１周
   期に対応する分解能数ｎ₁を求め、前記制御信号をつく
   るとともに、前記ｍビットカウント値の総和と前記分解
   能数ｎ₁から測定開始から測定終了までの時間を算出し
   て出力するマイクロプロセッサとからなる請求項２記載
   の時間測定システム。
4. 【請求項４】 測定開始信号および測定終了信号の間の
   時間をクロック信号により計数しこの計数値にクロック
   周期を乗算して計測するストップウォッチ機能を有する
   時間測定システムにおいて、 前記測定終了信号を前記クロック周期より短い単位遅延
   時間ごとに順次遅延させた複数の遅延信号をつくり、前
   記測定開始信号から前記測定終了信号および前記複数の
   遅延信号までの複数のｎ個の計数期間信号を出力する高
   周波パルス発生手段と、 前記ｎ個の計数期間信号を前記クロック信号によりそれ
   ぞれ計数して複数のｍビットカウント値、前記ｍビット
   の最下位２ビットに相当する複数の２ビットカウント値
   および前記ｍビットの最下位ビットに相当する複数の１
   ビットカウント値をそれぞれ生成して出力する高速カウ
   ント手段と、 前記高速カウント手段からの複数のｍビットカウント値
   および複数の２ビットカウント値を順次入力して、分解
   能数ｎ₁（ただしｎ₁＜ｎ）に相当する数により規制され
   る制御信号により前記複数の２ビットカウント値を前記
   クロック信号により加算回数ｎ₁ 前記遅延時間の少ない
   ものから順次加算して前記２ビットカウント値の総和を
   求め、予め設定した所定数ｎ₂（ただしｎ₂＜ｎ₁）によ
   り前記複数のｍビットカウント値を前記クロック信号に
   より加算回数ｎ₂ 前記遅延時間の少ないものから順次加
   算して前記ｍビットカウント値の総和を求めて出力する
   加算手段と、 前記高速カウント手段からの複数の１ビットカウント値
   を入力し、これら１ビットカウント値の連続した同じ論
   理値の個数を計数することにより前記クロック信号の１
   周期を細分化した数に相当する分解能数ｎ₁を求め、前
   記２ビットカウント値の加算回数を規制する前記制御信
   号をつくるとともに、前記加算手段からの前記複数のｍ
   ビットカウント値を前記所定数ｎ₂ で除算することによ
   り、前記ｍビットカウント計数値の整数部を求め、前記
   加算手段からの複数の２ビットカウント値の総和を前記
   分解能数ｎ₁ で除算することにより、前記ｍビットカウ
   ント計数値の小数部を求めこれらの和から前記測定開始
   から測定終了までの前記測定時間を算出して出力する制
   御手段とを備えて構成されることを特徴とする時間測定
   システム。
5. 【請求項５】 前記高速カウント手段が、前記複数のｎ
   個の計数期間信号を前記クロック信号によりそれぞれ計
   数し、それぞれ前記ｍビットカウント値を生成して出力
   する複数のｍビットカウンタと、それぞれ前記２ビット
   カウント値を生成して出力する複数の２ビットカウンタ
   と、それぞれ前記１ビットカウント値を生成して出力す
   る複数の１ビットカウンタとからなり、 前記加算手段が、前記高速カウント手段より出力される
   複数のｍビットカウント値および複数の２ビットカウン
   ト値を入力し、前記制御信号により加算回数ｎ₁ だけ前
   記遅延時間の少ないものから順次選択されて複数ｎ₁個
   の２ビットカウント値を出力し、かつ前記所定数ｎ₂ だ
   け前記遅延時間の少ないものから順次選択されて複数ｎ
   ₂個のｍビットカウント値を出力するセレクタと、この
   セレクタからのｍビットおよび２ビットの各カウント値
   を入力し、前記クロック信号により当該複数のカウント
   値を出力する第１のフリップフロップと、この第１のフ
   リップフロップより出力される複数のカウント値を入力
   し、所定の帰還加算カウント値と加算して、新たに加算
   カウント値を生成して出力する加算器と、この加算器よ
   り出力される加算カウント値を入力し、前記クロック信
   号を介して、対応する加算カウント値を出力するととも
   に、当該加算カウント値を、前記帰還加算カウント値と
   して前記加算器に送出する第２のフリップフロップと、
   この第２のフリップフロップより出力される加算カウン
   ト値を入力し、前記クロック信号により前記複数のカウ
   ント値の各総和として出力する第３のフリップフロップ
   とからなり、 前記制御手段が、前記加算手段より出力される前記複数
   のｍビットカウント値または複数の２ビットカウント値
   の総和と前記高速カウント手段より出力される複数の１
   ビットカウント値とを入力して一時的に保持するレジス
   タと、このレジスタからの複数の１ビットカウント値の
   連続した同じ論理値の個数を計数することにより前記ク
   ロック信号の１周期を細分化した数に相当する分解能数
   ｎ₁を求め、前記２ビットカウント値の加算回数を規制
   する前記制御信号をつくるとともに前記加算手段からの
   前記複数のｍビットカウント値を前記所定数ｎ₂ で除算
   することにより前記ｍビットカウント計数値の整数部を
   求め、前記加算手段からの複数の２ビットカウント値の
   総和を前記分解能数ｎ₁ で除算することにより、前記ｍ
   ビットカウント計数値の小数部を求め、これらの和から
   前記測定開始から測定終了までの前記測定時間を算出し
   て出力するマイクロプロセッサとからなる請求項４記載
   の時間測定システム。
6. 【請求項６】 前記高周波パルス発生手段が、前記測定
   終了信号を前記クロック周期より短い単位遅延時間ごと
   に順次遅延させた複数の遅延信号をつくる複数の遅延バ
   ッファの直列接続からなる遅延バッファユニットと、前
   記測定開始信号を入力してクロック信号により保持する
   第１シフトレジスタおよび前記複数の遅延バッファの各
   出力を入力してクロック信号により保持する複数の第２
   シフトレジスタからなるシフトレジスタユニットと、前
   記第１シフトレジスタの出力と前記複数の第２シフトレ
   ジスタとの論理積により前記測定開始信号から前記測定
   終了信号および前記複数の遅延信号までの複数の計数期
   間信号を出力する複数の論理ゲートとを有する請求項２
   乃至５記載の時間測定システム。
7. 【請求項７】 測定開始信号および測定終了信号の間の
   時間をクロック信号により計数する際、前記測定終了信
   号を前記クロック信号の周期より短い単位遅延時間ごと
   に順次遅延させた複数の遅延信号をつくり、前記測定開
   始信号から前記測定終了信号および前記複数の遅延信号
   までの複数のｎ個の計数期間信号をそれぞれ計数しこれ
   ら計数値に基づいてクロック周期を乗算して計測するス
   トップウォッチ機能を用いる時間測定方法において、 前記測定開始信号を受け、所定開始命令により複数ｎ個
   のｍビットカウントを開始する第１のステップと、 前記ｎ個の測定終了信号の終了命令により当該複数ｎ個
   のｍビットカウントをそれぞれ終了する第２のステップ
   と、 前記第２のステップのカウント終了後に、当該複数のｍ
   ビットカウント値の加算を開始する第３のステップと、 前記第２のステップのカウント終了後に、前記ｍビット
   の最下位ビットに相当する複数の１ビットカウント値の
   うちの連続した同じ論理値の個数を計数することにより
   前記クロック信号の１周期を細分化した数に相当する分
   解能数ｎ₁ （ただしｎ ₁ ＜ｎ）を測定する第４のステップ
   と、 前記第４のステップの分解能数の測定後に、前記複数の
   ｍビットカウント値を、そのうちの前記遅延時間の少な
   いものから順に当該分解能数ｎ₁に相当する回数だけ加
   算して加算終了し、そのカウント値の総和を求める第５
   のステップと、 前記第５のステップで求めた総和を前記分解能数ｎ₁に
   より除算して平均処理を行う第６のステップと、 前記第６のステップで平均処理して求めた平均値と、前
   記クロック信号の周期との乗算により、測定時間を算出
   する第７のステップとを有することを特徴とする時間測
   定方法。
8. 【請求項８】 測定開始信号および測定終了信号の間の
   時間をクロック信号を計数する際、前記測定終了信号を
   前記クロック信号の周期より短い単位遅延時間ごとに順
   次遅延させた複数の遅延信号をつくり、前記測定開始信
   号から前記測定終了信号および前記複数の遅延信号まで
   の複数ｎ個の計数期間信号をそれぞれ計数しこれら計数
   値に基づいてクロック周期を乗算して計測するストップ
   ウォッチ機能を用いる時間測定方法において、 前記測定開始信号を受けて、所定開始命令により複数の
   ｍビットカウントおよび前記ｍビットの最下位２ビット
   に相当する複数の２ビットカウントを開始する第１のス
   テップと、 前記複数の測定終了信号の終了命令により当該複数のｍ
   ビットカウントおよび複数の２ビットカウントをそれぞ
   れ終了する第２のステップと、 前記第２のステップのカウント終了後に、所定の整数部
   における当該複数のｍビットカウント値の加算を開始す
   る第３のステップと、 予め定められた加算回数ｎ₂ （ただしｎ ₂ ＜ｎ ₁ ＜ｎ）だ
   け、前記整数部の複数のｍビットカウント値を、そのう
   ちの前記遅延時間の少ないものから順に加算し、そのｍ
   ビットカウント値の総和を求めて加算を終了とする第４
   のステップと、 前記整数部におけるカウント値の加算処理終了後に、当
   該整数部の複数のｍビットカウント値の総和を前記加算
   回数ｎ₂により除算して平均処理を行う第５のステップ
   と、 前記第５のステップで求めた前記整数部の平均値の小数
   部を除去して補正した整数部とする第６のステップと、前記 補正した整数部の平均値を保持する第７のステップ
   と、 前記第２のステップにおけるカウントの終了後に、小数
   部を求めるため前記複数の２ビットカウント値の加算を
   開始する第８のステップと、 前記第２のステップのカウントの終了後に、前記ｍビッ
   トの最下位ビットに相当する複数の１ビットカウント値
   のうちの連続した同じ論理値の個数を計数することによ
   り前記クロック信号の１周期を細分化した数に相当する
   分解能数ｎ₁を測定する第９のステップと、 前記第９のステップの分解能数ｎ₁の測定後、前記複数
   の２ビットカウント値を、そのうちの前記遅延時間の少
   ないものから順に前記分解能数ｎ₁に相当する回数だけ
   加算して、前記小数部のカウント値の総和を求める第１
   ０のステップと、前記小数部の加算終了後に、当該小数
   部カウント値の総和を前記分解能数ｎ₁で除算して平均
   処理を行う第１１のステップと、 前記第１１のステップにおいて平均処理して求められた
   小数部の平均値の整数部を除去し補正した小数部とする
   第１２のステップと、前記 補正された小数部の平均値を保持する第１３のステ
   ップと、前記 第７のステップにおいて保持されている補正された
   整数部の平均値と、前記第１３のステップにおいて保持
   されている補正された小数部の平均値とを加算して、カ
   ウント値の平均値を求める第１４のステップと、 前記第１４のステップのカウント値の平均値と、前記ク
   ロック信号の周期との乗算により、測定時間を算出する
   第１５のステップとを有することを特徴とする時間測定
   方法。