CN114967409A - 一种抗pvt变化的高精度时间数字转换器及其实现方法 - Google Patents

Abstract

本发明公开了一种抗PVT变化的高精度时间数字转换器及其实现方法，采用两个数控环形游标TDC模块分别对START时间余量和STOP时间余量进行测量，避免了复用后级精测量级时后级死区时间造成的影响，可以测量很小的时间间隔，提高了测量分辨率；使用片上锁相环，在片上产生精准的时钟信号，克服了温度和电压变化对TDC分辨率的影响；使用单独校准的数控环形游标TDC模块，能够同时对START时间余量和STOP时间余量进行测量，又因为使用了逐次逼近校准逻辑对数控环形振荡器的振荡频率进行了调整，解决了两个数控环形TDC模块内部的失配问题，可以得到准确的测量时间，提高了测量精度，可广泛应用于时间数字转换器技术领域。

Description

一种抗PVT变化的高精度时间数字转换器及其实现方法

技术领域

本发明涉及时间数字转换器技术领域，尤其涉及一种抗PVT变化的高精度时间数字转换器及其实现方法。

背景技术

飞行时间激光雷达可以达到较高的测量距离和较快的测量速度，在测距领域具有良好的应用价值。激光雷达的测量精度直接取决于其中电路对发射激光脉冲信号和接收到的反射激光脉冲信号之间时间差的测量精度。在空气中，100ps的飞行时间对应1.5cm的测量精度，要达到亚厘米的距离测量，要求时间数字转换器的精度达到几十ps级别，所以高精度的时间数字转换器必不可少。

传统的环形振荡器型TDC(时间数字转换器)的结构如图1所示，由一个环形振荡器、一个相位记录电路、一个计数器、一个脉冲产生电路和一个加法器组成，其中，脉冲产生电路产生使能信号，接相位记录电路和环形振荡器的使能端，当START信号输入时，使能相位记录电路和环形振荡器，环形振荡器的最后一相输出接计数器，对振荡器的振荡周期进行计数；直到STOP信号输入，脉冲产生电路输出低，停止使能相位记录电路和环形振荡器，且让相位记录电路记录下当前环形振荡器的相位状态；最后通过加法器对计数器和相位记录电路输出的相位状态进行计算，得到TDC的输出值。在传统的基于环形振荡器的TDC中，电路的分辨率直接取决于环形振荡器的振荡频率，在振荡器频率达到1GHz的情况下，这种结构的TDC也仅能达到333.3ps的测量精度，应用于测距应用中只能达到5cm左右的测量精度；且环振的频率容易受到PVT(process、voltage、temperature，即工艺角、电压和温度)变化的影响，导致测量的分辨率不恒定。

传统的游标型TDC的结构如图2所示，它由两个环形振荡器(START信号控制的环振频率较低称为慢环、STOP信号控制的环振频率较高称为快环)、多个边沿超越检测电路(Ealy Late Detector)、两个计数器和计算电路组成。START信号输入后，慢环起振，计数器1记录下慢环的振荡周期数；在STOP输入后，计数器2记录下快环的振荡周期数，同时因为快环的振荡频率更高，每经过振荡器中一级延迟单元，快环和慢环中同节点的上升沿间的时间间隔减少一点，在快环中的上升沿超越慢环中的上升沿时，触发ELD电路，记录下当前的位置，同时停止环振；计算单元再根据计数器1、计数器2和Aout的值对结果进行计算。这种游标型TDC的测量精度较高，但同样的，两个环形振荡器的频率容易受到PVT变化的影响，导致分辨率的变化，且当ELD级数不是二进制整数时，计算的逻辑较为复杂。

由上可知，传统的两种时间数字转换电路均无法克服PVT变化的影响从而达到稳定的、较高的测量分辨率。

发明内容

为了解决上述技术问题，本发明的目的在于：克服现有时间数字转换器中分辨率容易受PVT变化的影响以及输入START信号与STOP信号要求的最小时间间隔较长的缺点，提供一种高测量分辨率的抗PVT变化的高精度时间数字转换器及其实现方法。

本发明所采用的第一技术方案是：

一种抗PVT变化的高精度时间数字转换器，包括锁相环、第一相位锁存器、第二相位锁存器、第一数控环形游标TDC模块、第二数控环形游标TDC模块、主计数器、逐次逼近校准模块以及结果计算模块，所述锁相环用于输入参考时钟信号并输出多相时钟信号，所述第一相位锁存器的第一输入端、所述第二相位锁存器的第一输入端、所述主计数器的第一输入端以及所述逐次逼近校准模块的输入端均与所述锁相环的输出端连接，所述第一相位锁存器的第二输入端用于输入START信号，所述第二相位锁存器的第二输入端用于输入STOP信号，所述主计数器的第二输入端用于输入START信号，所述主计数器的第三输入端用于输入STOP信号，所述第一相位锁存器的第一输出端与所述第一数控环形游标TDC模块的第一输入端连接，所述第一相位锁存器的第二输出端与所述结果计算模块的第一输入端连接，所述第二相位锁存器的第一输出端与所述第二数控环形游标TDC模块的第一输入端连接，所述第二相位锁存器的第二输出端与所述结果计算模块的第二输入端连接，所述第一相位锁存器的第一输出端和所述第二相位锁存器的第一输出端均用于输出时间余量信号，所述第一相位锁存器的第二输出端和所述第二相位锁存器的第二输出端均用于输出相位状态信号，所述主计数器的输出端与所述结果计算模块的第三输入端连接，所述逐次逼近校准模块的第一输出端与所述第一数控环形游标TDC模块的第二输入端连接，所述逐次逼近校准模块的第二输出端与所述第二数控环形游标TDC模块的第二输入端连接，所述逐次逼近校准模块的第一输出端和第二输出端均用于输出控制字信号，所述第一数控环形游标TDC模块的输出端与所述结果计算模块的第四输入端连接，所述第二数控环形游标TDC模块的输出端与所述结果计算模块的第五输入端连接，所述结果计算模块用于输出TDC量化结果。

进一步，所述第一相位锁存器和所述第二相位锁存器均包括第一D触发器、多个第二D触发器以及时钟同步模块，所述第一D触发器和多个所述第二D触发器的CLK端均用于输入异步输入信号，所述第一D触发器的D端用于与电源连接，多个所述第二D触发器的D端分别用于输入所述多相时钟信号各个相位的时钟信号，所述时钟同步器的第一输入端用于输入所述多相时钟信号，多个所述第二D触发器的输出端均与所述时钟同步器的第二输入端连接，所述时钟同步器的第一输出端和所述第一D触发器的输出端用于输出所述时间余量信号，所述时钟同步器的第二输出端用于输出所述相位状态信号。

进一步，所述第一数控环形游标TDC模块和第二数控环形游标TDC模块均包括第一数控振荡器、第二数控振荡器、ELD阵列、快环计数器以及精量化计算单元，所述第一数控振荡器的输入端和所述第二数控振荡器的输入端均用于输入所述控制字信号，所述控制字信号用于控制所述第一数控振荡器和所述第二数控振荡器的振荡频率，所述第一数控振荡器和所述第二数控振荡器均与所述ELD阵列连接，所述ELD阵列用于判断快环上升沿超越慢环上升沿处的相位位置，所述ELD阵列的输出端与所述精量化计算单元的第一输入端连接，所述第二数控振荡器还与所述快环计数器连接，所述快环计数器用于对所述第二数控振荡器的快环周期进行计数，所述快环计数器的输出端与所述精量化计算单元的第二输入端连接，所述精量化计算单元用于输出精测量化值。

进一步，所述控制字信号为第一控制字或第二控制字，所述第一数控振荡器的输入端用于输入所述第一控制字，所述第一控制字用于控制所述第一数控振荡器工作在最低振荡频率，所述第二数控振荡器的输入端用于输入所述第二控制字，所述第二控制字用于根据所述逐次逼近校准模块的逐次逼近校准逻辑对所述第二数控振荡器的振荡频率进行调整。

进一步，所述精测量化值通过下式计算得到：

DATA＝M×N_FCNT+CODE_PHASE

其中，DATA表示所述精测量化值，M表示所述第一数控振荡器和所述第二数控振荡器的相位数，N_FCNT表示所述快环计数器的计数值，CODE_PHASE表示所述ELD阵列的输出值。

进一步，所述精量化计算单元还用于输出第一复位信号，所述第一复位信号用于通过所述逐次逼近校准模块控制所述第一数控振荡器和所述第二数控振荡器停止振荡。

进一步，所述结果计算模块用于根据所述主计数器的计数值、所述第一数控环形游标TDC模块输出的精测量化值以及所述第二数控环形游标TDC模块输出的精测量化值计算得到所述TDC量化结果。

进一步，所述多相时钟信号为四相时钟信号，所述第一数控振荡器和所述第二数控振荡器的相位数均为8，所述TDC量化结果通过下式计算得到：

其中，T_IN表示所述TDC量化结果，N_CNT表示所述主计数器的计数值，T_CLK表示时钟周期，DATA₁表示所述第一数控环形游标TDC模块输出的精测量化值，DATA₂表示所述第二数控环形游标TDC模块输出的精测量化值。

本发明所采用的第二技术方案是：

一种抗PVT变化的高精度时间数字转换器的实现方法，用于通过上述抗PVT变化的高精度时间数字转换器实现，包括以下步骤：

通过锁相环产生稳定的多相时钟信号，通过主计数器对所述多相时钟信号进行计数得到第一计数值；

通过第一相位锁存器和第二相位锁存器分别对START信号和STOP信号输入时刻的时钟相位状态进行锁存，并由相位状态选择同步的时钟相位，进而提取出START信号和STOP信号与对应时钟上升沿信号之间的时间余量信号；

通过逐次逼近校准逻辑对第一数控环形游标TDC模块和第二数控环形游标TDC模块进行校准，使得所述第一数控环形游标TDC模块和所述第二数控环形游标TDC模块具有相同的时间分辨率；

通过所述第一数控环形游标TDC模块对START时间余量进行测量得到第一精测量化值，通过所述第二数控环形游标TDC模块对STOP时间余量信号进行测量得到第二精测量化值；

根据所述第一计数值、第一精测量化值和第二精测量化值计算得到TDC量化结果。

本发明的有益效果是：本发明提供了一种抗PVT变化的高精度时间数字转换器及其实现方法，采用两个数控环形游标TDC模块分别对START时间余量和STOP时间余量进行测量，避免了复用后级精测量级时后级死区时间造成的影响，可以测量很小的时间间隔，提高了测量分辨率；使用片上锁相环，在片上产生精准的时钟信号，克服了温度和电压变化对TDC分辨率的影响；使用单独校准的数控环形游标TDC模块，能够同时对START时间余量和STOP时间余量进行测量，同时因为使用了逐次逼近校准逻辑对数控环形振荡器的振荡频率进行了调整，解决了两个数控环形TDC模块内部的失配问题，可以得到准确的测量时间，提高了测量精度。

附图说明

图1为传统的环形振荡器型时间数字转换器的结构示意图；

图2为传统的游标型时间数字转换器的结构示意图；

图3为本发明实施例提供的一种抗PVT变化的高精度时间数字转换器的结构示意图；

图4为本发明实施例提供的相位锁存器的结构示意图；

图5为本发明实施例提供的数控环形游标TDC模块的结构示意图；

图6为本发明实施例提供的数控振荡器的振荡频率与控制字的关系示意图；

图7为本发明实施例提供的一种抗PVT变化的高精度时间数字转换器的测量时序图；

图8为本发明实施例提供的数控环形游标TDC模块的校准波形图；

图9为本发明实施例提供的数控环形游标TDC模块的量化过程示意图；

图10为本发明实施例提供的一种抗PVT变化的高精度时间数字转换器的实现方法的步骤流程图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步的详细说明。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。

在本发明的描述中，多个的含义是两个以上，如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。本文说明书中所使用的术语只是为了描述具体的实施例，而不是为了限制本发明。

参照图3，本发明实施例提供了一种抗PVT变化的高精度时间数字转换器，包括锁相环、第一相位锁存器、第二相位锁存器、第一数控环形游标TDC模块、第二数控环形游标TDC模块、主计数器、逐次逼近校准模块以及结果计算模块，锁相环用于输入参考时钟信号并输出多相时钟信号，第一相位锁存器的第一输入端、第二相位锁存器的第一输入端、主计数器的第一输入端以及逐次逼近校准模块的输入端均与锁相环的输出端连接，第一相位锁存器的第二输入端用于输入START信号，第二相位锁存器的第二输入端用于输入STOP信号，主计数器的第二输入端用于输入START信号，主计数器的第三输入端用于输入STOP信号，第一相位锁存器的第一输出端与第一数控环形游标TDC模块的第一输入端连接，第一相位锁存器的第二输出端与结果计算模块的第一输入端连接，第二相位锁存器的第一输出端与第二数控环形游标TDC模块的第一输入端连接，第二相位锁存器的第二输出端与结果计算模块的第二输入端连接，第一相位锁存器的第一输出端和第二相位锁存器的第一输出端均用于输出时间余量信号，第一相位锁存器的第二输出端和第二相位锁存器的第二输出端均用于输出相位状态信号，主计数器的输出端与结果计算模块的第三输入端连接，逐次逼近校准模块的第一输出端与第一数控环形游标TDC模块的第二输入端连接，逐次逼近校准模块的第二输出端与第二数控环形游标TDC模块的第二输入端连接，逐次逼近校准模块的第一输出端和第二输出端均用于输出控制字信号，第一数控环形游标TDC模块的输出端与结果计算模块的第四输入端连接，第二数控环形游标TDC模块的输出端与结果计算模块的第五输入端连接，结果计算模块用于输出TDC量化结果。

参照图4，进一步作为可选的实施方式，第一相位锁存器和第二相位锁存器均包括第一D触发器、多个第二D触发器以及时钟同步模块，第一D触发器和多个第二D触发器的CLK端均用于输入异步输入信号，第一D触发器的D端用于与电源连接，多个第二D触发器的D端分别用于输入多相时钟信号各个相位的时钟信号，时钟同步器的第一输入端用于输入多相时钟信号，多个第二D触发器的输出端均与时钟同步器的第二输入端连接，时钟同步器的第一输出端和第一D触发器的输出端用于输出时间余量信号，时钟同步器的第二输出端用于输出相位状态信号。

具体地，如图4所示，第一相位锁存器和第二相位锁存器由一个第一D触发器、多个第二D触发器以及时钟同步电路构成，第一D触发器和第二D触发器的CLK端均与异步输入信号相连，第一D触发器的D端与电源相连，第二D触发器的D端分别与多相时钟信号的各个相位相连，第一D触发器的输出为START_S信号，第二D触发器的输出为STATE<3:0>信号，并输入时钟同步器。第二D触发器用于将异步信号输入时的当前时钟状态进行锁存，得到STATE<3:0>信号，时钟同步器根据STATE<3:0>信号对多相时钟进行选择，被选择到的时钟上升沿触发STOP_S信号，同时时钟同步电路内建编码器，将多位的状态信息转换成2位的二进制码。START_S信号和STOP_S信号之间的时间间隔就是异步信号与对应的时钟上升沿之间的时间间隔，也就是需要进行精量化的时间余量。

参照图5，进一步作为可选的实施方式，第一数控环形游标TDC模块和第二数控环形游标TDC模块均包括第一数控振荡器、第二数控振荡器、ELD阵列、快环计数器以及精量化计算单元，第一数控振荡器的输入端和第二数控振荡器的输入端均用于输入控制字信号，控制字信号用于控制第一数控振荡器和第二数控振荡器的振荡频率，第一数控振荡器和第二数控振荡器均与ELD阵列连接，ELD阵列用于判断快环上升沿超越慢环上升沿处的相位位置，ELD阵列的输出端与精量化计算单元的第一输入端连接，第二数控振荡器还与快环计数器连接，快环计数器用于对第二数控振荡器的快环周期进行计数，快环计数器的输出端与精量化计算单元的第二输入端连接，精量化计算单元用于输出精测量化值。

具体地，如图5所示，第一数控环形游标TDC模块和第二数控环形游标TDC模块均由两个数控振荡器、ELD阵列、快环计数器以及精量化计算单元构成。数控振荡器的振荡频率直接由逐次逼近校准模块给出的控制字DCW进行控制，ELD阵列用来判断快环上升沿超越慢环上升沿处的相位位置，快环计数器使用普通的计数器，对快环的周期数进行计数，精量化计算单元根据快环计数器的值和ELD阵列输出值进行计算，得到精测量化值。

进一步作为可选的实施方式，控制字信号为第一控制字或第二控制字，第一数控振荡器的输入端用于输入第一控制字，第一控制字用于控制第一数控振荡器工作在最低振荡频率，第二数控振荡器的输入端用于输入第二控制字，第二控制字用于根据逐次逼近校准模块的逐次逼近校准逻辑对第二数控振荡器的振荡频率进行调整。

具体地，逐次逼近校准逻辑为：在CAL_EN信号使能时，逐次逼近校准模块中的SAR寄存器先复位，然后置最高位为0，当前码值为011111，同时利用CLK<3:0>产生EN1和EN2信号，这两个使能信号之间的时间间隔固定为一个时钟周期；使用时根据精测量的位数决定SAR逻辑的比较阈值，在本发明实施例中，精测量位数为8位，时钟周期为1ns，再加入游标环形TDC内部的偏移误差，选取139作为比较阈值；对于1ns的量化值大于139时，要提高快环频率，小于139时，要降低快环频率，根据此逻辑设计校准电路，一次完整的校准过程波形如图8所示，6个比特的控制字由逐次逼近逻辑依次确定，数控振荡器的振荡频率与控制字的关系示意图如图6所示；最终将1ns的量化值调整到140，这时的分辨率为7.7519ps，与理想的分辨率7.8125ps之间相差0.06ps，误差几乎可以忽略不记。

进一步作为可选的实施方式，精测量化值通过下式计算得到：

DATA＝M×N_FCNT+CODE_PHASE

其中，DATA表示精测量化值，M表示第一数控振荡器和第二数控振荡器的相位数，N_FCNT表示快环计数器的计数值，CODE_PHASE表示ELD阵列的输出值。

具体地，本发明实施例中，数控振荡器的相位为8相，ELD阵列中有8个边沿检测电路，所以可以通过简单的8-3编码器对其状态进行编码，最后得到的精测量化值计算公式为：

DATA＝8×N_FCNT+CODE_PHASE

其中，N_FCNT为快环计数器的计数值，CODE_PHASE为快环中的上升沿最早超越慢环中上升沿的相位位置，具体的数控环形游标TDC模块的量化过程示意图如图9所示。

进一步作为可选的实施方式，精量化计算单元还用于输出第一复位信号，第一复位信号用于通过逐次逼近校准模块控制第一数控振荡器和第二数控振荡器停止振荡。

具体地，如图5所示，精量化计算单元输出精测量化值后，产生一个复位信号作用于逐次逼近校准模块，通过控制字将两个数控振荡器的使能信号置低，停止振荡，以降低功耗并等待下一次测量。

进一步作为可选的实施方式，结果计算模块用于根据主计数器的计数值、第一数控环形游标TDC模块输出的精测量化值以及第二数控环形游标TDC模块输出的精测量化值计算得到TDC量化结果。

进一步作为可选的实施方式，多相时钟信号为四相时钟信号，第一数控振荡器和第二数控振荡器的相位数均为8，TDC量化结果通过下式计算得到：

其中，T_IN表示TDC量化结果，N_CNT表示主计数器的计数值，T_CLK表示时钟周期，DATA₁表示第一数控环形游标TDC模块输出的精测量化值，DATA₂表示第二数控环形游标TDC模块输出的精测量化值。

具体地，本发明实施例的时间数字转换器的测量时序图如图7所示，ΔT₁表示START时间余量，ΔT₂表示STOP时间余量，结果计算模块根据主计数器的计数值和两个数控环形游标TDC模块的精测量化值对结果进行计算，计算公式如下：

其中，N_CNT为主计数器的计数值，DATA₁为第一数控环形游标TDC模块对ΔT₁的精测量化值，DATA₂为第二数控环形游标TDC模块对ΔT₂的精测量化值。在使用16比特位的主计数器时，本发明实施例所提出的时间数字转换器可量化的最大时间间隔为T_Range＝16384×T_CLK，量化精度为

在一些可选的实施例中，本发明实施例可以调整锁相环中时钟的频率和相位数，从而调整TDC的时间分辨率；数控环形游标TDC中的数控振荡器的相位数和控制字位数都可以进行调整；主计数器的位数可以随意改变，以减小面积或提高测量的最大时间间隔。

以上是对本发明实施例的数字转换器的结构和工作原理进行了说明，可以认识到，本发明实施例具有以下优点：

1)采用两个数控环形游标TDC模块分别对START时间余量和STOP时间余量进行测量，避免了复用后级精测量级时后级死区时间造成的影响，可以测量很小的时间间隔，提高了测量分辨率；

2)使用片上锁相环，在片上产生精准的时钟信号，克服了温度和电压变化对TDC分辨率的影响；

3)使用单独校准的数控环形游标TDC模块，能够同时对START时间余量和STOP时间余量进行测量，同时因为使用了逐次逼近校准逻辑对数控环形振荡器的振荡频率进行了调整，解决了两个数控环形TDC模块内部的失配问题，可以得到准确的测量时间，提高了测量精度；

4)将数控振荡器的频率设置的较低，可以降低功耗，且可以让时间余量始终保持在慢环(第一数控振荡器)的一个周期内，这样可以省去对慢环的频率调整，也可以省去慢环的计数器。

参照图10，本发明实施例提供了一种抗PVT变化的高精度时间数字转换器的实现方法，用于通过上述抗PVT变化的高精度时间数字转换器实现，包括以下步骤：

S101、通过锁相环产生稳定的多相时钟信号，通过主计数器对多相时钟信号进行计数得到第一计数值；

S102、通过第一相位锁存器和第二相位锁存器分别对START信号和STOP信号输入时刻的时钟相位状态进行锁存，并由相位状态选择同步的时钟相位，进而提取出START信号和STOP信号与对应时钟上升沿信号之间的时间余量信号；

S103、通过逐次逼近校准逻辑对第一数控环形游标TDC模块和第二数控环形游标TDC模块进行校准，使得第一数控环形游标TDC模块和第二数控环形游标TDC模块具有相同的时间分辨率；

S104、通过第一数控环形游标TDC模块对START时间余量进行测量得到第一精测量化值，通过第二数控环形游标TDC模块对STOP时间余量信号进行测量得到第二精测量化值；

S105、根据第一计数值、第一精测量化值和第二精测量化值计算得到TDC量化结果。

具体地，本发明实施例使用片上的锁相环电路，产生片上的与PVT无关的稳定时钟信号，同时使用稳定的时钟信号和主计数器对时间进行粗测量；使用相位锁存模块对START信号和STOP信号输入时刻的时钟相位状态进行锁存，并由相位状态选择同步的时钟相位，并提取出START、STOP信号与对应时钟上升沿信号之间的时间余量；使用逐次逼近校准逻辑对两个数控环形游标TDC模块进行校准，从而保证两个数控环形游标TDC具有相同的时间分辨率；使用数控环形振荡器组成的游标型时间数字转换器进行时间余量的测量，并使用结果计算模块对量化数据进行计算，输出TDC量化结果。

其中，相位锁存器使用D触发器进行设计，结构如图4所示，在锁定当前时钟相位状态的同时对时间余量进行提取，并送入后级精测量级。时间余量指START_S信号与STOP_S信号间的时间间隔，STOP_S为锁定的相位状态所对应的时钟相位的上升沿。

数控环形游标TDC模块的结构如图5所示，由两个数控振荡器、一个ELD阵列、一个快环计数器和精量化计算单元组成。DCW是数字控制字，用来控制数控振荡器的振荡频率，DCW1常置0，即让数控振荡器1工作在最低频率，DCW2根据逐次逼近逻辑进行调整。

本发明实施例使用了两个数控环形游标TDC模块分别对START时间余量和STOP时间余量进行测量，所以步骤S104中对START信号时间余量和STOP信号时间余量的量化可以同时进行。

可以理解的是，上述系统实施例中的内容均适用于本方法实施例中，本方法实施例所具体实现的功能与上述系统实施例相同，并且达到的有益效果与上述系统实施例所达到的有益效果也相同。

应当认识到，本发明的实施例可以由计算机硬件、硬件和软件的组合、或者通过存储在非暂时性计算机可读存储器中的计算机指令来实现或实施。上述方法可以使用标准编程技术—包括配置有计算机程序的非暂时性计算机可读存储介质在计算机程序中实现，其中如此配置的存储介质使得计算机以特定和预定义的方式操作——根据在具体实施例中描述的方法和附图。每个程序可以以高级过程或面向对象的编程语言来实现以与计算机系统通信。然而，若需要，该程序可以以汇编或机器语言实现。在任何情况下，该语言可以是编译或解释的语言。此外，为此目的该程序能够在编程的专用集成电路上运行。

此外，可按任何合适的顺序来执行本文描述的过程的操作，除非本文另外指示或以其他方式明显地与上下文矛盾。本文描述的过程(或变型和/或其组合)可在配置有可执行指令的一个或多个计算机系统的控制下执行，并且可作为共同地在一个或多个处理器上执行的代码(例如，可执行指令、一个或多个计算机程序或一个或多个应用)、由硬件或其组合来实现。上述计算机程序包括可由一个或多个处理器执行的多个指令。

进一步，上述方法可以在可操作地连接至合适的任何类型的计算平台中实现，包括但不限于个人电脑、迷你计算机、主框架、工作站、网络或分布式计算环境、单独的或集成的计算机平台、或者与带电粒子工具或其它成像装置通信等等。本发明的各方面可以以存储在非暂时性存储介质或设备上的机器可读代码来实现，无论是可移动的还是集成至计算平台，如硬盘、光学读取和/或写入存储介质、RAM、ROM等，使得其可由可编程计算机读取，当存储介质或设备由计算机读取时可用于配置和操作计算机以执行在此所描述的过程。此外，机器可读代码，或其部分可以通过有线或无线网络传输。当此类媒体包括结合微处理器或其他数据处理器实现上文所描述步骤的指令或程序时，本文所描述的发明包括这些和其他不同类型的非暂时性计算机可读存储介质。当根据本发明所描述的方法和技术编程时，本发明还包括计算机本身。

计算机程序能够应用于输入数据以执行本文所描述的功能，从而转换输入数据以生成存储至非易失性存储器的输出数据。输出信息还可以应用于一个或多个输出设备如显示器。在本发明优选的实施例中，转换的数据表示物理和有形的对象，包括显示器上产生的物理和有形对象的特定视觉描绘。

以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

Claims (9)

1.一种抗PVT变化的高精度时间数字转换器，其特征在于：包括锁相环、第一相位锁存器、第二相位锁存器、第一数控环形游标TDC模块、第二数控环形游标TDC模块、主计数器、逐次逼近校准模块以及结果计算模块，所述锁相环用于输入参考时钟信号并输出多相时钟信号，所述第一相位锁存器的第一输入端、所述第二相位锁存器的第一输入端、所述主计数器的第一输入端以及所述逐次逼近校准模块的输入端均与所述锁相环的输出端连接，所述第一相位锁存器的第二输入端用于输入START信号，所述第二相位锁存器的第二输入端用于输入STOP信号，所述主计数器的第二输入端用于输入START信号，所述主计数器的第三输入端用于输入STOP信号，所述第一相位锁存器的第一输出端与所述第一数控环形游标TDC模块的第一输入端连接，所述第一相位锁存器的第二输出端与所述结果计算模块的第一输入端连接，所述第二相位锁存器的第一输出端与所述第二数控环形游标TDC模块的第一输入端连接，所述第二相位锁存器的第二输出端与所述结果计算模块的第二输入端连接，所述第一相位锁存器的第一输出端和所述第二相位锁存器的第一输出端均用于输出时间余量信号，所述第一相位锁存器的第二输出端和所述第二相位锁存器的第二输出端均用于输出相位状态信号，所述主计数器的输出端与所述结果计算模块的第三输入端连接，所述逐次逼近校准模块的第一输出端与所述第一数控环形游标TDC模块的第二输入端连接，所述逐次逼近校准模块的第二输出端与所述第二数控环形游标TDC模块的第二输入端连接，所述逐次逼近校准模块的第一输出端和第二输出端均用于输出控制字信号，所述第一数控环形游标TDC模块的输出端与所述结果计算模块的第四输入端连接，所述第二数控环形游标TDC模块的输出端与所述结果计算模块的第五输入端连接，所述结果计算模块用于输出TDC量化结果。

2.根据权利要求1所述的一种抗PVT变化的高精度时间数字转换器，其特征在于：所述第一相位锁存器和所述第二相位锁存器均包括第一D触发器、多个第二D触发器以及时钟同步模块，所述第一D触发器和多个所述第二D触发器的CLK端均用于输入异步输入信号，所述第一D触发器的D端用于与电源连接，多个所述第二D触发器的D端分别用于输入所述多相时钟信号各个相位的时钟信号，所述时钟同步器的第一输入端用于输入所述多相时钟信号，多个所述第二D触发器的输出端均与所述时钟同步器的第二输入端连接，所述时钟同步器的第一输出端和所述第一D触发器的输出端用于输出所述时间余量信号，所述时钟同步器的第二输出端用于输出所述相位状态信号。

3.根据权利要求1所述的一种抗PVT变化的高精度时间数字转换器，其特征在于：所述第一数控环形游标TDC模块和第二数控环形游标TDC模块均包括第一数控振荡器、第二数控振荡器、ELD阵列、快环计数器以及精量化计算单元，所述第一数控振荡器的输入端和所述第二数控振荡器的输入端均用于输入所述控制字信号，所述控制字信号用于控制所述第一数控振荡器和所述第二数控振荡器的振荡频率，所述第一数控振荡器和所述第二数控振荡器均与所述ELD阵列连接，所述ELD阵列用于判断快环上升沿超越慢环上升沿处的相位位置，所述ELD阵列的输出端与所述精量化计算单元的第一输入端连接，所述第二数控振荡器还与所述快环计数器连接，所述快环计数器用于对所述第二数控振荡器的快环周期进行计数，所述快环计数器的输出端与所述精量化计算单元的第二输入端连接，所述精量化计算单元用于输出精测量化值。

4.根据权利要求3所述的一种抗PVT变化的高精度时间数字转换器，其特征在于：所述控制字信号为第一控制字或第二控制字，所述第一数控振荡器的输入端用于输入所述第一控制字，所述第一控制字用于控制所述第一数控振荡器工作在最低振荡频率，所述第二数控振荡器的输入端用于输入所述第二控制字，所述第二控制字用于根据所述逐次逼近校准模块的逐次逼近校准逻辑对所述第二数控振荡器的振荡频率进行调整。

5.根据权利要求3所述的一种抗PVT变化的高精度时间数字转换器，其特征在于：所述精测量化值通过下式计算得到：

DATA＝M×N_FCNT+CODE_PHASE

其中，DATA表示所述精测量化值，M表示所述第一数控振荡器和所述第二数控振荡器的相位数，N_FCNT表示所述快环计数器的计数值，CODE_PHASE表示所述ELD阵列的输出值。

6.根据权利要求3所述的一种抗PVT变化的高精度时间数字转换器，其特征在于：所述精量化计算单元还用于输出第一复位信号，所述第一复位信号用于通过所述逐次逼近校准模块控制所述第一数控振荡器和所述第二数控振荡器停止振荡。

7.根据权利要求3所述的一种抗PVT变化的高精度时间数字转换器，其特征在于：所述结果计算模块用于根据所述主计数器的计数值、所述第一数控环形游标TDC模块输出的精测量化值以及所述第二数控环形游标TDC模块输出的精测量化值计算得到所述TDC量化结果。

8.根据权利要求7所述的一种抗PVT变化的高精度时间数字转换器，其特征在于：所述多相时钟信号为四相时钟信号，所述第一数控振荡器和所述第二数控振荡器的相位数均为8，所述TDC量化结果通过下式计算得到：

其中，T_IN表示所述TDC量化结果，N_CNT表示所述主计数器的计数值，T_CLK表示时钟周期，DATA₁表示所述第一数控环形游标TDC模块输出的精测量化值，DATA₂表示所述第二数控环形游标TDC模块输出的精测量化值。

9.一种抗PVT变化的高精度时间数字转换器的实现方法，用于通过如权利要求1至8中任一项所述的抗PVT变化的高精度时间数字转换器实现，其特征在于，包括以下步骤：

通过锁相环产生稳定的多相时钟信号，通过主计数器对所述多相时钟信号进行计数得到第一计数值；

通过第一相位锁存器和第二相位锁存器分别对START信号和STOP信号输入时刻的时钟相位状态进行锁存，并由相位状态选择同步的时钟相位，进而提取出START信号和STOP信号与对应时钟上升沿信号之间的时间余量信号；

通过逐次逼近校准逻辑对第一数控环形游标TDC模块和第二数控环形游标TDC模块进行校准，使得所述第一数控环形游标TDC模块和所述第二数控环形游标TDC模块具有相同的时间分辨率；

通过所述第一数控环形游标TDC模块对START时间余量进行测量得到第一精测量化值，通过所述第二数控环形游标TDC模块对STOP时间余量信号进行测量得到第二精测量化值；

根据所述第一计数值、第一精测量化值和第二精测量化值计算得到TDC量化结果。

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