CN116243585B - 环形游标时间数字转换器中最先跳变信号输出电路 - Google Patents

Abstract

本申请实施例提供了一种环形游标时间数字转换器中最先跳变信号输出电路，包括n级电路结构，每一级电路结构中包含一个D触发器，n个D触发器的复位端均连接RST复位信号，在相邻两级电路之间设置逻辑与门，从而有效避免了环形游标时间数字转换器中最终会输出一系列编码数值而无法仅输出最先跳变的信号的问题。

Description

环形游标时间数字转换器中最先跳变信号输出电路

技术领域

本申请涉及微电子技术领域，具体而言，涉及一种环形游标时间数字转换器中最先跳变信号输出电路。

背景技术

时间数字转换器(Time to Digital Converter，简称为TDC)是将一段连续的时间间隔通过一定的技术手段量化成数字信号。凭借其电路成本低、功耗小、响应速度快的特点广泛应用于锁相环、红外探测系统、激光测距仪、模拟数字转换器、集成电路工艺偏差检测等领域。

在环形游标时间数字转换器中，最终会输出一系列编码数值，通过这些编码值计算出时间间隔。其中存在一种码值输出情况，多输入多输出的电路中某一级电路最先发生上升沿跳变后，随后其他各级电路依次发生上升沿跳变，最终输出的编码数值包括每一级发生跳变的输出信号，如图1所示，当Q _i 输出信号最先发生上升沿跳变，Qi+1发生跳变后的输出信号包括Qi和Qi+1，QN发生跳变后的输出信号包括Qi，Qi+1……QN。而在实际应用中，最终需要仅输出最先跳变的信号，即将输出码值转变为独热码。

针对相关技术中，环形游标时间数字转换器中最终会输出一系列编码数值而无法仅输出最先跳变的信号的问题，目前尚未有有效的解决办法。

发明内容

本申请实施例提供了一种环形游标时间数字转换器中最先跳变信号输出电路，以解决相关技术中环形游标时间数字转换器中最终会输出一系列编码数值而无法仅输出最先跳变的信号的问题。

在本申请的一个实施例中，提出了一种环形游标时间数字转换器中最先跳变信号 输出电路，包括n级电路结构，每一级电路结构中包含一个D触发器，n个所述D触发器的复位 端均连接RST复位信号，第一与门AND1至第N与门ANDn的输入端均连接所述RST复位信号，第 一与门AND1的输入端连接D触发器1的输出端，第二与门AND2的输入端连接D触发器2的输出 端，依次类推，第n与门ANDn的输入端连接D触发器n的输出端，第一与门AND1的输出端连接 第二与门AND2的输入端，依次类推，第n-1与门ANDn-1的输出端连接第n与门ANDn的输入端， 第n与门ANDn的输出端连接所述第一与门AND1的输入端，其中，第n与门ANDn的输出信号与Q0输入信号相与后输入所述D触发器1的时钟控制端，第一与门AND1的输出信号与Q1输入信 号相与后输入所述D触发器2的时钟控制端，依次类推，第n-1与门ANDn-1的输出信号与Qn-1 输入信号相与后输入所述D触发器n的时钟控制端，以实现只有最先发生低电平向高电平跳 变的输入信号输入到其对应的D触发器的时钟控制端，所述对应的D触发器的反向输出端输 出的是高电平信号，其他D触发器的反向输出端输出的均为低电平信号，其中，n为大于1的 整数；D触发器1的时钟信号数据输入端D接地，主输出端Q输出C0信号，所述C0信号输入第一 与门AND1，所述D触发器1的反相输出端输出信号，所述D触发器1的时钟控制端连接第 n+1与门ANDn+1的输出端，所述第n+1与门的输入端分别连接Q0输入信号和第n与门ANDn的 输出信号，D触发器2的时钟信号数据输入端D接地，主输出端Q输出C1信号，所述C1信号输入 第二与门AND2，所述D触发器1的反相输出端输出信号，所述D触发器2的时钟控制端连 接第n+2与门ANDn+2的输出端，所述第n+2与门的输入端分别连接Q1输入信号第一与门AND1 的输出信号。

在一实施例中，在Q0输入信号至Qn输入信号为周期信号的情况下，其周期T满足以下公式：∆t * n ≤ T，其中，∆t为相邻信号时间间隔，n为输入信号的个数。

在一实施例中，当n=4时，Q1输入信号最先出现上升沿跳变，经过第六与门AND6后输出D触发器2的时钟控制信号CLK1上升沿跳变，D触发器2的主输出端Q输出信号C1由高电平转变为低电平，第一与门的输出信号Y1为高电平，第二与门AND2的输出信号Y2跟随C1由高电平转变为低电平；

D触发器3的输入信号Y2与还未跳变的Q2经过第七与门AND7输出D触发器3的时钟控制信号CLK2低电平，D触发器3的主输出端Q输出信号C2保持高电平不变；

由于C2保持高电平不变，D触发器4的输入信号Y3随Y2变化且存在一级逻辑门延 迟，D触发器1经过一圈后同D触发器3和D触发器4一样变化，最终仅输出高电平，其余全 为低电平。

在一实施例中，当Q1跳变之后，Q2紧跟Q1跳变，Q1上升沿跳变经过D触发器2输出C1，C1在经过第二与门AND2后得到Y2，Q1到Y2经过了三级逻辑门延迟，延迟时间记为∆t₁，Q2紧跟Q1上升沿跳变，Q1和Q2之间的延迟记为∆t₂，∆t₁和∆t₂满足以下关系：∆t₁<∆t₂。

通过本申请实施例提供的环形游标时间数字转换器中最先跳变信号输出电路，包括n级电路结构，每一级电路结构中包含一个D触发器，n个D触发器的复位端均连接RST复位信号，在相邻两级电路之间设置逻辑与门，从而有效避免了环形游标时间数字转换器中最终会输出一系列编码数值而无法仅输出最先跳变的信号的问题。通过逻辑与门的设置以及逻辑门之间的延迟，可以实现环形游标时间数字转换器最终输出的仅为最先发生跳变的信号。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为现有技术中环形游标时间数字转换器的信号输出示意图；

图2为本申请实施例中一种可选的环形游标时间数字转换器中最先跳变信号输出电路结构示意图；

图3为本申请实施例中一种可选的环形游标时间数字转换器中最先跳变信号输出示意图；

图4为本申请实施例中又一种可选的环形游标时间数字转换器中最先跳变信号输出示意图；

图5为本申请实施例中环形游标时间数字转换器的信号输出示意图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本申请。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本申请实施例提出了一种环形游标时间数字转换器中最先跳变信号输出电路，包 括n级电路结构，每一级电路结构中包含一个D触发器，n个所述D触发器的复位端均连接RST 复位信号，第一与门AND1至第N与门ANDn的输入端均连接所述RST复位信号，第一与门AND1 的输入端连接D触发器1的输出端，第二与门AND2的输入端连接D触发器2的输出端，依次类 推，第n与门ANDn的输入端连接D触发器n的输出端，第一与门AND1的输出端连接第二与门 AND2的输入端，依次类推，第n-1与门ANDn-1的输出端连接第n与门ANDn的输入端，第n与门 ANDn的输出端连接所述第一与门AND1的输入端，其中，第n与门ANDn的输出信号与Q0输入信 号相与后输入所述D触发器1的时钟控制端，第一与门AND1的输出信号与Q1输入信号相与后 输入所述D触发器2的时钟控制端，依次类推，第n-1与门ANDn-1的输出信号与Qn-1输入信号 相与后输入所述D触发器n的时钟控制端，以实现只有最先发生低电平向高电平跳变的输入 信号输入到其对应的D触发器的时钟控制端，所述对应的D触发器的反向输出端输出的是高 电平信号，其他D触发器的反向输出端输出的均为低电平信号，其中，n为大于1的整数；D触 发器1的时钟信号数据输入端D接地，主输出端Q输出C0信号，所述C0信号输入第一与门 AND1，所述D触发器1的反相输出端输出信号，所述D触发器1的时钟控制端连接第n+1与 门ANDn+1的输出端，所述第n+1与门的输入端分别连接Q0输入信号和第n与门ANDn的输出信 号，D触发器2的时钟信号数据输入端D接地，主输出端Q输出C1信号，所述C1信号输入第二与 门AND2，所述D触发器1的反相输出端输出信号，所述D触发器2的时钟控制端连接第n+ 2与门ANDn+2的输出端，所述第n+2与门的输入端分别连接Q1输入信号第一与门AND1的输出 信号。

需要说明的是，根据环形游标时间数字转换器的实际应用场景，n可以取任意大于 1的整数，在本申请实施例中，以n=4为例进行举例说明。图2为本申请实施例中一种可选的 环形游标时间数字转换器中最先跳变信号输出电路结构示意图，如图2所示，环形游标时间 数字转换器中最先跳变信号输出电路为四输入电路，包括四级电路，分别为第Ⅰ级，第Ⅱ级， 第Ⅲ级和第Ⅳ级电路，每一级电路中包含一个D触发器。其中Q0~Q3为输入由低电平转高电 平的跳变信号，RST为复位置“1”信号，C0~C3为输出信号，D触发器为上升沿触发，AND1~AND4 是具有复位置“1”功能的与门。当RST为高电平时，AND1~AND4以及D触发器都处于复位状态，Y0~Y3以及C0~C3输出为高电平， ~ 输出为低电平。

在一实施例中，在Q0输入信号至Qn输入信号为周期信号的情况下，其周期T满足以下公式：∆t * n ≤ T，其中，∆t为相邻信号时间间隔，n为输入信号的个数。

需要说明的是，本申请实施例中涉及的输入信号，可以是完成由低转高（或由高转低）的唯一一次跳变的信号，也可以是周期性信号，当输入信号是周期性信号时，周期T需要满足以下公式：∆t * n ≤ T。即，在一个周期T时间内，n个输入信号只进行一次跳变。

在一实施例中，当n=4时，Q1输入信号最先出现上升沿跳变，经过第六与门AND6后输出D触发器2的时钟控制信号CLK1上升沿跳变，D触发器2的主输出端Q输出信号C1由高电平转变为低电平，第一与门的输出信号Y1为高电平，第二与门AND2的输出信号Y2跟随C1由高电平转变为低电平；

D触发器3的输入信号Y2与还未跳变的Q2经过第七与门AND7输出D触发器3的时钟控制信号CLK2低电平，D触发器3的主输出端Q输出信号C2保持高电平不变；

由于C2保持高电平不变，D触发器4的输入信号Y3随Y2变化且存在一级逻辑门延 迟，D触发器1经过一圈后同D触发器3和D触发器4一样变化，最终仅输出高电平，其余全 为低电平。

图3为本申请实施例中一种可选的环形游标时间数字转换器中最先跳变信号输出示意图，如图3所示，假设此时Q1最先出现上升沿跳变，经过AND6后输出Clk1上升沿跳变，那么第Ⅱ级中D触发器Q端输出信号C1由高电平转变为低电平，由于Y1为高电平，因此AND2输出Y2跟随C1由高电平转变为低电平。

第Ⅲ级输入信号Y2与还未跳变的Q2经过AND7输出Clk2低电平，第Ⅲ级D触发器Q端输出信号C2保持高电平不变。

由于第Ⅲ级C2保持高电平不变，第Ⅳ级输入信号Y3随Y2变化且存在一级逻辑门延迟。第Ⅰ级经过一圈后同第Ⅲ级和第Ⅳ级一样变化。

最终仅输出高电平，其余全为低电平。

在一实施例中，当Q1跳变之后，Q2紧跟Q1跳变，Q1上升沿跳变经过D触发器2输出C1，C1在经过第二与门AND2后得到Y2，Q1到Y2经过了三级逻辑门延迟，延迟时间记为∆t₁，Q2紧跟Q1上升沿跳变，Q1和Q2之间的延迟记为∆t₂，∆t₁和∆t₂满足以下关系：∆t₁<∆t₂。

图4为本申请实施例中又一种可选的环形游标时间数字转换器中最先跳变信号输出示意图，如图4所示，图4为Q1跳变之后，Q2紧跟Q1跳变的示意图。Y2是由Q1上升沿跳变经过D触发器输出C1，C1在经过AND2得到Y2，因此Q1到Y2经过了三级逻辑门延迟，延迟时间记为∆t₁。Q2紧跟Q1上升沿跳变，其中Q1和Q2之间的延迟记为∆t₂。要保证第Ⅲ级AND7输出信号Clk2保持低电平，因此Y2的下降沿跳变要早于Q2上升沿的到来，即∆t₁<∆t₂。

图5为本申请实施例中环形游标时间数字转换器的信号输出示意图，如图5所示，本申请实施例提供的环形游标时间数字转换器最终仅输出最先跳变的信号。

通过本申请实施例提供的环形游标时间数字转换器中最先跳变信号输出电路，包括n级电路结构，每一级电路结构中包含一个D触发器，n个D触发器的复位端均连接RST复位信号，在相邻两级电路之间设置逻辑与门，从而有效避免了环形游标时间数字转换器中最终会输出一系列编码数值而无法仅输出最先跳变的信号的问题。通过逻辑与门的设置以及逻辑门之间的延迟，可以实现环形游标时间数字转换器最终输出的仅为最先发生跳变的信号。

上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

在本申请的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (4)

1.一种环形游标时间数字转换器中最先跳变信号输出电路，其特征在于，包括n级电路结构，每一级电路结构中包含一个D触发器，n个所述D触发器的复位端均连接RST复位信号，第一与门AND1至第n与门ANDn的输入端均连接所述RST复位信号，第一与门AND1的输入端连接D触发器1的输出端，第二与门AND2的输入端连接D触发器2的输出端，依次类推，第n与门ANDn的输入端连接D触发器n的输出端，第一与门AND1的输出端连接第二与门AND2的输入端，依次类推，第n-1与门ANDn-1的输出端连接第n与门ANDn的输入端，第n与门ANDn的输出端连接所述第一与门AND1的输入端，其中，第n与门ANDn的输出信号与Q0输入信号相与后输入所述D触发器1的时钟控制端，第一与门AND1的输出信号与Q1输入信号相与后输入所述D触发器2的时钟控制端，依次类推，第n-1与门ANDn-1的输出信号与Qn-1输入信号相与后输入所述D触发器n的时钟控制端，以实现只有最先发生低电平向高电平跳变的输入信号输入到其对应的D触发器的时钟控制端，所述对应的D触发器的反向输出端输出的是高电平信号，其他D触发器的反向输出端输出的均为低电平信号，其中，n为大于1的整数；所述D触发器1的时钟信号数据输入端D接地，主输出端Q输出C0信号，所述C0信号输入第一与门AND1，所述D触发器1的反相输出端 输出/>信号，所述D触发器1的时钟控制端连接第n+1与门ANDn+1的输出端，所述第n+1与门的输入端分别连接Q0输入信号和第n与门ANDn的输出信号，D触发器2的时钟信号数据输入端D接地，主输出端Q输出C1信号，所述C1信号输入第二与门AND2，所述D触发器1的反相输出端/>输出/>信号，所述D触发器2的时钟控制端连接第n+2与门ANDn+2的输出端，所述第n+2与门的输入端分别连接Q1输入信号第一与门AND1的输出信号。

2.如权利要求1所述的环形游标时间数字转换器中最先跳变信号输出电路，其特征在于，

在Q0输入信号至Qn输入信号为周期信号的情况下，其周期T满足以下公式：∆t * n ≤T，其中，∆t为相邻信号时间间隔，n为输入信号的个数。

3.如权利要求1所述的环形游标时间数字转换器中最先跳变信号输出电路，其特征在于，

当n=4时，Q1输入信号最先出现上升沿跳变，经过第六与门AND6后输出D触发器2的时钟控制信号CLK1上升沿跳变，D触发器2的主输出端Q输出信号C1由高电平转变为低电平，第一与门的输出信号Y1为高电平，第二与门AND2的输出信号Y2跟随C1由高电平转变为低电平；

D触发器3的输入信号Y2与还未跳变的Q2经过第七与门AND7输出D触发器3的时钟控制信号CLK2低电平，D触发器3的主输出端Q输出信号C2保持高电平不变；

由于C2保持高电平不变，D触发器4的输入信号Y3随Y2变化且存在一级逻辑门延迟，D触发器1经过一圈后同D触发器3和D触发器4一样变化，最终仅输出高电平，其余全为低电平。

4.根据权利要求3所述的环形游标时间数字转换器中最先跳变信号输出电路，其特征在于，

当Q1跳变之后，Q2紧跟Q1跳变，Q1上升沿跳变经过D触发器2输出C1，C1在经过第二与门AND2后得到Y2，Q1到Y2经过了三级逻辑门延迟，延迟时间记为∆t₁，Q2紧跟Q1上升沿跳变，Q1和Q2之间的延迟记为∆t₂，∆t₁和∆t₂满足以下关系：∆t₁<∆t₂。