TWI835234B - 熵源電路 - Google Patents

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TWI835234B TW111129255A TW111129255A TWI835234B TW I835234 B TWI835234 B TW I835234B TW 111129255 A TW111129255 A TW 111129255A TW 111129255 A TW111129255 A TW 111129255A TW I835234 B TWI835234 B TW I835234B
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Abstract

本發明提供一種熵源電路。該熵源電路包含一數位電路、一判斷電路以及一時間至數位轉換器，其中該判斷電路耦接至該數位電路，以及該時間至數位轉換器耦接至該判斷電路。該數位電路用來依據在一第一時間點接收到的一輸入資料，於一第二時間點產生一產生結果資料，以及該判斷電路用來對一參考資料與該數位電路產生的動態輸出進行判斷，以產生一判斷訊號，其中該參考資料等於該結果資料。另外，該時間至數位轉換器用來藉助於該判斷訊號對該數位電路依據該輸入資料產生該結果資料的一延遲進行時間至數位轉換，以產生對應於該延遲的熵資料。

Description

熵源電路
本發明是關於熵的產生機制，尤指一種用來從一數位電路的運作時間收集隨機性的熵源電路。
在現有的電子系統中，典型地需要隨機數產生器以產生隨機數以用於安全性相關的功能。在相關技術中，隨機數產生器可基於某些具有隨機性本質的電路(例如振盪器、熱雜訊取樣器)來產生高品質的真隨機數。然而，這些電路典型地是類比電路，因此這些電路的設計較難以整合至全數位的設計流程中。
為了有效地減少整體成本(例如人力成本、設計時程)，需要一種新穎的方法以及相關架構，以容許隨機本質的收集能以全數位的電路來實施。
本發明的目的在於提供一種熵源電路以及用來從一數位電路的運作時間收集隨機性的方法，使得熵源電路的設計流程能被整合在全數位設計流程中，從而提升整體的生產效率。
本發明至少一實施例提供一種熵源電路。該熵源電路包含一數位電路、一判斷電路以及一時間至數位轉換器，其中該判斷電路耦接至該數位電路，以及該時間至數位轉換器耦接至該判斷電路。該數位電路可用來依據在一第一時間點接收到的一輸入資料，於一第二時間點產生一結果資料，以及該判斷電路可用來對一參考資料與該數位電路產生的動態輸出進行判斷，以產生一判斷 訊號，其中該參考資料等於該結果資料。另外，該時間至數位轉換器可用來藉助於該判斷訊號對該數位電路依據該輸入資料產生該結果資料的一延遲進行時間至數位轉換，以產生對應於該延遲的熵資料，其中該第一時間點與該第二時間點之間的時間差代表該延遲。
本發明至少一實施例提供一種熵源電路，其中該熵源電路包含一輸入資料控制電路、一數位電路、一判斷電路以及一時間至數位轉換器。該輸入資料控制電路可用以輸出一開始訊號、一輸入資料及對應於該輸入資料的一參考資料。該數位電路具有一輸入端子及一輸出端子，且該輸入端子可用以接收該輸入資料。該判斷電路耦接至該數位電路的該輸出端子，且可用以接收該參考資料，其中當經由該輸出端子產生的輸出與該參考資料相同時，該判斷電路產生一判斷訊號。另外，該時間至數位轉換器耦接至該輸入資料控制電路及該判斷電路，且可用以接收該開始訊號，並根據該開始訊號及該判斷訊號產生一熵資料。
本發明的實施例提供的熵源電路能將數位電路的運作的延遲轉換為數位訊號，其中由於該延遲具有隨機性，因此該數位訊號可具有隨機性。相較於相關技術，本發明不需要額外設計振盪器或熱雜訊取樣器等類比電路，因此整體電路的設計能被整合在數位設計流程中，而整體的生產效率可被有效的提升。
10:熵源電路
110:輸入資料控制電路
120:輸出資料控制電路
130:組合邏輯電路
140:比較器
150:時間至數位轉換器
DIN,0,DIN,DIN[0],DIN[1]:輸入資料
DANS,0,DANS,DANS[0],DANS[1]:參考資料
DRES:結果資料
DTDC,DTDC[0],DTDC[1],DOUT:熵資料
VSTART,0,VSTART:開始訊號
VSTOP:判斷訊號
VALID,VALIDOUT:旗標訊號
CLKSYS:系統時脈
T0,T1:延遲
30:熵源電路
111,112,114,121,122:正反器
113,115:選擇器
50:數位系統
510:關鍵路徑數位電路
520,530:正反器
40:熵源電路
116:正反器
117:反向器
141:互斥或閘
D1~DN:延遲單元
550:時間至數位轉換器
DS0~DSM:延遲單元
DF0~DFM:緩衝器
DFF0,DFF1,DFF(N-1),DFFN,DFF(M-1),DFFM:D型正反器
TOUT[0]~TOUT[M],BOUT[0]~BOUT[N]:熵資料
650:時間至數位轉換器
651:及閘
652:計數器
f_clk:時間至數位轉換時脈
700:旗標訊號產生器
710:反向器
720,740:及閘
730,750:正反器
760:互斥或閘
S810~S830:步驟
第1圖為依據本發明一實施例之一熵源電路的示意圖。
第2圖為依據本發明一實施例之第1圖的某些資料及訊號的示意圖。
第3圖為依據本發明一實施例之耦接至一數位系統的一熵源電路的實施細節的 示意圖。
第4圖為依據本發明另一實施例之一熵源電路的實施細節的示意圖。
第5圖為依據本發明一實施例之一時間至數位轉換器的實施細節的示意圖。
第6圖為依據本發明另一實施例之一時間至數位轉換器的實施細節的示意圖。
第7圖為依據本發明一實施例之一旗標訊號產生器的示意圖。
第8圖為依據本發明一實施例之用來從一數位電路的運作時間收集隨機性的方法的工作流程。
第1圖為依據本發明一實施例之一熵(entropy)源電路10的示意圖。如第1圖所示，熵源電路10可包含輸入資料控制電路110、輸出資料控制電路120、一數位電路諸如組合邏輯(combinational logic)電路130、一判斷電路諸如比較器140以及一時間至數位轉換器(time-to-digital converter,TDC)150。在本實施例中，輸入資料控制電路110可接收輸入資料DIN,0、參考資料DANS,0、外部控制訊號諸如開始訊號VSTART,0以及系統時脈CLKSYS，並且依據系統時脈CLKSYS的時序對輸入資料DIN,0、參考資料DANS,0以及開始訊號VSTART,0進行時序控制，以基於系統時脈CLKSYS的時序將輸入資料DIN以及開始訊號VSTART輸出。詳細來說，在輸入資料DIN被傳送至組合邏輯電路130的時間點(例如系統時脈CLKSYS被抬升的時間點)，開始訊號VSTART也同時被傳送至時間至數位轉換器150，以使時間至數位轉換器150依據開始訊號VSTART決定開始計時的時間點。
另外，組合邏輯電路130可用來依據輸入資料DIN產生結果資料DRES，例如組合邏輯電路130可對輸入資料DIN中的一或多組子資料進行一邏輯運作以產生結果資料DRES。參考資料DANS可在輸入資料DIN被傳送至組合邏輯電路130之前預先備妥，使得參考資料DANS等於結果資料DRES，而比較器140可用來對 參考資料DANS與組合邏輯電路130輸出的資料進行判斷，以產生一判斷訊號諸如判斷訊號VSTOP。當組合邏輯電路130尚未完成上述邏輯運作時(例如組合邏輯電路130的動態輸出並非結果資料DRES時)，判斷訊號VSTOP可具有一第一邏輯值(例如邏輯值「0」)；而當組合邏輯電路130完成上述邏輯運作時(例如組合邏輯電路130的動態輸出等於結果資料DRES時)，判斷訊號VSTOP可具有一第二邏輯值(例如邏輯值「1」)。在其他實施例中，判斷電路可由其他具有判斷「參考資料DANS與結果資料DRES是否相同」之功能的電路元件來實現。
因此，判斷訊號VSTOP的邏輯值改變的時間點可用來代表組合邏輯電路130完成上述邏輯運作的時間點。在某些實施例中，參考資料DANS可在輸入資料DIN被傳送至組合邏輯電路130的時間點也同時被傳送至比較器140，但本發明不限於此。在其他實施例中，參考資料DANS可在輸入資料DIN被傳送至組合邏輯電路130的時間點以前就提前被傳送至比較器140，或者參考資料DANS可在輸入資料DIN被傳送至組合邏輯電路130的時間點以後才被傳送至比較器140，但本發明不限於此。需注意的是，只要參考資料DANS可在組合邏輯電路130完成上述邏輯運算以前(例如輸出正確的結果資料DRES的時間點以前)被傳送至比較器140，輸入資料控制電路110傳送參考資料DANS至比較器140的時序可予以變化。
時間至數位轉換器150可用來藉助於判斷訊號VSTOP對組合邏輯電路130依據輸入資料DIN產生結果資料DRES的一延遲進行時間至數位轉換，以產生對應於該延遲的熵資料DTDC。例如，組合邏輯電路130可在一第一時間點接收到輸入資料DIN，以及判斷訊號VSTOP可指出自組合邏輯電路130輸出的資料在一第二時間點等於結果資料DRES，其中該第一時間點與該第二時間點之間的時間差可代表該延遲。詳細來說，組合邏輯電路130的動態輸出在該第一時間點與該第二時間點之間可為無效(invalid)值、基於過去的輸入資料(例如DIN的前一筆資料)產生的輸出、或者因為延遲(例如傳遞延遲或運算延遲)而導致的暫時性錯誤 結果。因此，組合邏輯電路130的動態輸出在該第一時間點與該第二時間點之間的資料可異於參考資料DANS，使得比較器140輸出的判斷訊號VSTOP為該第一邏輯值以指出組合邏輯電路130尚未輸出正確的結果資料DRES。當比較器140在該第二時間點偵測到組合邏輯電路130的動態輸出等於參考資料DANS時(表示組合邏輯電路130已輸出正確的結果資料DRES)，判斷訊號VSTOP可被拉到該第二邏輯值，而時間至數位轉換器150可依據判斷訊號VSTOP決定結束計時的時間點。另外，時間至數位轉換器150可在時間至數位轉換完成時透過旗標訊號VALID指出熵資料DTDC是有效的，但本發明不限於此。另外，輸出資料控制電路120可依據系統時脈CLKSYS的時序對熵資料DTDC以及旗標訊號VALID進行時序控制，以輸出與系統時脈CLKSYS同步的熵資料DOUT以及旗標訊號VALIDOUT。例如，輸出資料控制電路120可在系統時脈CLKSYS的轉換緣的時間點依據熵資料DTDC以及旗標訊號VALID產生並輸出熵資料DOUT以及旗標訊號VALIDOUT，但本發明不限於此。
第2圖為依據本發明一實施例之第1圖的某些資料及訊號諸如系統時脈CLKSYS、輸入資料DIN、參考資料DANS、開始訊號VSTART、判斷訊號VSTOP、旗標訊號VALIDOUT以及熵資料DTDC的示意圖。如第2圖所示，在開始訊號VSTART的自第一邏輯值(例如邏輯值「0」)轉變為第二邏輯值(例如邏輯值「1」)的時間點諸如第2圖所示之開始訊號VSTART的第一個上升緣的時間點(可為上述第一時間點的例子)，輸入資料DIN可為DIN[0]，參考資料DANS可為DANS[0]，這表示組合邏輯電路130接收到輸入資料DIN[0]，並且開始對輸入資料DIN[0]進行邏輯運作。經過延遲T0以後，組合邏輯電路130可完成對輸入資料DIN[0]進行的邏輯運作，使得結果資料DRES等於參考資料DANS[0]，而比較器140輸出的判斷訊號VSTOP可因此自第一邏輯值被上拉至第二邏輯值，以指出結果資料DRES等於參考資料DANS[0]，其中第2圖所示之判斷訊號VSTOP的第一個上升緣可為上述第二時間點的例子。時間至數位轉換器150可依據開始訊號VSTART以及判斷訊號VSTOP對延遲 T0進行時間至數位轉換，以產生對應於延遲T0的熵資料DTDC[0]，其中當時間至數位轉換器150完成時間至數位轉換時，旗標訊號VALIDOUT可自第一邏輯值被拉至第二邏輯值。類似地，在開始訊號VSTART的第二個上升緣的時間點(可為上述第一時間點的另一個例子)，輸入資料DIN可為DIN[1]，參考資料DANS可為DANS[1]，這表示組合邏輯電路130接收到輸入資料DIN[1]並且開始對輸入資料DIN[1]進行邏輯運作。經過延遲T1以後，組合邏輯電路130可完成對輸入資料DIN[1]進行的邏輯運作，使得結果資料DRES等於參考資料DANS[1]，而比較器140輸出的判斷訊號VSTOP可因此自第一邏輯值被上拉至第二邏輯值以指出結果資料DRES等於參考資料DANS[1]，其中第2圖所示之判斷訊號VSTOP的第二個上升緣可為上述第二時間點的另一個例子。時間至數位轉換器150可依據開始訊號VSTART以及判斷訊號VSTOP對延遲T1進行時間至數位轉換以產生對應於延遲T1的熵資料DTDC[1]，其中當時間至數位轉換器150完成時間至數位轉換時，旗標訊號VALIDOUT可自第一邏輯值被拉至第二邏輯值。
需注意的是，組合邏輯電路130中的任一邏輯單元(或者每一邏輯單元)的延遲均可受到雜訊的影響而具有隨機性，因此組合邏輯電路130針對任一輸入資料進行的邏輯運作所需的時間(例如上述延遲T0及T1)也可具有隨機性，使得輸出的熵資料DTDC[0]及DTDC[1]具有隨機性。
第3圖為依據本發明一實施例之耦接至一數位系統50的一熵源電路30的實施細節的示意圖，其中熵源電路30可為第1圖所示之熵源電路10的例子。在本實施例中，數位系統50的運作可包含多個數位訊號路徑，其中該多個數位訊號路徑中的一關鍵路徑(critical path)為在該多個數位訊號路徑中具有最大延遲的數位訊號路徑，且與該關鍵路徑對應的邏輯運作等於組合邏輯電路130針對輸入資料DIN進行的邏輯運作。具體來說，該關鍵路徑是由數位系統中的關鍵路徑數位電路510提供，其中例如組合邏輯電路130中的邏輯閘的組合可與關鍵路 徑數位電路510中的邏輯閘的組合相同。如第3圖所示，第1圖的實施例所述的輸入資料DIN,0可為熵源電路10自關鍵路徑數位電路510的輸入端子取得的資料(例如正反器(flip-flop)520傳送給關鍵路徑數位電路510的資料)，而第1圖的實施例所述的參考資料DANS,0可為熵源電路10自關鍵路徑數位電路510的輸出端子取得的資料(例如關鍵路徑數位電路510預先依據輸入資料DIN,0產生給正反器530的結果資料)。
如第3圖所示，除了組合邏輯電路130、比較器140以及時間至數位轉換器150以外，熵源電路30可另包含正反器111、正反器112、以及選擇器113，其中選擇器113的兩個輸入端子(分別標示「0」以及「1」)分別耦接至正反器111的輸出端子以及關鍵路徑數位電路510的輸入端子，以及選擇器113的輸出端子耦接至正反器111的輸入端子。另外，熵源電路30可另包含正反器114以及選擇器115，其中選擇器115的兩個輸入端子(分別標示「0」以及「1」)分別耦接至正反器114的輸出端子以及關鍵路徑數位電路510的輸出端子，以及選擇器115的輸出端子耦接至正反器114的輸入端子。正反器111、正反器112、選擇器113、正反器114以及選擇器115的整體可作為第1圖的實施例的輸入資料控制電路110的例子，但本發明不限於此。另外，熵源電路30可另包含正反器121及122，其中正反器121及122可作為第1圖的實施例的輸出資料控制電路120的例子，但本發明不限於此。
在本實施例中，選擇器113可用來依據開始訊號VSTART,0控制是否將關鍵路徑數位電路510的輸入端子的資料(例如輸入資料DIN,0)傳送至正反器111的輸入端子，正反器111可用來依據系統時脈CLKSYS控制輸入資料DIN,0被傳送至組合邏輯電路130的時序(例如輸入資料DIN的時序)，以及正反器112可用來依據系統時脈CLKSYS控制開始訊號VSTART,0被傳送至時間至數位轉換器150的時序(例如開始訊號VSTART的時序)。例如，當開始訊號VSTART,0的邏輯值為「0」時，選擇 器113可選擇將輸入資料DIN傳送至正反器111的輸入端子，以使輸入資料DIN的值固定不變；以及當開始訊號VSTART,0的邏輯值為「1」時，選擇器113可選擇將輸入資料DIN,0傳送至正反器111的輸入端子，以使輸入資料DIN的值被更新。另外，選擇器115可用來依據開始訊號VSTART,0控制是否將關鍵路徑數位電路510的輸出端子的資料(例如參考資料DANS,0)傳送至正反器114的輸入端子，正反器114可用來依據系統時脈CLKSYS控制參考資料DANS,0被傳送至比較器140的時序(例如參考資料DANS的時序)。例如，當開始訊號VSTART,0的邏輯值為「0」時，選擇器115可選擇將參考資料DANS傳送至正反器114的輸入端子，以使參考資料DANS的值固定不變；以及當開始訊號VSTART,0的邏輯值為「1」時，選擇器115可選擇將參考資料DANS,0傳送至正反器114的輸入端子，以使參考資料DANS的值被更新。
第4圖為依據本發明另一實施例之一熵源電路40的實施細節的示意圖，其中熵源電路40可為第1圖所示之熵源電路10的例子。如第4圖所示，除了組合邏輯電路130、比較器140以及時間至數位轉換器150以外，熵源電路40可另包含一正反器116、一反向器117以及一及(AND)閘118，其中反向器117的輸入端子耦接至正反器116的輸出端子，反向器117的輸出端子耦接至正反器116的輸入端子以及組合邏輯電路130。及閘118、正反器116以及反向器117的整體可作為第1圖的實施例所述的輸入資料控制電路110的例子，但本發明不限於此。在本實施例中，正反器116可用來依據開始訊號VSTART,0以及系統時脈CLKSYS更新輸入資料DIN以及參考資料DANS的值。例如，及閘118可用來對開始訊號VSTART,0以及系統時脈CLKSYS進行及邏輯運作，以產生一時序控制訊號諸如開始訊號VSTART，而正反器116可依據開始訊號VSTART更新輸入資料DIN以及參考資料DANS的值，其中反向器的輸出端子的邏輯值代表輸入資料DIN以及參考資料DANS的值。
在本實施例中，組合邏輯電路130可包含串連的多個延遲單元D1、D2、...、及DN，其中延遲單元D1的輸入端子可作為組合邏輯電路130的輸入端 子以接收輸入資料DIN，以及延遲單元DN的輸出端子可作為組合邏輯電路130的輸出端子以耦接至比較器140。在本實施例中，比較器140可包含一互斥或(exclusive-OR,XOR)閘141，其中互斥或閘141的第一輸入端子耦接至組合邏輯電路130的輸出端子(例如延遲單元DN的輸出端子)，互斥或閘141的第二輸入端子耦接至反向器117的輸出端子，以及互斥或閘141的輸出端子的邏輯值代表判斷訊號VSTOP。
具體來說，正反器116的輸入端子與輸出端子可具有相異的邏輯值，因此正反器116可因應開始訊號VSTART的上升緣改變反向器117的輸出端子的邏輯值(即因應開始訊號VSTART的上升緣改變輸入資料DIN以及參考資料DANS)。假設輸入資料DIN以及參考資料DANS在一開始均為第一邏輯值，而組合邏輯電路130的輸出端子的資料也為第一邏輯值，因此比較器140輸出的判斷訊號VSTOP可指出組合邏輯電路130的輸出端子的資料與參考資料DANS相同。在輸入資料DIN以及參考資料DANS因應開始訊號VSTART的上升緣被更新為第二邏輯值時，比較器140輸出的判斷訊號VSTOP的邏輯值可被改變以指出組合邏輯電路130的輸出端子的資料與參考資料DANS相異。經過一段延遲時間後，組合邏輯電路130的輸出端子的資料才因應輸入資料DIN的轉變而被更新為第二邏輯值，此時比較器140輸出的判斷訊號VSTOP的邏輯值可再次被改變以指出組合邏輯電路130的輸出端子的資料與參考資料DANS相同。因此，時間至數位轉換器150可依據開始訊號VSTART以及判斷訊號VSTOP的邏輯值的變化的時間點對上述延遲時間進行時間至數位轉換，以產生熵資料DTDC。因此，延遲單元D1、D1、...、及DN的總延遲可對應於熵資料DTDC。
在本實施例中，當表示組合邏輯電路130的輸出端子的資料與參考資料DANS相異時，判斷訊號VSTOP的邏輯值為「1」，以及當組合邏輯電路130的輸出端子的資料與參考資料DANS相同時，判斷訊號VSTOP的邏輯值為「0」，但本發明 不限於此。在某些實施例中，比較器140可用其他組合邏輯電路來實施，其中當組合邏輯電路130的輸出端子的資料與參考資料DANS相異時，判斷訊號VSTOP的邏輯值為「0」，以及當組合邏輯電路130的輸出端子的資料與參考資料DANS相同時，判斷訊號VSTOP的邏輯值為「1」。
第5圖為依據本發明一實施例之一時間至數位轉換器550的實施細節的示意圖，其中時間至數位轉換器550可為上述時間至數位轉換器150的例子。如第5圖所示，時間至數位轉換器550可包含互相串連的多個延遲單元DS0、DS1、...、DS(M-1)及DSM(M為正整數)，其中延遲單元DS0、DS1、...、DS(M-1)及DSM的第一個延遲單元諸如延遲單元DS0的輸入端子是用來接收開始訊號VSTART，以及開始訊號VSTART可指出上述第一時間點。時間至數位轉換器550可另包含多個正反器諸如D型正反器DFF0、DFF1、...、DFF(M-1)及DFFM，其中D型正反器DFF0、DFF1、...、DFF(M-1)及DFFM的輸入端子(在第5圖中標示「D」)分別耦接至延遲單元DS0、DS1、...、DS(M-1)及DSM的輸出端子，以及D型正反器DFF0、DFF1、...、DFF(M-1)及DFFM的每一正反器依據判斷訊號VSTOP於上述第二時間點將所述每一正反器的輸入端子的資料傳送至所述每一正反器的輸出端子(在第5圖中標示「Q」)，以輸出(M+1)位元的熵資料{TOUT[0],TOUT[1],...,TOUT[M-1],TOUT[M]}。舉例來說，開始訊號VSTART可自邏輯值「0」轉變為邏輯值「1」，而開始訊號VSTART的上升緣可自延遲單元DS0開始被往後傳遞，其中當判斷訊號VSTOP自邏輯值「0」轉變為邏輯值「1」時，D型正反器DFF0、DFF1、...、DFF(M-1)及DFFM可因應判斷訊號VSTOP的上升緣輸出熵資料{TOUT[0],TOUT[1],...,TOUT[M-1],TOUT[M]}。在本實施例中，熵資料{TOUT[0],TOUT[1],...,TOUT[M-1],TOUT[M]}是以溫度計碼(thermometer code)的格式來表示其數值。另外，假設延遲單元DS0、DS1、...、DS(M-1)及DSM的每一延遲單元的延遲為TSLOW，而用來將判斷訊號VSTOP傳送至D型正反器DFF0、DFF1、...、 DFF(M-1)及DFFM的緩衝器DF0、DF1、...、DF(M-1)及DFM的每一緩衝器的延遲為TFAST，其中延遲TSLOW大於TFAST，而時間至數位轉換器550的解析度可為TSLOW-TFAST，但本發明不限於此。
第6圖為依據本發明另一實施例之一時間至數位轉換器650的實施細節的示意圖，其中時間至數位轉換器650可為上述時間至數位轉換器150的例子。如第6圖所示，時間至數位轉換器650可包含一時脈控制邏輯諸如一及閘651，其中及閘651的第一端子可接收一時間至數位轉換時脈f_clk，以及及閘651的第二端子可接收判斷訊號VSTOP及/或其反向訊號。具體來說，及閘651可用來依據時間至數位轉換時脈f_clk以及判斷訊號VSTOP產生一計數時脈，其中該計數時脈僅在上述第一時間點與上述第二時間點之間的一時間區間被致能。例如，假設判斷訊號VSTOP是以邏輯值「0」來指出組合邏輯電路130的輸出端子的資料與參考資料DANS相異並且以邏輯值「1」來指出組合邏輯電路130的輸出端子的資料與參考資料DANS相同，及閘651可對時間至數位轉換時脈f_clk以及判斷訊號VSTOP的反向訊號(在第6圖中以標示在及閘651的第二端子的圓圈來表示)進行及邏輯運作，以使得該計數時脈僅在判斷訊號VSTOP的下降緣(或開始訊號VSTART的上升緣)的時間點與判斷訊號VSTOP的上升緣的時間點之間的時間區間被致能。時間至數位轉換器650可另包含一計數器652，其中計數器652耦接至及閘651的輸出端子。在本實施例中，計數器652可用來依據該計數時脈產生一計數結果諸如熵資料{BOUT[0],BOUT[1],...,BOUT[N-1],BOUT[N]}，其中該計數結果可指出該計數時脈於該時間區間內的切換次數。例如，計數器652可包含多個正反器諸如D型正反器DFF0、DFF1、...、DFF(N-1)及DFFN，其中D型正反器DFF0、DFF1、...、DFF(N-1)及DFFN的每一D型正反器可包含一資料輸入端子(在第6圖中標示為「D」)、一資料輸出端子(在第6圖中標示為「Q」)、一反向資料輸出端子(在第6圖中標示為「QB」)、一時脈端子(在第6圖中以三角形標示)以及 一重設端子(在第6圖中標示為「RST」)。如第6圖所示，D型正反器DFF0的時脈端子(在第6圖中以三角形標示)耦接至及閘651的輸出端子，D型正反器DFF0的反向資料輸出端子耦接至D型正反器DFF0的資料輸入端子；D型正反器DFF1的時脈端子耦接至D型正反器DFF0的反向資料輸出端子，D型正反器DFF1的反向資料輸出端子耦接至D型正反器DFF1的資料輸入端子；依此類推，D型正反器DFFN的時脈端子耦接至D型正反器DFF(N-1)的反向資料輸出端子，D型正反器DFFN的反向資料輸出端子耦接至D型正反器DFFN的資料輸入端子。另外，D型正反器DFF0、DFF1、...、DFF(N-1)及DFFN的重設端子可接收旗標訊號VALID，以及D型正反器DFF0、DFF1、...、DFF(N-1)及DFFN的資料輸出端子可輸出熵資料{BOUT[0],BOUT[1],...,BOUT[N-1],BOUT[N]}，其中熵資料{BOUT[0],BOUT[1],...,BOUT[N-1],BOUT[N]}是以二進制碼的格式來表示其數值。另外，時間至數位轉換時脈f_clk的頻率可大於系統時脈CLKSYS的頻率，其中時間至數位轉換器650的解析度可由時間至數位轉換時脈f_clk的頻率來決定。
第7圖為依據本發明一實施例之一旗標訊號產生器700的示意圖，其中第1圖所示之熵源電路10、第3圖所示之熵源電路30以及第4圖所示之熵源電路40的任一者可包含旗標訊號產生器700(例如時間至數位轉換器150可包含旗標訊號產生器700)。在本實施例中，旗標訊號產生器700可用來依據系統時脈CLKSYS、開始訊號VSTART以及判斷訊號VSTOP產生旗標訊號VALID，以指出熵資料DTDC(或熵資料DOUT)是否為有效的。當旗標訊號VALID為第一邏輯值(例如邏輯值「0」)、開始訊號VSTART為第一邏輯值且判斷訊號VSTOP為第二邏輯值(例如邏輯值「1」)時，旗標訊號VALID於系統時脈CLKSYS的下個上升緣的時間點可被拉至第二邏輯值。當旗標訊號VALID為第二邏輯值且判斷訊號VSTOP為第二邏輯值時，旗標訊號VALID於系統時脈CLKSYS的下個上升緣的時間點可被拉至第一邏輯值。
如第7圖所示，旗標訊號產生器700可包含一反向器710、一第一及閘諸如及閘720、一第一正反器諸如D型正反器730、一第二及閘諸如及閘740、一第二正反器諸如D型正反器750、以及一互斥或閘760。在本實施例中，反向器710可用來接收開始訊號VSTART。及閘720的第一輸入端子耦接至反向器710的輸出端子，而及閘720的第二輸入端子可用來接收判斷訊號VSTOP。D型正反器730的資料輸入端子(在第7圖中標示為「D」)耦接至及閘720的輸出端子，以及D型正反器730的時脈端子(在第7圖中以三角形標示)是用來接收系統時脈CLKSYS。及閘740的第一輸入端子耦接至反向器710的輸出端子，而及閘740的第二輸入端子耦接至D型正反器730的資料輸出端子(在第7圖中標示為「Q」)。D型正反器750的資料輸入端子(在第7圖中標示為「D」)耦接至及閘740的輸出端子，以及D型正反器750的時脈端子(在第7圖中以三角形標示)是用來接收系統時脈CLKSYS。互斥或閘760的兩個輸入端子分別耦接至D型正反器730以及D型正反器750的資料輸出端子(在第7圖中標示為「Q」)，並且互斥或閘760可用來對D型正反器730的輸出以及D型正反器750的輸出進行互斥或邏輯運作，以產生旗標訊號VALID。
第8圖為依據本發明一實施例之用來從一數位電路的運作時間收集隨機性的方法的工作流程，其中該方法是可應用於(applicable to)一熵源電路諸如第1圖所示之熵源電路10、第3圖所示之熵源電路30以及第4圖所示之熵源電路40，以及該熵源電路可包含該數位電路。需注意的是，第8圖所示之工作流程只是為了說明之目的，並非對本發明的限制。尤其，一或多個步驟可在第8圖所示之工作流程中被新增、刪除或修改。另外，若不妨礙整體結果，這些步驟並非必須完全依照第8圖所示之順序來執行。
在步驟S810中，該熵源電路可利用該數位電路(例如組合邏輯電路130)依據輸入資料產生結果資料。
在步驟S820中，該熵源電路可利用一判斷電路(例如比較器140)對參考資料與該數位電路輸出的資料進行判斷，以產生一判斷訊號，其中該參考資料等於該結果資料。
在步驟S830中，該熵源電路可利用一時間至數位轉換器(例如時間至數位轉換器150)藉助於該判斷訊號對該數位電路依據該輸入資料產生該結果資料的一延遲進行時間至數位轉換，以產生對應於該延遲的熵資料諸如熵值。
總結來說，本發明的實施例提供的熵源電路以及方法能透過收集組合邏輯電路的運作時間的隨機性來產生熵資料，而該熵源電路的設計能被整合至數位設計流程中，因此整體設計流程的效率能被有效地改善。此外，本發明的實施例不會大幅地增加額外成本。因此，本發明能在沒有副作用或較不會帶來副作用的情況下提升整體設計流程的效率。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:熵源電路
110:輸入資料控制電路
120:輸出資料控制電路
130:組合邏輯電路
140:比較器
150:時間至數位轉換器
DIN,0,DIN:輸入資料
DANS,0,DANS:參考資料
DRES:結果資料
DTDC,DOUT:熵資料
VSTART,0,VSTART:開始訊號
VSTOP:判斷訊號
VALID,VALIDOUT:旗標訊號
CLKSYS:系統時脈

Claims (20)

  1. 一種熵源電路，包含：一數位電路，用來依據在一第一時間點接收到的一輸入資料，於一第二時間點產生一結果資料；一判斷電路，耦接至該數位電路，用來對一參考資料與該數位電路產生的動態輸出進行判斷，以產生一判斷訊號，其中該參考資料等於該結果資料；以及一時間至數位轉換器，耦接至該判斷電路，用來藉助於該判斷訊號對該數位電路依據該輸入資料產生該結果資料的一延遲進行時間至數位轉換，以產生對應於該延遲的熵資料，其中該第一時間點與該第二時間點之間的時間差代表該延遲。
  2. 如申請專利範圍第1項所述之熵源電路，另包含：一正反器，用來依據一開始訊號以及一系統時脈更新該輸入資料以及該參考資料；以及一反向器，其中該反向器的輸入端子耦接至該正反器的輸出端子，以及該反向器的輸出端子耦接至該正反器的輸入端子以及該數位電路；其中該反向器的輸出端子的邏輯值代表該輸入資料以及該參考資料。
  3. 如申請專利範圍第2項所述之熵源電路，其中該判斷電路包含：一互斥或閘，其中該互斥或閘的第一輸入端子耦接至該數位電路的輸出端子，該互斥或閘的第二輸入端子耦接至該反向器的輸出端子，以及該互斥或閘的輸出端子的邏輯值代表該判斷訊號。
  4. 如申請專利範圍第2項所述之熵源電路，另包含：一及閘，用來對該開始訊號以及該系統時脈進行及邏輯運作，以產生一時序控制訊號，其中該正反器依據該時序控制訊號更新該輸入資料以及該參考資料。
  5. 如申請專利範圍第1項所述之熵源電路，其中該熵源電路耦接至一數位系統，該數位系統包含多個數位訊號路徑，該多個數位訊號路徑中的一關鍵路徑為在該多個數位訊號路徑中具有最大延遲者，其中與該關鍵路徑對應的邏輯運作等於該數位電路針對該輸入資料進行的邏輯運作。
  6. 如申請專利範圍第5項所述之熵源電路，其中該數位電路自該關鍵路徑的輸入端子接收該輸入資料，以及自該關鍵路徑的輸出端子接收該參考資料。
  7. 如申請專利範圍第6項所述之熵源電路，另包含：一第一正反器，用來依據一系統時脈控制該輸入資料被傳送至該數位電路的時序；一第二正反器，用來依據該系統時脈控制一開始訊號被傳送至該時間至數位轉換器的時序；以及一選擇器，耦接至該第一正反器以及該關鍵路徑的輸入端子，用來依據該開始訊號控制是否將該關鍵路徑的輸入端子的資料傳送至該第一正反器的輸入端子。
  8. 如申請專利範圍第6項所述之熵源電路，另包含： 一正反器，用來依據一系統時脈控制該參考資料被傳送至該判斷電路的時序；以及一選擇器，耦接至該正反器以及該關鍵路徑的輸出端子，用來依據該開始訊號控制是否將該關鍵路徑的輸出端子的資料傳送至該正反器的輸入端子。
  9. 如申請專利範圍第1項所述之熵源電路，其中該時間至數位轉換器包含：互相串連的多個延遲單元，其中該多個延遲單元的第一個延遲單元的輸入端子是用來接收一開始訊號，以及該開始訊號指出該第一時間點；以及多個正反器，其中該多個正反器的輸入端子分別耦接至該多個延遲單元的輸出端子，以及該多個正反器的每一正反器依據該判斷訊號於該第二時間點將所述每一正反器的輸入端子的資料傳送至所述每一正反器的輸出端子。
  10. 如申請專利範圍第1項所述之熵源電路，其中該時間至數位轉換器包含：一時脈控制邏輯，用來依據一時間至數位轉換時脈以及該判斷訊號產生一計數時脈，其中該計數時脈僅在該第一時間點與該第二時間點之間的一時間區間被致能；以及一計數器，耦接至該時脈控制邏輯，用來依據該計數時脈產生一計數結果，其中該計數結果指出該計數時脈於該時間區間內的切換次數。
  11. 如申請專利範圍第10項所述之熵源電路，其中該熵源電路另包含：一旗標訊號產生器，用來依據一系統時脈、一開始訊號以及該判斷訊號產生一旗標訊號，以指出該熵資料是否為有效的，其中該開始訊號指出該第一時間點；其中當該旗標訊號為一第一邏輯值、該開始訊號為該第一邏輯值且該判斷訊號為一第二邏輯值時，該旗標訊號於該系統時脈的下個上升緣的時間點被拉至該第二邏輯值；以及當該旗標訊號為該第二邏輯值且該判斷訊號為該第二邏輯值時，該旗標訊號於該系統時脈的下個上升緣的時間點被拉至該第一邏輯值。
  12. 如申請專利範圍第11項所述之熵源電路，其中該旗標訊號產生器包含：一反向器，用來接收該開始訊號；一第一及閘，其中該第一及閘的第一輸入端子耦接至該反向器的輸出端子，以及該第一及閘的第二輸入端子是用來接收該判斷訊號；一第一正反器，其中該第一正反器的資料輸入端子耦接至該第一及閘的輸出端子，以及該第一正反器的時脈端子是用來接收該系統時脈；一第二及閘，其中該第二及閘的第一輸入端子耦接至該反向器的輸出端子，以及該第二及閘的第二輸入端子耦接至該第一正反器的資料輸出端子；一第二正反器，其中該第二正反器的資料輸入端子耦接至該第二及閘的輸出端子，以及該第二正反器的時脈端子是用來接收該系統時脈；以及一互斥或閘，耦接至該第一正反器以及該第二正反器，用來對該第一正反 器的輸出以及該第二正反器的輸出進行互斥或邏輯運作，以產生該旗標訊號。
  13. 一種熵源電路，包含：一輸入資料控制電路，用以輸出一開始訊號、一輸入資料及對應於該輸入資料的一參考資料；一數位電路，具有一輸入端子及一輸出端子，該輸入端子用以接收該輸入資料；一判斷電路，耦接至該數位電路的該輸出端子，用以接收該參考資料，其中當經由該輸出端子產生的輸出與該參考資料相同時，該判斷電路產生一判斷訊號；以及一時間至數位轉換器，耦接至該輸入資料控制電路及該判斷電路，用以接收該開始訊號，並根據該開始訊號及該判斷訊號產生一熵資料。
  14. 如申請專利範圍第13項所述之熵源電路，其中該數位電路在一第一時間點接收到該輸入資料，以及該判斷訊號指出經由該輸出端子產生的輸出在一第二時間點與該參考資料相同，其中該第一時間點與該第二時間點之間的一時間差對應於該熵資料。
  15. 如申請專利範圍第13項所述之熵源電路，其中該輸入資料控制電路包含：一及閘，用來對一外部控制訊號以及一系統時脈進行及邏輯運作，以產生該開始訊號；一正反器，用來依據該開始訊號控制該輸入資料以及該參考資料被更新的 時序；以及一反向器，其中該反向器的輸入端子耦接至該正反器的輸出端子，以及該反向器的輸出端子耦接至該正反器的輸入端子以及該數位電路；其中該反向器的輸出端子的邏輯值代表該輸入資料以及該參考資料。
  16. 如申請專利範圍第15項所述之熵源電路，其中該數位電路包含：串連的多個延遲單元，其中該多個延遲單元中的一第一延遲單元的輸入端子耦接至該反向器的輸出端子，以及該多個延遲單元中的一最後延遲單元的輸出端子耦接至該判斷電路。
  17. 如申請專利範圍第16項所述之熵源電路，其中該判斷電路包含：一互斥或閘，其中該互斥或閘的第一輸入端子耦接至該最後延遲單元的輸出端子，以及該互斥或閘的第二輸入端子耦接至該反向器的輸出端子；其中該互斥或閘的輸出端子的邏輯值代表該判斷訊號。
  18. 如申請專利範圍第13項所述之熵源電路，其中該輸入資料控制電路包含：一第一正反器，用來依據一系統時脈控制該輸入資料被傳送至該數位電路的時序；一第二正反器，用來依據該系統時脈控制該開始訊號被傳送至該時間至數位轉換器的時序；一第一選擇器，耦接至該第一正反器，用來依據該開始訊號控制是否將更新的輸入資料傳送至該第一正反器的輸入端子；一第三正反器，用來依據該系統時脈控制該參考資料被傳送至該判斷電路 的時序；以及一第二選擇器，耦接至該第三正反器，用來依據該開始訊號控制是否將更新的參考資料傳送至該第三正反器的輸入端子。
  19. 如申請專利範圍第18項所述之熵源電路，其中該熵源電路耦接至一數位系統，該數位系統包含一關鍵路徑，以及該關鍵路徑的輸入端子與輸出端子分別耦接至該第一選擇器以及該第二選擇器，其中與該關鍵路徑對應的邏輯運作等於該數位電路針對該輸入資料進行的邏輯運作。
  20. 如申請專利範圍第19項所述之熵源電路，其中該數位系統包含多個數位訊號路徑，以及該關鍵路徑為在該多個數位訊號路徑中具有最大延遲者。
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