CN115543879A - 一种解码器、芯片、高速串行传输接口及电子设备 - Google Patents

Abstract

本申请涉及一种解码器、芯片、高速串行传输接口及电子设备，属于电子技术领域。该解码器用于将并行输入的N路第一目标数据、N路第二目标数据，解码成并行的N位PRBS数据输出，N路第一目标数据为对第一采样数据进行串并转换后所得的数据，N路第二目标数据为对第二采样数据进行串并转换后所得的数据；第一采样数据为以第一采样阈值对编码数据采样所得的数据，第二采样数据为以第二采样阈值对编码数据采样所得的数据，N为大于等于4的偶数。由于该解码器可以位于串并转换电路之后，从而可以大幅降低解码器对高频时钟的要求，进而降低时钟上所消耗的功耗，提高解码器的工作速率上限。

Description

一种解码器、芯片、高速串行传输接口及电子设备

技术领域

本申请属于电子技术领域，具体涉及一种解码器、芯片、高速串行传输接口及电子设备。

背景技术

高速串行传输接口的原理图如图1所示，包含发送端和接收端。与传统源同步并行传输接口的区别是：发送端在向接收端传输数据的同时不需要传输同步时钟。传统源同步并行接口发送端在向接收端传输数据的同时需要传输同步时钟。发送端主要用于将并行输入的N位PRBS(Pseudo Random Binary Sequence，伪随机二进制序列)数据编码成满足PAM3(3Pulse Amplitude Modulation，三相位幅度调制)通信协议的L信号、H信号、M信号输出。L信号代表信号0；M信号可以代表信号0也可以代表信号1，具体根据前一笔数据的编码决定，如前一笔数据的编码为L，则M位信号0，若前一笔数据的编码为H，则M位信号1；H信号代表信号1。接收端的解码器会根据时钟信号(Rxclk)将L信号、H信号、M信号解码成相应的PRBS数据。其中，时钟信号(Rxclk)为时钟恢复电路基于L信号、H信号、M信号的跳变沿恢复得到。

现有解码器的原理如图2所示，对应的波形时序图如图3所示。其中，TxDat为编码前的原始数据，PAD为编码数据，ah(第一采样数据)为用vh作为阈值的比较器采样出来的信号；al(第二采样数据)为用vl作为阈值的比较器采样出来的信号。对于编码数据的解码，电平L会被解成0信号，电平H会被解成1信号；电平M需要根据前一比特解出来的数据来决定，假如前一比特解出来的数据为0，则电平M会被解成0信号，假如前一比特解出来的数据为1，则电平M会被解成1信号。用data<n>表示当前解出来的数据，data<n-1>表示前一比特解出来的数据，则解码过程满足公式data<n>＝(data<n-1>＝＝1'b0)？ah:al，即假如data<n-1>＝0，则data<n>＝ah，否则data<n>＝al。对于mux_odd而言，data_even是它的前一比特数据，对于mux_even而言，data_odd是它的前一比特数据，所以它的解码过程满足公式mux_odd＝(data_even＝＝1'b0)？ah:al；mux_even＝(data_odd＝＝1'b0)？ah:al。

该解码器要能正常工作，需要时序满足T0+T1+T2<1UI。其中，UI为Rxclkp的上升沿到Rxclkn的上升沿的时间差(如图3所示)，这两个上升沿对应于图2中data_even和data_odd的采样时钟；为了保证Rxclkn的时钟能采样到正确的解码数据，需要满足的时序关系T0+T1+T2<1UI。T0为Rxclkp的上升沿到达D1触发器的clk端到其Q端输出data_even的延时；T1为D1触发器的Q端输出data_even到mux_odd到达D2触发器的D端的组合逻辑延时；T2为D2触发器的建立时间。当数据传输速率大幅提升时，UI会变得非常小，而且T0，T1，T2这三个物理参数不会随着数据传输速率的变化而变化，所以当数据传输速率提升时容易出现T0+T1+T2>1UI的情况，这会导致解码器不能正常工作，发生解码功能错误。

发明内容

鉴于此，本申请的目的在于提供一种解码器、芯片、高速串行传输接口及电子设备，以改善现有的解码器，当数据传输速率大幅提升时，容易导致解码器不能正常工作，发生解码功能错误的问题。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种解码器，用于将并行输入的N路第一目标数据、N路第二目标数据，解码成并行的N位PRBS数据输出，其中，所述N路第一目标数据为对第一采样数据进行串并转换后所得的数据，所述N路第二目标数据为对第二采样数据进行串并转换后所得的数据；所述第一采样数据为以第一采样阈值对编码数据采样所得的数据，所述第二采样数据为以第二采样阈值对所述编码数据采样所得的数据，N为大于等于4的偶数。

本申请实施例中，由于本申请所示的解码器可以将并行输入的N路第一目标数据、N路第二目标数据，解码成并行的N位PRBS数据输出，使得该解码器可以位于串并转换电路之后，由于串行传输的数据速率要比并行传输的数据速率要快，而将解码器置于串并转换电路之后，可以大幅降低解码器对高频时钟的要求，进而降低时钟上所消耗的功耗，提高解码器的工作速率上限。同时，随着解码器的位置变化，使得输入解码器的数据速率大幅降低，解码器所需的时钟频率也会下降，进而降低了解码器不能正常工作，发生解码功能错误的问题。

结合第一方面实施例的一种可能的实施方式，所述解码器包括：N路解码电路和触发器，所述N路解码电路中的每一路解码电路，用于根据所述N路第一目标数据中的一路数据、所述N路第二目标数据中的一路数据以及指定信号，得到对应的一位PRBS数据；触发器，其数据输入端与所述N路解码电路中的最后一路解码电路连接，输出端与所述N路解码电路中的第一路解码电路连接；其中，i依次取1至N，对于所述N路解码电路中的第i路解码电路，当i＝1时，所述指定信号为所述触发器输出的数据信号，当i大于1时，所述指定信号为第i-1路解码电路输出的内部信号。

本申请实施例中，通过采用上述的N路解码电路和触发器的结构，使得本申请所示的解码器可以将并行输入的N路第一目标数据、N路第二目标数据，解码成并行的N位PRBS数据输出，使得该解码器可以位于串并转换电路之后，由于串行传输的数据速率要比并行传输的数据速率要快，而将解码器置于串并转换电路之后，可以大幅降低解码器对高频时钟的要求，进而降低时钟上所消耗的功耗，提高解码器的工作速率上限。

结合第一方面实施例的一种可能的实施方式，所述第i路解码电路包括：选择单元和采样保持单元；选择单元，用于根据输入自身的指定信号，选择性的输出输入自身的所述N路第一目标数据中的一路数据或所述N路第二目标数据中的一路数据，得到内部信号；其中，i＝1时，输入所述第i路解码电路中的选择单元的指定信号为所述触发器输出的数据信号，当i大于1时，输入所述第i路解码电路中的选择单元的指定信号为第i-1路解码电路中的选择单元的输出信号；采样保持单元，与所述选择单元的输出端连接，所述采样保持单元，用于对所述选择单元的输出数据进行采样，并在一定时间内保持采样的数据不变，从而得到对应的一位PRBS数据。

本申请实施例中，每一路解码电路包括：选择单元和采样保持单元，通过这2个模块的配合，从而实现根据N路第一目标数据中的一路数据、N路第二目标数据中的一路数据以及指定信号，得到对应的一位PRBS数据的功能，完成解码功能。

结合第一方面实施例的一种可能的实施方式，所述选择单元包括：选择器，所述选择器的第一输入端用于接收所述N路第一目标数据中的一路数据，所述选择器的第二输入端用于所述N路第二目标数据中的一路数据；所述选择器用于根据输入自身的指定信号，选择性的输出输入自身的所述N路第一目标数据中的一路数据或所述N路第二目标数据中的一路数据。

在本申请实施例中，采用选择器这样的硬件电路来实现其功能，在实现其发明目的的同时，可以避免采用软件方式实现相同功能所带来的问题，如软件存在容易出现运行出错，以及需要额外的编程等缺陷。

结合第一方面实施例的一种可能的实施方式，所述采样保持单元包括触发器，所述触发器的数据输入端与所述选择单元的输出端连接，所述触发器，用于根据输入的时钟信号对所述选择单元的输出数据进行采样，并在一定时间内保持采样的数据不变，从而得到对应的一位PRBS数据。

在本申请实施例中，采用触发器来实现对选择单元的输出数据进行采样，并在一定时间内保持采样的数据不变，从而得到对应的一位PRBS数据，在实现其发明目的的同时，可以避免采用软件方式实现相同功能所带来的问题，如软件存在容易出现运行出错，以及需要额外的编程等缺陷。

第二方面，本申请实施例还提供了一种芯片，包括两个串并转换器和如上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的解码器；一个所述串并转换器，用于对第一采样数据进行串并转换，得到N路第一目标数据，其中，所述第一采样数据为以第一采样阈值对编码数据采样所得的数据；另一个所述串并转换器，用于对第二采样数据进行串并转换，得到N路第二目标数据，其中，所述第二采样数据为以第二采样阈值对所述编码数据采样所得的数据。

结合第二方面实施例的一种可能的实施方式，每个所述串并转换器包括：第一串并转换电路和第二串并转换电路；第一串并转换电路，用于对所述第一采样数据或所述第二采样数据进行串并转换，得到两路中间数据；第二串并转换电路，用于对所述两路中间数据进行串并转换，得到所述N路第一目标数据或者所述N路第二目标数据。

结合第二方面实施例的一种可能的实施方式，所述第一串并转换电路包括：第一触发器和第二触发器；第一触发器，用于根据输入的时钟信号对所述第一采样数据或者所述第二采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到所述两路中间数据中的一路中间数据；第二触发器，用于根据输入的时钟信号对所述第一采样数据或者所述第二采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到所述两路中间数据中的另一路中间数据；其中，所述第一触发器的输入数据与所述第二触发器的输入数据相同，所述第一触发器的时钟信号与所述第二触发器的时钟信号相反。

第三方面，本申请实施例还提供了一种高速串行传输接口，包括：数据发送端和数据接收端；所述数据接收端包括如上述第二方面实施例和/或结合第二方面实施例的任一种可能的实施方式提供的芯片。

第四方面，本申请实施例还提供了一种电子设备，包括：本体和如上述第二方面实施例和/或结合第二方面实施例的任一种可能的实施方式提供的芯片，或者，如上述第二方面实施例提供的高速串行传输接口。

本申请的其他特征和优点将在随后的说明书阐述。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。

图1为现有技术中的一种高速串行传输接口的原理图。

图2为现有技术中的一种解码器的原理示意图。

图3为图2中的解码器所涉及的时序的波形示意图。

图4为本申请实施例提供的一种解码器的结构示意图。

图5为本申请实施例提供的又一种解码器的结构示意图。

图6为本申请实施例提供的一种解码器的电路原理示意图。

图7为本申请实施例提供的一种芯片的结构示意图。

图8为本申请实施例提供的又一种芯片的结构示意图。

图9为本申请实施例提供的一种芯片的原理示意图。

图10为本申请实施例提供的一种高速串行传输接口的原理图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、物品或者设备中还存在另外的相同要素。

再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

鉴于现有的解码器，当数据传输速率大幅提升时，容易导致解码器不能正常工作，发生解码功能错误的问题。本申请发明人在经过仔细研究后发现，由于串行传输的数据速率要比并行传输的数据速率要快，如图1中，4路并行传输的数据速率为1.6Gbps，而串行传输的数据速率为6.4Gbps；而将解码器置于串并转换电路之前，大大提升了解码器的工作频率。随着数据传输速率的提高，会进一步导致Rxclkp的上升沿到Rxclkn的上升沿的时间差(UI)变小，容易导致解码器不能正常工作，发生解码功能错误的问题，同时也会导致接收端对高频时钟的要求变高，进而导致时钟所消耗的功耗会非常大。

本申请发明人发现，将解码器的位置从位于串并转换电路之前，移动到串并转换电路之后，将高速的串行数据解码变为低速的并行数据解码，可以大幅降低接收端对高频时钟的要求，降低解码器的工作频率，进而降低时钟上所消耗的功耗。同时，随着解码器的位置变化，使得输入解码器的数据速率大幅降低，也就不会导致解码器不能正常工作，发生解码功能错误的问题。

需要强调的是，针对以上方案所存在的缺陷，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在本发明过程中对本发明做出的贡献。

随着解码器的输入数据从高速的串行数据解码变为低速的并行数据后，现有的结构已经无法适用，本申请发明人经过反复研究后，提出了一种全新的解码器，该解码器用于将并行输入的N路第一目标数据(如用data_h<n:1>表示)、N路第二目标数据(如用data_l<n:1>表示)，解码成并行的N位PRBS数据(如用data<n:1>表示)输出。其中，N路第一目标数据为对第一采样数据(如用ah表示)进行串并转换后所得的数据，N路第二目标数据为对第二采样数据(如用al表示)进行串并转换后所得的数据；第一采样数据为以第一采样阈值(如用vh表示)对编码数据(如用PAD信号表示)采样所得的数据，第二采样数据为以第二采样阈值(如用vl表示)对编码数据采样所得的数据，N为大于等于4的偶数，如N可以等于4、6、8、10、12、14、16等偶数。

解码器的结构示意图如图4所示。包括：触发器(如用D0表示)和N路解码电路。

触发器的数据输入端(如D端)与N路解码电路中的最后一路解码电路(即第N路电路)连接，其输出端(如Q端)与N路解码电路中的第一路解码电路连接。其中，触发器可以是D触发器，或者也可以采用与D触发器实现相同时钟采样逻辑功能的其他触发器，如电平采样触发器(latch)等。

N路解码电路中的每一路解码电路，用于根据N路第一目标数据中的一路数据、N路第二目标数据中的一路数据以及指定信号，得到对应的一位PRBS数据。其中，i依次取1至N，对于N路解码电路中的第i路解码电路，当i＝1时，指定信号为触发器输出的数据信号，当i大于1时，指定信号为第i-1路解码电路输出的内部信号(如用mux<i-1>表示)。

例如，第一路解码电路，用于根据N路第一目标数据中的一路数据(如用data_h<1>表示)、N路第二目标数据中的一路数据(如用data_l<1>表示)以及触发器输出的数据信号(如用mux<N>_delay表示)，得到对应的一位PRBS数据(如用用data<1>表示)；第二路解码电路，用于根据N路第一目标数据中的一路数据(如用data_h<2>表示)、N路第二目标数据中的一路数据(如用data_l<2>表示)以及第一路解码电路输出的内部信号(如用mux<1>表示)，得到对应的一位PRBS数据(如用用data<2>表示)；第三路解码电路，用于根据N路第一目标数据中的一路数据(如用data_h<3>表示)、N路第二目标数据中的一路数据(如用data_l<3>表示)以及第二路解码电路输出的内部信号(如用mux<2>表示)，得到对应的一位PRBS数据(如用用data<3>表示)；以此类推，第N路解码电路，用于根据N路第一目标数据中的一路数据(如用data_h<N>表示)、N路第二目标数据中的一路数据(如用data_l<N>表示)以及第N-1路解码电路输出的内部信号(如用mux<N-1>表示)，得到对应的一位PRBS数据(如用用data<N>表示)

每一路解码电路包括：选择单元和采样保持单元，如图5所示。

选择单元用于根据输入自身的指定信号，选择性的输出输入自身的N路第一目标数据中的一路数据或N路第二目标数据中的一路数据，得到内部信号，其中，i＝1时，输入第i路解码电路中的选择单元的指定信号为触发器输出的数据信号，当i大于1时，输入第i路解码电路中的选择单元的指定信号为第i-1路解码电路中的选择单元的输出信号。

采样保持单元与选择单元的输出端连接，采样保持单元，用于对选择单元的输出数据进行采样，并在一定时间内保持采样的数据不变，从而得到对应的一位PRBS数据。

一种实施方式下，选择单元可以是软件功能模块，此时，采用软件方式来实现上述功能；又一种实施方式下，选择单元为硬件电路。

当选择单元为硬件电路时，一种实施方式下，选择单元包括：选择器，选择器的第一输入端用于接收N路第一目标数据中的一路数据，选择器的第二输入端用于N路第二目标数据中的一路数据；选择器用于根据输入自身的指定信号，选择性的输出输入自身的N路第一目标数据中的一路数据或N路第二目标数据中的一路数据。

一种实施方式下，采样保持单元可以是软件功能模块，此时，采用软件方式来实现上述功能；又一种实施方式下，采样保持单元为硬件电路。

当采样保持单元为硬件电路时，一种实施方式下，采样保持单元包括触发器，触发器的数据输入端与选择单元的输出端连接，触发器用于根据输入的时钟信号对选择单元的输出数据进行采样，并在一定时间内保持采样的数据不变，从而得到对应的一位PRBS数据。

本申请实施例中，将解码器的位置从位于串并转换电路之前，移动到串并转换电路之后，将高速的串行数据解码变为低速的并行数据解码，这样大大降低了解码器处理的数据速率，例如，以N＝8为例，这样解码器处理的数据速率就降低到了PAD上数据速率的1/8，从而解决解码器的时序紧张问题。

一种可选实施方式下，解码器的电路原理图，如图6所示。需要说的是，N的取值并不限于8，因此，不能将图6所示的N＝8的情形，理解成是对本申请的限制。

data_h<8:1>和data_l<8:1>是解码器的输入数据，clk4信号是解码器的输入时钟信号，为Rxclkp的4分频时钟，data<8:1>是解码器的输出数据，低位数据先传。

解码原理与背景技术的解码原理相同：data<N>＝(data<N-1>＝＝1'b0)？data_h<N>:data_l<N>。解码原理是假如前一比特数据是0，则当前输出数据data<N>选择data_h<N>；否则选择data_l<N>。例如：mux<1>＝0，data<2>＝data_h<2>；mux<1>＝1，data<2>＝data_l<2>。

时序上，从最后一比特输出数据data<8>来看，mux<8>到达D8触发器之前，D8触发器的时钟信号clk4会存在一个建立时间T2，mux<8>是从mux<1>运算过来的，延时为T1*7，D0触发器输出mux<8>_delay到选择器输出mux<1>之间的延时为T1，clk4时钟的上升沿达到D0触发器的时钟输入端(Clk)到其Q端输出dmux<8>_delay的延时为T0。

所以，整个解码器的时序要求为T0+T1*8+T2<8UI，8UI是clk4时钟信号的一个时钟周期。所以，本专利提出的设计大大降低了时序的要求，让解码器可以工作到更高的速率。

基于同样的发明构思，本申请实施例还提供了一种芯片，如图7所示，包括两个串并转换器和上述的解码器。

其中，一个串并转换器，用于对第一采样数据(如ah)进行串并转换，得到N路第一目标数据，其中，第一采样数据为以第一采样阈值(如vh)对编码数据采样所得的数据。另一个串并转换器，用于对第二采样数据(如al)进行串并转换，得到N路第二目标数据，其中，第二采样数据为以第二采样阈值(如vl)对编码数据采样所得的数据。

一种可选实施方式下，每个串并转换器包括：第一串并转换电路和第二串并转换电路，如图8所示。第一串并转换电路，用于对第一采样数据或第二采样数据进行串并转换，得到两路中间数据；第二串并转换电路，用于对两路中间数据进行串并转换，得到N路第一目标数据或者N路第二目标数据。

其中，一个第一串并转换电路用于对第一采样数据进行串并转换，得到两路中间数据(如用d0_h<2:1>表示)，另一个第一串并转换电路用于对第二采样数据进行串并转换，得到两路中间数据(如用d0_l<2:1>表示)。例如，一个第二串并转换电路，用于对两路中间数据(如用d0_h<2:1>表示)进行串并转换，得到N路第一目标数据(如用data_h<N:1>表示)。另一个第二串并转换电路，用于对两路中间数据(如用d0_l<2:1>表示)进行串并转换，得到N路第二目标数据(如用data_l<N:1>表示)。

第一串并转换电路可以是目前市场上常见的1:2的串并转换电路，第二串并转换电路可以是目前市场上常见的2:N的串并转换电路。

一种可选实施方式下，第一串并转换电路包括：第一触发器和第二触发器。第一触发器，用于根据输入的时钟信号对第一采样数据或者第二采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到两路中间数据中的一路中间数据。例如，其中，一个第一触发器，用于根据输入的时钟信号对第一采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到两路中间数据中的一路中间数据(如用d0_h<1>表示)；另一个第一触发器，用于根据输入的时钟信号对第二采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到两路中间数据中的一路中间数据(如用d0_l<1>表示)。

第二触发器，用于根据输入的时钟信号对第一采样数据或者第二采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到两路中间数据中的另一路中间数据。例如，其中，一个第二触发器，用于根据输入的时钟信号对第一采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到两路中间数据中的来另一路中间数据(如用d0_h<2>表示)；另一个第二触发器，用于根据输入的时钟信号对第二采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到两路中间数据中的另一路中间数据(如用d0_l<2>表示)。

其中，第一触发器的输入数据与第二触发器的输入数据相同，第一触发器的时钟信号(如用Rxclkp表示)与第二触发器的时钟信号(如用Rxclkn表示)相反。

其中，第一触发器和第二触发器可以是D触发器，或者也可以采用与D触发器实现相同时钟采样逻辑功能的其他触发器，如电平采样触发器(latch)等。

该种实施方式下，芯片的电路原理图如图9所示。需要说明的是，第一串并转换电路除了采用本申请所示的方式外，还可以采样常见的1:2的串并转换电路。

芯片实施例所提供的解码器，其实现原理及产生的技术效果和解码器实施例相同，为简要描述，芯片实施例部分未提及之处，可参考前述解码器实施例中相应内容。

基于同样的发明构思，本申请实施例还提供了一种高速串行传输接口，如图10所示。该高速串行传输接口包括：数据发送端和数据接收端；数据接收端包括上述的芯片。该高速串行传输接口可以用于两个芯片之间的数据传输。如将高速串行传输接口的数据发送端与其中一个芯片连接，将速串行传输接口的数据接收端与另一个芯片连接，从而实现这两个芯片之间的数据传输。需要说明的是，图10所示的示意图中，解码器的输入信号为并行输入的4路第一目标数据、4路第二目标数据。

高速串行传输接口实施例所提供的芯片，其实现原理及产生的技术效果和前述芯片实施例相同，为简要描述，高速串行传输接口实施例部分未提及之处，可参考前述芯片实施例中相应内容。

基于同样的发明构思，本申请实施例还提供了一种电子设备。该电子设备包括本体和上述的芯片，或者，如上述的高速串行传输接口。该电子设备可以是手机、平板、电脑等电子设备。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种解码器，其特征在于，用于将并行输入的N路第一目标数据、N路第二目标数据，解码成并行的N位PRBS数据输出，其中，所述N路第一目标数据为对第一采样数据进行串并转换后所得的数据，所述N路第二目标数据为对第二采样数据进行串并转换后所得的数据；所述第一采样数据为以第一采样阈值对编码数据采样所得的数据，所述第二采样数据为以第二采样阈值对所述编码数据采样所得的数据，N为大于等于4的偶数。

2.根据权利要求1所述的解码器，所述解码器包括：

N路解码电路，所述N路解码电路中的每一路解码电路，用于根据所述N路第一目标数据中的一路数据、所述N路第二目标数据中的一路数据以及指定信号，得到对应的一位PRBS数据；

触发器，其数据输入端与所述N路解码电路中的最后一路解码电路连接，输出端与所述N路解码电路中的第一路解码电路连接；

其中，i依次取1至N，对于所述N路解码电路中的第i路解码电路，当i＝1时，所述指定信号为所述触发器输出的数据信号，当i大于1时，所述指定信号为第i-1路解码电路输出的内部信号。

3.根据权利要求2所述的解码器，其特征在于，所述第i路解码电路包括：

选择单元，用于根据输入自身的指定信号，选择性的输出输入自身的所述N路第一目标数据中的一路数据或所述N路第二目标数据中的一路数据，得到内部信号；其中，i＝1时，输入所述第i路解码电路中的选择单元的指定信号为所述触发器输出的数据信号，当i大于1时，输入所述第i路解码电路中的选择单元的指定信号为第i-1路解码电路中的选择单元的输出信号；

采样保持单元，与所述选择单元的输出端连接，所述采样保持单元，用于对所述选择单元的输出数据进行采样，并在一定时间内保持采样的数据不变，从而得到对应的一位PRBS数据。

4.根据权利要求3所述的解码器，其特征在于，所述选择单元包括：

选择器，所述选择器的第一输入端用于接收所述N路第一目标数据中的一路数据，所述选择器的第二输入端用于所述N路第二目标数据中的一路数据；所述选择器用于根据输入自身的指定信号，选择性的输出输入自身的所述N路第一目标数据中的一路数据或所述N路第二目标数据中的一路数据。

5.根据权利要求3所述的解码器，其特征在于，所述采样保持单元包括触发器，所述触发器的数据输入端与所述选择单元的输出端连接，所述触发器，用于根据输入的时钟信号对所述选择单元的输出数据进行采样，并在一定时间内保持采样的数据不变，从而得到对应的一位PRBS数据。

6.一种芯片，其特征在于，包括两个串并转换器和如权利要求1-5任一项所述的解码器；

一个所述串并转换器，用于对第一采样数据进行串并转换，得到N路第一目标数据，其中，所述第一采样数据为以第一采样阈值对编码数据采样所得的数据；

另一个所述串并转换器，用于对第二采样数据进行串并转换，得到N路第二目标数据，其中，所述第二采样数据为以第二采样阈值对所述编码数据采样所得的数据。

7.根据权利要求6所述的芯片，其特征在于，每个所述串并转换器包括：

第一串并转换电路，用于对所述第一采样数据或所述第二采样数据进行串并转换，得到两路中间数据；

第二串并转换电路，用于对所述两路中间数据进行串并转换，得到所述N路第一目标数据或者所述N路第二目标数据。

8.根据权利要求7所述的芯片，其特征在于，所述第一串并转换电路包括：

第一触发器，用于根据输入的时钟信号对所述第一采样数据或者所述第二采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到所述两路中间数据中的一路中间数据；

第二触发器，用于根据输入的时钟信号对所述第一采样数据或者所述第二采样数据进行采样，并在一定时间内保持采样的数据不变，从而得到所述两路中间数据中的另一路中间数据；

其中，所述第一触发器的输入数据与所述第二触发器的输入数据相同，所述第一触发器的时钟信号与所述第二触发器的时钟信号相反。

9.一种高速串行传输接口，其特征在于，包括：数据发送端和数据接收端；所述数据接收端包括如权利要求6-8任一项所述的芯片。

10.一种电子设备，其特征在于，包括：

本体；

和如权利要求6-8任一项所述的芯片，或者，如权利要求9所述的高速串行传输接口。

Images