CN118136079A - 数据存储电路、数据存储方法、芯片及电子设备 - Google Patents

Abstract

本申请涉及电子电路领域，提供了一种数据存储电路、数据存储方法、芯片及电子设备。所述数据存储电路包括移位寄存器，用于接收串行数据转换为并行数据；至少一个数据存储模块，用于接收并行数据进行存储；第一计数模块，用于对移位寄存器接收的每一比特数据计数，在计数次数达到第一阈值时生成第一脉冲信号，并清除计数结果；第二计数模块，用于对第一脉冲信号计数，每计数一次生成一个选择脉冲信号；逻辑处理模块，用于根据第一脉冲信号和选择脉冲信号输出并行数据，选择一个数据存储模块接收并行数据进行存储。本申请提供的数据存储电路，通过N位移位寄存器传输比特数量远远超过N比特的串行数据，解决了移位寄存器占用电路资源多的技术问题。

Description

数据存储电路、数据存储方法、芯片及电子设备

技术领域

本申请涉及电子电路技术领域，具体涉及一种数据存储电路、数据存储方法、芯片及电子设备。

背景技术

移位寄存器能用于接收串行数据并将串行数据转换成并行数据进行存储，然而对于UART(Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)协议而言，移位寄存器能存储的串行数据的比特数量必须与移位寄存器的位数相同，即n比特数据就需要使用n位的移位寄存器，这会导致移位寄存器的资源占用较多从而增加电路设计成本，针对该问题，相关技术尚未提出有效的解决方案。

发明内容

鉴于以上问题，本申请实施例提供一种数据存储电路、数据存储方法、芯片及电子设备，以解决上述技术问题。

第一方面，本申请实施例提供一种数据存储电路，包括：

N位移位寄存器，用于接收串行数据，转换为并行数据输出；

至少一个数据存储模块，用于接收并行数据进行存储；

第一计数模块，用于根据移位寄存器的时钟信号对移位寄存器接收的每一比特数据进行计数，在计数次数达到第一阈值时生成第一脉冲信号，并清除计数结果，第一阈值基于移位寄存器的位数确定；

第二计数模块，用于根据移位寄存器的时钟信号对第一脉冲信号进行计数，每计数一次生成一个选择脉冲信号；

逻辑处理模块，用于根据第一脉冲信号和选择脉冲信号输出并行数据，以及根据选择脉冲信号选择一个数据存储模块接收并行数据进行存储。

第二方面，本申请实施例还提供一种数据存储方法，包括：

根据移位寄存器的时钟信号为移位寄存器接收的每一比特数据进行计数，在计数次数达到第一阈值时生成第一脉冲信号，并清除计数结果；

根据移位寄存器的时钟信号为第一脉冲信号进行计数，每计数一次生成一个选择脉冲信号；

根据第一脉冲信号和选择脉冲信号输出移位寄存器中的并行数据，以及根据选择脉冲信号选择一个数据存储模块接收并行数据进行存储。

第三方面，本申请实施例还提供一种芯片，包括上述第一方面的数据存储电路。

第四方面，本申请实施例还提供一种电子设备，包括上述第三方面的芯片。

本申请实施例提供的数据存储电路、数据存储方法、芯片及电子设备，为N位移位寄存器接收到的每一比特数据计数，基于该计数结果的第一阈值生成第一脉冲信号，以将移位寄存器中的数据输出，为第一脉冲信号计数生成选择脉冲信号，以选择相应的数据存储模块存储从移位寄存器输出的数据。本申请通过N位移位寄存器就能接收比特数量远远超过N比特的串行数据，减少了数据存储电路中移位寄存器硬件资源的消耗，同时接收数据长度可进行配置，增加了使用的灵活性。

本申请的这些方面或其他方面在以下实施例的描述中会更加简明易懂。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本申请实施例提供的数据存储电路的模块示意图。

图2示出了本申请实施例提供的数据存储电路的一种结构示意图。

图3示出了本申请实施例提供的数据存储电路的另一种结构示意图。

图4示出了本申请实施例提供的数据存储电路的又一种结构示意图。

图5示出了本申请实施例提供的数据存储电路的又一种结构示意图。

图6示出了本申请实施例提供的数据存储电路存储11比特数据的时序图。

图7示出了本申请实施例提供的数据存储电路存储32比特数据的时序图。

图8示出了本申请实施例提供的数据存储方法的流程图。

具体实施方式

下面详细描述本申请的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性地，仅用于解释本申请，而不能理解为对本申请的限制。

为了使本技术领域的人员更好地理解本申请的方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例中，需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

而且，术语“包括”“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在本申请实施例的描述中，“示例”或“例如”等词语用于表示举例、说明或描述。本申请实施例中描述为“举例”或“例如”的任何实施例或设计方案均不解释为比另一实施例或设计方案更优选或具有更多优点。使用“示例”或“例如”等词语旨在以清晰的方式呈现相对概念。

另外，本申请实施例中的“多个”是指两个或两个以上，鉴于此，本申请实施例中也可以将“多个”理解为“至少两个”。“至少一个”，可理解为一个或多个，例如理解为一个、两个或更多个。例如，包括至少一个，是指包括一个、两个或更多个，而且不限制包括的是哪几个，例如，包括A、B和C中的至少一个，那么包括的可以是A、B、C、A和B、A和C、B和C或A和B和C。

需要指出的是，本申请实施例中“连接”可以理解为电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接。

本申请实施例提供一种数据存储电路，图1示出了本申请实施例提供的数据存储电路的模块示意图，如图1所示，该数据存储电路包括移位寄存器10、至少一个数据存储模块20、第一计数模块30、第二计数模块40、逻辑处理模块50。

移位寄存器10，用于接收串行数据，转换为并行数据输出，可选地，移位寄存器一次能接收的串行数据的比特数量根据移位寄存器的位数决定，即N位移位寄存器一次最多能接收N比特串行数据进行串并转换(N＞1)，如8位移位寄存器一次最多能接收8比特串行数据进行串并转换。

至少一个数据存储模块20，用于接收并行数据进行存储。

第一计数模块30，用于根据移位寄存器的时钟信号为移位寄存器接收的每一比特数据进行计数，以及在计数次数达到第一阈值时生成第一脉冲信号，并清除计数结果。可选地，对于N位移位寄存器，第一阈值为与该移位寄存器位数相同的值N，以充分利用移位寄存器的资源。移位寄存器在时钟信号的上升沿或下降沿采样串行数据，在时钟信号的下降沿或上升沿对数据进行移位，第一计数模块可以设置为在移位寄存器采样串行数据或移位时进行计数。

应当明确的是，本申请实施例中，第一阈值与第一计数模块的初始值无关，如并设置第一计数模块初始值为0，则第一计数模块从0开始计数N次时，第一计数模块计数值的变化为0至N-1。

第二计数模块40，用于根据移位寄存器的时钟信号对第一脉冲信号进行计数，每计数一次生成一个选择脉冲信号。可选地，N位移位寄存器传输M比特串行数据所需次数即为第二计数模块生成的选择脉冲信号的数量。

逻辑处理模块50，用于根据第一脉冲信号输出并行数据，以及根据选择脉冲信号选择一个数据存储模块接收并行数据进行存储，可选地，第一脉冲信号表示移位寄存器接收的比特数据数量达到第一阈值，每一个选择脉冲信号分别对应一个数据存储模块，用于将移位寄存器中当前存储的数据传输至与当前选择脉冲信号对应的数据存储模块。

应当明确的是，本申请实施例所述的根据脉冲信号进行某种操作应理解为在脉冲信号高电平时执行某种操作，同理，生成脉冲信号应理解为将信号由低电平拉到高电平。

本申请实施例提供的数据存储电路，为N位移位寄存器接收到的每一比特数据计数，基于该计数结果的第一阈值生成第一脉冲信号，以将移位寄存器中的数据输出，为第一脉冲信号计数生成选择脉冲信号，以选择相应的数据存储模块存储从移位寄存器输出的数据，本申请实施例通过N位移位寄存器就能接收比特数量远远超过N比特的串行数据，减少了数据存储电路中移位寄存器硬件资源的消耗，同时接收数据长度可进行配置，增加了使用的灵活性。

在一些实施例中，本申请实施例提供的数据存储电路中，第一计数模块还用于在清除计数结果的次数达到第二阈值时，根据第三阈值生成第一脉冲信号。其中，第二阈值是基于串行数据的比特数量和移位寄存器的位数之商确定，第三阈值是基于串行数据的比特数量和移位寄存器的位数之余确定。可选地，对于M比特的串行数据，N位移位寄存器每次将N比特串行数据传输至数据存储模块，若M与N无倍数关系，则N位移位寄存器最后一次要传输的串行数据将不足N比特，即此时第一计数模块的计数次数达不到第一阈值，本申请实施例设置第三阈值，当移位寄存器最后一次传输的串行数据不足N比特时，第一计数模块将在计数次数达到第三阈值时生成第一脉冲信号，以将移位寄存器最后一次要传输的串行数据输出至数据存储模块。

在一些实施例中，以移位寄存器的位数为N，要传输的串行数据的比特数量为M为例，则第一阈值为N；第二阈值为即第二阈值指N位移位寄存器传输M比特串行数据所需的次数减1；第三阈值为M％N；M％N为/>的余数，且仅仅移位寄存器的位数N与串行数据的比特数量M无倍数关系时存在第三阈值。

本申请实施例提供的数据存储电路，除了基于第一阈值生成第一脉冲信号以将移位寄存器中的数据输出外，还基于第三阈值生成第一脉冲信号以将移位寄存器中的数据输出，通过N位移位寄存器不仅能传输比特数量为N的倍数的串行数据，还能传输比特数量与N无倍数关系的串行数据。

在一些实施例中，图2示出了本申请实施例提供的数据存储电路的一种结构示意图，如图2所示，该数据存储电路中，第一计数模块30包括：

第一计数单元31，用于接收移位寄存器的时钟信号，对移位寄存器接收的每一比特数据进行计数，可选地，第一计数单元可以选择不同类型的计数电路或直接选择包含计数功能的电子器件，以在移位寄存器采样串行数据或移位时进行计数。本申请实施例对第一计数单元的形式不做限制，只要能实现对移位寄存器接收的每一比特数据进行计数即可。

第一逻辑单元32，用于在第一计数单元的计数次数达到第一阈值或第三阈值时生成第二脉冲信号，可选地，第一逻辑单元确定第一计数单元的计数次数，并和第一逻辑单元预设的第一阈值或预设第三阈值比较，当第一计数单元清除计数结果的次数小于第二阈值时，第一逻辑模块在计数次数达到第一阈值时生成第二脉冲信号；当第一计数单元清除计数结果的次数达到第二阈值时，第一逻辑模块在计数次数达到第三阈值时生成第二脉冲信号。本申请实施例对第一逻辑单元的形式也不作限制，如第一逻辑单元设置为组合逻辑电路，该组合逻辑电路用于实现判断第一计数单元的计数次数和第一阈值相等，生成第二脉冲信号，以及判断第一计数单元的计数次数和第二阈值相等，生成脉冲信号。

第二逻辑单元33，用于接收移位寄存器的时钟信号和第二脉冲信号，进行逻辑与运算产生第一脉冲信号。本申请实施例对第二逻辑单元的形式也不做限制，如第二逻辑单元设置为逻辑与门或其他能实现逻辑与运算的组合逻辑电路。

应当明确的是，本申请实施例不限制设置第一阈值和第三阈值的方式，如通过寄存器根据第二阈值分别为第一计数单元配置第一阈值和第三阈值；又如通过为第一逻辑单元设置相应的组合逻辑电路，以第二阈值为基准，对从第一逻辑单元接收的计数值进行判断，以确定当前根据第一阈值输出第一脉冲信号还是根据第三阈值输出第一脉冲信号。

在一些实施例中，图3示出了本申请实施例提供的数据存储电路的另一种结构示意图，如图3所示，该数据存储电路中，第二计数模块40包括：

第三逻辑单元41，用于接收移位寄存器的时钟信号，进行反相处理生成反相时钟信号，可选地，第一计数模块在时钟信号的上升沿或下降沿计数，第二计数模块在第一计数模块计数后进行计数，将移位寄存器的时钟信号反相使第二计数模块能在第一计数模块计数后再进行计数，本申请实施例对第三逻辑单元的形式也不做限制，如第三逻辑单元设置为反相器或其他能实现反相的组合逻辑电路。

第四逻辑单元42，用于接收反相时钟信号和第二脉冲信号，进行逻辑与运算生成第三脉冲信号，本申请实施例对第三逻辑单元的形式也不做限制，如第三逻辑单元设置为逻辑与门或其他能实现逻辑与运算的组合逻辑电路。

第二计数单元43，用于为第三脉冲信号计数，每计数一次生成一个选择脉冲信号，如图3所示，第二计数单元输出多个选择脉冲信号[n:0]，[n:0]总共可以表示2ⁿ个计数结果，即表示2ⁿ个选择脉冲信号，如[2:0]可以表示的计数结果包括[0:0]、[0:1]、[1:0]、[1:1]，每个选择脉冲信号对应一个数据存储模块，以用于将移位寄存器输出的并行数据输出至不同的数据存储模块。

在一些实施例中，图4示出了本申请实施例提供的数据存储电路的又一种结构示意图，如图4所示，该数据存储电路中，逻辑处理模块50包括：

第五逻辑单元51，用于接收第一脉冲信号和第二计数模块当前的计数次数对应的选择脉冲信号，进行逻辑与运算生成第四脉冲信号。本申请实施例对第五逻辑单元的形式也不做限制，如第五逻辑单元可以设置为逻辑与门或其他能实现逻辑与运算的组合逻辑电路。

第一选择单元52，用于接收第四脉冲信号，以根据第四脉冲信号选择所述移位寄存器中的并行数据输出，可选地，第四脉冲信号为低电平时第一选择单元52为保持状态，即不执行输出并行数据的操作，第四脉冲信号为高电平时，第一选择单元选择输出移位寄存器中的并行数据。本申请实施例对第一选择单元的形式也不做限制，如第一选择单元可以设置为二输入选择器或其他能具有选择功能的电路。

第二选择单元53，用于接收当前的所述选择脉冲信号，以根据当前的所述选择脉冲信号选择一个数据存储模块接收所述并行数据进行存储，可选地，设置第二计数模块计数一次对应选择脉冲信号[0:0]，此时第二选择单元根据选择脉冲信号[0:0]选择将并行数据传输至数据存储模块DATA1，计数2次对应选择脉冲信号[0:1]，此时第二选择单元根据选择脉冲信号[0:1]选择将并行数据传输至数据存储模块DATA2，本申请实施例对第二选择单元的形式也不做限制，如第二选择单元可以设置为多输入选择器或其他能具有选择功能的电路。

在一些实施例中，图5示出了本申请实施例提供的数据存储电路的又一种结构示意图，如图5所示，该数据存储电路中，逻辑处理模块50还包括：

第三选择单元54，用于接收每一个选择脉冲信号[n:0]，选择第二计数模块当前计数值对应的选择脉冲信号输出至第二选择单元和第五逻辑单元，可选地，设置第二计数模块计数一次对应选择脉冲信号[0:0]，此时第三选择单元选择脉冲信号[0:0]输出至第二选择单元和第四逻辑单元，计数2次对应选择脉冲信号[0:1]，此时第三选择单元选择脉冲信号[1:0]输出至第二选择单元和第四逻辑单元，本申请实施例对第三选择单元的形式也不做限制，如第三选择单元可以设置为多输入选择器或其他能具有选择功能的电路。

在一些实施例中，该数据存储电路中，数据存储模块20为数据寄存器，每一个数据寄存器的位数和移位寄存器的位数相同，以接收移位寄存器每次输出的并行数据进行存储。

接下来示例说明本申请实施例提供的数据存储电路，图6示出了本申请实施例提供的数据存储电路存储11比特数据的时序图，如图6所示，以8位移位寄存器和8位数据寄存器存储11比特数据为例，第一阈值为8，则第二阈值为1，第三阈值为3，则第一阈值为在移位寄存器的时钟信号clk_div的下降沿采样串行数据data_in的每一比特值，在移位寄存器的时钟信号clk_div的上升沿进行移位操作。

如图6的②处所示，第一计数模块从零开始计数，因此当其计数值shift_cnt为7时，第一脉冲信号shift_ovf在时钟信号clk_div的上升沿拉高，表示移位寄存器已经接收了8比特数据，第三脉冲信号cnt_clr在时钟信号clk_div的下降沿拉高，此时第二计数模块为第一脉冲信号shift_ovf计数，生成选择脉冲信号在这一时钟周期将移位寄存器接收到的8比特数据存储到数据寄存器DATA0中，数据传输后清除第一计数单元的计数值以及移位寄存器中的数据。

如图6的③处所示，移位寄存器传输11比特数据后剩余3比特数据，第一计数模块的计数值shift_cnt为2时，第一脉冲信号shift_ovf在时钟信号clk_div的上升沿拉高，第三脉冲信号cnt_clr在时钟信号clk_div的下降沿拉高，此时第二计数模块为第一脉冲信号shift_ovf计数，生成选择脉冲信号在这一时钟周期将移位寄存器接收到的3比特数据存储到数据寄存器DATA1中，随后清除计数器和移位寄存器，准备接收下一帧数据。

图7示出了本申请实施例提供的数据存储电路存储32比特数据的时序图，如图7所示，以8位移位寄存器和8位数据寄存器存储32比特数据为例，第一阈值为8，则不需要设置第三阈值，在移位寄存器的时钟信号clk_div的下降沿采样串行数据data_in的每一比特值，在移位寄存器的时钟信号clk_div的上升沿进行移位操作。

如图7所示，第一计数模块的计数结果shift_cnt的计数值每次为7时，在时钟信号clk_div的上升沿拉高第一脉冲信号shift_ovf，在时钟信号clk_div的下降沿拉高第三脉冲信号cnt_clr以生成一个选择脉冲信号，并在同一时钟周期时将移位寄存器中的数据依次存储到数据寄存器DATA1、DATA2、DATA3、DATA4，清除第一计数单元的计数值以及移位寄存器中的数据。

具体地，如图7所示，若选择脉冲信号data_sel[2:0]为00，则将移位寄存器中的数据存储到数据寄存器DATA1，若选择脉冲信号data_sel[2:0]为01，则将移位寄存器中的数据存储到数据寄存器DATA2，若选择脉冲信号data_sel[2:0]为10，则将移位寄存器中的数据存储到数据寄存器DATA3，若选择脉冲信号data_sel[2:0]为11，则将移位寄存器中的数据存储到数据寄存器DATA4。

本申请实施例提供的数据存储电路，为N位移位寄存器接收到的每一比特数据计数，基于该计数结果的第一阈值或第三阈值生成第一脉冲信号，以将移位寄存器中的数据输出，为第一脉冲信号计数生成选择脉冲信号，以选择相应的数据存储模块存储从移位寄存器输出的数据，通过N位移位寄存器不仅能传输比特数量为N的倍数的串行数据，还能传输比特数量与N无倍数关系的串行数据。本申请实施例通过N位移位寄存器就能接收比特数量远远超过N比特的串行数据，减少了数据存储电路中移位寄存器硬件资源的消耗，同时接收数据长度可进行配置，增加了使用的灵活性。

基于上述提供的数据存储电路，本申请实施例还提供一种数据存储方法，图8示出了本申请实施例提供的数据存储方法的流程图，如图8所示，该数据存储方法包括：

根据移位寄存器的时钟信号为移位寄存器接收的每一比特数据进行计数，在计数次数达到第一阈值或第二阈值时产生第一脉冲信号，并清除计数结果；

根据移位寄存器的时钟信号为第一脉冲信号进行计数，每计数一次产生一个选择脉冲信号，以及在计数次数超过第三阈值时清除计数结果；

根据第一脉冲信号输出移位寄存器中的并行数据，以及根据选择脉冲信号选择一个数据存储模块接收并行数据进行存储；

本申请实施例提供的数据存储方法，为N位移位寄存器接收到的每一比特数据计数，基于该计数结果的第一阈值生成第一脉冲信号，以将移位寄存器中的数据输出，为第一脉冲信号计数生成选择脉冲信号，以选择相应的数据存储模块存储从移位寄存器输出的数据，通过N位移位寄存器就能接收比特数量远远超过N比特的串行数据，减少了数据存储电路中移位寄存器硬件资源的消耗，同时接收数据长度可进行配置，增加了使用的灵活性。

在一些实施例中，本申请实施例提供的数据存储方法还包括：

在清除计数结果的次数达到第二阈值时，根据第三阈值生成所述第一脉冲信号。

本申请实施例提供的数据存储电路，除了基于第一阈值生成第一脉冲信号以将移位寄存器中的数据输出外，还基于第三阈值生成第一脉冲信号以将移位寄存器中的数据输出，通过N位移位寄存器不仅能传输比特数量为N的倍数的串行数据，还能传输比特数量与N无倍数关系的串行数据。

基于上述提供的数据存储电路，本申请实施例还提供一种芯片，该芯片包括上述的数据存储电路。芯片(Integrated Circuit,IC)也称芯片，该芯片可以是但不限于是SOC(System on Chip，芯片级系统)芯片、SIP(systeminpackage，系统级封装)芯片。该芯片为N位移位寄存器接收到的每一比特数据计数，基于该计数结果的第一阈值或第三阈值生成第一脉冲信号，以将移位寄存器中的数据输出，为第一脉冲信号计数生成选择脉冲信号，以选择相应的数据存储模块存储从移位寄存器输出的数据，通过N位移位寄存器不仅能传输比特数量为N的倍数的串行数据，还能传输比特数量与N无倍数关系的串行数据。本申请实施例通过N位移位寄存器就能接收比特数量远远超过N比特的串行数据，减少了数据存储电路中移位寄存器硬件资源的消耗，同时接收数据长度可进行配置，增加了使用的灵活性。

基于上述提供的数据存储电路，本申请实施例还提供一种电子设备，包括上述第三方面的芯片。该电子设备为N位移位寄存器接收到的每一比特数据计数，基于该计数结果的第一阈值或第三阈值生成第一脉冲信号，以将移位寄存器中的数据输出，为第一脉冲信号计数生成选择脉冲信号，以选择相应的数据存储模块存储从移位寄存器输出的数据，通过N位移位寄存器不仅能传输比特数量为N的倍数的串行数据，还能传输比特数量与N无倍数关系的串行数据。本申请实施例通过N位移位寄存器就能接收比特数量远远超过N比特的串行数据，减少了数据存储电路中移位寄存器硬件资源的消耗，同时接收数据长度可进行配置，增加了使用的灵活性。。

以上，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以较佳实施例揭示如上，然而并非用以限定本申请，任何本领域技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案内容，依据本申请的技术实质对以上实施例所作的任何简介修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (11)

1.一种数据存储电路，其特征在于，包括：

移位寄存器，用于接收串行数据，转换为并行数据；

至少一个数据存储模块，用于接收所述并行数据进行存储；

第一计数模块，用于根据所述移位寄存器的时钟信号对所述移位寄存器接收的每一比特数据进行计数，在计数次数达到第一阈值时生成第一脉冲信号，并清除计数结果，所述第一阈值基于所述移位寄存器的位数确定；

第二计数模块，用于根据所述移位寄存器的时钟信号对所述第一脉冲信号进行计数，每计数一次生成一个选择脉冲信号；

逻辑处理模块，用于根据所述第一脉冲信号和所述选择脉冲信号输出所述并行数据，以及根据所述选择脉冲信号选择一个所述数据存储模块接收所述并行数据进行存储。

2.如权利要求1所述的数据存储电路，其特征在于，所述第一计数模块还用于在清除计数结果的次数达到第二阈值时，根据第三阈值生成所述第一脉冲信号，

其中，所述第二阈值基于所述串行数据的比特数量和所述移位寄存器的位数之商确定，所述第三阈值基于所述串行数据的比特数量和所述移位寄存器的位数之余确定。

3.如权利要求2所述的数据存储电路，其特征在于，所述第一计数模块包括：

第一计数单元，用于接收所述移位寄存器的时钟信号，对所述移位寄存器接收的每一比特数据进行计数；

第一逻辑单元，用于在所述第一计数单元的计数次数达到所述第一阈值或所述第三阈值时生成第二脉冲信号；

第二逻辑单元，用于接收所述移位寄存器的时钟信号和所述第二脉冲信号，进行逻辑与运算生成所述第一脉冲信号。

4.如权利要求3所述的数据存储电路，其特征在于，所述第二计数模块包括：

第三逻辑单元，用于接收所述移位寄存器的时钟信号，进行反相处理生成反相时钟信号；

第四逻辑单元，用于接收所述反相时钟信号和所述第二脉冲信号，进行逻辑与运算生成第三脉冲信号；

第二计数单元，用于为所述第三脉冲信号计数，每计数一次生成一个所述选择脉冲信号。

5.如权利要求1所述的数据存储电路，其特征在于，所述逻辑处理模块包括：

第五逻辑单元，用于接收所述第一脉冲信号和当前的所述选择脉冲信号，进行逻辑与运算生成第四脉冲信号；

第一选择单元，用于接收所述第四脉冲信号，以根据所述第四脉冲信号选择所述移位寄存器中的并行数据输出；

第二选择单元，用于接收当前的所述选择脉冲信号，以根据当前的所述选择脉冲信号选择一个数据存储模块接收所述并行数据进行存储。

6.如权利要求5所述的数据存储电路，其特征在于，所述逻辑处理模块还包括：

第三选择单元，用于接收每一个所述选择脉冲信号，根据所述第二计数模块的计数次数选择当前的所述选择脉冲信号输出。

7.如权利要求1所述的数据存储电路，其特征在于，所述数据存储模块包括：

数据寄存器，每一所述数据寄存器的位数和所述移位寄存器的位数相同。

8.一种数据存储方法，其特征在于，包括：

根据移位寄存器的时钟信号为所述移位寄存器接收的每一比特数据进行计数，在计数次数达到第一阈值时生成第一脉冲信号，并清除计数结果，所述第一阈值基于所述移位寄存器的位数确定；；

根据所述移位寄存器的时钟信号为所述第一脉冲信号进行计数，每计数一次生成一个选择脉冲信号；

根据所述第一脉冲信号和所述选择脉冲信号输出所述移位寄存器中的并行数据，以及根据所述选择脉冲信号选择一个数据存储模块接收所述并行数据进行存储。

9.如权利要求8所述的数据存储方法，其特征在于，所述根据移位寄存器的时钟信号为所述移位寄存器接收的每一比特数据进行计数，在计数次数达到第一阈值时生成第一脉冲信号，并清除计数结果的步骤，还包括：

在清除计数结果的次数达到第二阈值时，根据第三阈值生成所述第一脉冲信号，

其中，所述第二阈值基于所述串行数据的比特数量和所述移位寄存器的位数之商确定，所述第三阈值基于所述串行数据的比特数量和所述移位寄存器的位数之余确定。

10.一种芯片，其特征在于，包括上述权利要求1～7所述的数据存储电路。

11.一种电子设备，其特征在于，包括设备主体以及设于所述设备主体的如上述权利要求10所述的芯片。