CN111030703B - 一种高速串行发送电路及其电源抖动补偿电路 - Google Patents

Abstract

本发明提供一种高速串行发送电路及其电源抖动补偿电路，该电源抖动补偿电路中，若连续数据判断电路判断出高速串行发送电路待发送的有效数据处于连续固定数值状态，则其补偿数据产生电路输出的补偿数据将产生跳变，并将其补偿数据输出至补偿数据预驱动电路的输入端；由于补偿数据预驱动电路的供电端正负极均与有效数据预驱动电路的供电端正负极连接方式相同，即均与电源和地相连，并且补偿数据预驱动电路对补偿数据进行增强，而负载匹配电路用于匹配高速串行发送电路中主驱动电路的寄生负载电容，进而使高速串行发送电路在发送有效数据时对电源和地形成周期性的充放电，因此能够抑制电源噪声、降低电源抖动，提高电路的输出信号质量。

Description

一种高速串行发送电路及其电源抖动补偿电路

技术领域

本发明属于电力电子技术领域，更具体的说，尤其涉及一种高速串行发送电路及其电源抖动补偿电路。

背景技术

在集成电路的高速串行发送电路中，其电源并不是理想的供电器件，供电通路存在寄生电阻、电感和电容等。由于发送的数据具有随机性，其内部电路对其电源和地的充放电就比较随机，并且在寄生电感、电阻和电容的作用下，整个电路的电源和地会随着数据的变化而产生较大的抖动，就使得输出数据抖动增大，信号质量下降。

例如，发送数据为1010110011111100000，每一个bit时间长度为T，一个反相器发送该数据，则在发送1010时，就会以T的时间间隔依次对电源进行抽电，对地进行放电；而在发送1100时，则会以2T的时间间隔依次对电源进行抽电，对地进行放电；当发送111111000000时，就会以6T的时间间隔依次对电源进行抽电，对地进行放电。如果发送数据的波形比较随机，充放电的间隔就比较随机，电路的电源抖动较强，使得输出信号质量较低。

发明内容

有鉴于此，本发明的目的在于提供一种高速串行发送电路及其电源抖动补偿电路，用于使高速串行发送电路在发送有效数据时对电源和地形成周期性充放电，降低电源抖动，提高电路的输出信号质量。

本发明第一方面公开了一种高速串行发送电路的电源抖动补偿电路，包括：连续数据判断电路、补偿数据产生电路、补偿数据预驱动电路以及负载匹配电路；其中：

所述连续数据判断电路用于判断所述高速串行发送电路待发送的有效数据是否处于连续固定数值状态；

所述补偿数据产生电路用于输出补偿数据至所述补偿数据预驱动电路的输入端，所述补偿数据为在所述连续数据判断电路判定所述有效数据处于连续固定数值状态时产生跳变的数据；

所述补偿数据预驱动电路的供电端正极和所述高速串行发送电路中有效数据预驱动电路的供电端正极均与电源相连，所述补偿数据预驱动电路的供电端负极和所述有效数据预驱动电路的供电端负极均与地相连，所述补偿数据预驱动电路的输出端与所述负载匹配电路相连，所述补偿数据预驱动电路用于对所述补偿数据进行增强并输出至所述负载匹配电路；

所述负载匹配电路用于匹配所述高速串行发送电路中主驱动电路的寄生负载电容，使所述高速串行发送电路在发送所述有效数据时对所述电源和地形成周期性的充放电。

可选的，所述连续数据判断电路，包括：第一连续数据判断单元、第二连续数据判断单元、第一延迟单元和第二延迟单元；其中：

所述第一连续数据判断单元，用于判断所述有效数据中当前的第一位正相数据和第二位正相数据是否一致；

所述第二连续数据判断单元，用于判断所述有效数据中当前的第二位正相数据和第三位正相数据是否一致；

所述第一延迟单元的输入端与所述第一连续数据判断单元的输出端相连，用于对所述第一连续数据判断单元的输出数据进行延迟；

所述第二延迟单元的输入端与所述第二连续数据判断单元的输出端相连，用于对所述第二连续数据判断单元的输出数据进行延迟；

所述第一延迟单元的输出端作为所述连续数据判断电路的第一输出端；所述第二延迟单元的输出端作为所述连续数据判断电路的第二输出端。

可选的，所述第一连续数据判断单元和所述第二连续数据判断单元各自包括一个同或门。

可选的，所述补偿数据产生电路，包括：第一补偿选择器、第二补偿选择器、第三补偿选择器、第四补偿选择器、第一补偿触发器和第二补偿触发器；其中：

所述第一补偿选择器的sel引脚与所述连续数据判断电路的第一输出端相连，所述第一补偿选择器的输出端与第二补偿触发器的d引脚相连；

所述第一补偿触发器的q引脚，分别与所述第一补偿选择器的0引脚和所述第三补偿选择器的0引脚相连，所述第一补偿触发器的qb引脚，分别与所述第一补偿选择器的1引脚和所述第四补偿选择器的0引脚相连；

所述第二补偿选择器的sel引脚与所述连续数据判断电路的第二输出端相连，所述第二补偿选择器的输出端与第一补偿触发器的d引脚相连；

所述第二补偿触发器的q引脚，分别与所述第二补偿选择器的低电压输入端和所述第三补偿选择器的1引脚相连，所述第二补偿触发器的qb引脚，分别与所述第二补偿选择器的1引脚和所述第四补偿选择器的1引脚相连；

所述第二补偿触发器的clk引脚接收所述第二时钟信号；

所述第一补偿触发器的clk引脚、第三补偿选择器的sel引脚和第四补偿选择器的sel引脚，分别接收所述第一时钟信号；所述第一时钟信号和第二时钟信号为相反的时钟信号；

所述第三补偿选择器的输出端作为所述补偿数据产生电路的输出端正极，输出所述补偿数据中的各位正相补偿数据；

所述第四补偿选择器的输出端作为所述补偿数据产生电路的输出端负极，输出所述补偿数据中的各位反相补偿数据。

可选的，高速串行发送电路的电源抖动补偿电路，其特征在于，所述补偿数据预驱动电路包括：第一补偿数据预驱动单元和第二补偿数据预驱动单元；其中：

所述第一补偿数据预驱动单元的供电端正极和所述第二补偿数据预驱动单元的供电端正极均与所述电源相连，第一补偿数据预驱动单元的供电端负极和第二补偿数据预驱动单元的供电端负极均与地相连；

所述第一补偿数据预驱动单元的输入端与所述补偿数据产生电路的输出端正极相连，接收所述补偿数据中的各位正相补偿数据；

所述第二补偿数据预驱动单元的输入端与所述补偿数据产生电路的输出端负极相连，接收所述补偿数据中的各位反相补偿数据；

所述第一补偿数据预驱动单元的输出端和所述第二补偿数据预驱动单元的输出端分别与所述负载匹配电路相连。

本发明第二方面公开了一种高速串行发送电路，包括：并转串电路、有效数据预驱动电路、主驱动电路以及如本发明第一方面任一所述的电源抖动补偿电路；其中：

所述并转串电路用于将待发送的有效数据由并行转换为串行后输出至所述有效数据预驱动电路的输入端，并输出所述有效数据中当前的第一位正相数据、第二位正相数据以及第三位正相数据至所述电源抖动补偿电路；

所述有效数据预驱动电路的供电端正极与电源相连，所述有效数据预驱动电路的供电端负极接地，所述有效数据预驱动电路的输出端与所述主驱动电路相连，所述有效数据预驱动电路用于对所述有效数据进行增强；

所述主驱动电路用于对增强后的所述有效数据进行发送。

可选的，所述并转串电路包括：第一选择器、第二选择器、N个第一触发器和N+1个第二触发器，N为正整数；其中：

第i个第一触发器的d引脚和第i+1个第一触发器的q引脚相连，接收所述有效数据中当前的第2i+1位正相数据；i为正整数，且1≤i≤N-1；

第N个第一触发器的d引脚，接收所述有效数据中当前的第2N+1位正相数据；

第j个第二触发器的d引脚和第j+1个第二触发器的q引脚相连，接收所述有效数据中当前的第2j位正相数据；j为正整数，且1≤j≤N；

第N+1个第二触发器的d引脚，接收所述有效数据中当前的第2(N+1)位正相数据；

第1个第一触发器的q引脚与所述第一选择器的0引脚相连，接收所述有效数据中当前的第一位正相数据；

第1个第二触发器的q引脚与所述第一选择器的1引脚相连，接收所述有效数据中当前的前一位正相数据；

第1个第一触发器的qb引脚与所述第二选择器的0引脚相连，接收所述有效数据中当前的第一位反相数据；

第1个第二触发器的qb引脚与所述第二选择器的1引脚相连，接收所述有效数据中当前的前一位反相数据；

第1个第二触发器的clk引脚接收第二时钟信号，其他第二触发器的clk引脚、各个第一触发器的clk引脚、第一选择器的sel引脚和第二选择器的sel引脚，均接收第一时钟信号；所述第一时钟信号和所述第二时钟信号为相反的时钟信号；

所述第一选择器的输出端作为所述并转串电路的输出端正极，输出所述有效数据中的各位正相数据；

所述第二选择器的输出端作为所述并转串电路的输出端负极，输出所述有效数据中的各位反相数据。

可选的，所述有效数据预驱动电路，包括：第一有效数据预驱动单元和第二有效数据预驱动单元；其中，

所述第一有效数据预驱动单元的供电端正极和所述第二有效数据预驱动单元的供电端正极均与所述电源相连，第一有效数据预驱动单元的供电端负极和第二有效数据预驱动单元的供电端负极均与地相连；

所述第一有效数据预驱动单元的输入端与所述并转串电路的输出端正极相连，所述接收所述有效数据中的各位正相数据；

所述第二有效数据预驱动单元的输入端与所述并转串电路的输出端负极相连，接收所述有效数据中的各位反相数据；

所述第一有效数据预驱动单元的输出端和所述第二有效数据预驱动单元的输出端分别与所述主驱动电路相连。

可选的，所述并转串电路为M抽头并转串电路，M为大于1的正整数；

则所述高速串行发送电路还包括M-1个延迟有效数据预驱动电路，所述M抽头并转串电路的一组输出端与所述有效数据预驱动电路的输入端相连，所述M抽头并转串电路的另外M-1组输出端分别与M-1个所述延迟有效数据预驱动电路的输入端一一对应相连；

所述延迟有效数据预驱动电路的供电端正极与所述电源相连，所述延迟有效数据预驱动电路的供电端负极接地，所述延迟有效数据预驱动电路的输出端与所述主驱动电路相连。

可选的，所述电源抖动补偿电路，还包括M-1个延迟补偿数据预驱动电路以及M-1个延迟模块；

所述延迟补偿数据预驱动电路的供电端正极与所述电源相连，所述延迟补偿数据预驱动电路的供电端负极接地，所述延迟补偿数据预驱动电路的输出端与所述电源抖动补偿电路中的负载匹配电路相连；

所述补偿数据产生电路的输出端，与所述电源抖动补偿电路中补偿数据预驱动电路的输入端相连，还通过M-1个所述延迟模块分别与M-1个所述延迟补偿数据预驱动电路的输入端一一对应相连；其中，各个所述延迟模块的延迟位数不同；或者，

M-1个所述延迟模块依次串联成串联支路，且所述补偿数据产生电路的输出端分别与所述补偿数据预驱动电路的输入端以及所述串联支路的输入端相连，M-1个所述延迟模块的输出端分别与M-1个所述延迟补偿数据预驱动电路的输入端一一对应相连；其中，各个所述延迟模块的延迟位数相同。

从上述技术方案可知，本发明提供的一种高速串行发送电路的电源抖动补偿电路，通过连续数据判断电路判断高速串行发送电路待发送的有效数据是否处于连续固定数值状态；若该有效数据处于连续固定数值状态，则其补偿数据产生电路输出的补偿数据将产生跳变；然后，该补偿数据被补偿数据产生电路输出至补偿数据预驱动电路的输入端；由于补偿数据预驱动电路的供电端正极和高速串行发送电路中有效数据预驱动电路的供电端正极均与电源相连，两者的供电端负极均与地相连，且补偿数据预驱动电路的输出端与高速串行发送电路中负载匹配电路相连，同时补偿数据预驱动电路对补偿数据进行增强并输出至负载匹配电路，而负载匹配电路用于匹配高速串行发送电路中主驱动电路的寄生负载电容，进而使高速串行发送电路在发送有效数据时对电源和地形成周期性的充放电，因此能够抑制电源噪声、降低电源抖动，提高电路的输出信号质量。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种高速串行发送电路的示意图；

图2是本发明实施例提供的一种高速串行发送电路中并转串电路的示意图；

图3是本发明实施例提供的一种高速串行发送电路中有效数据预驱动电路的示意图；

图4是本发明实施例提供的一种电源抖动补偿电路中连续数据判断电路的示意图；

图5是本发明实施例提供的一种电源抖动补偿电路中补偿数据产生电路的示意图；

图6是本发明实施例提供的一种高速串行发送电路中各个节点的时序图；

图7是本发明实施例提供的一种电源抖动补偿电路中补偿数据预驱动电路的示意图；

图8是本发明实施例提供的有效数据和补偿数据的时序图；

图9是本发明实施例提供的另外一种高速串行发送电路的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本发明提供一种高速串行发送电路的电源抖动补偿电路，以解决现有技术中，如果发送数据的波形比较随机，充放电的间隔就比较随机，电路的电源抖动严重，使得输出信号质量较低的问题。

需要说明的是，高速串行发送电路为：速率大于Gbps的信号串行发送电路即该高速串行发送电路的发送速率为G级宽带速率。

该高速串行发送电路，参见图1，包括：并转串电路10、有效数据预驱动电路20、主驱动电路30以及电源抖动补偿电路40；其中：

并转串电路10用于将待发送的有效数据由并行转换为串行后输出至有效数据预驱动电路20的输入端，并输出有效数据中当前的第一位正相数据、第二位正相数据以及第三位正相数据至电源抖动补偿电路40。并转串电路10的输入端作为高速串行发送电路的输入端，接收并行形式下待发送的有效数据。

例如，并转串电路10的输入端同时接收10bit的有效数据，如D[9]～D[0]，该并转串电路10将这些并行的有效数据转化为串行的有效数据之后，按照D[0]～D[9]的顺序通过自身的输出端正极输出至有效数据预驱动电路20的输入端正极，并按照

的顺序通过自身的输出端负极输出至有效数据预驱动电路20的输入端负极；另外，并转串电路10还将D[0]、D[1]和D[2]输出至电源抖动补偿电路40。需要说明的是，并转串电路10对多少bit的数据进行并行转串行处理，视实际应用情况而定即可。并转串电路10将多少位数据发送至电源抖动补偿电路40，可以依据电源抖动补偿电路40的处理位数而定即可，也即与电源抖动补偿电路40配合使用的并转串电路10的位宽视实际应用情况而定即可。

并转串电路10输出的有效数据驱动能力较弱，无法直接驱动主驱动电路30，因此，在主驱动电路30与并转串电路10之间设置有效数据预驱动电路20，以增强有效数据的驱动能力，进而驱动主驱动电路30。

有效数据预驱动电路20的供电端正极与电源相连，有效数据预驱动电路20的供电端负极接地，有效数据预驱动电路20的输出端与主驱动电路30相连，有效数据预驱动电路20用于对有效数据进行增强，即对有效数据中各位正相数据和各位反相数据均进行增强。在有效数据预驱动电路20对有效数据进行增强时，该有效数据预驱动电路20从电源抽取电流，以达到增强驱动能力的效果。

主驱动电路30用于对增强后的有效数据进行发送，即将有效数据发送至芯片外围，例如传输线或PCB(Printed CircuitBoard，印制电路板)。该主驱动电路30的尺寸大，其驱动能力最强。

电源抖动补偿电路40，用于为上述有效数据生成补偿数据，并且将增强后的补偿数据输出至能够匹配主驱动电路30的寄生负载电容的负载匹配电路440，使高速串行发送电路在发送有效数据时对电源和地形成周期性的充放电。

参见图1，该电源抖动补偿电路40，包括：连续数据判断电路410、补偿数据产生电路420、补偿数据预驱动电路430以及负载匹配电路440；其中：

连续数据判断电路410，用于判断高速串行发送电路待发送的有效数据是否处于连续固定数值状态。

具体的，连续数据判断电路410的输入端作为该电源抖动补偿电路40的输入端，与高速串行发送电路中的并转串电路10相连，接收该并转串电路10向电源抖动补偿电路40输出的有效数据，其中，连续数据判断电路410接收到的有效数据可以包括：有效数据中当前的第一位正相数据、第二位正相数据以及第三位正相数，比如D[0]、D[1]和D[2]；当然连续数据判断电路410接收到的有效数据也可以是包括其他数据，视实际应用情况而定即可，均在本申请的保护范围内。

补偿数据产生电路420用于输出补偿数据至补偿数据预驱动电路430的输入端，该补偿数据为在连续数据判断电路410判定有效数据处于连续固定数值状态时产生跳变的数据。

具体的，补偿数据产生电路420的输入端与连续数据判断电路410的输出端相连，该补偿数据产生电路420依据该连续数据判断电路410的输出信号，即其判断结果，产生有效数据的补偿数据；该补偿数据产生电路420的输出端与补偿数据预驱动电路430的输入端相连，补偿数据产生电路420通过其输出端将补偿数据输出至补偿数据预驱动电路430的输入端。

由于高速串行发送电路中并转串电路10输出的有效数据的驱动能力较弱，该补偿数据产生电路420的补偿数据的驱动能力也较弱，无法驱动负载匹配电路440，因此在该补偿数据产生电路420与负载匹配电路440之间，需要一个缓冲级增强信号的驱动能力的补偿数据预驱动电路430。

补偿数据预驱动电路430的供电端正极和高速串行发送电路中有效数据预驱动电路20的供电端正极均与电源相连，补偿数据预驱动电路430的供电端负极和有效数据预驱动电路20的供电端负极均与地相连，补偿数据预驱动电路430的输出端与负载匹配电路440相连。

补偿数据预驱动电路430用于对补偿数据进行增强，并输出增强后的补偿数据至负载匹配电路440；而负载匹配电路440用于匹配主驱动电路30的寄生负载电容，该寄生负载电容是指主驱动电路30连接于有效数据预驱动电路20输出端的负载电容；通过补偿数据预驱动电路430与电源和地的连接，以及补偿数据预驱动电路430对该负载匹配电路440的输出，使补偿数据预驱动电路430对电源和地的充放电电流和主数据通路匹配，即补偿数据和有效数据的时序一致，进而使高速串行发送电路在发送有效数据时对电源和地形成周期性的充放电。

需要说明的是，由于补偿数据预驱动电路430的尺寸比较大，其从电源抽取电流的能力比较强。具体的，在补偿数据预驱动电路430接收到补偿数据之后，将从电源抽取电能，对该补偿数据进行驱动能力增强，并且，由于有效数据和补偿数据存在周期性互补关系，即有效数据处于连续固定数值状态时产生跳变，对电源和地形成了周期性的充放电，从而抑制电源噪声即降低电源抖动。

本发明实施例中，通过连续数据判断电路410判断高速串行发送电路待发送的有效数据是否处于连续固定数值状态；若该有效数据处于连续固定数值状态，则其补偿数据产生电路420输出的补偿数据将产生跳变；然后，该补偿数据被补偿数据产生电路420输出至补偿数据预驱动电路430的输入端；由于补偿数据预驱动电路430的供电端正负极均与有效数据预驱动电路20的供电端正负极连接方式相同，即补偿数据预驱动电路430的供电端正极和有效数据预驱动电路20的供电端正极均与电源相连，两者的供电端负极均与地相连，且补偿数据预驱动电路430对补偿数据进行增强并输出至负载匹配电路440，而负载匹配电路440用于匹配主驱动电路30的寄生负载电容，进而使高速串行发送电路在发送有效数据时对电源和地形成周期性的充放电，即高速串行发送电路中的有效数据预驱动电路20和补偿数据预驱动电路430形成周期性从电源抽取电流，因此能够抑制电源噪声、降低电源抖动，提高电路的输出信号质量。

可选的，上述连续数据判断电路410，参见图4，包括：第一连续数据判断单元411、第二连续数据判断单元412、第一延迟单元413和第二延迟单元414；其中：

第一连续数据判断单元411，用于判断有效数据中当前的第一位正相数据和第二位正相数据是否一致。第二连续数据判断单元412，用于判断有效数据中当前的第二位正相数据和第三位正相数据是否一致。

具体的，有效数据中当前的第一位正相数据、第二位正相数据和第三位正相数据分别为：D[T]，D[T+1]，D[T+2]。具体的，从高速串行发送电路的并转串电路10中得到T、T+1、T+2时刻需要发送的数据D[T]，D[T+1]，D[T+2]，第一连续数据判断单元411判断D[T]与D[T+1]是否一致，得到判断信号E₀；第二连续数据判断单元412判断D[T+1]与D[T+2]是否一致，得到判断信号E₁。

在实际应用中，第一连续数据判断单元411和第二连续数据判断单元412各自包括一个同或门，具体的，E₀＝0时表示D[T]和D[T+1]不一致，E₀＝1时表示D[T]和D[T+1]一致，即D[T]和D[T+1]这两bit数据连续。E₁同理，在此不再一一赘述。

具体的，当前时刻，也即T＝0时，第一连续数据判断单元411判断D[0]与D[1]是否一致，得到判断信号E₀；第二连续数据判断单元412判断D[1]与D[2]是否一致，得到判断信号E₁。E₀＝0时表示D[0]和D[1]不一致，E₀＝1时表示D[0]和D[1]一致，即D[0]和D[1]这两bit数据连续。E₁同理，在此不再一一赘述。

需要说明的是，连续数据判断电路410只需要判断并转串电路10的有效数据中当前第一位正相数据D[0]、第二位正相数据D[1]和第三位正相数据D[2]；有效数据中当前的第四位正相数据D[4]及往后的其他正相数据待移位到第一位正相数据、第二位正相数据和第三位正相数据时才会进行判断。

第一延迟单元413的输入端与第一连续数据判断单元411的输出端相连，用于对第一连续数据判断单元411的输出数据进行延迟，即对E₀进行延迟；第二延迟单元414的输入端与第二连续数据判断单元412的输出端相连，用于对第二连续数据判断单元412的输出数据进行延迟，即对E₁进行延迟。第一延迟单元413的输出端作为连续数据判断电路410的第一输出端；第二延迟单元414的输出端作为连续数据判断电路410的第二输出端。

第一延迟单元413和第二延迟单元414对数据进行延迟，可以防止控制后续电路产生时序错误，参见图6所示的有效数据得到补偿数据过程中各个节点信号变化的时序图，可以看出E₀和E₁没有和第一时钟信号CLK_P或第二时钟信号CLK_N的沿对齐，就是由于上述第一延迟单元413和第二延迟单元414的延迟作用。

可选的，上述补偿数据产生电路420，参见图5，包括：第一补偿选择器422、第二补偿选择器425、第三补偿选择器423、第四补偿选择器426、第一补偿触发器421和第二补偿触发器424。

需要说明的是，图5所示的DFF为触发器(即第一补偿触发器421和第二补偿触发器424)，其d引脚用于接收触发器的输入数据，其clk引脚用于接收采样时钟信号；在其clk引脚接收的采样时钟信号处于上升沿跳变时，触发器将d引脚接收到的输入数据通过q引脚输出，并通过qb引脚输出与q引脚反相的数据；而在下一个采样时钟信号上升沿到来之前，q引脚和qb引脚的输出保持不变。图5所示MUX为选择器(即第一补偿选择器422、第二补偿选择器425、第三补偿选择器423及第四补偿选择器426)，其sel引脚的输入数据为0即sel＝0时，将选择0引脚的输入数据作为输出；其sel引脚的输入数据为1即sel＝1时，将选择1引脚的输入数据作为输出。

第一补偿选择器422的sel引脚与连续数据判断电路410的第一输出端相连，即第一补偿选择器422的sel引脚接收E₀，第一补偿选择器422的输出端与第二补偿触发器424的d引脚相连。

第一补偿触发器421的q引脚，分别与第一补偿选择器422的0引脚和第三补偿选择器423的0引脚相连，第一补偿触发器421的qb引脚，分别与第一补偿选择器422的1引脚和第四补偿选择器426的0引脚相连。

第二补偿选择器425的sel引脚与连续数据判断电路410的第二输出端相连，即第二补偿选择器425的sel引脚接收E₁，第二补偿选择器425的输出端与第一补偿触发器421的d引脚相连。

第二补偿触发器424的q引脚，分别与第二补偿选择器425的低电压输入端和第三补偿选择器423的1引脚相连，第二补偿触发器424的qb引脚，分别与第二补偿选择器425的1引脚和第四补偿选择器426的1引脚相连。

各个补偿触发器的clk引脚、第三补偿选择器423的sel引脚和第四补偿选择器426的sel引脚，分别用于接收相应的时钟信号。

在实际应用中，参见图6，该时钟信号包括：第一时钟信号CLK_P和第二时钟信号CLK_N；第一时钟信号CLKp和第二时钟信号CLK_N为相反的时钟信号；第二补偿触发器424的clk引脚接收第二时钟信号CLK_N。第一补偿触发器421的clk引脚、第三补偿选择器423和第四补偿选择器426的sel引脚，分别接收第一时钟信号CLK_P。另外，图6中，EVEN0、ODD1、ODD0、ODD0’和EVEN0’分别为图2和图5中相应节点的时序图。

第三补偿选择器423的输出端作为补偿数据产生电路420的输出端正极，输出补偿数据中的各位正相补偿数据；第四补偿选择器426的输出端作为补偿数据产生电路420的输出端负极，输出补偿数据中的各位反相补偿数据。

具体的，该补偿数据产生电路420利用连续数据判断的判断信号，生成有效数据中当前第一正相数据、第二正相数据和第三位正相数据的补偿数据，分别为第一正相数据的正相补偿数据、第二正相数据的正相补偿数据、第三位正相数据的正相补偿数据、第一正相数据的反相补偿数据、第二正相数据的反相补偿数据和第三位正相数据的反相补偿数据。

更进一步的，补偿数据产生电路420接收E₀和E₁，根据D[T]，D[T+1]，D[T+2]生成正相补偿数据D’[T]、D’[T+1]、D’[T+2]，该D’[T]、D’[T+1]、D’[T+2]由第三补偿选择器423的输出端即D’_P端口发送；同时，生成反相补偿数据

该

由第四补偿选择器426的输出端即D’_N端口发送。

参见图8，其实示出了D’_P、D’_N、D_P和D_N四个端口的输出数据的时序图，通过图8可以看出，补偿数据(D’_P和D’_N)在有效数据(D_P和D_N)出现连续相同数据时，会产生一个补偿数据跳变，由此会形成周期性的对电源和地进行充放电。

在本实施例中，利用随机的有效数据产生与之相对应的补偿数据，补偿数据可以驱动补偿数据发送通路，与有效数据共同形成对电源和地周期性的充放电，从而减少电源的抖动，提升数据的输出质量。

可选的，补偿数据预驱动电路430，参见图7，包括：第一补偿数据预驱动单元431和第二补偿数据预驱动单元432；其中：

第一补偿数据预驱动单元431的供电端正极和第二补偿数据预驱动单元432的供电端正极均与电源VDD相连，第一补偿数据预驱动单元431的供电端负极和第二补偿数据预驱动单元432的供电端负极均与地相连。第一补偿数据预驱动单元431和第二补偿数据预驱动单元432对各自的补偿数据进行驱动能力增强时，从电源VDD抽取电流。此时，由于补偿数据与有效数据存在周期性互补关系，即正相补偿数据与正相有效数据周期性互补，反相补偿数据与反相有效数据周期性互补；也即，据每个固定数据周期都会产生一次跳变，对电源VDD地就形成了周期性的充放电，从而会减少电源VDD的抖动，即供电电压在一定范围内的随机抖动。

第一补偿数据预驱动单元431的输入端与补偿数据产生电路420的输出端正极相连，接收补偿数据中的各位正相补偿数据，即D’[T]，D’[T+1]，D’[T+2]。第二补偿数据预驱动单元432的输入端与补偿数据产生电路420的输出端负极相连，接收补偿数据中的各位反相补偿数据，即

第一补偿数据预驱动单元431的输出端和第二补偿数据预驱动单元432的输出端分别与负载匹配电路440相连。具体的，第一补偿数据预驱动单元431对D’[T]，D’[T+1]，D’[T+2]进行增强，并将增强后的正相补偿数据D’[T]，D’[T+1]，D’[T+2]发送至负载匹配电路440；第二补偿数据预驱动单元432对

进行增强，并将增强后的正相补偿数据

发送至负载匹配电路440。

另外，由于，补偿数据预驱动电路430向匹配主驱动电路30的寄生负载电容的负载匹配电路440输出增强后的补偿数据，使补偿数据预驱动电路430匹配对电源和地的充放电电流与主数据通路即有效数据预驱动电路20匹配，使得补偿数据和有效数据的时序一致，可以连同有效数据通路对电源和地构成周期性的充放电，从而抑制电源噪声。

本发明另一实施例还提供了一种高速串行发送电路，其具体结构和原理参见上述实施例以及图1，此处不再一一赘述。

可选的，并转串电路10包括：第一选择器103、第二选择器104、N个第一触发器101和N+1个第二触发器102，N为正整数。

图2中所示的选择器MUX与触发器DFF的原理参见上述实施例即可，此处不再赘述。

参见图2，其示出半速率10bit的并转串电路，即图2以N＝4为例进行展示。

第i个第一触发器101的d引脚和第i+1个第一触发器101的q引脚相连，接收有效数据中当前的第2i+1位正相数据；i为正整数，且1≤i≤N-1；第N个第一触发器101的d引脚，接收所述有效数据中当前的第2N+1位正相数据。

具体的，第1个第一触发器101的d引脚与第2个第一触发器101的q引脚相连，接收有效数据中当前的第三位正相数据(如图2所示的D[2])；第2个第一触发器101的d引脚与第3个第一触发器101的q引脚相连，接收有效数据中当前的第五位正相数据(如图2所示的D[4])；第3个第一触发器101的d引脚与第4个第一触发器101的q引脚相连，接收有效数据中当前的第七位正相数据(如图2所示的D[6])；第4个第一触发器101的d引脚接收有效数据中当前的第九位正相数据(如图2所示的D[8])。

第1个第一触发器101的q引脚与第一选择器103的0引脚(如图2所示的0引脚)相连，接收有效数据中当前的第一位正相数据(如图2所示的D[0])；第1个第一触发器101的qb引脚与第二选择器104的0引脚(如图2所示的0引脚)相连，接收有效数据中当前的第一位反相数据(如图2所示的

)。

第j个第二触发器102的d引脚和第j+1个第二触发器102的q引脚相连，接收有效数据中当前的第2j位正相数据，j为正整数，且1≤j≤N；第N+1个第二触发器102的d引脚，接收所述有效数据中当前的第2(N+1)位正相数据。

具体的，第1个第二触发器102的d引脚和第2个第二触发器102的q引脚相连，接收有效数据中当前的第二位正相数据(如图2所示的D[1])；第2个第二触发器102的d引脚和第3个第二触发器102的q引脚相连，接收有效数据中当前的第四位正相数据(如图2所示的D[3])；第3个第二触发器102的d引脚和第4个第二触发器102的q引脚相连，接收有效数据中当前的第六位正相数据(如图2所示的D[5])；第4个第二触发器102的d引脚和第5个第二触发器102的q引脚相连，接收有效数据中当前的第八位正相数据(如图2所示的D[7])；第5个第二触发器102的d引脚接收有效数据中当前的第十位正相数据(如图2所示的D[9])。

第1个第二触发器102的q引脚与第一选择器103的1引脚(如图2所示的1引脚)相连，接收有效数据中当前的前一位正相数据(如图2所示的D[-1])；第1个第二触发器102的qb引脚与第二选择器104的1引脚(如图2所示的1引脚)相连，接收有效数据中当前的前一位反相数据(如图2所示的

第1个第二触发器102的clk引脚接收第二时钟信号CLK_N，其他第二触发器102的clk引脚、各个第一触发器101的clk引脚、第一选择器103的sel引脚和第二选择器104的sel引脚，均接收第一时钟信号CLK_P。其中，第一时钟信号CLK_P和第二时钟信号CLK_N为相反的时钟信号。

第一选择器103的输出端(如图2所示的D_P端口)作为并转串电路10的输出端正极，输出有效数据中的各位正相数据。第二选择器104的输出端(如图2所示的D_N端口)作为并转串电路10的输出端负极，输出有效数据中的各位反相数据。具体的，D_P端口以D[0]～D[9]的顺序进行串行发送，D_N端口以

的顺序进行串行发送。

需要说明的是，并转串电路分为全速、半速和1/4速等类型。全速是并转串电路的每个串行clk周期输出一个数据；半速并转串电路是指并转串电路工作clk频率是串行速率的一半，即每半个串行clk周期输出一个数据，即利用每个clk周期的上升下降沿，或者clk每个周期的高低电平，各输出一个数据。图6为针对半速10bit的并转串电路从D_P得到D’_P各个节点信号变化过程的时序图，在此仅为一种示例。如图2所示的并转串电路10为半速类型，当然，该并转串电路10也可以是全速或1/4速等其他类型，也即图1所示的高速串行发送电路可以应用全速、半速、1/4速率等任一类型的并转串电路，只要能够通过电源抖动补偿电路实现相应的电源抖动抑制功能即可，在此不再一一赘述，均在本申请的保护范围内。

可选的，参见图3，有效数据预驱动电路20，包括：第一有效数据预驱动单元201和第二有效数据预驱动单元202；其中，

第一有效数据预驱动单元201的供电端正极和第二有效数据预驱动单元202的供电端正极均与电源VDD相连，第一有效数据预驱动单元201的供电端负极和第二有效数据预驱动单元202的供电端负极均与地相连。第一有效数据预驱动单元201和第二有效数据预驱动单元202对各自的有效数据进行驱动能力增强时，从电源VDD抽取电流。

第一有效数据预驱动单元201的输入端与并转串电路10的输出端正极(如图3所示的D_P端口)相连，接收有效数据中的各位正相数据，即D[0]～D[9]。第二有效数据预驱动单元202的输入端与并转串电路10的输出端负极(如图3所示的D_N端口)相连，接收有效数据中的各位反相数据，即

第一有效数据预驱动单元201的输出端和第二有效数据预驱动单元202的输出端分别与主驱动电路30相连，具体的，第一有效数据预驱动单元201的输出端与主驱动电路30的输入端正极相连，第一有效数据预驱动单元201对D[0]～D[9]进行增强，并将增强后的正相有效数据即D[0]～D[9]发送至主驱动电路30的输入端正极；第二有效数据预驱动单元202的输出端与主驱动电路30的输入端负极相连，第二有效数据预驱动单元202对

进行增强，并将增强后的反相有效数据即

发送至主驱动电路30的输入端负极。

在实际应用中，上述并转串电路10还可以是M抽头并转串电路，M为大于1的正整数。向并转串电路10输入一组待发送的有效数据时，若并转串电路10为单抽头并转串电路，则该并转串电路10输出一组待发送的有效数据；若并转串电路10为多抽头并转串电路，则参见图9(以M＝3为例进行展示)并转串电路10输出多组待发送的有效数据，多组待发送的有效数据，将在分别经过有效数据预驱动电路20以及各个延迟有效数据预驱动电路60之后，驱动主驱动电路30。该并转串电路10中的多抽头滤波器能够增强发送信号的高频成分，抵消外部数据传输线对高频信号的衰减，从而实现预加重功能，提高并转串电路10的驱动能力。

以M＝3为例进行说明，参见图9，并转串电路10的tap0端口输出未延迟的有效数据至有效数据预驱动电路20，并转串电路10的tap1端口输出延迟一个bit的有效数据至一个延迟有效数据预驱动电路60，并转串电路10的tap2端口输出延迟两个bit的有效数据至另一个延迟有效数据预驱动电路60。也即，tap0端口的输出数据没有延迟；tap1端口的输出数据相比tap0的输出数据有一个bit延迟，tap2端口的输出数据相比tap0的输出数据有两个bit延迟；M大于3的情况可以以此类推，不再赘述。

在此，以2抽头并转串电路为例进行详细说明，其输出两路有效数据；其中，一路输出即为上述有效数据，如上述D[0]～D[9]以及

另一路输出则为对上述有效数据进行一个bit延迟后的数据，简称延迟有效数据。M取大于2的值时，情况与此类似，不再一一赘述。

由于各个延迟有效数据的通路对电源和地进行充放电也会带来电源噪声，因此，对应的，可以在电源抖动补偿电路40中额外设置延迟模块460，将其补偿数据产生电路420得到的补偿数据进行延迟，再输出延迟补偿数据至各自对应的延迟补偿数据预驱动电路450；若并转串电路10为2抽头并转串电路，则电源抖动补偿电路40中额外设置一个延迟模块460即可，对补偿数据进行一个bit延迟，得到延迟补偿数据。该延迟补偿数据也通过相应的延迟补偿数据预驱动电路450连接负载匹配电路440，进而使延迟补偿数据经过延迟补偿数据预驱动电路450时会对电源和地进行充放电，即可对延迟有效数据的通路的电源充放电进行补偿。

当M大于2时，对于各个延迟模块460的具体位置设置可以是：

各个延迟模块460的输入端均与补偿数据产生电路420的输出端相连，各个延迟模块460的输出端分别与各个延迟补偿数据预驱动电路450的输入端一一对应相连(图9以M＝3为例进行展示)；此时，各个延迟模块460的延迟位数不同；如一个延迟模块460对补偿数据进行进行一个bit的延迟，另一个延迟模块460对补偿数据进行两个bit的延迟，以此类推，不再赘述。

或者，各个延迟模块460依次串联成串联支路；补偿数据产生电路420的输出端与该串联支路的输入端相连，而各个延迟模块460的输出端分别与各个延迟补偿数据预驱动电路450的输入端一一对应相连(未进行图示)。比如，与图9中tap1端口对应的延迟模块，其输出的延迟补偿数据为将补偿数据延迟一个bit的数据，对应tap1端口输出的延迟有效数据，其输入端直接与补偿数据产生电路420输出端相连；而与图9中tap2端口对应的延迟模块，其输出的延迟补偿数据为将补偿数据延迟两个bit的数据，对应tap2端口输出的延迟有效数据，其输入端通过前一个延迟模块与补偿数据产生电路420的输出端相连，以此类推；此时，各个延迟模块460的延迟位数相同。

在本实施例中，电源抖动补偿电路40生成有效数据对应的补偿数据，使高速串行发送电路在发送有效数据时对电源和地形成周期性的充放电，因此能够抑制电源噪声、降低电源抖动，提高电路的输出信号质量。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种高速串行发送电路的电源抖动补偿电路，其特征在于，包括：连续数据判断电路、补偿数据产生电路、补偿数据预驱动电路以及负载匹配电路；其中：

所述连续数据判断电路用于判断所述高速串行发送电路待发送的有效数据是否处于连续固定数值状态；

所述补偿数据产生电路用于输出补偿数据至所述补偿数据预驱动电路的输入端，所述补偿数据为在所述连续数据判断电路判定所述有效数据处于连续固定数值状态时产生跳变的数据；

所述补偿数据预驱动电路的供电端正极和所述高速串行发送电路中有效数据预驱动电路的供电端正极均与电源相连，所述补偿数据预驱动电路的供电端负极和所述有效数据预驱动电路的供电端负极均与地相连，所述补偿数据预驱动电路的输出端与所述负载匹配电路相连，所述补偿数据预驱动电路用于对所述补偿数据进行增强并输出至所述负载匹配电路；

所述负载匹配电路用于匹配所述高速串行发送电路中主驱动电路的寄生负载电容，使所述高速串行发送电路在发送所述有效数据时对所述电源和地形成周期性的充放电。

2.根据权利要求1所述的高速串行发送电路的电源抖动补偿电路，其特征在于，所述连续数据判断电路，包括：第一连续数据判断单元、第二连续数据判断单元、第一延迟单元和第二延迟单元；其中：

所述第一连续数据判断单元，用于判断所述有效数据中当前的第一位正相数据和第二位正相数据是否一致；

所述第二连续数据判断单元，用于判断所述有效数据中当前的第二位正相数据和第三位正相数据是否一致；

所述第一延迟单元的输入端与所述第一连续数据判断单元的输出端相连，用于对所述第一连续数据判断单元的输出数据进行延迟；

所述第二延迟单元的输入端与所述第二连续数据判断单元的输出端相连，用于对所述第二连续数据判断单元的输出数据进行延迟；

所述第一延迟单元的输出端作为所述连续数据判断电路的第一输出端；所述第二延迟单元的输出端作为所述连续数据判断电路的第二输出端。

3.根据权利要求2所述的高速串行发送电路的电源抖动补偿电路，其特征在于，所述第一连续数据判断单元和所述第二连续数据判断单元各自包括一个同或门。

4.根据权利要求1所述的高速串行发送电路的电源抖动补偿电路，其特征在于，所述补偿数据产生电路，包括：第一补偿选择器、第二补偿选择器、第三补偿选择器、第四补偿选择器、第一补偿触发器和第二补偿触发器；其中：

所述第一补偿选择器的sel引脚与所述连续数据判断电路的第一输出端相连，所述第一补偿选择器的输出端与第二补偿触发器的d引脚相连；

所述第一补偿触发器的q引脚，分别与所述第一补偿选择器的0引脚和所述第三补偿选择器的0引脚相连，所述第一补偿触发器的qb引脚，分别与所述第一补偿选择器的1引脚和所述第四补偿选择器的0引脚相连；

所述第二补偿选择器的sel引脚与所述连续数据判断电路的第二输出端相连，所述第二补偿选择器的输出端与第一补偿触发器的d引脚相连；

所述第二补偿触发器的q引脚，分别与所述第二补偿选择器的低电压输入端和所述第三补偿选择器的1引脚相连，所述第二补偿触发器的qb引脚，分别与所述第二补偿选择器的1引脚和所述第四补偿选择器的1引脚相连；

所述第二补偿触发器的clk引脚接收第二时钟信号；

所述第一补偿触发器的clk引脚、第三补偿选择器的sel引脚和第四补偿选择器的sel引脚，分别接收第一时钟信号；所述第一时钟信号和第二时钟信号为相反的时钟信号；

所述第三补偿选择器的输出端作为所述补偿数据产生电路的输出端正极，输出所述补偿数据中的各位正相补偿数据；

所述第四补偿选择器的输出端作为所述补偿数据产生电路的输出端负极，输出所述补偿数据中的各位反相补偿数据。

5.根据权利要求1-4任一所述的高速串行发送电路的电源抖动补偿电路，其特征在于，所述补偿数据预驱动电路包括：第一补偿数据预驱动单元和第二补偿数据预驱动单元；其中：

所述第一补偿数据预驱动单元的供电端正极和所述第二补偿数据预驱动单元的供电端正极均与所述电源相连，第一补偿数据预驱动单元的供电端负极和第二补偿数据预驱动单元的供电端负极均与地相连；

所述第一补偿数据预驱动单元的输入端与所述补偿数据产生电路的输出端正极相连，接收所述补偿数据中的各位正相补偿数据；

所述第二补偿数据预驱动单元的输入端与所述补偿数据产生电路的输出端负极相连，接收所述补偿数据中的各位反相补偿数据；

所述第一补偿数据预驱动单元的输出端和所述第二补偿数据预驱动单元的输出端分别与所述负载匹配电路相连。

6.一种高速串行发送电路，其特征在于，包括：并转串电路、有效数据预驱动电路、主驱动电路以及如权利要求1-5任一所述的电源抖动补偿电路；其中：

所述并转串电路用于将待发送的有效数据由并行转换为串行后输出至所述有效数据预驱动电路的输入端，并输出所述有效数据中当前的第一位正相数据、第二位正相数据以及第三位正相数据至所述电源抖动补偿电路；

所述有效数据预驱动电路的供电端正极与电源相连，所述有效数据预驱动电路的供电端负极接地，所述有效数据预驱动电路的输出端与所述主驱动电路相连，所述有效数据预驱动电路用于对所述有效数据进行增强；

所述主驱动电路用于对增强后的所述有效数据进行发送。

7.根据权利要求6所述的高速串行发送电路，其特征在于，所述并转串电路包括：第一选择器、第二选择器、N个第一触发器和N+1个第二触发器，N为正整数；其中：

第i个第一触发器的d引脚和第i+1个第一触发器的q引脚相连，接收所述有效数据中当前的第2i+1位正相数据；i为正整数，且1≤i≤N-1；

第N个第一触发器的d引脚，接收所述有效数据中当前的第2N+1位正相数据；

第j个第二触发器的d引脚和第j+1个第二触发器的q引脚相连，接收所述有效数据中当前的第2j位正相数据；j为正整数，且1≤j≤N；

第N+1个第二触发器的d引脚，接收所述有效数据中当前的第2(N+1)位正相数据；

第1个第一触发器的q引脚与所述第一选择器的0引脚相连，接收所述有效数据中当前的第一位正相数据；

第1个第二触发器的q引脚与所述第一选择器的1引脚相连，接收所述有效数据中当前的前一位正相数据；

第1个第一触发器的qb引脚与所述第二选择器的0引脚相连，接收所述有效数据中当前的第一位反相数据；

第1个第二触发器的qb引脚与所述第二选择器的1引脚相连，接收所述有效数据中当前的前一位反相数据；

第1个第二触发器的clk引脚接收第二时钟信号，其他第二触发器的clk引脚、各个第一触发器的clk引脚、第一选择器的sel引脚和第二选择器的sel引脚，均接收第一时钟信号；所述第一时钟信号和所述第二时钟信号为相反的时钟信号；

所述第一选择器的输出端作为所述并转串电路的输出端正极，输出所述有效数据中的各位正相数据；

所述第二选择器的输出端作为所述并转串电路的输出端负极，输出所述有效数据中的各位反相数据。

8.根据权利要求6所述的高速串行发送电路，其特征在于，所述有效数据预驱动电路，包括：第一有效数据预驱动单元和第二有效数据预驱动单元；其中，

所述第一有效数据预驱动单元的供电端正极和所述第二有效数据预驱动单元的供电端正极均与所述电源相连，第一有效数据预驱动单元的供电端负极和第二有效数据预驱动单元的供电端负极均与地相连；

所述第一有效数据预驱动单元的输入端与所述并转串电路的输出端正极相连，接收所述有效数据中的各位正相数据；

所述第二有效数据预驱动单元的输入端与所述并转串电路的输出端负极相连，接收所述有效数据中的各位反相数据；

所述第一有效数据预驱动单元的输出端和所述第二有效数据预驱动单元的输出端分别与所述主驱动电路相连。

9.根据权利要求6-8任一所述的高速串行发送电路，其特征在于，所述并转串电路为M抽头并转串电路，M为大于1的正整数；

则所述高速串行发送电路还包括M-1个延迟有效数据预驱动电路，所述M抽头并转串电路的一组输出端与所述有效数据预驱动电路的输入端相连，所述M抽头并转串电路的另外M-1组输出端分别与M-1个所述延迟有效数据预驱动电路的输入端一一对应相连；

所述延迟有效数据预驱动电路的供电端正极与所述电源相连，所述延迟有效数据预驱动电路的供电端负极接地，所述延迟有效数据预驱动电路的输出端与所述主驱动电路相连。

10.根据权利要求9所述的高速串行发送电路，其特征在于，所述电源抖动补偿电路，还包括M-1个延迟补偿数据预驱动电路以及M-1个延迟模块；

所述延迟补偿数据预驱动电路的供电端正极与所述电源相连，所述延迟补偿数据预驱动电路的供电端负极接地，所述延迟补偿数据预驱动电路的输出端与所述电源抖动补偿电路中的负载匹配电路相连；

所述补偿数据产生电路的输出端，与所述电源抖动补偿电路中补偿数据预驱动电路的输入端相连，还通过M-1个所述延迟模块分别与M-1个所述延迟补偿数据预驱动电路的输入端一一对应相连；其中，各个所述延迟模块的延迟位数不同；或者，

M-1个所述延迟模块依次串联成串联支路，且所述补偿数据产生电路的输出端分别与所述补偿数据预驱动电路的输入端以及所述串联支路的输入端相连，M-1个所述延迟模块的输出端分别与M-1个所述延迟补偿数据预驱动电路的输入端一一对应相连；其中，各个所述延迟模块的延迟位数相同。

Images