CN107046420A - Sr锁存电路、集成电路以及串行器解串器 - Google Patents

Abstract

本发明涉及SR锁存电路、集成电路以及串行器解串器。提供了一种具有单门延时的SR锁存电路，该电路具有使能输入端和SR锁存器。存在第一输入级，具有用于接收设置输入的输入端和用于生成SR锁存电路输出的第一分量的输出端，第一输入级仅具有一个接收使能输入的晶体管，第一输入级在使能时变得透明，第一输入级在第一输入级的输入端和第一输入级的输出端之间具有单门延时。存在第二输入级，具有用于接收重置输入的输入端和用于生成SR锁存电路输出的第二分量的输出端，第二输入级仅有一个接收使能输入的晶体管，第二输入级在使能时变得透明，第二输入级在第二输入级的输入端和第二输入级的输出端之间具有单门延时。

Description

SR锁存电路、集成电路以及串行器解串器

技术领域

本申请涉及SR锁存电路。

背景技术

SR锁存电路(设置/重置)是一种异步设备：它独立于控制信号工作，仅依赖于S和R输入的状态。当将高值施加到SR锁存器的设置线时，Q输出上升。SR锁存电路具有反馈机制，该机制使得即使S输入再次降低，Q输出仍保持高值。这就是锁存电路如何用作存储设备的。相反地，重置线的高输入会驱动Q输出低，这有效地重置锁存器的“记忆”。当两个输入端都低时，所述锁存电路“锁存”——它保持在之前的设置或重置状态。

发明内容

传统的SR锁存器由于通常是由多个级(具有多门延时)组成的而会在高速数据路径中增加显著的延时。传统的SR锁存器在输入端和输出端之间通常具有至少两个门延时。这对于在要求高速的电路中(例如在用在高速应用的决策反馈均衡器中)的使用可能有问题。具体而言，对于加在反馈路径中的SR锁存电路，速度对于整个系统性能可能很关键。

根据本发明的一个方面，提供了一种具有使能输入和SR锁存电路输出的SR锁存电路，包括：第一输入级，具有用于接收设置输入的输入端和用于生成SR锁存电路输出的第一分量的输出端，第一输入级仅具有一个接收使能输入的晶体管，第一输入级在使能时变得透明，第一输入级在第一输入级的输入端和第一输入级的输出端之间具有单门延时；第二输入级，具有用于接收重置输入的输入端和用于生成SR锁存电路输出的第二分量的输出端，第二输入级仅有一个接收使能输入的晶体管，第二输入级在使能时变得透明，第二输入级在第二输入级的输入端和第二输入级的输出端之间具有单门延时。

根据本发明的另一个方面，提供了一种方法，包括：使用使能输入将第一输入级和第二输入级控制为透明；在第一输入级接收设置输入并且在第二输入级接收重置输入，设置输入和重置输入的每一个都是RZ(归零)信号，所述归零信号被定时为在使能输入使得输入级变得透明之后变得有效；第一输入级生成补充SR(设置重置)锁存电路输出的第一分量，在设置输入和补充SR锁存电路输出的第一分量之间具有单门延时；第二输入级生成补充SR(设置重置)锁存电路输出的第二分量，在设置输入和补充SR锁存电路输出的第二分量之间具有单门延时。

附图说明

现将参照附图描述本发明的实施方式，在附图中：

图1为由本发明的实施方式提供的具有单门延时的SR锁存电路的简化框图；

图2为由本发明的实施方式提供的具有单门延时的SR锁存电路的简化电路图；

图3和图4为与图2关联的时序图；

图5为由本发明的实施方式提供的具有单门延时的另一个SR锁存电路的简化电路图；

图6A和图6B为存储电路的可替代形式的简化电路图；

图7为决策反馈均衡器的简化框图；

图8A为由本发明的实施方式提供的强制限幅电路和SR锁存器的简化电路图；

图8B为与图8A关联的时序图；

图9为串行器解串器(SerDes)接收器的简化框图；

图10为单击展开DEF(决策反馈均衡器)的简化框图；

图11为使用25G NRZ技术的系统的简化框图。

具体实施方式

参照图1，示出了由本发明的实施方式提供的SR锁存电路。SR锁存电路具有第一输入级50，该级具有用于接收设置输入的输入端和用于生成SR锁存电路输出的第一分量op的输出端。第一输入级仅具有一个接收使能输入的晶体管51。第一输入级在使能时变得透明，并且在第一输入级的输入端和第一输入级的输出端之间具有单门延时。在示出的实例中，使能输入为enb(使能条)，当enb低时，使得输入级变得透明。这样的输入级的具体实例在下文描述。还示出的有第二输入级52，该级具有用于接收重置输入的输入端和用于生成SR锁存电路输出的第二分量on的输出端。所述第二输入级仅有一个接收使能输入的晶体管53。第二输入级在使能时变得透明，并且在第二输入级的输入端和第二输入级的输出端之间具有单门延时。

晶体管51、53分别为PMOS和NMOS晶体管。但是这是具体的实施方式。

上面的描述是指单门延时。传统上，单门延时被定义为存在于当从输入数据到输出数据最长的路径为单晶体管门导通的延时时。但是注意，单门的延时可变化。一般来说，设备越大，延时越低，但是功率越高。但是，不管处理晶体管通道导通的时间所具有的尺寸如何，延时存在更低的限制。

在一些实施方式中，锁存电路被配置为接收作为RZ(归零)信号的设置和重置输入信号，所述归零信号被定时为在使能输入使得输入级50、52变得透明之后变得有效。例如，这些可从生成设置输入和重置输入信号的输入生成电路接收。输入生成电路例如可以是强制限幅电路。

还示出了存储电路62，该电路具有与第一输出端和第二输出端交叉连接的第一输入端和第二输入端，第一输出端还连接至第一输入级50的输出端，并且第二输出端还连接至第二入级52的输出端。存储电路用来保存输入级的输出端处的值。然而，对于高频操作，可以在电路能够依靠输出端处的寄生电容在足够长的时间段保存值的情况下省略存储电路。

在一些实施方式中，锁存电路被配置为对设置输入和重置输入进行归零标识(return-to-zero signaling)，和对SR锁存电路输出进行非归零标识(non-return-to-zero signaling)。在一些实施方式中，输入级具有由使能激活的透明状态，并且输入级被配置为在透明状态时对存储电路提供过强的动力。

参照图2，示出了由本发明的实施方式提供的SR锁存电路。这是图1中的SR锁存电路的具体实例。电路具有用于接收设置信号和重置信号的set节点和reset节点140、142，以及用于接收使能输入enb的enb节点107，enb为使能条的简称形式，或使能信号的补充。电路的输出在节点on和op上获取。

set节点140连接至PMOS晶体管102和NMOS晶体管104的输入端，PMOS晶体管102和NMOS晶体管104一起形成反相电路100。晶体管102还连接至PMOS晶体管106，PMOS晶体管106连接至enb节点107。更具体而言，set节点140连接至晶体管102、104的栅极。晶体管104的源极接地。晶体管104、102的漏极连接在一起，并连接至节点on。晶体管102的源极连接至晶体管106的漏极。使能输入enb在晶体管106的栅极处被接收。晶体管106的源极连接至电源。

反相电路100与PMOS晶体管106结合构成图1中具有单门延时的第一输入级50的具体实例。注意，使能输入enb在单晶体管106处被接收。

类似地，重置节点142连接至PMOS晶体管132和NMOS晶体管134的输入端，PMOS晶体管132和NMOS晶体管134一起形成反相电路130。晶体管132还连接至PMOS晶体管136。PMOS晶体管136连接至enb节点107。

更具体而言，重置节点142连接至晶体管132、134的栅极。晶体管134的源极接地。晶体管134、132的漏极连接到一起，并连接至节点op。晶体管132的源极连接至晶体管136的漏极。使能输入enb在晶体管136的栅极处被接收。晶体管136的源极连接至电源。

反相器130与PMOS晶体管136结合形成图1中具有单门延时电路的第二输入级52的具体实例。注意，使能输入enb在单晶体管132处被接收。

还示出了由交叉耦接的反相器112、120组成的存储电路110。反相器112由PMOS晶体管114和NMOS晶体管116组成，并且具有连接至节点op的输入端和连接至节点on的输出端。反相器120由PMOS晶体管122和NMOS晶体管124组成，并且具有连接至节点on的输入端和连接至节点op的输出端。

在图2的描述中，电源是指电源和地面。更一般而言，可以使用用于CMOS电路的任何合适的电源。其他示例性命名规范包括正极和负极，或者vdd和vss。

存储电路110是图1中的存储电路62的具体实例。

就图2的电路而言，使能为低电平有效，而在节点set和节点reset处的信号为高电平有效。设置和重置信号携带互补的输入数据并使用RZ(归零)信号。对于互补输入数据，(set，reset)＝(1,0)为1，并且(set，reset)＝(0,1)为0。数据对于半个使能周期是有效的，之后对于另外半个周期返回零。在on和op节点处的输出信号是互补NRZ(非归零)信号，并且对于整个使能周期是有效的。(op，on)＝(1,0)为1，(op，on)＝(0,1)为0。

操作目标是set和reset中一次只允许一个为高值，此外，这只有在enb为低值时允许。这个目标可通过前面的电路中的enb、set和set信号的合适的定义来实现。Enb与用来生成set(设置)和reset(重置)的时钟相关。使enb早于set和reset可增加速度，但是以更高的功率为代价。这一点将在下文讨论时序图时具体描述。

就图2的电路而言，当enb为低值时，反相电路100、130像常规反相器那样感测新的数据。在这个时间期间，反相电路100、130对存储电路110提供过强功率。例如，这可通过在反相电路100,130中使用比在存储电路110中更大的晶体管来实现。

当enb为高值，反相器可拉回低值，但是不能拉到高值。换句话说，“1”输入会被拉到低值，但“0”输入不会被拉到高值。在这个时间期间，锁存电路保持之前的数据。但是，如下文详细描述的，只有当enb为高值时，(0，0)输入有效。

注意，反相电路100与PMOS晶体管106的结合不同于传统的时钟反相器(clockedinverter)。传统的时钟反相器会包括连接至晶体管104的时钟NMOS晶体管。这两个时钟晶体管会接收时钟输入时钟，时钟b实际上为栅极的输入数据。当时钟b为高值时，这个额外的晶体管会拉到零高值。但是，另外，这个晶体管会增加了电路的输入电容，因为现在额外的晶体管和晶体管104都需要充电，以便在输出节点on上生成1。利用这样一个传统的时钟反相电路，将存在一个门延时。然而，如果时钟NMOS的尺寸与输入NMOS的尺寸一样，延迟会有两倍大。另一个方法是实现与提供的电路相同的延时，输入NMOS和时钟NMOS可能需要两倍大(因此增大了前述电路上的荷载)。减小的输入电容可帮助改善前述级的性能。与之相反，对于时钟反相器，其中时钟作为栅极的数据，在一些实施方式中，使能信号被用来在输入信号有效之前激活输入级。在这个意义上，使能信号不作为栅极的输入数据。

图3为示出锁存“1”的时序图，其中，先前的值为“0”。调用，在输入节点set、reset处，“1”输入由(1,0)表示。时序图示出了enb、set、reset、op和on的标绘图。开始状态为enb高值，RZ信号(set，reset)＝(0，0)，并且NRZ信号(op，on)＝(0，1)表示“0”，此为先前的锁存电路状态。

在电路的reset(重置)侧，enb在200降低，使得反相器130用作正常反相器。reset输入为零并且enb为低值，这样在202op被拉到高值，其涉及为晶体管134充电。

在电路的set(设置)侧，enb降低，使得反相电路100用作正常反相器。当set在204升高，在206on被拉到低值。

图4为示出锁存“1”的时序图，其中，先前的值为“1”。如前文，在输入节点set、rest处，“1”输入由(1，0)表示。时序图示出了enb、set、reset、op和on的标绘图。开始状态为enb高值，RZ信号(set，reset)＝(0，0)，并且NRZ信号(op，on)＝(0，1)表示“1”，此为先前的锁存电路状态。

在电路的reset(重置)侧，enb在210处降低，使得反相器130用作正常反相器。reset输入为低值并且enb为低值，这与op为高值一致，因此节点op处没有变化。

在电路的set侧，enb在210处降低，使得反相电路100用作正常反相器。而set仍然为低值，节点on在214开始向on状态过渡，但是当set在212处升高时，在216处on被拉回到低值。

注意，将电路锁存到“0”的电路的性能与图3和4描述的一样，但是标志op和on的信号颠倒。

有利地，从图4的实例中可以看出，通过被enb降低触发，on开始向1状态充电，而不管其是否是最终为高值的set还是reset。如果set升高，on被拉回到零。然而，如果reset升高，on会继续被拉高(与图3的实例中op因set升高而被拉高的实例相同)。enb相较于set/reset越早，on/op充电越多。这可增加速度，因为相对于set/reset，on/op到达满电状态比原来早，如果不是通过enb下降触发的提前充电。然而，存在与电力消耗的折中。为了即使在on/op最终不会被拉高的情况下，为on/op部分充电，要消耗额外的电力。

基于用来在先前级中产生RS锁存电路输入脉冲(set/reset)的时钟的enb也可以在输入数据可用之前用来先发制人地开始SR锁存电路输出的切换。在输出完全切换之前，输入数据之后确定输出是否要完全切换。

可以看出，对于提供的电路，在set(设置)/reset(重置)输入和op/on输出之间存在单门延时。例如，当set升高时，on在由反相器100引起的单门延时之后降低。反相器100的输出在由反相器处理之后立刻出现在节点on处，尽管出现了存储电路110。同样地，当reset升高时，op在由反相器130引起的单门延时之后降低。反相器130的输出在由反相器处理之后立刻出现在节点op处，尽管出现了存储电路110。

下表1为图2的电路操作的真值表。在真值表中，“p”意为前面的状态，“x”意为未知。

表1

有效状态包括enb＝0，与set和reset高中的一个且仅其中一个结合。另一个有效状态是enb高值，set和reset低值。在这个状态中，电路处于锁存非透明状态。但是，可以看出，如果set或reset升高而enb为高值，在输出端被重现。在这个意义上，这些状态是无效的。

该性能可与传统时钟SR锁存电路形成对比，其真值重现在表2中。

表2

当(clk，set，reset)＝(0，0，0)或(0，1，1)时，传统锁存时钟SR锁存电路也具有码误差状态。这些状态中的性能是从属实施方式。

可以看出，当clk为高值，输出对于任何set和reset输入都有效。然而，代价是延时的增加，可能是两倍，假定NMOS晶体管为同样的尺寸。

图5为本发明的实施方式提供的另一个时钟SR锁存电路的电路图。这个电路与图2的电路相似，但是图2的电路基于低电平有效使能和高电平有效设置(set)、重置(reset)，图5的电路基于高电平有效使能，低电平有效设置(set)、重置(reset)。

有效状态可归纳如下：

对于同样的延时，提供的电路可以节约数据路径和时钟路径电力，代价是引起无效状态。然而，只要先前的级生成有效输入信号，这些状态不是问题。

图2的电路包括使用如图所示实施的一对反相器实施的存储电路110。应该理解的是，这是一个具体实例。可使用其他具有交叉耦接输入端和输出端的电路。

在一些实施方式中，其中，采用了非常快的时钟/数据速率，省略存储电路。这样的电路在下一个时钟周期开始之前会依靠寄生电容保持输出足够长的时间。寄生电容是来自电路和配线中的现有设备的电容，没有明显的存储电路。

另一个存储电路实例在图6A中绘出，其中，在节点op和on处的电容器用作存储单元。如上文提到的，在非常高的数据速率，可使用寄生电容。

图6B是特征为交叉耦接的时钟反相器的存储电路的另一个实例电路图。注意，这也是仅通过使能PMOS或仅通过使能NMOS完成的。对于这样的存储电路，这种情况下的使能阶段与输入级相反。也就是说，当输入级透明时，这些使能设备断开。

注意，传统的时钟SR锁存电路一般会用来将数据相对于时钟重新定时。在描述的实施方式中，将使能调整为与数据同步(反之亦然)，这样没有任何时间调整，从而减少延时。

与传统SR锁存器相比，在一些实例中可以实现两个方面的改善：

1)通过使用具有与数据同步的使能的SR锁存电路，这使得数据有效时锁存电路透明，从而实现单门延时。与传统SR锁存器相比，这还可减少先前级可见的荷载。

2)从传统时钟SR锁存器中去除时钟设备，从而进一步减少先前级上的荷载(对于同样的延时)。

3)减少时钟路径荷载，从而减少时钟路径功率。

图7为特征为由本发明的实施方式提供的时钟SR锁存电路的决策反馈均衡器(DFE)实例的简化框图。DFE具有移位寄存器900，由具有“T”延时的延时单元组成，其中，T为波特时段(波特时段为一比特持续的时间)。实例描述了三个延时单元，但是为具体的实施方式。延时单元的输出在增益级902以增益g0、g1、g2被加权，并且在904与输入数据结合。结合的输出通过限幅器906，其输出为恢复数据。这个输出也反馈给移位寄存器。

提供的SR锁存电路可被用作来实施该移位寄存器构件块。提供的SR锁存电路可在次速率或全速率应用中使用。在需要从归零到非归零信号的对话时，可使用它。例如，在图7中，到达g0/g1/g2增益级的信号必须是NRZ。

图8A描绘了先前级的实例(强制限幅器)，通常在950处表示，用于驱动提供的SR锁存器，其中一个实例在952处绘出。强制限幅器950和SR锁存电路952的组合功能的时序图在图8B中绘出。在这个实例中：

Enb信号低电平有效。强制限幅器通过下降沿激活(见下降的enb波形的箭头)；

强制限幅器被边缘激活：当enb下降时，输入数据在输出端处被感测并放大；当enb上升时。输出端预先充电(拉到地面)；

虽然大的ip/in信号作为实例绘出，典型的强制限幅器被设计为能够感测非常小的ip/in振幅(在一些情况下小到几微伏)，并输出大的振幅(达到电源振幅)；

实例示出了由强制限幅器采用的三个样本，以及SR锁存电路怎样过渡：

1.从0过渡到1(set上升，op/on＝10)

2.从1过渡到0(reset上升，op/on＝01)

3.从0到0，无过渡(set上升，op/on不改变)

第三个样本示出了SR锁存的先发制人性质(pre-emptive nature)，其中，enb导致op在reset将它拉下之前开始上升。

现参照图9，示出了由本发明的实施方式提供的SerDes(串行器/解串器)接收器路径的简化框图。SerDes为一对功能区块(发射器和接收器)，通常用在高速通信中，以弥补受到限制的输入/输出，或者将高速串行信号转化为低速并行电路，以便数字处理。这些区块在每个方向在串行数据和并行接口之间进行数据转换。术语“SerDes”一般指在各种技术和应用中使用的接口。SerDes的首要用处是提供单线/差分线上的数据传输，以便与并行互联相比，减少I/O引脚的数目和互连。

图9描绘的接收器路径包括DIN(数据输入)960、CTLE(连续时间线性均衡器)962、AGC(自动增益控制)964、DFE(决策反馈均衡器)966、Demux(解复用器)962和DOUT(数据输出)970。DOUT 970可例如具有80比特总线宽度，但是其他宽度也是可以的。接收器路径接收串行输入并将其转化为并行输出。

图9的DFE部分使用根据上文描述的其中一个实施方式的SR锁存电路实施。

图10为DFE的简化框图，所述DFE在一些实施方式中用于SerDes的接收器区块，并且例如可用作图9的SerDes接收器中的DFE 966。这个具体的实例是单击展开DFE(singletap unrolled DFE)。

DFE具有连接至抽头974的输入端972。抽头974的输出数据输入相应的限幅器978、980。两个限幅器978、980的输出被输入到多路复用器和具有选择的输入端983的锁存电路982的组合。组合的多路复用器和锁存电路982的输出端连接至SR锁存电路984，SR锁存电路984进而连接至锁存电路986。锁存电路的输出为恢复数据输出988，并且也作为选择输入983反馈回组合的多路复用器和锁存电路982。

在操作中，+H1和-H1的权重使用抽头974被加到输入端，并且两个潜在的解决方案都利用限幅器978、980限制/锁存。接下来组合的多路复用器和锁存电路982基于先前的解决方案选择+H1或-H1解决方案(基于先前的比特是1或是0决定当前的比特解决方案)。

图6的DFE的SR锁存电路984例如根据上面描述的其中一个实施方式使用SR锁存电路实施。

应该理解的是，还有很多DFE根据上面描述的其中一个实施方式使用SR锁存电路的实施方式选项，并且图10是一个非常特殊的例子。

现参照图11，图11示出了使用25G NRZ技术的系统实例的简化框图，该技术使用SerDes功能，诸如参照图9描述的，并包括图10中DFE的使用。

示出了第一电路板1000，例如通过背板或长板线连接至第二电路板1004。第一电路板1002包括组织ASIC 1000。第二电路板1004包括第一PHY重定时器1006，连接至组织ASIC 1002，并且还连接至端口ASIC或FPGA 1010，其之后按顺序连接至PHY重定时器1012和具有光输出端1020的光模块1016。组件1002、1006、1010、1012、1016之间的互连都是串行互连。PHY重定时器1008、端口ASIC或FPGA、PHY重定时器1014和具有光输出端1022的光模块1018以同样的方式互连。

在操作中，组织ASIC 1002可例如从数个不同的端口设备中接收数据。使用数据中的信息，所述设备会将数据路由至合适的目的地端口。PHY重定时器1006、1008、1012、1014在通过底板或长板线或者更一般任何引起劣化的信道传输之后，清理数据信号。端口ASIC或FPGA出于在数据输出之前进行分析、捕捉或修改的目的读取通过设备传输的数据。光模块1016是光信号和电信号之间的接口。通常，组织ASIC 1002、PHY重定时器1006、1008、1012、1014、端口ASIC或FPGA 1010每一个是安装在电路板上的相应的集成电路。每一个光模块1016、1018可包括多个集成电路，每个模块作为整体插入电路板1004。

所述系统示出了(更一般而言)使用前文描述的多路复用器和锁存电路功能的组合实施SerDes功能(诸如图9和图10中的功能)的多个区块124。而所述实例示出了这样的SerDes功能在许多不同的位置的使用，更一般而言在一个实施方式中，SerDes功能至少用于一次串行到并行接口。

SerDes区块124将串行I/O转换为并行信号/从并行信号转换串行I/O，由数字电路使用，例如在PHY重定时器、端口ASIC或FPGA、组织ASIC或光模块内。

本发明的另一个实施方式提供了一种集成电路，具有：一个或多个SerDes区块，将串行I/O转换为并行信号；数字电路，对并行信号进行操作。PHY重定时器、端口ASIC或FPGA或组织ASIC是这样的集成电路的具体实例。应该理解的是，SerDes区块可如图9实施，但不一定如此。更一般而言，不管是什么实施方式，SerDes区块使用上文描述的组合的多路复用器和锁存电路功能。

在实例中，当前技术可用于调节存储设备(例如DDR4SDRAM设备、DDR4寄存器设备、DDR4控制器设备)和其他高速数据应用。另外，这样的技术可用于各种应用，诸如网络和/计算机存储系统、计算机服务器、手持计算设备、便携式计算设备、计算机系统、网络家电和/或开关、路由器和网关等。

基于上面的教义，本公开的许多修改和变体都是可能的。因此要理解的是，在所附权利要求书的范围内，本公开可以以除了在本文具体描述之外的实施方式实施。

Claims (13)

1.一种具有使能输入和SR锁存电路输出的SR锁存电路，包括：

第一输入级，具有用于接收设置输入的输入端和用于生成所述SR锁存电路输出的第一分量的输出端，所述第一输入级仅具有一个接收所述使能输入的晶体管，所述第一输入级在使能时变得透明，所述第一输入级在所述第一输入级的所述输入端和所述第一输入级的所述输出端之间具有单门延时；

第二输入级，具有用于接收重置输入的输入端和用于生成所述SR锁存电路输出的第二分量的输出端，所述第二输入级仅具有一个接收所述使能输入的晶体管，所述第二输入级在使能时变得透明，所述第二输入级在所述第二输入级的所述输入端和所述第二输入级的所述输出端之间具有单门延时。

2.根据权利要求1所述的锁存电路，被配置为接收作为归零信号的所述设置输入和所述重置输入，所述归零信号被定时为在所述使能输入使得所述第一输入级和所述第二输入级变得透明之后变得有效。

3.根据权利要求1所述的锁存电路，进一步包括：

输入生成电路，生成作为归零信号的所述设置输入和所述重置输入，所述归零信号被定时为在所述使能输入使得所述第一输入级和所述第二输入级变得透明之后变得有效。

4.根据权利要求3所述的锁存电路，其中，所述输入生成电路包括生成所述设置输入和所述重置输入的强制限幅电路。

5.根据权利要求1所述的锁存电路，进一步包括：

存储电路，具有与第一输出端和第二输出端交叉连接的第一输入端和第二输入端，所述第一输出端还连接至所述第一输入级的所述输出端，并且所述第二输出端还连接至所述第二输入级的所述输出端。

6.根据权利要求1所述的锁存电路，被配置为用于对设置输入和重置输入进行归零标识，和对于SR锁存电路输出进行非归零标识。

7.根据权利要求5所述的锁存电路，其中，所述第一输入级和所述第二输入级具有由所述使能输入激活的透明状态，并且所述第一输入级和所述第二输入级被配置为在所述透明状态时为所述存储电路提供过强的动力。

8.根据权利要求1所述的锁存电路，与仅生成使能输入与用于所述SR锁存电路的所述设置输入和所述重置输入的有效组合的之前的电路结合，其中，所述有效组合包括：

对于低电平有效使能：

或者

对于高电平有效使能：

9.根据权利要求5所述的锁存电路，其中，所述存储电路包括交叉耦接的反相器。

10.根据权利要求1所述的锁存电路，其中：

所述第一输入级包括：

反相器，包括PMOS晶体管和NMOS晶体管；

一个晶体管，连接至所述PMOS晶体管和NMOS晶体管中的一个，接收所述使能输入；

所述第二输入级包括：

反相器，包括PMOS晶体管和NMOS晶体管；

一个晶体管，连接至所述PMOS晶体管和NMOS晶体管中的一个，接收所述使能输入。

11.一种集成电路，包括权利要求1所述的锁存电路。

12.一种串行器解串器，包括：

串行器；

解串器，包括具有使能输入和SR锁存电路输出的SR锁存电路，所述SR锁存电路包括：

第一输入级，具有用于接收设置输入的输入端和用于生成所述SR锁存电路输出的第一分量的输出端，所述第一输入级仅具有一个接收所述使能输入的晶体管，所述第一输入级在使能时变得透明，所述第一输入级在所述第一输入级的所述输入端和所述第一输入级的所述输出端之间具有单门延时；

第二输入级，具有用于接收重置输入的输入端和用于生成所述SR锁存电路输出的第二分量的输出端，所述第二输入级仅具有一个接收所述使能输入的晶体管，所述第二输入级在使能时变得透明，所述第二输入级在所述第二输入级的所述输入端和所述第二输入级的所述输出端之间具有单门延时。

13.根据权利要求12所述的串行器解串器，包括决策反馈均衡器，所述决策反馈均衡器包括所述SR锁存器。