CN101635576A - 用于判决反馈均衡器的加法器的输入控制电路 - Google Patents

用于判决反馈均衡器的加法器的输入控制电路 Download PDF

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Abstract

本发明公开了一种判决反馈均衡器(DFE)的加法器中的抽头电路，该抽头电路包括：接收信号线路的差分对，具有与连接在第一节点和地之间的抽头权基本成比例的量级的电流源，可控制地将电流源连接到接收信号线路之一的数个NMOS晶体管，只连接到所述数个NMOS晶体管的栅极上的DFE数据信号和DFE逻辑标志信号，其中所述抽头电路能够在低电源电压下工作并且不损失速度。

Description

用于判决反馈均衡器的加法器的输入控制电路
技术领域
本发明一般涉及集成电路(IC)设计，更具体地，涉及判决反馈均衡器设计。
背景技术
随着半导体工艺技术的进步，IC芯片能够以更快的速度运行并且提供更高的运行功率。这为I/O信号的数据速率提出了更高的要求，以实现系统级性能最大化。I/O信号可以在诸如中央处理器(CPU)内存应用的码间链路传输，以及出现在如可升级(scalable)多处理器服务器和高速路由/交换机的系统中的远程背板或同轴电缆链路。远程应用程序在实现鲁棒高速I/O传输中尤其存在难题，因为在数据速率进入操作的微波频率范围或超出这个范围时，由于反射会出现增大的线损、串扰以及信号失真的综合效应。
为了实现可靠的信号传输，I/O核心体系结构可以采用链路均衡器的一些形式。用于达到3-4Gb/s的数据速率的常用的均衡器为在发射机端的前馈均衡器，或FFE，该均衡器预校正信号，使得信号可以在接收机恢复出具有适合可靠数据检测的期望的形状。均衡器的另一种形式是判决反馈均衡器，或DFE，其通过从当前接收信号中减去出现在先验数据信号的码间干扰或ISI来操作。
图1为采用DFE的常规接收机100的框图。接收机100包括信号放大器110，用于DFE140的加法器120，模拟-数字采样器130，解复用器模块150，DFE逻辑模块160，时钟数据恢复(CDR)逻辑模块170和相位插值器模块175。DFE逻辑模块160从解复用器模块150的输出中提取抽头权。抽头权在乘法器122与DFE信号组合，然后被相加器125加和。乘法器122和相加器125都是加法器120的组成部分。CDR逻辑模块170和相位插值器模块175为采样器130获取时间信息。总之，DFE将校正值与接收信号加和作为先验切片数据判决和相关抽头权的函数。
图2示出了加法器120的常规电路实现原理图，加法器120包括k个抽头，其中k为整数。放大器110的输出，以差分对的形式，通过网络SN和SP连接到采样器130的输入。数个反馈抽头块202[1]到202[k]连接到网络SN和SP，其中k为整数。加法器120用于加和反馈抽头和接收信号。
参考图2，抽头202[1]到202[k]的电路结构是相同的，但是对于每个抽头块，信号和抽头权是不同的。以抽头块202[1]作为示例，互补数据信号DataP[1]和DataN[1]由图1所示的DFE模块140生成，互补标志信号SgnP[1]和SgnN[1]由图1所示的DFE逻辑模块160生成。抽头权[1]由预定电流源206[1]表示。一对NMOS晶体管212[1]和214[1]确定抽头权[1]加到网络SN或者网络SP上。当NOMS晶体管212[1]开启时，电流从网络SP流出，例如，网络SP的接收信号由抽头权[1]修正。类似地，当NOMS晶体管214[1]开启(turn of)时，电流从网络SN流出，例如，网络SN的接收信号由抽头权[1]修正。NMOS晶体管212[1]和214[1]由互补数据信号DataP[1]和DataN[1]以及互补标志信号SgnP[1]和SgnN[1]控制。当信号SgnP[1]为逻辑高，并且信号SgnN[1]为逻辑低，那么PMOS晶体管224[1]和226[1]开启。同时，如果信号DataP[1]为逻辑高，并且信号DataN[1]为逻辑低，那么NMOS晶体管212[1]开启并且NMOS晶体管214[1]关断。类似地，当信号SgnP[1]为逻辑低并且信号SgnN[1]为逻辑高时，PMOS晶体管222[1]和228[1]开启。同时，如果信号DataP[1]为逻辑高并且信号DataN[1]为逻辑低，那么NMOS晶体管214[1]开启并且NMOS晶体管212[1]关断。通过这种方法，在网络SN或网络SP预期的抽头权以电流源206[1]的强度的形式反馈到接收信号。
但是，数据信号DataP[1]或DataN[1]需要通过传输门PMOS晶体管222[1]、224[1]、226[1]或228[1]来控制NMOS晶体管212[1]或214[1]。传输门PMOS晶体管从它的源极到漏极具有压降。对于深亚微米工艺，电源电压可能会非常低，导致PMOS晶体管222[1]、224[1]、226[1]或228[1]的压降与电源电压相当。在这种情况下，加法器电路120会慢下来或者甚至不能正常工作。因此，需要可以在低电源电压下工作并且不影响速度的DFE的加法器。
发明内容
本发明公开了一种判决反馈均衡器(DFE)的加法器的抽头电路，该抽头电路包括：接收信号的差分对线路，具有与连接在第一节点和地之间的抽头权基本成比例的量级的电流源，可控制的将电流源连接到接收信号线路中的任一个的数个NMOS晶体管，只连接到所述数个NMOD晶体管的栅极的DFE数据信号和DFE逻辑标志信号，其中抽头电路可以在低电源电压下工作并且不损失速度。
本发明公开了一种判决反馈均衡器(DFE)的加法器中的抽头电路，所述抽头电路包括：传输接收信号的差分对的第一和第二网络；连接在第一节点和第一电源电压之间的校正源，所述校正源具有与抽头权基本成比例的量级；具有分别连接在所述第一节点和第二节点之间的源极和漏极的第一开关晶体管；具有分别连接在所述第一节点和第三节点之间的源极和漏极的第二开关晶体管；具有分别连接在所述第二节点和所述第一网络之间的源极和漏极的第三开关晶体管；具有分别连接在所述第二节点和所述第二网络之间的源极和漏极的第四开关晶体管；具有分别连接在所述第三节点和所述第一网络之间的源极和漏极的第五开关晶体管；具有分别连接在所述第三节点和所述第二网络之间的源极和漏极的第六开关晶体管；分别连接到所述第一和第二开关晶体管的栅极的第一和第二控制信号，所述第一和第二控制信号彼此互补；连接到所述第三和第六开关晶体管的栅极的第三控制信号；以及连接到所述第四和第五开关晶体管的栅极的第四控制信号，所述第四控制信号与所述第三控制信号互补。
本发明公开了一种判决反馈均衡器(DFE)的加法器中的抽头电路，所述抽头电路包括：传输接收信号的差分对的第一和第二网络；连接在第一节点和第一电源电压之间的电流源，所述电流源具有与抽头权基本成比例的量级；具有分别连接在所述第一节点和第二节点之间的源极和漏极的第一开关晶体管；具有分别连接在所述第一节点和第三节点之间的源极和漏极的第二开关晶体管；具有分别连接在所述第二节点和所述第一网络之间的源极和漏极的第三开关晶体管；具有分别连接在所述第二节点和所述第二网络之间的源极和漏极的第四开关晶体管；具有分别连接在所述第三节点和所述第一网络之间的源极和漏极的第五开关晶体管；具有分别连接在所述第三节点和所述第二网络之间的源极和漏极的第六开关晶体管；分别连接到所述第一和第二开关晶体管的栅极的第一和第二控制信号，所述第一和第二控制信号彼此互补；连接到所述第三和第六开关晶体管的栅极的第三控制信号；以及连接到所述第四和第五开关晶体管的栅极的第四控制信号，所述第四控制信号与所述第三控制信号互补。
本发明公开了一种判决反馈均衡器(DFE)的加法器中的抽头电路，所述抽头电路包括：传输接收信号的差分对的第一和第二网络；连接在第一节点和地之间的校正源，所述校正源具有与抽头权基本成比例的量级；具有分别连接在所述第一节点和第二节点之间的源极和漏极的第一NOMS晶体管；具有分别连接在所述第一节点和第三节点之间的源极和漏极的第二NMOS晶体管；具有分别连接在所述第二节点和所述第一网络之间的源极和漏极的第三NMOS晶体管；具有分别连接在所述第二节点和所述第二网络之间的源极和漏极的第四NMOS晶体管；具有分别连接在所述第三节点和所述第一网络之间的源极和漏极的第五NMOS晶体管；具有分别连接在所述第三节点和所述第二网络之间的源极和漏极的第六NMOS晶体管；分别连接到所述第一和第二NMOS晶体管的栅极的第一和第二控制信号，所述第一和第二控制信号彼此互补；连接到所述第三和第六NMOS晶体管的栅极的第三控制信号；以及连接到所述第四和第五NMOS晶体管的栅极的第四控制信号，所述第四控制信号和所述第三控制信号互补。
从下面的具体实施方式的描述结合附图将更好的理解本发明的操作的构造和方法，当然，也包括其中附加的目的和有益效果。
附图说明
附加的并且形成说明书一部分的附图包括在本发明的特定方面的描写中。本发明以及本发明提供的系统的元件和操作的更清楚的概念，通过参考示例以及附图中示出的非限制性的实施例将更容易理解，附图中相同的标号(如果它们出现在多于一个附图中)标识相同的元件。通过参考一个或多个附图结合本发明的描述可以更好的理解本发明。需要注意的是，附图中示出的特征不需要按比例绘制。
图1为采用判决反馈均衡器(DFE)的常规接收机的方框图；
图2为图1所示的DFE的加法器的常规电路实现的原理图；
图3为根据本发明第一个实施例的DFE的加法器的原理图；
图4为根据本发明第二个实施例的DFE的另一个加法器的原理图。
具体实施方式
本发明公开了一种用于判决反馈均衡器(DFE)的加法器电路，其可以在低电源电压下工作，并且不影响速度和电路复杂度。
如上面背景技术部分所述，DFE的加法器用于通过从差分放大器输出的正极或负极拉动加权电流来为接收信号加入DFE校正。
图3示出了根据本发明第一个实施例的DFE的加法器300的原理图。加法器300在网络SN和SP通过在网络SN或网络SP使用数个抽头拉动电流校正差分接收信号，图3中仅示出了其中一个抽头302。抽头302包括具有由抽头权决定的量级的电流源306。电流源306连接到节点N1和地VSS之间。此处术语“连接”表示直接连接或通过其它元件连接，当然这里添加的其它元件支持电路功能。
再次参考图3，数个NMOS开关晶体管312～327选择性的将节点N1连接到网络SN和SP上。具体地说，NMOS晶体管317连接到节点N1和节点N2之间。NMOS晶体管327连接到节点N1和节点N3之间。NMOS晶体管312连接到节点N2和网络SN之间。NMOS晶体管314连接到节点N2和网络SP之间。NMOS晶体管322连接到节点N3和网络SN之间。NMOS晶体管324连接到节点N3和网络SP之间。NMOS晶体管317的栅极连接到标志信号SgnP。NMOS晶体管327的栅极连接到标志信号SgnN。NMOS晶体管312和324的栅极连接到数据信号DataP。NMOS晶体管314和322的栅极连接到数据信号DataN。如上面背景技术部分所述，标志信号SgnP和SgnN是彼此互补的并且由图1所示的DFE逻辑模块160生成。数据信号DataP和DataN是彼此互补的并且由图1所示的DFE模块140生成。
在运行中，当标志信号SgnP和SgnN分别为逻辑高和低的时候，NMOS晶体管317开启并且NMOS晶体管327关断。同时，如果数据信号DataP和DataN分别为逻辑高和低，那么NMOS晶体管312和324开启并且NMOS晶体管314和322关断。因此，电流源306切换到网络SN。当标志信号SgnP和SgnN分别保持逻辑高和低，并且数据信号DataP和DataN分别为逻辑低和高的时候，NMOS晶体管317和NMOS晶体管314开启，从而电流源切换到网络SP。
另一方面，当标志信号SgnP和SgnN分别为逻辑低和高的时候，NMOS晶体管317关断并且NMOS晶体管327开启。同时，如果数据信号DataP和DataN分别为逻辑高和低，那么NMOS晶体管312和324开启并且NMOS晶体管314和322关断。因此，电流源306切换到网络SP。当标志信号SgnP和SgnN分别保持逻辑低和高，并且数据信号DataP和DataN分别为逻辑低和高的时候，NMOS晶体管327和NMOS晶体管322开启，从而电流源306切换到网络SN。
再次参考图3，当标志信号SgnP和SgnN以及数据信号DataP和DataN都连接到开关NMOS晶体管的栅极的时候，抽头302可以在非常低的电源电压下工作并且比图2所示的抽头202[1]切换快，在图2所示的抽头202[1]中，DataP[1]和DataN[1]分别连接到传输门NMOS晶体管222[1]和224[1]的漏极上，或分别连接到传输门NMOS晶体管226[1]和228[1]的漏极上。
图4示出了根据本发明的第二实施例的DFE的可供选择的加法器400的原理图。加法器400的电路结构与图3所示的加法器300相同，但是信号连接到不同的晶体管的栅极上。具体地说，数据信号DataP和DataN分别连接到NMOS晶体管317和327的栅极上。标志信号SgnP连接到NMOS晶体管312和324上。标志信号SgnN连接到NMOS晶体管314和322上。因为标志信号在运行过程中为拟常信号，而数据信号会根据接收信号随时间变化。数据信号DataP或DataN的门负载为图4所示的抽头400的一个门，但对于图3所示的抽头300则是两个门。因此，抽头400的转变速率比较图3所示的抽头300有了进一步改进。
参考图3和图4，总而言之，NMOS晶体管312～327为加法器300或400的抽头构成输入控制电路。控制信号，如数据信号DataP和DataN以及标志信号SgnP和SgnN，都连接到NMOS晶体管312～327的栅极上，从而加法器300或400的抽头能够在低电源电压下工作并且不损失切换速度。
尽管所公开的加法器电路300或400由NMOS晶体管以及连接到地的电流源构成，但是技术人员可以意识到，加法器电路也可以由PMOS晶体管以及连接到高压电源的电流源构成。
以上所述提供了很多不同的实施例或实现本发明的不同特征的实施例。描述了元件或工艺的特定的实施例以帮助阐明本发明。当然这些仅是实施例，并不是对权利要求中所描述的本发明的限制。
尽管本发明此处被具体化为一个或多个特定的例子示出和描述，然而本发明并不限于所示出的细节，因为在不偏离本发明的精神以及在权利要求的范围和等同范围内，可以作出多种改进和结构变化。因此，宽范围地并且如权利要求中所阐明的在某种意义上与本发明的范围一致地解释附加的权利要求是适当的。

Claims (15)

1、一种判决反馈均衡器(DFE)的加法器中的抽头电路，所述抽头电路包括：
传输接收信号的差分对的第一和第二网络；
连接在第一节点和第一电源电压之间的校正源，所述校正源具有与抽头权基本成比例的量级；
具有分别连接在所述第一节点和第二节点之间的源极和漏极的第一开关晶体管；
具有分别连接在所述第一节点和第三节点之间的源极和漏极的第二开关晶体管；
具有分别连接在所述第二节点和所述第一网络之间的源极和漏极的第三开关晶体管；
具有分别连接在所述第二节点和所述第二网络之间的源极和漏极的第四开关晶体管；
具有分别连接在所述第三节点和所述第一网络之间的源极和漏极的第五开关晶体管；
具有分别连接在所述第三节点和所述第二网络之间的源极和漏极的第六开关晶体管；
分别连接到所述第一和第二开关晶体管的栅极的第一和第二控制信号，所述第一和第二控制信号彼此互补；
连接到所述第三和第六开关晶体管的栅极的第三控制信号；以及
连接到所述第四和第五开关晶体管的栅极的第四控制信号，所述第四控制信号与所述第三控制信号互补。
2、根据权利要求1所述抽头电路，其中所述校正源为电流源。
3、根据权利要求1所述抽头电路，其中所述第一和第二控制信号由DFE电路生成，并且所述第三和第四控制信号由DFE逻辑电路生成。
4、根据权利要求1所述抽头电路，其中所述第一和第二控制信号由DFE逻辑电路生成，并且所述第三和第四控制信号由DFE电路生成。
5、一种判决反馈均衡器(DFE)的加法器中的抽头电路，所述抽头电路包括：
传输接收信号的差分对的第一和第二网络；
连接在第一节点和第一电源电压之间的电流源，所述电流源具有与抽头权基本成比例的量级；
具有分别连接在所述第一节点和第二节点之间的源极和漏极的第一开关晶体管；
具有分别连接在所述第一节点和第三节点之间的源极和漏极的第二开关晶体管；
具有分别连接在所述第二节点和所述第一网络之间的源极和漏极的第三开关晶体管；
具有分别连接在所述第二节点和所述第二网络之间的源极和漏极的第四开关晶体管；
具有分别连接在所述第三节点和所述第一网络之间的源极和漏极的第五开关晶体管；
具有分别连接在所述第三节点和所述第二网络之间的源极和漏极的第六开关晶体管；
分别连接到所述第一和第二开关晶体管的栅极的第一和第二控制信号，所述第一和第二控制信号彼此互补；
连接到所述第三和第六开关晶体管的栅极的第三控制信号；以及
连接到所述第四和第五开关晶体管的栅极的第四控制信号，所述第四控制信号与所述第三控制信号互补。
6、根据权利要求1或5所述抽头电路，其中所述第一电源电压为地。
7、根据权利要求6所述抽头电路，其中所述第一到第六开关晶体管为NOMS晶体管。
8、根据权利要求1或5所述抽头电路，其中所述第一电源电压为高压电源(VDD)。
9、根据权利要求8所述抽头电路，其中所述第一到第六开关晶体管为PMOS晶体管。
10、根据权利要求5所述抽头电路，其中所述第一和第二控制信号由DFE电路生成，并且所述第三和第四控制信号由DFE逻辑电路生成。
11、根据权利要求5所述抽头电路，其中所述第一和第二控制信号由DFE逻辑电路生成，并且所述第三和第四控制信号由DFE电路生成。
12、一种判决反馈均衡器(DFE)的加法器中的抽头电路，所述抽头电路包括：
传输接收信号的差分对的第一和第二网络；
连接在第一节点和地之间的校正源，所述校正源具有与抽头权基本成比例的量级；
具有分别连接在所述第一节点和第二节点之间的源极和漏极的第一NOMS晶体管；
具有分别连接在所述第一节点和第三节点之间的源极和漏极的第二NMOS晶体管；
具有分别连接在所述第二节点和所述第一网络之间的源极和漏极的第三NMOS晶体管；
具有分别连接在所述第二节点和所述第二网络之间的源极和漏极的第四NMOS晶体管；
具有分别连接在所述第三节点和所述第一网络之间的源极和漏极的第五NMOS晶体管；
具有分别连接在所述第三节点和所述第二网络之间的源极和漏极的第六NMOS晶体管；
分别连接到所述第一和第二NMOS晶体管的栅极的第一和第二控制信号，所述第一和第二控制信号彼此互补；
连接到所述第三和第六NMOS晶体管的栅极的第三控制信号；以及
连接到所述第四和第五NMOS晶体管的栅极的第四控制信号，所述第四控制信号和所述第三控制信号互补。
13、根据权利要求12所述抽头电路，其中所述校正源为电流源。
14、根据权利要求12所述抽头电路，其中所述第一和第二控制信号由DFE电路生成，并且所述第三和第四控制信号由DFE逻辑电路生成。
15、根据权利要求12所述抽头电路，其中所述第一和第二控制信号由DFE逻辑电路生成，并且所述第三和第四控制信号由DFE电路生成。
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