CN110277988A - 具有从低功率待机到低频信号传输的快速转换的中继器 - Google Patents

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Abstract

描述了中继器，其用于从低功率待机状态快速转换到低频信号传输状态。保留用于高频信号传输的带宽。

Description

具有从低功率待机到低频信号传输的快速转换的中继器
技术领域
本发明涉及中继器，且具体来说，涉及具有从低功率待机快速转换到低频率信号传输的中继器。
背景技术
随着移动装置的资料消耗的容量的快速增加，对于高带宽、紧凑且功率节省的信号调节电路的需要正在增长。为支持高资料容量，信号调节电路必须满足严格的性能规范，如当离开断电模式时的快速设置、低抖动以及低待机偏压电流。各种I/O(输入/输出)标准的吞吐速度的快速增长使得信号调节电路设计的规格变得更苛刻且复杂。
由中继器执行的信号调节是串行通信系统中的关键任务。中继器使用于大范围应用中，包含重驱动器以及重定时器。中继器的一个目的是重新产生信号来提升高速接口的信号质量。中继器是解决遍及每一个行业以及串行数据协议中的更高数据速率引入的信号完整性挑战的关键技术。
具有功率管理的中继器通常提供多个待机状态。每一个待机状态对应于不同量的待机电流消耗，例如针对不同的偏压条件。通常地，待机电流越低，其转换到信号传输状态的时间越长。举例来说，具有最高电流(亦即，最小功率节省)的待机状态的转换时间可能在微秒范围内，而具有最低电流(亦即，最大功率节省)的待机状态的转换时间可能在毫秒范围内。
特定串行数据协议约束从待机到传输用于边带通信的低频信号的转换时间。在特定场景中，因为符合转换时间要求的需要，所以中继器可能较少地进入具有更高功率节省的待机状态。
发明内容
根据第一类实施方案，电路包含电源节点以及内部电路节点。所述电路还包含电压模式电路，其包含缓冲器，以及连接于所述缓冲器的输出节点与所述电源节点之间的开关，所述电压模式电路可部分地基于信号检测器的第一状态配置，以经由所述缓冲器将符合串行数据协议的低频信号提供到所述内部电路节点。所述电路还包含电流模式电路，其包含所述开关以及电流模式放大器，所述电流模式电路可部分地基于所述信号检测器的第二状态配置，以经由所述电流模式放大器将符合所述串行数据协议的高频信号提供到所述内部电路节点。
第一类实施方案内的实施方案可以任何合适的组合包含以下特征中的一或多个。一种电路，其中所述缓冲器包括三态装置，所述三态装置经配置以响应于所述信号检测器处于所述第一状态的指示导致所述缓冲器的所述输出节点遵循到所述缓冲器的输入信号，所述三态装置还经配置以响应于所述信号检测器处于所述第二状态的指示，在所述缓冲器的所述输出节点处产生高阻抗。所述电路进一步包含：开关控制逻辑，其经配置以导致所述开关在所述信号检测器处于所述第二状态时，将所述缓冲器的所述输出节点连接到所述电源节点，以使得所述电压模式电路不使所述电流模式电路的信令带宽降级。所述电路，其中所述串行数据协议对应于DisplayPort标准、串行ATA标准、外围组件互连高速(peripheralcomponent interconnect express；PCI-E)标准，或通用串行总线(universal serialbus；USB)标准中的一个。所述电路，其中所述高频信号对应于通用串行总线(USB)SuperSpeed信号或USB SuperspeedPlus信号，且所述低频信号对应于USB低频周期性信号(low-frequency periodic signal；LFPS)信号。所述电路进一步包含：内部阻抗元件。所述电路进一步包含电流源。所述电路进一步包含用于将外部负载阻抗耦合到所述内部电路节点的传输端口。进一步，所述电路，其中所述电流模式电路经配置以部分地基于所述电流源的电流量值，以及对应于所述内部阻抗元件以及所述外部负载阻抗的并联等效阻抗，在所述内部电路节点处驱动所述高频信号，且其中所述电压模式电路经配置以部分地基于所述缓冲器的所述输出节点处的电压量值，以及对应于所述内部阻抗元件以及所述外部负载阻抗的串联等效阻抗，在所述内部电路节点处驱动所述低频信号。所述电路，其中所述电流模式电路以及电压模式电路均包含所述内部阻抗元件以及所述开关。所述电路，其中所述信号检测器经配置以检测所述低频信号的存在，且所述信号检测器处于所述第一状态对应于所述电流模式电路中的所述电流模式放大器、所述电流模式放大器的预驱动器或所述电流模式放大器的预加重电路中的至少一个的减小的偏压电流。
根据第二类实施方案，电路包含：电源节点；第一内部电路节点；第二内部电路节点。所述电路还包含电压模式电路，其包含第一缓冲器、第一开关、第二缓冲器，以及第二开关，所述第一开关连接于所述电源节点与所述第一缓冲器的输出节点之间，所述第二开关连接于所述电源节点与所述第二缓冲器的输出节点之间，所述电压模式电路可部分地基于信号检测器的第一状态配置，以经由所述第一缓冲器和所述第二缓冲器在所述第一内部电路节点和所述第二内部电路节点处提供符合串行数据协议的差分低频信号。所述电路还包含电流模式电路，其包含所述第一开关和所述第二开关以及差分电流模式放大器，所述电流模式电路可部分地基于所述信号检测器的第二状态配置，以经由所述差分电流模式放大器将符合所述串行数据协议的差分高频信号提供到所述第一内部电路节点和所述第二内部电路节点。
第二类实施方案内的实施方案可以任何合适的组合包含以下特征中的一或多个。所述电路，其中所述第一缓冲器和所述第二缓冲器中的每一个包含三态装置，所述三态装置经配置以响应于所述信号检测器处于所述第一状态的指示，导致每个缓冲器的对应输出节点遵循到每个缓冲器的对应输入信号，所述三态装置还经配置以响应于所述信号检测器处于所述第二状态的指示，在每个缓冲器的对应输出节点处产生高阻抗。所述电路进一步包含：开关控制逻辑，其经配置以在所述信号检测器处于所述第二状态时，导致所述第一开关和所述第二开关将所述第一缓冲器和所述第二缓冲器的所述输出节点连接到所述电源节点，以使得所述电压模式电路不使所述电流模式电路的信令带宽降级。所述电路，其中所述串行数据协议对应于DisplayPort标准、串行ATA标准、外围组件互连高速(PCI-E)标准，或通用串行总线(USB)标准中的一个。所述电路，其中所述差分高频信号对应于通用串行总线(USB)SuperSpeed信号或USB SuperspeedPlus信号，且所述差分低频信号对应于USB差分低频周期性信号(LFPS)信号。所述电路进一步包含：第一内部阻抗元件。所述电路进一步包含第二内部阻抗元件。所述电路进一步包含电流源。电路进一步包含传输端口，其用于将第一外部负载阻抗以及第二外部负载阻抗耦合到所述第一内部电路节点和所述第二内部电路节点。进一步，所述电路，其中所述电流模式电路经配置以在所述第一内部电路节点和所述第二内部电路节点处部分地基于所述电流源的电流量值，以及对应于关联的内部阻抗元件和关联的外部负载阻抗的并联等效阻抗，对于所述差分高频信号的特定末端驱动所述差分高频信号的每一端，且其中所述电路进一步包含所述电压模式电路，其经配置以在所述第一内部电路节点和所述第二内部电路节点处部分地基于关联缓冲器的关联输出节点处的电压量值，以及对应于关联的内部阻抗元件和关联的外部负载阻抗的等效阻抗，对于所述低频信号的特定末端驱动所述差分信号的每一端。所述电路，其中所述电流模式电路以及电压模式电路均包含所述第一内部阻抗元件和所述第二内部阻抗元件，以及所述第一开关和所述第二开关。所述电路，其中所述信号检测器经配置以检测所述差分低频信号的存在，且所述信号检测器处于所述第一状态对应于所述电流模式电路中的所述差分电流模式放大器、所述差分电流模式放大器的预驱动器或所述差分电流模式放大器的预加重电路中的至少一个的减小的偏压电流。
根据第三类实施方案，电路包含：内部电路节点；第一电路，其可配置成以电压模式操作，以将低频信号传输到所述内部电路节点，所述低频信号对应于串行数据协议；以及第二电路，其可配置成以电流模式操作，以将高频信号传输到所述内部电路节点，所述高频信号对应于所述串行数据协议。
第三类实施方案内的实施方案可以任何合适的组合包含以下特征中的一或多个。所述电路进一步包含具有经由开关连接到电源节点的输出节点的缓冲器，所述缓冲器包括三态装置：所述三态装置经配置以响应于信号检测器处于第一状态的指示，导致所述缓冲器的所述输出节点遵循到所述缓冲器的输入信号。所述电路进一步包含所述三态装置还经配置以响应于所述信号检测器处于第二状态的指示，在所述缓冲器的所述输出节点处产生高阻抗。所述电路进一步包含：开关控制逻辑，其经配置以导致所述开关在所述信号检测器处于所述第二状态时，将所述缓冲器的所述输出节点连接到所述电源节点，以使得所述电压模式电路不使所述电流模式电路的信令带宽降级。所述电路进一步包含：内部阻抗元件。所述电路进一步包含电流源。所述电路进一步包含用于将外部负载阻抗耦合到所述内部电路节点的传输端口。进一步，所述电路，其中所述电流模式电路经配置以部分地基于所述电流源的电流量值，以及对应于所述内部阻抗元件和所述外部负载阻抗的并联等效阻抗，在所述内部电路节点处驱动所述高频信号，且其中所述电路进一步包含所述电压模式电路经配置以部分地基于所述缓冲器的所述输出节点处的电压量值，以及对应于所述内部阻抗元件和所述外部负载阻抗的串联等效阻抗，在所述内部电路节点处驱动所述低频信号。所述电路，其中所述电流模式电路以及电压模式电路均包含所述内部阻抗元件以及所述开关。所述电路，其中所述信号检测器经配置以检测所述低频信号的存在，且所述信号检测器处于所述第一状态对应于所述电流模式电路中的电流模式放大器、所述电流模式放大器的预驱动器或所述电流模式放大器的预加重电路中的至少一个的减小的偏压电流。所述电路进一步包含具有从低功率待机快速转换到信号传输的中继器。所述电路，其中所述串行数据协议对应于DisplayPort标准、串行ATA标准、外围组件互连高速(PCI-E)标准，或通用串行总线(USB)标准中的一个。所述电路，其中所述高频信号对应于通用串行总线(USB)SuperSpeed信号或USB SuperspeedPlus信号，且所述低频信号对应于USB低频周期性信号(low-frequency periodic signal；LFPS)信号。
可以通过参考说明书的其余部分和附图来实现各种实施方案的性质以及优点的进一步理解。
附图说明
图1为包含中继器的串行数据传输系统中的简化的框图。
图2为中继器的具体实施方案的简化的框图。
图3为中继器的另一具体实施方案的简化的框图。
图4A为三态装置的具体实施方案的简化的框图。
图4B为三态装置的另一具体实施方案的简化的框图。
具体实施方式
现将详细参考具体实施方案。在附图中说明这些实施方案的实例。出于说明的目的提供这些实例，而不希望限制本公开的范围。相反地，如由随附申请专利范围限定，所描述的实施方案的替代物、修改以及等效物包含于本公开的范围内。此外，可提供具体细节来促进对描述的实施方案的彻底理解。可能在没有这些细节中的一些或全部的情况下，实践本公开的范围内的一些实施方案。此外，为了清楚起见，可能不详细地描述熟知特征。
描述用于根据串行数据协议传输低频信号以及高频信号的中继器。本公开实现的中继器被设计为有助于从低功率待机状态快速转换到低频信号传输状态。
本公开实现的从待机状态快速转换到低频信号传输状态增加可采用具有更高功率节省的待机状态的时长，由此缩减整体功率消耗。
在某些实施方案中，中继器具有电压模式电路用于低频信令，以及电流模式电路用于高频信令。电压模式电路与电流模式电路之间的关系使得甚至从极低功率的待机模式也能够实现从待机到低频信令的快速转换。因为电压模式电路转换出高阻抗状态，而不是低功率状态，所以转换时间可能在纳秒的时间范围内发生。通过转换出高阻抗状态，电压模式电路不涉及当电流模式电路从极低功率待机模式离开时发生的偏压稳定延迟。
根据各种实施方案，中继器包含放大器，用于使用电流模式操作将高频信号传输到中继器的内部电路节点。所述放大器耦合到开关电路，其能够选择性地断开电源电压以将放大器置入待机状态。
在某些实施方案中，内部电路节点与放大器的输出节点相同，或紧密地连接到所述输出节点。对于一些实施方案，放大器为差分放大器，且放大器输出节点处的电压是通过流动穿过放大器输出节点处的阻抗的电流量来确定。
当放大器处于待机状态时，三态装置从高阻抗模式转换为传输模式。在传输模式中，三态装置使用电压模式操作，将低频信号传输到相同的内部电路节点。
三态装置从高阻抗模式到传输模式的转换时间短于放大器偏压离开待机状态时稳定化的时间。
根据特定类别的实施方案，三态装置的输出节点经由将电源电压提供到放大器的相同连接到电源电压。当放大器被供电时，开关电路闭合，以使得三态装置的输出节点被上拉到电源电压。因为三态装置的输出节点相对于例如50欧姆终端阻抗呈现高阻抗，所以当放大器活跃且准备好传输高频信号时，三态装置不引入会使放大器带宽的显著寄生电容降级。
根据特定类别的实施方案，三态装置的输出节点以及放大器均与其连接的中继器内部电路节点还连接到内部阻抗元件,所述内部阻抗元件与待连接到中继器的负载的阻抗匹配。内部阻抗元件对于三态装置提供静电放电(electrostatic discharge；ESD)保护。
根据特定类别的实施方案，三态装置响应于指示低频信号存在的控制信号，转换到传输模式。控制信号由独立于放大器的信号检测器提供。因此，三态装置的逻辑控制不取决于放大器的特定待机状态的具体配置。
本公开实现可能通过以下特征中的一或多个来表征的中继器：低待机功率消耗、从待机到低频信号传输的快速转换、强ESD保护、低逻辑控制复杂度、对于高频信令的减小的带宽降级，和/或半导体裸片区域的高效使用。一些实例将是说明性的。
图1是描绘串行总线通信系统100的实施方案的实例的框图。串行总线通信系统100包含上游装置102、下游装置104，以及串行总线106。
串行总线106包含串联耦合的一或多个中介信号调节装置(单独且共同地“中继器108”)。如本文所使用，中继器是放置在传输频道(传输链)中的装置，用于补偿频道降级。中继器包含但不限于重驱动器以及重定时器。重驱动器均衡上游频道信号，且将信号重新传输到下游频道。重驱动器不具有时钟和数据恢复(clock and data recovery；CDR)电路，且当重驱动器重新传输信号时不实行重定时。重定时器均衡上游频道信号，使用CDR恢复时钟，且产生传输到下游频道的信号。
应了解，取决于串行总线的迹线或电缆长度，可在串行总线106中使用单一中继器108。为了清楚起见且非限制，将假设使用迹线。因此，中继器108可被用作用于串行总线106的串行链路驱动器介面，多个中继器108可用于对串行总线106提供串行链路驱动器介面。此外，应了解串行总线106包含形成于如导电材料的传输介质中的迹线，或其它用于传播电信号的构件。还应了解，对于使用多个中继器108的实施方案，所述多个中继器中的一或多个可包含本文所述的中继器实施方案。
应了解串行总线通信系统100可以是双向通信系统，其中上游装置102能够传输以及接收，且下游装置104能够传输以及接收。串行总线通信系统100的双向实施方案包含具有两个中继器的全双工实施方案，其中一个处于上游装置102的传输链中，另一个处于下游装置104的传输链中。还应了解两个中继器可以在一个装置中，或在分开的装置中。
串行总线通信系统100的双向实施方案还包含半双工实施方案，其具有一个中继器以及用于传输与接收端口的切换接口。应进一步理解，串行总线通信系统100可以是单向传输通信系统，其中上游装置102能够传输，且下游装置104能够接收，或其中上游装置102能够接收，且下游装置104能够传输。在单向传输通信系统中，用于上游装置102抑或下游装置104的单一传输链包含本文描述的中继器实施方案。
上游装置102可能以更大区块实施，如各种集成电路或装置，包含但不限于输入/输出(“I/O”)集线器、根联合体、服务器，以及笔记本电脑对接站等等。此外，应了解下游装置104可能嵌入于更大区块中，如各种外围装置中的任一种，包含但不限于硬盘驱动器、图形卡，以及子卡等等。应了解，参考上游装置以及下游装置是出于说明性目的，且上文所列的上游装置102以及下游装置104的实例可能对应于不利用主从或分层拓扑的串行标准的终端通信装置。
上游装置102可包含差动输出驱动器(未示出)用于提供差分信号。中继器108处理来自上游装置102的输出传输，以将此类经处理输出传输提供到另一中继器或直接提供到下游装置104。下游装置104可包含差分输入驱动器(未示出)。
存在许多可与串行总线通信系统100一起使用的已知差分数字信令协议，例如电流模式逻辑(“CML”)、差分Stub串联终止逻辑(“SSTL”)、差分高速收发器逻辑(“HSTL”)、低电压差分信号(“LVDS”)、差分低电压正极发射极耦合逻辑(“LVPECL”)，以及减小摆动差分信号(“RSDS”)，以及其它差分数字信令协议。此外，预期使用单端串行接口协议的实施方案，例如用于PCI的低电压晶体管-晶体管逻辑(“LVTTL”)，以及弱电互补金属氧化物半导体(“LVCMOS”)，以及其它单端串行接口协议。应了解，经由串行总线106的通信可能使用差分或单端信令协议。
图2为中继器200的特定实施方案的简化的框图，所述中继器以从待机状态到低频信号传输状态的快速转换时间进行操作。
中继器200包含接收端口212来接收传入信号。中继器200进一步包括电压模式电路222以及电流模式电路224，其各自经配置以从接收端口212接收传入信号。电压模式电路222以及电流模式电路224同样各自经配置以将输出提供到传输端口214，以将信号传输到负载，例如下游装置204。
应注意中继器200内的特定电路元件在电压模式电路222与电路224之间共用。共用电路元件的非限制性实例包含内部阻抗元件、用于连接到电源电压的开关，以及信号检测器。在电压模式电路222与电流模式电路224之间共用电路元件可以允许相对于常规中继器减小中继器200的大小。
中继器200还包含选择逻辑210，用于控制电压模式电路222或电流模式电路224的一或多个输出是否被提供到传输端口214。应注意图2仅示出从上游装置202到下游装置204的下行传输路径207。然而，应理解，上行传输路径209可包含大体上相同电路，用于从下游装置204将串行数据传输到上游装置202。
为了清楚起见，中继器200内的信号路径被描绘为单一端。然而，应理解，信号路径可能是差分性的，如由来自上游装置202的RXP和RXN对迹线所说明，或是单端的。应进一步注意，传入数据可能使用不归零(non-return to zero；NRZ)或归零(return to zero；RZ)信令。
应了解图2将中继器200描绘为与上游装置202的传输器电路分离。然而，应进一步理解，本文所述的中继器200可包含在上游装置202的传输器电路中，或下游装置204的传输器电路中。
常规中继器包含电流模式电路，其用于传输高频数据信号以及低频链路管理信号。电流模式电路被配置成对应于不同偏压条件，处于不同的低功率状态。举例来说，电流模式电路被设计为兼容通用串行总线(USB)标准的3.0以及3.1版本。在通用串行总线3.0规范，修订版1.0，2011年6月6日(USB 3.0或1代)中描述版本3.0；在通用串行总线3.1规范，修订版1.0，2013年7月26日(USB 3.1或2代)中描述版本3.1；出于所有目的将它们的全部内容以引用的方式并入本文中。
在USB标准中，低功率状态对应于U1、U2以及U3状态。具体地说，链路保持空载的时间越长，通过从U0(链路活跃)前进到U1(链路待机，快速退出)到U2(链路待机，慢速退出)到U3(暂停)可实现的功率节省效果越大。
这些状态中的每一个具有从低功率状态退出且开始传输低频周期性信号(LFPS)的对应的定时要求。在USB 3.0中，LFPS是以较低频率(10到50MHz，而不是5Gbps)发送到SuperSpeed数据线的边带握手。这一边带信号有助于管理信号发起以及低功率管理。
归因于对符合微秒范围内的最快响应时间要求的需要，处于U1的USB传输器消耗更多电流，而处于U3，即具有毫秒范围内的最慢响应时间的状态的USB传输器消耗最少的电流。一般地，在需要传输数据包时发起这一转换。LFPS提供将“唤醒信号”发送到链路配偶体的低功率机制。两侧必须与LFPS“握手”交互以避免进入恢复链路状态，其涉及利用低时延恢复序列在链路配偶体就绪之前重新训练链接。
本公开实现的混合模式中继器是具有用于传输高频信号，如Superspeed(USB3.0)或SuperspeedPlus(USB 3.1)信号的电流模式电路，以及用于传输低频信号，如LFPS的电压模式电路的中继器。混合模式中继器消除了对电流模式电路保持在高待机偏压电流状态，如U1，以满足初始化传输如LFPS的信号的响应时间要求的必要。替代地，电流模式电路能够保持在U3，具有最小待机偏压电流且电压模式电路能够经历快速设置来传输如LFPS的信号的状态。因此，混合模式中继器相对于仅使用电流模式的中继器消耗较少功率。
混合模式中继器有利的应用的实例包含笔记本计算机、上网本、平板电脑、智能手机，以及其它需要谨慎使用功率来最大化电池使用时间的功率敏感消费者装置。此外，归因于高频与低频信令之间的切换的简化逻辑控制，本公开实现的混合模式中继器的特定实施方案降低中继器设计的整体成本以及复杂度。
应再次注意，参考本文描述的实例描述的原理大致适用于高速串行接口，其例如包含根据DisplayPort标准、串行ATA(Serial ATA；SATA)标准、外围组件互连高速(PCI-E)标准，或通用串行总线(USB)标准实施的中继器。本公开的范围将因此不受到本文描述的实例的限制。
图3描绘中继器300，其包含电流模式电路以及电压模式电路。在所描绘的实施方案中，电流模式电路包含耦合到晶体管M3与M4的源极端的电流源322，所述晶体管配置为双路输入，由输出差分放大器平衡。具体地说，M3的漏极在电阻器R1的第一端处耦合到第一节点TXP，且M4的漏极在电阻器R2的第一端处耦合到第二节点TXN。差分放大器在对应于TXP与TXN的内部电路节点处提供高共模抑制比率(common mode rejection ratio；CMRR)以及DC平衡，这有利于USB 3.0 SuperSpeed与其它高速串行数据协议维持信号完整性。
应了解节点TXP与TXN的差分对各自耦合到负载(未示出)，其例如具有50欧姆的特性阻抗。应进一步理解，R1与R2各自为50欧姆，以最小化来自50欧姆负载阻抗的信号反射。
R1与R2的第二端经由晶体管M1与M2的漏极端对应地各自耦合到电力供应节点VDD304，其中每一个晶体管充当开关。当M1与M2的栅极被拉高(开关断开)时，电流模式电路中的差分放大器断开，例如，处于最小待机电流消耗状态。应注意，电源节点可对应于在所属领域中已知的广泛多种电压或电流源，包含但不限于未经调节电源、经调节电源，或被调节到不同值的经调节电源(例如，处于1.8V，向下调节到1V的经调节电源)。
使差分放大器进入激活状态以重复传入信号包含上拉M1与M2的栅极(开关闭合)，且等待如在晶体管M3与M4处的偏压稳定化。因为在特定使用场景中，常规中继器中的稳定时间超过USB标准指定的转换时间，所以在此类场景中，常规中继器避免将差分放大器配置成进入最小待机电流状态。因此，常规中继器牺牲功率节省来符合转换时间要求。应了解，除最小待机电流状态外，可存在其它低功率状态，其对于特定链路管理场景超出转换时间要求，且类似地出于电力节约目的未被常规中继器充分利用。
与此对比，在中继器300中，使用电压模式电路传输诸如USB LFPS或SATA带外(outof band；OOB)信号的信号，而不上拉M1与M2的栅极。电压模式电路的设置时间比差分放大器的设置时间更快，这是因为电压模式电路并不转换到低功率状态之外，并且因此不产生类似的偏压稳定延迟。替代地，电压模式电路转换到高阻抗状态之外，其在某些实施方案中可能在纳秒时间范围内发生。
如本文所使用，电压模式与电流模式描述驱动器电路。在通信系统中，驱动器经由频道，如50欧姆迹线发送信号。驱动器被设计为对预见的频道提供足够电压与电流，且通常消耗中继器中的大部分功率。
在电流模式架构中，驱动信号的电压是基于电流源以及内部阻抗与负载阻抗的并联等效。举例来说，图3中的节点TXP处的驱动信号的电压是基于电流源322的量值以及电阻器R1与TXP处的负载(未示出)的阻抗的并联等效。
在电压模式架构中，驱动信号的电压是基于电压源以及内部阻抗与负载阻抗的串联等效。举例来说，TXP处的电压取决于三态装置318的输出节点OP处的电压的量值以及电阻器R1与TXP处的负载的阻抗的串联等效。
应了解，通过将电流模式电路中的差分放大器保持为待机状态且甚至不以低功率待机状态操作电压模式电路所达成的功率节省导致了净功率节省。在一些实施方案中，因为电压模式电路不需要预驱动器，如用于电流模式电路的预驱动器326，所以电压模式电路的电力消耗低于电流模式电路的电力消耗。然而，应注意预期电压模式电路可具有有助于净功率节省的一或多个低功率待机状态的实施方案。
在图3中，电压模式电路对应地以三态装置318与320驱动节点TXP与TXN。三态装置318与320的输出节点，对应地，OP与ON，对应地连接到R1与R2的第二端。因此，电流模式电路经由晶体管M3与M4在R1与R2的第一端处驱动节点TXP与TXN，而电压模式电路经由三态装置318与320的输出节点在R1与R2的第二端处启动节点TXP与TXN。换句话说，电流模式电路与电压模式电路共用R1与R2。应了解，内部阻抗元件(例如，50欧姆电阻)，如R1与R2，消耗半导体裸片的相对较大面积，因此重新利用R1与R2允许高效使用空间，即使是在中继器300具有混合操作模式(例如，电压模式与电流模式)的情况下也是如此。应进一步理解，R1与R2保护三态装置318与320免受来自节点TXP与TXN的静电放电(ESD)。
中继器300的电流模式电路与电压模式电路还共用开关M1与M2。当电压模式电路活跃且准备好重复如LFPS的信号时，晶体管M3与M4以及电流源322被断电，以使得电流模式电路中的差分放大器被置入低功率状态。此外，通过断开开关M1与M2，由三态装置318与320的输出确定输出节点OP与ON，而不是将所述输出节点上拉到VDD。
当三态装置318与320处于高阻抗状态，且电流模式电路准备好重复信号时，开关M1与M2闭合，以使得差分放大器被偏压以用于信号传输。通过使开关M1与M2闭合，三态装置318与320的输出节点OP与ON被上拉到VDD(具有较小的V＝IR电压降，因为例如开关M1与M2的内阻)。由于OP与ON的高阻抗被并联连接到VDD的低阻抗，所以无论三态装置中电路元件的大小(例如，晶体管栅极大小)，均在差分放大器的输出处引入最小寄生电容。换句话说，三态装置的存在并不明显地使高速信令的带宽降级，如USB 3.0 Superspeed信号的5Gb/秒数据速率。因此，当前公开的中继器设计允许整体功率消耗的减小，以及高信令带宽的保留。
应了解，类似于电阻R1与R2，在电压模式与电流模式电路之间重新利用开关M1与M2允许高效使用裸片区域。
在一些实施方案中，开关M1与M2由偏压逻辑控制328控制。基于特定串行数据协议的链路功率管理方案，偏压逻辑控制328通过将开关M1与M2(其在此实例中为PMOS装置)配置为通过拉高其栅极而断开，来断开电流模式电路中的差分放大器。当电流模式电路准备好重复信号或用于其它高速状态时，偏压逻辑控制328将开关M1与M2配置成闭合。举例来说，当开关M1与M2闭合时，可对于R1与R2配置分压器网络，且/或电流源322提供的电流可被减小以用于更低的待机电流。应了解，处于这些目的，偏压逻辑控制328(图3未描绘)的一或多个输出可能被提供到控制电压分路器电路和/或电流源322。应进一步理解，虽然图3将偏压逻辑控制328描绘为接收上游装置信号RXP与RXN作为输入，但偏压逻辑控制328能够接收各种其它输入，如来自信号检测器的模拟或数字指示，和/或逻辑控制信号。
应了解图3中所描绘的用于开关M1与M2的PMOS晶体管对仅是说明性的，且所属领域的技术人员应理解可使用广泛多种替代电路来实施开关M1与M2。
三态逻辑控制324将一或多个控制输入提供到三态装置318与320。三态装置的输出节点OP与ON部分地基于来自三态逻辑控制324的指示来控制三态装置传播LFPS，所述输出节点将遵循三态装置318与320的输入处的信号状态(如图3中所描绘的RXP与RXN)。
应了解，虽然三态装置318与320的当前论述是在遵循接收到的信号的数字缓冲器的背景下，但在一些实施方案中，三态装置可包含或被耦合到提供反转、增幅、衰减、延迟、过滤低频信号预加重和/或其它信号调节的电路。
输出节点OP与ON部分地基于来自三态逻辑控制324的停用信号传播的指示，被设置成高阻抗模式，由此允许中继器300使用电流模式电路重复高频信号。
在一些实施方案中，三态逻辑控制324包含信号检测器。举例来说，三态逻辑控制324检测LFPS的存在，且控制三态装置退出高阻抗模式。作为另一实例，三态逻辑控制324可能部分地基于检测到USB SuperSpeed信号不存在，产生控制信号。在某些实施方案中，三态逻辑控制324可能从偏压逻辑控制328接收一或多个信号，例如电流模式电路处于低功率状态，如U3状态的指示。
本公开实现的中继器设计中的至少一些允许减小逻辑控制的复杂度。举例来说，归因于三态装置318与320的设置时间遵守USB标准中最严格的转换要求(亦即，U1到U0)，三态逻辑控制324的各种实施方案可能不需要确定和协调来判断电流模式电路是处于U1、U2还是U3状态。此外，因为LFPS信号(其需要禁用高频信号预加重)并不通过电流模式电路传输(像是常规设计那样)，所以不需要电流模式电路的预加重的开/关切换。
应了解，图3中的偏压逻辑控制328与三态逻辑控制324的分开描述仅是出于说明性目的，且所属领域的技术人员应意识到，这种逻辑控制可能以各种配置合并或分散到中继器300中。
图4A描绘适用作三态装置318与320的三态装置的实施方案的实例。使用三态逻辑栅极430与输出驱动缓冲器432示出三态装置。三态逻辑栅极430包含对应于单端输入，或差分对(RXP与RXN)中的一个信号的第一输入RXP。三态逻辑栅极430包含对应于允许信号的第二输入EN。当EN为高时，缓冲器432的输出遵循到栅极430的输入。当EN为低时，缓冲器432的输出为高阻抗，其允许与如上文所描述的电流模式电路共享电路。
作为另一非限制性实例，图4B描绘使用PMOS晶体管M5与M6，以及NMOS晶体管M7与M8的三态装置的实施方案。取决于晶体管M6与M7的栅极处的互补启用信号的状态，输出OP是晶体管M5与M8的栅极处的反转输入，或是高阻抗。所属领域的技术人员应意识到，三态装置318与320可以各种电路设计实施，包含但不限于传输栅极、栅极开关、逻辑栅极、缓冲器等。
可使用各种标准或专有CMOS工艺，实施本文描述的各种实施方案。此外，应注意，预期实施方案可能使用更广泛的半导体材料与制造工艺，包含例如GaAs、SiGe等。本文所述的中继器可能(但不限于)在软件(非暂时性计算机可读介质中的目标代码或机器代码)中表示、在编译的不同阶段中表示为一或多个网表(例如，SPICE网表)、在仿真语言中表示、在硬件描述语言(例如，Verilog、VHDL)中表示、表示为一组半导体处理掩模，以及表示为部分或完全地实现的半导体装置(例如，ASIC)。一些实施方案可以是独立集成电路，而其它实施方案可能作为更大系统芯片的一部分嵌入。
本领域的技术人员将理解，可作出对上述实施方案的形式与细节的变化，而不脱离本公开的范围。此外，虽然已经参考一些实施方案描述各种优点，但本公开的范围不应受这些优点限制。相反地，本公开的范围应参考随附申请专利范围确定。

Claims (24)

1.一种电路，其包括：
电源节点；
内部电路节点；
电压模式电路，其包含缓冲器，以及连接于所述缓冲器的输出节点与所述电源节点之间的开关，所述电压模式电路能够部分地基于信号检测器的第一状态配置，以经由所述缓冲器将符合串行数据协议的低频信号提供到所述内部电路节点；以及
电流模式电路，其包括所述开关以及电流模式放大器，所述电流模式电路能够部分地基于所述信号检测器的第二状态配置，以经由所述电流模式放大器将符合所述串行数据协议的高频信号提供到所述内部电路节点。
2.根据权利要求1所述的电路，其中所述缓冲器包括三态装置，所述三态装置经配置以响应于所述信号检测器处于所述第一状态的指示导致所述缓冲器的所述输出节点遵循到所述缓冲器的输入信号，所述三态装置还经配置以响应于所述信号检测器处于所述第二状态的指示，在所述缓冲器的所述输出节点处产生高阻抗。
3.根据权利要求1所述的电路，其进一步包括：
开关控制逻辑，其经配置以导致所述开关在所述信号检测器处于所述第二状态时，将所述缓冲器的所述输出节点连接到所述电源节点，以使得所述电压模式电路不使所述电流模式电路的信令带宽降级。
4.根据权利要求1所述的电路，其中所述串行数据协议对应于DisplayPort标准、串行ATA标准、外围组件互连高速PCI-E标准，或通用串行总线USB标准中的一个。
5.根据权利要求1所述的电路，其中所述高频信号对应于通用串行总线USBSuperSpeed信号或USB SuperspeedPlus信号，且所述低频信号对应于USB低频周期性信号LFPS信号。
6.根据权利要求1所述的电路，其进一步包括：
内部阻抗元件；
电流源；以及
传输端口，其用于将外部负载阻抗耦合到所述内部电路节点；
其中所述电流模式电路经配置以部分地基于所述电流源的电流量值，以及对应于所述内部阻抗元件和所述外部负载阻抗的并联等效阻抗，在所述内部电路节点处驱动所述高频信号，且其中所述电压模式电路经配置以部分地基于所述缓冲器的所述输出节点处的电压量值，以及对应于所述内部阻抗元件和所述外部负载阻抗的串联等效阻抗，在所述内部电路节点处驱动所述低频信号。
7.根据权利要求6所述的电路，其中所述电流模式电路以及电压模式电路均包含所述内部阻抗元件以及所述开关。
8.根据权利要求7所述的电路，其中所述信号检测器经配置以检测所述低频信号的存在，且所述信号检测器处于所述第一状态对应于所述电流模式电路中的所述电流模式放大器、所述电流模式放大器的预驱动器或所述电流模式放大器的预加重电路中的至少一个的减小的偏压电流。
9.一种电路，其包括：
电源节点；
第一内部电路节点；
第二内部电路节点；
电压模式电路，其包含第一缓冲器、第一开关、第二缓冲器，以及第二开关，所述第一开关连接于所述电源节点与所述第一缓冲器的输出节点之间，所述第二开关连接于所述电源节点与所述第二缓冲器的输出节点之间，所述电压模式电路能够部分地基于信号检测器的第一状态配置，以经由所述第一缓冲器和所述第二缓冲器在所述第一内部电路节点和所述第二内部电路节点处提供符合串行数据协议的差分低频信号；以及
电流模式电路，其包括所述第一开关和所述第二开关以及差分电流模式放大器，所述电流模式电路能够部分地基于所述信号检测器的第二状态配置，以经由所述差分电流模式放大器将符合所述串行数据协议的差分高频信号提供到所述第一内部电路节点和所述第二内部电路节点。
10.根据权利要求9所述的电路，其中所述第一缓冲器和所述第二缓冲器中的每一个包括三态装置：
所述三态装置经配置以响应于所述信号检测器处于所述第一状态的指示，导致每个缓冲器的对应输出节点遵循到每个缓冲器的对应输入信号，所述三态装置还经配置以响应于所述信号检测器处于所述第二状态的指示，在每个缓冲器的对应输出节点处产生高阻抗。
11.根据权利要求9所述的电路，其进一步包括：
开关控制逻辑，其经配置以导致所述第一开关和所述第二开关在所述信号检测器处于所述第二状态时，将所述第一缓冲器和所述第二缓冲器的所述输出节点连接到所述电源节点，以使得所述电压模式电路不使所述电流模式电路的信令带宽降级。
12.根据权利要求9所述的电路，其中所述串行数据协议对应于DisplayPort标准、串行ATA标准、外围组件互连高速PCI-E标准，或通用串行总线USB标准中的一个。
13.根据权利要求9所述的电路，其中所述差分高频信号对应于通用串行总线USBSuperSpeed信号或USB SuperspeedPlus信号，且所述差分低频信号对应于USB差分低频周期性信号LFPS信号。
14.根据权利要求9所述的电路，其进一步包括：
第一内部阻抗元件；
第二内部阻抗元件；
电流源；以及
传输端口，其用于将第一外部负载阻抗以及第二外部负载阻抗耦合到所述第一内部电路节点和所述第二内部电路节点；
其中所述电流模式电路经配置以在所述第一内部电路节点和所述第二内部电路节点处部分地基于所述电流源的电流量值，以及对应于关联的内部阻抗元件和关联的外部负载阻抗的并联等效阻抗，对于所述差分高频信号的特定末端驱动所述差分高频信号的每一端，且其中
所述电压模式电路经配置以在所述第一内部电路节点和所述第二内部电路节点处部分地基于关联缓冲器的关联输出节点处的电压量值，以及对应于关联的内部阻抗元件和关联的外部负载阻抗的等效阻抗，对于所述低频信号的特定末端驱动所述差分信号的每一端。
15.根据权利要求14所述的电路，其中所述电流模式电路以及电压模式电路均包含所述第一内部阻抗元件和所述第二内部阻抗元件，以及所述第一开关和所述第二开关。
16.根据权利要求15所述的电路，其中所述信号检测器经配置以检测所述差分低频信号的存在，且所述信号检测器处于所述第一状态对应于所述电流模式电路中的所述差分电流模式放大器、所述差分电流模式放大器的预驱动器或所述差分电流模式放大器的预加重电路中的至少一个的减小的偏压电流。
17.一种电路，其包括：
内部电路节点；
第一电路，其能够配置成以电压模式操作，以将低频信号传输到所述内部电路节点，所述低频信号对应于串行数据协议；以及
第二电路，其能够配置成以电流模式操作，以将高频信号传输到所述内部电路节点，所述高频信号对应于所述串行数据协议。
18.根据权利要求17所述的电路，其进一步包括具有经由开关连接到电源节点的输出节点的缓冲器，所述缓冲器包括三态装置：
所述三态装置经配置以响应于信号检测器处于第一状态的指示，导致所述缓冲器的所述输出节点遵循到所述缓冲器的输入信号；以及
所述三态装置还经配置以响应于所述信号检测器处于第二状态的指示，在所述缓冲器的所述输出节点处产生高阻抗。
19.根据权利要求18所述的电路，其进一步包括：
开关控制逻辑，其经配置以导致所述开关在所述信号检测器处于所述第二状态时，将所述缓冲器的所述输出节点连接到所述电源节点，以使得所述电压模式电路不使所述电流模式电路的信令带宽降级。
20.根据权利要求17所述的电路，其中所述串行数据协议对应于DisplayPort标准、串行ATA标准、外围组件互连高速PCI-E标准，或通用串行总线USB标准中的一个。
21.根据权利要求17所述的电路，其中所述高频信号对应于通用串行总线USBSuperSpeed信号或USB SuperspeedPlus信号，且所述低频信号对应于USB低频周期性信号LFPS信号。
22.根据权利要求19所述的电路，其进一步包括：
内部阻抗元件；
电流源；以及
传输端口，其用于将外部负载阻抗耦合到所述内部电路节点；
其中所述电流模式电路经配置以部分地基于所述电流源的电流量值，以及对应于所述内部阻抗元件和所述外部负载阻抗的并联等效阻抗，在所述内部电路节点处驱动所述高频信号，且其中
所述电压模式电路经配置以部分地基于所述缓冲器的所述输出节点处的电压量值，以及对应于所述内部阻抗元件和所述外部负载阻抗的串联等效阻抗，在所述内部电路节点处驱动所述低频信号。
23.根据权利要求22所述的电路，其中所述电流模式电路以及电压模式电路均包含所述内部阻抗元件以及所述开关。
24.根据权利要求23所述的电路，其中所述信号检测器经配置以检测所述低频信号的存在，且所述信号检测器处于所述第一状态对应于所述电流模式电路中的电流模式放大器、所述电流模式放大器的预驱动器或所述电流模式放大器的预加重电路中的至少一个的减小的偏压电流。
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