CN116569526B - 决策反馈均衡分接头系统以及相关装置和方法 - Google Patents

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Abstract

本发明公开了决策反馈均衡(DFE)分接头系统以及相关装置和方法。一种装置包括用于提供输出信号的输出节点、电连接至该输出节点的互补金属氧化物半导体(CMOS)DFE分接头，以及电连接至该输出节点的电流积分求和器。该电流积分求和器用于将该输出节点重置到共模电压电位。

Description

决策反馈均衡分接头系统以及相关装置和方法
相关专利申请的交叉引用
本申请依据35U.S.C.§119(e)要求于2020年11月19日提交的并且名称为“决策反馈均衡分接头和电流积分求和器以及相关系统、方法和器件(DECISION FEEDBACKEQUILIZATION TAPS AND CURRENT INTEGRATING SUMMERS AND RELATED SYSTEMS,METHODS,AND DEVICES)”的美国临时专利申请63/198,871号的权益，该美国临时专利申请的全部公开内容据此以引用方式并入本文。
技术领域
本发明整体涉及决策反馈均衡(DFE)分接头和电流积分求和器，并且更具体地涉及重置到共模电压电位而非电源电压电位的电流积分求和器。
背景技术
以高数据速率工作的长距离信道链路在奈奎斯特频率下具有损耗，这可导致符号间干扰(ISI)，并且可依赖于决策反馈均衡(DFE)来均衡损耗或消除ISI。因此，在市场上需要包括以快速数据速率操作的DFE分接头的高数据速率串行器解串器(SERDES)器件。
附图说明
虽然本公开以特别指出并清楚地要求保护具体示例的权利要求书作为结尾，但当结合附图阅读时，通过以下描述可更容易地确定本公开范围内的示例的各种特征和优点，在附图中：
图1是根据一些示例的通信系统的框图；
图2是根据一些示例的图1的通信系统的接收器的互补金属氧化物半导体(CMOS)决策反馈均衡(DFE)分接头系统的电路示意图；
图3是示出根据一些示例的图2的CMOS DFE分接头系统的时钟信号和差分输出的曲线图；并且
图4是示出根据一些示例的操作CMOS DFE分接头系统的方法的流程图。
具体实施方式
在以下具体实施方式中，参考了形成本公开的一部分的附图，并且在附图中以举例的方式示出了可以实践本公开的示例中的具体示例。充分详细地描述了这些示例，以使本领域的普通技术人员能够实践本公开。然而，可利用本文已启用的其他示例，并且可在不脱离本公开的范围的情况下进行结构、材料和流程变化。
本文所呈现的图示并不旨在为任何特定方法、系统、装置或结构的实际视图，而仅仅是用于描述本公开的示例的理想化表示。在一些情况下，为了读者的方便，各附图中的类似结构或部件可保持相同或相似的编号；然而，编号的相似性并不一定意味着结构或部件在尺寸、组成、构造或任何其他属性方面是相同的。
以下描述可以包括示例以帮助本领域的普通技术人员实践本发明所公开的示例。术语“示例性”、“比如”和“例如”的使用意味着相关描述是说明性的，并且虽然本公开的范围旨在涵盖示例和法律等同形式，但使用此类术语并不旨在将示例或本公开的范围限制于指定的部件、步骤、特征、功能等。
应当容易理解，如本文一般所述并且在附图中示出的示例的部件可被布置和设计成多种不同的配置。因此，对各种示例的以下描述并不旨在限制本公开的范围，而是仅代表各种示例。虽然这些示例的各个方面可在附图中给出，但附图未必按比例绘制，除非特别指明。
此外，所示出和描述的特定实施方式仅为示例，并且不应理解为实施本公开的唯一方式，除非本文另外指明。元件、电路和功能可以框图形式示出，以便不以不必要的细节模糊本公开。相反，所示出和描述的特定实施方式仅为示例性的，并且不应理解为实施本公开的唯一方式，除非本文另外指明。另外，块定义和各个块之间逻辑的分区是特定实施方式的示例。对于本领域的普通技术人员将显而易见的是，本公开可通过许多其他分区解决方案来实践。在大多数情况下，已省略了关于定时考虑等的细节，其中此类细节不需要获得本公开的完全理解，并且在相关领域的普通技术人员的能力范围内。
本领域的普通技术人员将会理解，可使用多种不同技术和技法中的任何一者来表示信息和信号。为了清晰地呈现和描述，一些附图可以将信号示出为单个信号。本领域的普通技术人员应当理解，信号可表示信号总线，其中总线可具有多种位宽度，并且本公开可在包括单个数据信号在内的任意数量的数据信号上实现。
结合本文所公开的示例描述的各种示例性逻辑块、模块和电路可以用通用处理器、专用处理器、数字信号处理器(DSP)、集成电路(IC)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立栅极或晶体管逻辑部件、分立硬件部件或设计成实施本文所描述的功能的其任何组合来实现或实施。通用处理器(在本文还可以称为“主机处理器”或简称“主机”)可以是微处理器，但在替代方案中，该处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器也可实现为计算设备的组合，诸如DSP和微处理器的组合、多个微处理器、与DSP核心结合的一个或多个微处理器或任何其他此类配置。在包括处理器的通用计算机用于执行与本公开的示例相关的计算指令(例如，软件代码)时，该通用计算机被认为是专用计算机。
示例可以根据被描绘为流程图、流程示意图、结构图或框图的过程来描述。虽然流程图可将可操作动作描述为连续过程，但是这些动作中的许多动作可按照另一序列、并行地或基本上同时地执行。此外，可重新安排动作的顺序。本文中的过程可对应于方法、线程、函数、过程(procedure)、子例程、子程序、其他结构或它们的组合。此外，本文公开的方法可通过硬件、软件或这两者来实施。如果在软件中实现，这些函数可作为一个或多个指令或代码存储或传输到计算机可读介质上。计算机可读介质包括计算机存储介质和通信介质两者，该通信介质包括有利于将计算机程序从一个位置传递到另一个位置的任何介质。
使用诸如“第一”、“第二”等名称对本文的元件的任何引用不限制那些元件的数量或顺序，除非明确陈述此类限制。相反，这些名称可在本文中用作在两个或更多个元件或元件的实例之间进行区分的便利方法。因此，提及第一元件和第二元件并不意味着在那里只能采用两个元件，或者第一元件必须以某种方式在第二元件之前。此外，除非另外指明，一组元件可包括一个或多个元件。
如本文所用，涉及给定参数、属性或条件的术语“基本上”是指并且包括在本领域的普通技术人员将会理解的给定参数、属性或条件满足小程度的方差的程度，诸如例如在可接受的制造公差内。以举例的方式，取决于基本上满足的具体参数、属性或条件，参数、属性或条件可至少满足90％、至少满足95％、或甚至至少满足99％。
如先前所提及的，市场上存在对包括以快速数据速率(例如，每秒32或更高千兆传送)操作的DFE分接头的高数据速率串行器解串器(SERDES)器件的需求。提高分接头速度的一种方式是以更大的功率驱动DFE分接头(例如，以提高信号的转换速率)。然而，以更大的功率驱动DFE分接头将降低功率效率，对于高分接头计数DFE设计尤其如此。为了在不导致这种功率效率降低的情况下提供较快操作的DFE分接头，可以使用共模电压电位而非使用电源电压电位(例如，电源高电压电位VDD)来重置电流积分求和器。共模电压电位可被设置为电源高电压电位VDD和电源低电压电位VSS之间的大致中间值(例如，在从电源低电压电位VSS到电源高电压电位VDD的范围的大致55％处，如果VSS为0伏特，则共模电压电位将是VDD的0.55倍，以考虑跨递送共模电压电位的开关的任何电压电位下降)。作为非限制性示例，VDD可以为五伏(5V)、3.3V、1.5伏或高于VSS的任何其他电压电位电平。
具有在重置阶段期间重置到电源电压电位(例如，VDD)的输出节点的电流积分求和器可致使输出共模电压电位取决于积分电流与输出电容比和积分周期。因此，输出共模电压电位可随工艺电压温度(PVT)和数据速率而变化，并且可能需要校准以实现期望值。此外，差分和共模电压电位可仅在一个单位间隔(1UI)积分周期(例如，一个位周期)结束时有效。此外，在使用电源电压电位来重置电流积分求和器的情况下，DFE分接头携带信号(差分)电流和共模电流两者。这些DFE分接头的器件(例如，晶体管)的尺寸被设定为承载信号电流和共模电流两者，这需要使用足够大的器件来适应相对较大电流的切换。如本文所用，当参考晶体管使用时，术语“尺寸”和“尺寸被设定为”是指晶体管的栅极的尺寸，尤其是指栅极的宽度。容纳信号电流和共模电流两者的器件的相对较大尺寸可限制器件的操作速度(例如，切换速度)。此外，相对较大的电流(包括信号电流和共模电流两者)本身可限制器件的操作速度并且消耗相对大量的功率。
本文所公开的各种示例针对用于具有电流积分求和器的DFE的互补金属氧化物半导体(CMOS)分接头。本文所公开的CMOS DFE分接头重置到用于电流积分求和器的期望的共模电压电位，而非重置到电源电压电位。因此，DFE分接头可以基本上仅承载信号电流并且很少或不承载共模电流。由于DFE分接头的器件基本上仅承载信号电流并且很少或不承载共模电流，因此在本公开的DFE分接头中使用的器件相比于结合电流积分求和器的电源电压电位重置使用的DFE分接头的器件，可以承载更少的电流。因此，本文所公开的各种示例可包括DFE分接头的器件，这些器件在尺寸上小于结合电流积分求和器的电源电压电位重置使用的DFE分接头的器件。根据本文所公开的示例的DFE分接头的器件的相对较小尺寸可具有较快的操作并且消耗较少的功率，因为它们的尺寸小并且由此切换的电流较小。此外，本文所公开的示例可能不需要针对输出共模电压电位的校准。
本文所公开的CMOS DFE分接头设计可用于高速接收器器件中。作为非限制性示例，本文所公开的CMOS DFE分接头设计可用于高速SERDES器件(例如，高速数据通信接收器)中。作为特定的、非限制性示例，本文所公开的CMOS DFE分接头设计可用于可以每秒32千兆字节传送(GT/s)的速度操作的外围部件互连高速(PCIe)第五代接收器中。
图1是根据一些示例的通信系统100的框图。通信系统100包括发射器102、接收器106，以及将发射器102电连接至接收器106的通信信道104。在一些示例中，接收器106是外围通信接口高速(PCIe)接收器。接收器106经由通信信道104接收来自发射器102的输入信号108。接收器106包括CMOS DFE分接头系统200。如将参考图2更详细地讨论的，CMOS DFE分接头系统200包括电流积分求和器，以将CMOS DFE分接头系统200的输出节点110重置为共模电压电位，该共模电压电位是电源高电压电位和电源低电压电位之间的大致中间值。
图2是根据一些示例的图1的通信系统100的接收器106的CMOS DFE分接头系统200的电路示意图。CMOS DFE分接头系统200包括输出节点110、电流积分求和器202和CMOS DFE分接头204。电流积分求和器202和CMOS DFE分接头204电连接至输出节点110，这些输出节点110各自电连接至相应的电容器C。电流积分求和器202将输出节点110重置到共模电压电位VCM。
电流积分求和器202包括上拉电流源210和下拉电流源208两者。上拉电流源210可提供上拉偏置电流I上拉偏置并且下拉电流源208可提供下拉偏置电流I下拉偏置。输出节点110各自电连接在相应的上拉电流源210与下拉电流源208之间。因此，与重置到电源电压电位(例如，电源高电压电位VDD)的电流积分求和器相比，电流积分求和器202可基本上总是汲取固定静态电流(例如，I上拉偏置的两倍)。然而，该固定静态电流可由于由CMOS DFE分接头204汲取的相对较低电流而得到补偿，尤其是在CMOS DFE分接头系统200包括大量分接头的情况下。
电流积分求和器202还包括分别电连接在上拉电流源210和下拉电流源208之间的晶体管N7和晶体管N8。晶体管N7和晶体管N8的栅极端子接收作为差分信号的输入信号108。输出节点110分别电连接在上拉电流源210与晶体管N7和晶体管N8之间。
电流积分求和器202包括共模电压电位VCM节点212，该共模电压电位VCM节点响应于时钟信号CLKB而选择性地可电连接至输出节点110中的每一者。作为非限制性示例，电流积分求和器202可包括分别从输出节点110电连接至共模电压电位VCM节点212的电可控开关214a、214b。电流积分求和器202还包括从输出节点110中的一者电连接至输出节点110中的另一者的电可控开关214c。对于给定的开关尺寸，差分开关诸如电可控开关214c在重置差分信号方面比单独的共模电可控开关214a、214b更高效。在没有电可控开关214c的情况下，电可控开关214a、214b相比于具有电可控开关214c的情况大三倍。作为非限制性示例，电可控开关214a至214c可以是金属氧化物半导体场效应晶体管(MOSFET)。使用时钟信号CLKB来控制电可控开关214a至214c(例如，可以将时钟信号CLKB提供给用于电可控开关214a至214c的MOSFET的栅极端子)。
电流积分求和器202交替地在积分模式和重置模式下操作。在积分模式期间，电流积分求和器202保持输出节点110中的第一输出节点上的高于共模电压电位VCM的第一输出信号206，以及输出节点110中的第二输出节点上的低于共模电压电位VCM的第二输出信号216，基本上持续整个积分模式。在重置模式期间，电流积分求和器202通过闭合电可控开关214a至214c而将输出节点110重置到共模电压电位VCM。在一些示例中，共模电压电位VCM是电源高电压电位VDD和电源低电压电位VSS之间的大致中间值。在一些示例中，共模电压电位VCM在从电源低电压电位VSS到电源高电压电位VDD的大致55％处，以适应跨电可控开关214a至214c的任何电压电位下降。
CMOS DFE分接头204包括晶体管N1至N6、P1至P6。CMOS DFE分接头204还包括提供电流ΔI上的上拉电流源218和提供电流ΔI下的下拉电流源220。晶体管P1至P6可以是上拉晶体管(例如，P型金属氧化物半导体场效应晶体管)。晶体管P3和晶体管P4可以是一对上拉晶体管，并且晶体管P5和晶体管P6也可以是一对上拉晶体管。晶体管N1至N6可以是下拉晶体管(例如，N型金属氧化物半导体场效应晶体管)。晶体管N3和晶体管N4可以是一对下拉晶体管，并且晶体管N5和晶体管N6也可以是一对下拉晶体管。
上拉电流源218从电源高电位节点VDD电连接至晶体管P1和晶体管P2的源极端子。晶体管P3和晶体管P4的源极端子电连接至晶体管P1的漏极端子。晶体管P3和晶体管P4的漏极端子分别电连接至输出节点110。晶体管P5和晶体管P6的源极端子电连接至晶体管P2的漏极端子。晶体管P5和晶体管P6的漏极端子分别电连接至输出节点110。
下拉电流源220从电源低电位节点VSS电连接至晶体管N1和晶体管N2的源极端子。晶体管N3和晶体管N4的源极端子电连接至晶体管N1的漏极端子。晶体管N3和晶体管N4的漏极端子分别电连接至输出节点110，其中晶体管N3的漏极端子电连接至晶体管P3的漏极端子，并且晶体管N4的漏极端子电连接至晶体管P4的漏极端子。晶体管N5和晶体管N6的源极端子电连接至晶体管N2的漏极端子。晶体管N5和晶体管N6的漏极端子分别电连接至输出节点110，其中晶体管N5的漏极端子电连接至晶体管P5的漏极端子，并且晶体管N6的漏极端子电连接至晶体管P6的漏极端子。因此，上拉晶体管对(P3和P4以及P5和P6)包括上拉漏极端子，并且下拉晶体管对(N3和N4、N5和N6)包括下拉漏极端子。下拉漏极端子电连接至上拉漏极端子，并且下拉漏极端子和上拉漏极端子分别电连接至输出节点110。
晶体管N1和晶体管P1的栅极端子可以电连接在一起。分接头信号TAP可以被提供给晶体管N1和晶体管P1的栅极端子。晶体管N2和晶体管P2的栅极端子也可以电连接在一起。分接头信号TAPB可被提供给晶体管N2和晶体管P2的栅极端子。晶体管N3、N6、P4和P5的栅极端子可以电连接在一起。信号D可被提供给晶体管N3、N6、P4和P5的栅极端子。晶体管N4、N5、P3和P6的栅极端子可以电连接在一起。信号DB可以被提供给晶体管N4、N5、P3和P6的栅极端子。信号D表示历史位，并且信号DB表示历史位的补码。信号TAP、TAPB分别控制待执行的均衡的极性。
CMOS DFE分接头204的晶体管N1至N6、P1至P6的尺寸被设定为基本上仅承载信号电流(例如，尺寸被设定为适应信号电流但不适应共模电流)。因此，CMOS DFE分接头204的晶体管N1至N6、P1至P6小于在具有重置到电源电压电位的电流积分求和器的DFE分接头系统中使用的那些晶体管。由于CMOS DFE分接头204基本上仅承载信号电流并且很少甚至不承载共模电流，所以与具有重置到电源电压电位的电流积分求和器的DFE分接头的电流相比，CMOS DFE分接头204承载更小的电流。
CMOS DFE分接头204的分接头权重可被定义为：
分接头权重＝((ΔI上+ΔI下)*1UI)/C，
其中C是输出节点110中的每一个输出节点上的电容器C的电容。反馈回路可用于生成共模电压电位VCM。例如，共模电压电位节点212可以电连接至运算放大器222的输出端子，运算放大器222的非反相输入端子可以被提供有参考共模电压电位VCMREF，并且运算放大器222的反相输入端子可以通过电阻器224电连接至输出节点110。运算放大器222可通过将共模电压电位节点212驱动到参考共模电压电位VCMREF来产生共模电压电位VCM，可以使用电阻器分压器电路来提供该参考共模电压电位VCM。如果ΔI上和ΔI下匹配，则共模电压电位VCM可以在任何时刻有效(例如，基本上等于参考共模电压电位VCMREF)。模拟回路(例如，反馈回路)可以迫使ΔI上和ΔI下至少基本上彼此相等。此外，CMOS DFE分接头系统200可以不需要用于输出共模电压电位VCM的校准方案，因为模拟回路可以调节共模电压电位VCM。
图3是示出根据一些示例的图2的CMOS DFE分接头系统200的时钟信号302(例如，图2中的CLKB)和差分输出信号304(例如，图2的第一输出信号206与第二输出信号216之间的差)的曲线图300。一起参考图2和图3，CMOS DFE分接头系统200在积分模式306下操作，这可以在时钟信号302的逻辑电平高电压电位(例如，基本上为VDD)期间发生，使得电可控开关214a至214c断开。CMOS DFE分接头系统200还在时钟信号302的逻辑电平低电压电位(例如，基本上为VSS)期间在重置模式308下操作，使得电可控开关214a至214c闭合。时钟信号302可电控制电流积分求和器202以在重置模式308期间将输出节点110电连接至共模电压电位VCM而非电源电压电位(例如，VDD)。此外，时钟信号302可电控制电流积分求和器202以在积分模式306期间将电流积分求和器202从共模电压电位VCM断开连接。
差分输出信号304包括图2的CMOS DFE分接头系统200中示出的第一输出信号206和第二输出信号216。在重置模式308期间，第一输出信号206和第二输出信号216可被重置到共模电压电位VCM，因为电流积分求和器202重置到共模电压电位VCM。在积分模式306期间，第一输出信号206可充电到大于共模电压电位VCM的第一电平310。此外，在积分模式306期间，第二输出信号OUTN可放电到小于共模电压电位VCM的第二电平312。电流积分求和器202可以将输入信号108电压电位变换成去往/来自输出节点110的差分电流，该差分电流可根据第一输出信号206和第二输出信号216对电容器C进行充电。
需注意，共模电压电位VCM在积分模式306期间的任何时刻都有效，因为第一输出信号206在积分模式306期间基本上总是大于共模电压电位VCM，并且第二输出信号216在积分模式306期间基本上总是小于共模电压电位VCM。因此，图2的CMOS DFE分接头系统200的共模电压电位VCM不依赖于积分电流或数据速率，并且共模电压电位VCM不需要被校准。相反，共模电压电位VCM可以用模拟回路来管理，以减少ΔI上和ΔI下之间的任何电流失配。因此，输出节点110处的输出信号206、216是没有共模分量的差分信号。CMOS DFE分接头204的晶体管N1至N6、P1至P6可以切换比重置到电源电压电位的CMOS DFE分接头系统的晶体管N1至N6、P1至P6小的电流，并且因此可以更小且更快。
包括重置到期望的VCM的CMOS DFE分接头204的CMOS DFE分接头系统200可以比重置到电源电压电位的CMOS DFE分接头系统更快地操作而不导致功率损失(例如，不以更大的功率驱动CMOS DFE分接头204)。此外，输出共模电压电位VCM在几乎任何时刻都有效，因为可以通过模拟回路中的反馈来减少上拉电流和下拉电流之间的失配。更具体地，提供共模电压电位VCM的反馈回路中的电流总和的平均值被强制为0。因此，避免了共模电压电位校准方案。这与重置到电源电压电位的CMOS DFE分接头系统相反，其中共模电压电位VCM仅在积分模式的1UI结束时有效。与本文所公开的示例相反，在CMOS DFE分接头系统被重置到电源电压电位的示例中的共模电压电位取决于积分电流、数据速率和电容，并且需要被校准。此外，与本文所公开的示例相反，因为对应的分接头器件(晶体管)将切换相对较大的电流，这将需要分接头的晶体管相对较大，从而限制其速度并且增加其功率需求。
图4是示出根据一些示例的操作CMOS DFE分接头系统(例如，图2的CMOS DFE分接头系统200)的方法400的流程图。在操作402处，方法400包括向共模电压电位节点(例如，图2的共模电压电位节点212)提供共模电压电位(例如，图2的共模电压电位VCM)。
在操作404处，方法400包括响应于时钟信号(例如，图2的时钟信号CLKB、图3的时钟信号302)而在积分模式(例如，图3的积分模式306)与重置模式(例如，图3的重置模式308)之间交替。作为非限制性示例，当时钟信号处于高逻辑电平时，CMOS DFE分接头系统可在积分阶段中操作，并且当时钟信号处于低逻辑电平时，CMOS DFE分接头系统可在重置模式下操作。
在操作406处，方法400包括在CMOS DFE分接头系统的积分模式下，将CMOS DFE分接头系统的输出节点(例如，图1和图2的输出节点110)与共模电压电位节点电隔离。
在操作408处，方法400包括在CMOS DFE分接头系统的重置模式下，将CMOS DFE分接头系统的输出节点电连接至共模电压电位节点。在一些示例中，将CMOS DFE分接头系统的输出节点电连接至共模电压电位节点包括在操作410处闭合电可控开关以将输出节点电连接至共模电压电位节点。
实施例
以下是实施例的非穷举、非限制性列表。并非以下列出的实施例中的每个实施例均被清楚且单独地指示为可与下面列出的实施例以及上文讨论的实施例中的所有其他实施例组合。然而，意图是这些实施例可与所有其他实施例组合，除非对于本领域的普通技术人员来说显而易见的是这些实施例不可组合。
实施例1：一种装置，所述装置包括：输出节点，所述输出节点用于提供输出信号；互补金属氧化物半导体(CMOS)决策反馈均衡(DFE)分接头，所述CMOS DFE分接头电连接至所述输出节点；和电流积分求和器，所述电流积分求和器电连接至所述输出节点，所述电流积分求和器用于将所述输出节点重置到共模电压电位。
实施例2：根据实施例1所述的装置，其中所述电流积分求和器包括上拉电流源和下拉电流源两者，并且所述输出节点分别电连接在所述上拉电流源和所述下拉电流源之间。
实施例3：根据实施例1和2中任一项所述的装置，其中所述电流积分求和器包括共模电压电位节点，所述共模电压电位节点选择性地可电连接至所述输出节点。
实施例4：根据实施例3所述的装置，其中所述电流积分求和器包括电可控开关，所述电可控开关从所述输出节点电连接至所述共模电压电位节点并且从所述输出节点中的一者电连接至所述输出节点中的另一者。
实施例5：根据实施例4所述的装置，其中使用时钟信号来控制所述电可控开关。
实施例6：根据实施例1至5中任一项所述的装置，其中在积分模式期间，所述电流积分求和器用于保持所述输出信号中的第一输出信号高于所述共模电压电位，并且保持所述输出信号中的第二输出信号低于所述共模电压电位，基本上持续整个积分模式。
实施例7：根据实施例1至6中任一项所述的装置，其中所述CMOS DFE分接头的晶体管的尺寸被设定为适应信号电流而不是共模电流。
实施例8：根据实施例1至7中任一项所述的装置，其中所述CMOS DFE分接头包括上拉电流源和下拉电流源两者。
实施例9：根据实施例1至8中任一项所述的装置，其中所述共模电压电位是电源高电压电位和电源低电压电位之间的大致中间值。
实施例10：一种操作互补金属氧化物半导体(CMOS)决策反馈均衡(DFE)分接头系统的方法，所述方法包括：向共模电压电位节点提供在电源低电压电位和电源高电压电位之间的大致中间值处的共模电压电位；在所述CMOS DFE分接头系统的积分模式下，将所述CMOS DFE分接头系统的输出节点与所述共模电压电位节点电隔离；以及在所述CMOS DFE分接头系统的重置模式下，将所述CMOS DFE分接头系统的所述输出节点电连接至所述共模电压电位节点。
实施例11：根据实施例10所述的方法，其中将所述CMOS DFE分接头系统的所述输出节点电连接至所述共模电压电位节点包括闭合电可控开关以将所述输出节点电连接至所述共模电压电位节点。
实施例12：根据实施例10和11中任一项所述的方法，包括响应于时钟信号在所述积分模式和所述重置模式之间交替。
实施例13：一种装置，包括：接收器，所述接收器用于经由通信信道从发射器接收输入信号，所述接收器包括互补金属氧化物半导体(CMOS)决策反馈均衡(DFE)分接头系统，所述CMOS DFE分接头系统包括电流积分求和器，所述电流积分求和器用于将所述CMOS DFE分接头系统的输出节点重置到共模电压电位，所述共模电压电位是电源高电压电位和电源低电压电位之间的大致中间值。
实施例14：根据实施例13所述的装置，其中所述接收器是外围通信接口高速接收器。
实施例15：根据实施例13和14中任一项所述的装置，其中所述CMOS DFE分接头系统包括电连接至所述输出节点的CMOS DFE分接头。
实施例16：根据实施例15所述的装置，其中所述CMOS DFE分接头包括：包括上拉漏极端子的下拉晶体管对和包括下拉漏极端子的上拉晶体管对，所述下拉漏极端子电连接至所述上拉漏极端子，所述下拉漏极端子和所述上拉漏极端子电连接至所述输出节点。
实施例17：根据实施例13至16中任一项所述的装置，其中所述电流积分求和器包括从共模电压电位节点电连接至所述输出节点的电可控开关。
实施例18：根据实施例17所述的装置，其中所述电流积分求和器包括电可控开关，所述电可控开关用于选择性地将所述输出节点电连接在一起。
实施例19：根据实施例18所述的装置，其中所述电可控开关响应于时钟信号而被控制。
实施例20：一种CMOS DFE分接头系统，包括被配置为提供输出信号的输出节点、电连接至所述输出节点的CMOS DFE分接头，以及电连接至所述CMOS DFE分接头和所述输出节点的电流积分求和器，所述电流积分求和器被配置为将所述CMOS DFE分接头系统的输出节点重置为共模电压电位。
实施例21：根据实施例20所述的CMOS DFE分接头系统，其中所述电流积分求和器包括上拉电流源和下拉电流源两者。
实施例22：根据实施例20和21中任一项所述的CMOS DFE分接头系统，其中所述电流积分求和器包括共模电压电位节点，所述共模电压电位节点响应于时钟信号而选择性地可电连接至所述输出节点。
实施例23：根据实施例20至22中任一项所述的CMOS DFE分接头系统，其中在积分模式期间，所述电流积分求和器被配置为保持所述输出信号中的第一输出信号高于所述共模电压电位，并且保持所述输出信号中的第二输出信号低于所述共模电压电位，基本上持续整个积分模式。
实施例24：根据实施例20至23中任一项所述的CMOS DFE分接头系统，其中所述CMOS DFE分接头的晶体管的尺寸被设定为适应信号电流而不是共模电流。
实施例25：根据实施例20至24中任一项所述的CMOS DFE分接头系统，其中所述CMOS DFE分接头包括上拉电流源和下拉电流源两者。
实施例26：一种操作CMOS DFE分接头系统的方法，所述方法包括：向共模电压电位节点提供共模电压电位；在所述CMOS DFE分接头系统的积分模式下，将所述CMOS DFE分接头系统的输出节点与所述共模电压电位节点电隔离；以及在所述CMOS DFE分接头系统的重置模式下，将所述CMOS DFE分接头系统的所述输出节点电连接至所述共模电压电位节点。
实施例27：一种接收器，所述接收器包括CMOS DFE分接头系统，所述CMOS DFE分接头系统包括电流积分求和器，所述电流积分求和器被配置为将所述CMOS DFE分接头系统的输出节点重置到共模电压电位。
实施例28：一种接收器，所述接收器包括根据实施例20至25中任一项所述的CMOSDFE分接头系统。
实施例29：根据实施例28所述的接收器，其中所述接收器是外围通信接口高速接收器。
结语
如在本公开中使用的，术语“模块”或“部件”可以是指用于执行模块或部件的动作的特定硬件实施方式和/或可以存储在计算系统的通用硬件(例如，计算机可读介质、处理设备等)上并且/或者由通用硬件执行的软件对象或软件例程。在一些示例中，本公开中描述的不同部件、模块、引擎和服务可以实现为在计算系统上执行的对象或进程(例如，作为单独的线程)。虽然本公开中描述的系统和方法中的一些系统和方法通常被描述为在软件中实现(存储在通用硬件上并且/或者由通用硬件执行)，但是特定硬件实施方式或软件和特定硬件实施方式的组合也是可能且可以预期的。
如本公开内容所用，涉及多个元件的术语“组合”可包括所有元件的组合或某些元件的各种不同子组合中的任何一种组合。例如，短语“A、B、C、D或它们的组合”可指A、B、C或D中的任一个；A、B、C和D中的每一个的组合；以及A、B、C或D的任何子组合，诸如A、B和C；A、B和D；A、C和D；B、C和D；A和B；A和C；A和D；B和C；B和D；或C和D。
用于本公开，尤其是所附权利要求书中的术语(例如，所附权利要求书的主体)通常旨在作为“开放”术语(例如，术语“包括”应被解释为“包括但不限于”，术语“具有”应被解释为“至少具有”，术语“包括”应被解释为“包括但不限于”等)。
另外，如果预期特定数量的引入的权利要求表述，则在权利要求中将明确叙述此类意图，并且在不进行此类表述的情况下，不存在此类意图。例如，作为对理解的辅助，以下所附权利要求书可包含使用引入性短语“至少一个”和“一个或多个”来引入权利要求叙述。然而，使用此类短语不应理解为暗示由不定冠词“一个”或“一种”引入的权利要求表述将包含此类引入的权利要求表述的任何特定权利要求限定于仅包含一个此类表述的示例，即使当相同的权利要求包括介绍性短语“一个或多个”或“至少一个”和不定冠词，诸如“一个”或“一种”(例如，“一个”和/或“一种”可被解释为指的是“至少一个”或“一个或多个”)；使用定冠词来引入权利要求叙述也是如此。
另外，即使明确叙述了特定数量的所引入的权利要求叙述，本领域技术人员也将认识到，此类叙述应被解译为意味着至少所叙述的数量(例如，无修饰的叙述“两项叙述”在没有其他修饰成分的情况下意味着至少两项叙述，或两项或更多项叙述)。此外，在使用类似于“A、B和C等中的至少一个”或“A、B和C等中的一个或多个”的惯例的那些情况下，通常此类构造旨在仅包括A、仅包括B、仅包括C、包括A和B两者、包括A和C两者、包括B和C两者或包括A、B和C三者等等。
此外，无论在说明书、权利要求书或附图中，呈现两个或更多个替代性术语的任何分离的词或措辞应当理解为考虑包括该术语中的一个术语、该术语中的任意一个术语或两个术语的可能性。例如，短语“A或B”应理解为包括“A”或“B”或“A和B”的可能性。
虽然本公开关于某些图示示例描述了本发明，但本领域的普通技术人员将认识到并理解本发明不受此限制。相反，在不脱离下文所要求保护的本发明的范围及其法律等同形式的情况下，可对图示示例和所述示例进行许多添加、删除和修改。此外，来自一个示例的特征可与另一个示例的特征组合，同时仍被包括在发明人所设想的本发明的范围内。

Claims (18)

1.一种装置，包括：
输出节点，所述输出节点提供输出信号；
互补金属氧化物半导体(CMOS)决策反馈均衡(DFE)分接头，所述CMOSDFE分接头电连接至所述输出节点，所述CMOSDFE分接头的晶体管的尺寸被设定为适应信号电流而不是共模电流；和
电流积分求和器，所述电流积分求和器将所述输出节点重置到共模电压电位，所述电流积分求和器电连接至所述输出节点。
2.根据权利要求1所述的装置，其中：
所述电流积分求和器包括上拉电流源和下拉电流源两者；并且
所述输出节点分别电连接在所述上拉电流源和所述下拉电流源之间。
3.根据权利要求1所述的装置，其中所述电流积分求和器包括共模电压电位节点，所述共模电压电位节点选择性地可电连接至所述输出节点。
4.根据权利要求3所述的装置，其中所述电流积分求和器包括电可控开关，所述电可控开关从所述输出节点电连接至所述共模电压电位节点并且从所述输出节点中的一者电连接至所述输出节点中的另一者。
5.根据权利要求4所述的装置，其中使用时钟信号来控制所述电可控开关。
6.根据权利要求1所述的装置，其中在积分模式期间，所述电流积分求和器保持所述输出信号中的第一输出信号高于所述共模电压电位，并且保持所述输出信号中的第二输出信号低于所述共模电压电位，基本上持续整个所述积分模式。
7.根据权利要求1所述的装置，其中所述CMOSDFE分接头包括上拉电流源和下拉电流源两者。
8.根据权利要求1所述的装置，其中所述共模电压电位是电源高电压电位和电源低电压电位之间的大致中间值。
9.一种操作互补金属氧化物半导体(CMOS)决策反馈均衡(DFE)分接头系统的方法，所述方法包括：
向共模电压电位节点提供在电源低电压电位和电源高电压电位之间的大致中间值处的共模电压电位；
在所述CMOSDFE分接头系统的积分模式下，将所述CMOSDFE分接头系统的输出节点与所述共模电压电位节点电隔离；以及
在所述CMOSDFE分接头系统的重置模式下，将所述CMOSDFE分接头系统的所述输出节点电连接至所述共模电压电位节点。
10.根据权利要求9所述的方法，其中将所述CMOSDFE分接头系统的所述输出节点电连接至所述共模电压电位节点包括闭合电可控开关以将所述输出节点电连接至所述共模电压电位节点。
11.根据权利要求9所述的方法，包括响应于时钟信号在所述积分模式和所述重置模式之间交替。
12.一种装置，包括：
接收器，所述接收器经由通信信道从发射器接收输入信号，所述接收器包括互补金属氧化物半导体(CMOS)决策反馈均衡(DFE)分接头系统，所述CMOSDFE分接头系统包括电流积分求和器，所述电流积分求和器将所述CMOSDFE分接头系统的输出节点重置到共模电压电位，所述共模电压电位是电源高电压电位和电源低电压电位之间的大致中间值。
13.根据权利要求12所述的装置，其中所述接收器是外围通信接口高速接收器。
14.根据权利要求12所述的装置，其中所述CMOSDFE分接头系统包括电连接至所述输出节点的CMOSDFE分接头。
15.根据权利要求14所述的装置，其中所述CMOSDFE分接头包括：
上拉晶体管对，所述上拉晶体管包括上拉漏极端子；和
下拉晶体管对，所述下拉晶体管包括下拉漏极端子，所述下拉漏极端子电连接至所述上拉漏极端子，所述下拉漏极端子和所述上拉漏极端子电连接至所述输出节点。
16.根据权利要求12所述的装置，其中所述电流积分求和器包括从共模电压电位节点电连接至所述输出节点的电可控开关。
17.根据权利要求16所述的装置，其中所述电流积分求和器包括电可控开关，所述电可控开关选择性地将所述输出节点电连接在一起。
18.根据权利要求17所述的装置，其中所述电可控开关响应于时钟信号而被控制。
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