CN111614352A - 能够改善时钟准确性的电路 - Google Patents

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Abstract

本申请涉及一种能够改善时钟准确性的电路，包含：一第一加总网络，用来接收一第一正交时钟的一第一相位以及一第二相位，并输出一第二正交时钟的一第一相位；一第二加总网络，用来接收该第一正交时钟的该第二相位以及一第三相位，并输出该第二正交时钟的一第二相位；一第三加总网络，用来接收该第一正交时钟的该第三相位以及一第四相位，并输出该第二正交时钟的一第三相位；以及一第四加总网络，用来接收该第一正交时钟的该第四相位以及该第一相位，并输出该第二正交时钟的一第四相位。

Description

能够改善时钟准确性的电路
技术领域
本发明涉及能够改善时钟准确性的电路，时钟尤其涉及正交时钟。
背景技术
时钟是种电压信号，会周期性地往返于一低电平与一高电平之间。正交时钟是种具有四个相位的时钟，该四个相位包含一第一相位、一第二相位、一第三相位、以及一第四相位。理想状况下，该四个相位会均匀地分布于时间轴上(uniformly spaced in time)，也就是说该第一、第二、与第三相位分别领先该第二、第三、与第四相位达90度，或达该时钟的周期的四分之一。于实际状况下，该四个相位可能不是均匀地分布于时间轴上。因此，一正交时钟的四个相位的时序的均匀性决定了该正交时钟的准确性。
图1显示现有技术的一多相位滤波器(polyphase filter)100，其可用来改善一正交时钟的准确性。图1中，A1、A2、A3、与A4代表一输入正交时钟的四个相位；B1、B2、B3、与B4代表一过渡期正交时钟的四个相位；以及C1、C2、C3、与C4代表一输出正交时钟的四个相位，其中该输出正交时钟的准确性优于该输入正交时钟的准确性。多相位滤波器100包含：四个电容111、112、113、与114；四个电阻121、122、123、与124；以及四个反相器缓冲器131、132、133、与134。多相位滤波器100是为人熟知的现有技术，其细节于此不再赘述。多相位滤波器100的缺点之一是：就一集成电路的实作的整体而言，该四个电容111、112、113、与114以及该四个电阻121、122、123、与124通常会占据大量的实体布局区域；对现代的集成电路工艺(例如：CMOS(互补式金属氧化物半导体)工艺)来说，相较于制作晶体管，制作电容及/或电阻是比较缺乏面积使用效率的。
鉴于上述，本发明公开一种电路能够改善正交时钟的准确性，且无需使用电容及/或电阻；因此，该电路相较于现有技术的多相位滤波器100，具有优选的面积使用效率。
发明内容
依据本发明的一实施例，一种电路包含：一第一加总网络，用来接收一第一正交时钟的第一相位与第二相位，并输出一第二正交时钟的第一相位；一第二加总网络，用来接收该第一正交时钟的第二相位与第三相位，并输出该第二正交时钟的第二相位；一第三加总网络，用来接收该第一正交时钟的第三相位与第四相位，并输出该第二正交时钟的第三相位；以及一第四加总网络，用来接收该第一正交时钟的第四相位与第一相位，并输出该第二正交时钟的第四相位。
依据本发明的一实施例，该第一加总网络包含：一第一反相器与一第二反相器，用来分别接收该第一正交时钟的该第一相位与该第二相位，并共同地产生该第二正交时钟的该第一相位；该第二加总网络包含：一第三反相器与一第四反相器，用来分别接收该第一正交时钟的该第二相位与该第三相位，并共同地产生该第二正交时钟的该第二相位；该第三加总网络包含：一第五反相器与一第六反相器，用来分别接收该第一正交时钟的该第三相位与该第四相位，并共同地产生该第二正交时钟的该第三相位；以及该第四加总网络包含：一第七反相器与一第八反相器，用来分别接收该第一正交时钟的该第四相位与该第一相位，并共同地产生该第二正交时钟的该第四相位。
依据本发明的一实施例，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器、该第六反相器、该第七反相器、以及该第八反相器是相同的，并各自包含一单位元件。
依据本发明的一实施例，该单位元件包含一输入引脚、一输出引脚、一电源引脚、以及一接地引脚；该单位元件的一输入是由该输入引脚所接收；该单位元件的一输出是传递到该输出引脚；当该单位元件的该输入为低时，该单位元件的该输出通过该电源引脚被拉升；当该单位元件的该输入为高时，该单位元件的该输出通过该接地引脚被拉低。
依据本发明的一实施例，该单位元件包含一NMOS(N通道金属氧化物半导体)晶体管以及一PMOS(P通道金属氧化物半导体)晶体管。
依据本发明的一实施例，该NMOS晶体管的一源极、一栅极、以及一漏极分别连接至该接地引脚、该输入引脚、以及该输出引脚，而该PMOS晶体管的一源极、一栅极、以及一漏极分别连接至该电源引脚、该输入引脚、以及该输出引脚。
依据本发明的一实施例，该单位元件的该电源引脚是连接至一供电节点，而该单位元件的该接地引脚是连接至一接地节点。
依据本发明的一实施例，该单位元件的该电源引脚与该接地引脚均连接至一共同牵引信号(common pulling signal)。
依据本发明的一实施例，该共同牵引信号互补于该单位元件的该输入，从而该单位元件的该输出于该单位元件的该输入为低时被拉升，并于该单位元件的该输入为高时被拉低。
依据本发明的一实施例，该电路进一步包含：一第一反相器缓冲器、一第二反相器缓冲器、一第三反相器缓冲器、以及一第四反相器缓冲器分别用来接收该第二正交时钟的该第一相位、该第二相位、该第三相位、以及该第四相位，从而分别输出一第三正交时钟的一第一相位、一第二相位、一第三相位、以及一第四相位。
依据本发明的一实施例，一种方法包含：接收一第一正交时钟，其包含一第一相位、一第二相位、一第三相位、与一第四相位；使用一第一加总网络，以依据该第一正交时钟的第一相位与第二相位的均和来输出一第二正交时钟的第一相位；使用一第二加总网络，以依据该第一正交时钟的第二相位与第三相位的均和来输出该第二正交时钟的第二相位；使用一第三加总网络，以依据该第一正交时钟的第三相位与第四相位的均和来输出该第二正交时钟的第三相位；以及使用一第四加总网络，以依据该第一正交时钟的第四相位与第一相位的均和来输出该第二正交时钟的第四相位。
有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
附图说明
图1显示现有技术的一多相位滤波器的示意图；
图2A依据本发明的一实施例显示一电路的示意图；
图2B依据本发明的另一实施例显示另一电路的示意图；以及
图3依据本发明的一实施例显示一方法的流程图。
附图标记说明：
100 多相位滤波器
A1、A2、A3、A4 输入正交时钟的四个相位
B1、B2、B3、B4 过渡期正交时钟的四个相位
C1、C2、C3、C4 输出正交时钟的四个相位
111、112、113、114 电容
121、122、123、124 电阻
131、132、133、134 反相器缓冲器
200 电路
X1、X2、X3、X4 第一正交时钟的四种相位
Y1、Y2、Y3、Y4 第二正交时钟的四种相位
211 第一加总网络
201 第一节点
212 第二加总网络
202 第二节点
213 第三加总网络
203 第三节点
214 第四加总网络
204 第四节点
221、222、223、224 反相器(INV)
Z1、Z2、Z3、Z4 第三正交时钟的四种相位
VDD 电源供应节点
VSS 接地节点
211A、211B 第一加总网络的反相器(INV)
212A、212B 第二加总网络的反相器(INV)
213A、213B 第三加总网络的反相器(INV)
214A、214B 第四加总网络的反相器(INV)
I 输入引脚
O 输出引脚
P 电源引脚
G 接地引脚
COB250 公用方块(call-out box)
250 反相器
MN NMOS晶体管
MP PMOS晶体管
200a 电路
211a、212a、213a、214a 加总网络
211Aa、212Aa、213Aa、214Aa、211Ba、212Ba、213Ba、214Ba 反相器
300 本发明的方法的一实施例的流程图
310～350 步骤
具体实施方式
尽管本说明书公开了本发明的多个实施例可视为实施本发明的优选范例，但本发明可通过多种方式被实施，不限于后述的特定范例，也不限于用来实现该些特定范例的技术特征的特定方式。
本技术领域技术人员可了解本公开所使用的与微电子相关的用语及基本概念，像是“节点(电路节点)”、“电源供应节点”、“接地节点”、“信号”、“电压”、“差分信号”、“电容”、“电阻”、“CMOS(互补式金属氧化物半导体)”、“PMOS(P通道金属氧化物半导体)晶体管”、“NMOS(N通道金属氧化物半导体)晶体管”、“相位”、“时钟”、“上拉(pull-up)”、“下拉(pull-down)”、以及“反相器”。与上述用语及基本概念类似者对本领域技术人员而言是显而易见的，故于此不再赘述。本领域技术人员当能识别PMOS晶体管与NMOS晶体管的符号，并能识别该些晶体管的“源极”、“栅极”、与“漏极”。
逻辑信号是指具有双态(two states)的信号。双态是指：一第一逻辑状态(或称一高电平状态)与一第二逻辑状态(或称一低电平状态)。当一逻辑信号为高(低)时，其意谓着该逻辑信号处于该高(低)电平状态，且这发生于当该逻辑信号充分地高(低)于一门限电平(跳变点)时。每一逻辑信号有一跳变点，且任两个逻辑信号未必具有相同的跳变点。时钟是一周期性的逻辑信号。
本公开的表达是基于工程观点。举例来说，“X等于Y”代表“X与Y之间的差异小于一特定的工程误差”，“X实质小于Y”代表“X与Y之间的比例小于一特定的工程误差”。
图2A依据本发明的一实施例显示一电路200的示意图。电路200是用来接收一第一正交时钟包含四种相位X1、X2、X3、与X4，并用来输出一第二正交时钟包含四种相位Y1、Y2、Y3、与Y4。电路200包含：一第一加总网络211，用来接收X1与X2，并输出Y1至一第一节点201；一第二加总网络212，用来接收X2与X3，并输出Y2至一第二节点202；一第三加总网络213，用来接收X3与X4，并输出Y3至一第三节点203；以及一第四加总网络214，用来接收X4与X1，并输出Y4至一第四节点204。于另一实施例中，电路200进一步包含四个反相器(INV)221、222、223、以及224，该些反相器用来分别接收Y1、Y2、Y3、与Y4，以及分别输出Z1、Z2、Z3、与Z4，其中Z1、Z2、Z3、与Z4是一第三正交时钟的四个相位。本公开中，“VDD」代表一电源供应节点，而“VSS」代表一接地节点。
第一加总网络211包含反相器(INV)211A与211B，该些反相器用来分别接收X1与X2，并共同地产生(establish)Y1。第二加总网络212包含反相器(INV)212A与212B，该些反相器用来分别接收X2与X3，并共同地产生Y2。第三加总网络213包含反相器(INV)213A与213B，该些反相器用来分别接收X3与X4，并共同地产生Y3。第四加总网络214包含反相器(INV)214A与214B，该些反相器用来分别接收X4与X1，并共同地产生Y4。图2A中，每个反相器包含：一输入引脚(标示为“I”)，一输入信号经由该输入引脚被接收；一输出引脚(标示为“O”)，一输出信号经由该输出引脚被产生；一电源引脚(标示为“P”)，一拉升电平的路径经由该电源引脚被提供；以及一接地引脚(标示为“G”)，一拉低电平的路径经由该接地引脚被提供。举例而言，反相器211A经由其“I”引脚来接收X1，并经由其“O”引脚产生Y1；当X1为低时，反相器211A可通过其“P”引脚将Y1拉升至“VDD”；当X1为高时，反相器211A可通过其“G”引脚将Y1拉低至“VSS”。本领域技术人员能够识别图2A中所有其它反相器的引脚连接关系，故该些连接关系于此不再赘述。反相器211A、211B、212A、212B、213A、213B、214A、与214B都是相同的，因此，相位Y1(Y2、Y3、Y4)是近似于相位X1(X2、X3、X4)与相位X2(X3、X4、X1)的均和(equal sum)。据此，Y1(Y2、Y3、Y4)的时序误差会近似于X1(X2、X3、X4)的时序误差与X2(X3、X4、X1)的时序误差的平均。由于该平均的作用，相位Y1、Y2、Y3、与Y4在时序上的均匀性会优于相位X1、X2、X3、与X4在时序上的均匀性。
于一实作范例中，相位X1、X2、X3、与X4分别为0度、80度、180度、与260度，亦即X2与X4的时序均比理想时序提早了10度，值得注意的是，本例中X1与X3的相位差为180度，这是因为它们是一对互补的信号，且这种互补的信号通常是由一差分电路产生，该差分电路可输出二信号，该二信号是互补的，故它们的相位差是180度；上述道理也说明了为何X2与X4的相位差是180度。Y1近似于X1与X2的均和，因此，Y1的时序约比理想时序提早了5度(这是因为“相位X1的时序与理想时序的相位差0度”以及“相位X2的时序与理想时序的相位差10度”的平均为5度)；Y2近似于X2与X3的均和，因此，Y2的时序约比理想时序提早了5度(这是因为“相位X2的时序与理想时序的相位差10度”以及“相位X3的时序与理想时序的相位差0度”的平均为5度)；Y3近似于X3与X4的均和，因此，Y3的时序约比理想时序提早了5度(这是因为“相位X3的时序与理想时序的相位差0度”以及“相位X4的时序与理想时序的相位差10度”的平均为5度)；以及Y4近似于X4与X1的均和，因此，Y4的时序约比理想时序提早了5度(这是因为“相位X4的时序与理想时序的相位差10度”以及“相位X1的时序与理想时序的相位差0度”的平均为5度)。由上可知，尽管Y1、Y2、Y3、与Y4的时序仍非理想时序，但它们是高度均匀的。事实上，在所有加总网络211、212、213、与214能够提供理想的均和的情形下，相位Y1、Y2、Y3、与Y4在时序上可以是完全地均匀的。
公用方块COB(call-out box)250所示的反相器250可作为一单位元件用来实现图2A中的每个反相器。反相器250包含一NMOS(N通道金属氧化物半导体)晶体管MN与一PMOS(P通道金属氧化物半导体)晶体管MP，该NMOS晶体管MN的源极、栅极、与漏极分别连接前述接地引脚“G”、输入引脚“I”、以及输出引脚“O”，该PMOS晶体管MP的源极、栅极、与漏极分别连接前述电源引脚“P”、输入引脚“I”、以及输出引脚“O”。反相器250为本领域的现有技术，其细节在此省略。
反相器221、222、223、与224的每一个可作为一缓冲器以加强电路200的驱动能力，它们分别输出Z1、Z2、Z3、与Z4，而非直接输出Y1、Y2、Y3、与Y4给一后端应用电路(未显示于图2A)。“缓冲器”与“驱动能力”为本领域技术人员所熟知，故其细节在此不予赘述。反相器221、222、223、与224是相同的，但未必与加总网络211、212、213、与214内的反相器相同，这是因为反相器221、222、223、与224是用来实现其它功能(亦即：缓冲功能，而非加总功能)之故。
图2B依据本发明的另一实施例显示另一电路200a。除了部分连接关系外，图2B的电路200a与图2A的电路200相同。为便于区分，具有不同连接关系的电路方块的标示都具有下标“a”。更明确地说：图2B的加总网络211a(212a、213a、214a)相仿于图2A的加总网络211(212、213、214)，但具有不同的连接关系；图2B的反相器211Aa(212Aa、213Aa、214Aa)相仿于图2A的反相器211A(212A、213A、214A)，但具有不同的连接关系；以及图2B的反相器211Ba(212Ba、213Ba、214Ba)相仿于图2A的反相器211B(212B、213B、214B)，但具有不同的连接关系。当X1为低时，反相器211Aa与反相器214Ba经由各自的“P”引脚提供拉至X3(而非“VDD”)的上拉作用；当X1为高时，反相器211Aa与反相器214Ba经由各自的“G”引脚提供拉至X3(而非“VSS”)的下拉作用。当X2为低时，反相器212Aa与反相器211Ba经由各自的“P”引脚提供拉至X4(而非“VDD”的上拉作用；当X2为高时，反相器212Aa与反相器211Ba经由各自的“G”引脚提供拉至X4(而非“VSS”)的下拉作用。当X3低时，反相器213Aa与反相器212Ba经由各自的“P”引脚提供拉至X1(而非“VDD”)的上拉作用；当X3为高时，反相器213Aa与反相器212Ba经由各自的“G”引脚提供拉至X1(而非“VSS”)的下拉作用。当X4为低时，反相器214Aa与反相器213Ba经由各自的“P”引脚提供拉至X2(而非“VDD”)的上拉作用；当X4为高时，反相器214Aa与反相器213Ba经由各自的“G”引脚提供拉至X2(而非“VSS”)的下拉作用。相较于图2A的电路200，图2B的电路200a可提供较佳的效能，这是因为图2B的电路200a消除了反相器的击穿(shoot-through)情形。举例而言，当X1约为“VDD”与“VSS”之间的中间电平时，图2A的反相器211A会出现击穿情形，这是因为当中的NMOS晶体管与PMOS晶体管同时导通，使得电流直接从“VDD”端击穿至“VSS”端；在另一方面，图2B的反相器211Aa无此问题，这是因为它的电源引脚“P”与接地引脚“G”都连接至X3，但值得注意的是，图2B的反相器211Aa仍可实现图2A的反相器211A的反相功能，这是因为X3与X1互补，当X1为高时，X3为低，Y1可被反相器211Aa经由“G”引脚拉低至X3，而当X1为低时，X3为高，Y1可被反相器211Aa经由“P”引脚拉高至X3，据上所述，反相功能被保留了下来，但击穿情形被消除了。上述道理同样适用于反相器211Ba、212Aa、212Ba、213Aa、213Ba、214Aa、以及214Ba，在上述各例中，电源引脚“P”的信号同于接地引脚“G”的信号，但与输入引脚“I”的信号是互补的。值得注意的是，用来输出X1、X2、X3、与X4的前端电路(未显示于图2B)必须具备足够的驱动能力，以将Y1、Y2、Y3、与Y4拉得够高或够低；若非如此，反相器211Aa、211Ba、212Aa、212Ba、213Aa、213Ba、214Aa、以及214Ba的功能可能会失效。
如图3的流程图300所示，本发明的方法的一实施例包含下列步骤：(步骤310)接收一第一正交时钟的第一相位、第二相位、第三相位、以及第四相位；(步骤320)使用一第一加总网络，以依据该第一正交时钟的第一相位与第二相位的均和来输出一第二正交时钟的第一相位；(步骤330)使用一第二加总网络，以依据该第一正交时钟的第二相位与第三相位的均和来输出该第二正交时钟的第二相位；(步骤340)使用一第三加总网络，以依据该第一正交时钟的第三相位与第四相位的均和来输出该第二正交时钟的第三相位；以及(步骤350)使用一第四加总网络，以依据该第一正交时钟的第四相位与第一相位的均和来输出该第二正交时钟的第四相位。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡这种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种能够改善时钟准确性的电路，包含：
一第一加总网络，用来接收一第一正交时钟的一第一相位以及一第二相位，并输出一第二正交时钟的一第一相位；
一第二加总网络，用来接收该第一正交时钟的该第二相位以及一第三相位，并输出该第二正交时钟的一第二相位；
一第三加总网络，用来接收该第一正交时钟的该第三相位以及一第四相位，并输出该第二正交时钟的一第三相位；以及
一第四加总网络，用来接收该第一正交时钟的该第四相位以及该第一相位，并输出该第二正交时钟的一第四相位。
2.如权利要求1所述的电路，其中：
该第一加总网络包含：一第一反相器与一第二反相器，用来分别接收该第一正交时钟的该第一相位与该第二相位，并共同地产生该第二正交时钟的该第一相位；
该第二加总网络包含：一第三反相器与一第四反相器，用来分别接收该第一正交时钟的该第二相位与该第三相位，并共同地产生该第二正交时钟的该第二相位；
该第三加总网络包含：一第五反相器与一第六反相器，用来分别接收该第一正交时钟的该第三相位与该第四相位，并共同地产生该第二正交时钟的该第三相位；以及
该第四加总网络包含：一第七反相器与一第八反相器，用来分别接收该第一正交时钟的该第四相位与该第一相位，并共同地产生该第二正交时钟的该第四相位。
3.如权利要求2所述的电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器、该第六反相器、该第七反相器、以及该第八反相器是相同的，并各自包含一单位元件。
4.如权利要求3所述的电路，其中该单位元件包含一输入引脚、一输出引脚、一电源引脚、以及一接地引脚；该单位元件的一输入是由该输入引脚所接收；该单位元件的一输出是传递到该输出引脚；当该单位元件的该输入为低时，该单位元件的该输出通过该电源引脚被拉升；当该单位元件的该输入为高时，该单位元件的该输出通过该接地引脚被拉低。
5.如权利要求4所述的电路，其中该单位元件包含一NMOS晶体管以及一PMOS晶体管。
6.如权利要求5所述的电路，其中该NMOS晶体管的一源极、一栅极、以及一漏极分别连接至该接地引脚、该输入引脚、以及该输出引脚，而该PMOS晶体管的一源极、一栅极、以及一漏极分别连接至该电源引脚、该输入引脚、以及该输出引脚。
7.如权利要求4所述的电路，其中该单位元件的该电源引脚是连接至一供电节点，而该单位元件的该接地引脚是连接至一接地节点。
8.如权利要求4所述的电路，其中该单位元件的该电源引脚与该接地引脚均连接至一共同牵引信号。
9.如权利要求8所述的电路，其中该共同牵引信号互补于该单位元件的该输入，从而该单位元件的该输出于该单位元件的该输入为低时被拉升，并于该单位元件的该输入为高时被拉低。
10.如权利要求1所述的电路，进一步包含：一第一反相器缓冲器、一第二反相器缓冲器、一第三反相器缓冲器、以及一第四反相器缓冲器分别用来接收该第二正交时钟的该第一相位、该第二相位、该第三相位、以及该第四相位，从而分别输出一第三正交时钟的一第一相位、一第二相位、一第三相位、以及一第四相位。
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