TWI703826B - 用於改善正交時脈之準確性的方法與裝置 - Google Patents

用於改善正交時脈之準確性的方法與裝置 Download PDF

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Abstract

一種方法，包含：接收一第一正交時脈，其包含一第一相位、一第二相位、一第三相位、以及一第四相位；使用一第一加總網路，以依據該第一正交時脈的第一相位與第二相位的均和來輸出一第二正交時脈的第一相位；使用一第二加總網路，以依據該第一正交時脈的第二相位與第三相位的均和來輸出該第二正交時脈的第二相位；使用一第三加總網路，以依據該第一正交時脈的第三相位與第四相位的均和來輸出該第二正交時脈的第三相位；以及使用一第四加總網路，以依據該第一正交時脈的第四相位與第一相位的均和來輸出該第二正交時脈的第四相位。

Description

用於改善正交時脈之準確性的方法與裝置
本發明是關於時脈，尤其是關於正交時脈。
時脈是種電壓訊號，會週期性地往返於一低準位與一高準位之間。正交時脈是種具有四個相位的時脈，該四個相位包含一第一相位、一第二相位、一第三相位、以及一第四相位。理想狀況下，該四個相位會均勻地分佈於時間軸上（uniformly spaced in time），也就是說該第一、第二、與第三相位分別領先該第二、第三、與第四相位達90度，或達該時脈之週期的四分之一。於實際狀況下，該四個相位可能不是均勻地分佈於時間軸上。因此，一正交時脈的四個相位之時序的均勻性決定了該正交時脈的準確性。
圖1顯示先前技術的一多相位濾波器（polyphase filter）100，其可用來改善一正交時脈的準確性。圖1中，A1、A2、A3、與A4代表一輸入正交時脈的四個相位；B1、B2、B3、與B4代表一過渡期正交時脈的四個相位；以及C1、C2、C3、與C4代表一輸出正交時脈的四個相位，其中該輸出正交時脈的準確性優於該輸入正交時脈的準確性。多相位濾波器100包含：四個電容111、112、113、與114；四個電阻121、122、123、與124；以及四個反相器緩衝器131、132、133、與134。多相位濾波器100是為人熟知的先前技術，其細節於此不再贅述。多相位濾波器100的缺點之一是：就一積體電路之實作的整體而言，該四個電容111、112、113、與114以及該四個電阻121、122、123、與124通常會佔據大量的實體佈局區域；對現代的積體電路製程（例如：CMOS（互補式金氧半導體）製程）來說，相較於製作電晶體，製作電容及/或電阻是比較缺乏面積使用效率的。
鑑於上述，本發明揭露一種電路能夠改善正交時脈的準確性，且無需使用電容及/或電阻 ；因此，該電路相較於先前技術的多相位濾波器100，具有較佳的面積使用效率。
依據本發明的一實施例，一種電路包含：一第一加總網路，用來接收一第一正交時脈的第一相位與第二相位，並輸出一第二正交時脈的第一相位；一第二加總網路，用來接收該第一正交時脈的第二相位與第三相位，並輸出該第二正交時脈的第二相位；一第三加總網路，用來接收該第一正交時脈的第三相位與第四相位，並輸出該第二正交時脈的第三相位；以及一第四加總網路，用來接收該第一正交時脈的第四相位與第一相位，並輸出該第二正交時脈的第四相位。
依據本發明的一實施例，一種方法包含：接收一第一正交時脈，其包含一第一相位、一第二相位、一第三相位、與一第四相位；使用一第一加總網路，以依據該第一正交時脈的第一相位與第二相位的均和來輸出一第二正交時脈的第一相位；使用一第二加總網路，以依據該第一正交時脈的第二相位與第三相位的均和來輸出該第二正交時脈的第二相位；使用一第三加總網路，以依據該第一正交時脈的第三相位與第四相位的均和來輸出該第二正交時脈的第三相位；以及使用一第四加總網路，以依據該第一正交時脈的第四相位與第一相位的均和來輸出該第二正交時脈的第四相位。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明是關於正交時脈。儘管本說明書揭示了本發明的多個實施例可視為實施本發明的較佳範例，但本發明可藉由多種方式被實施，不限於後述的特定範例，也不限於用來實現該些特定範例之技術特徵的特定方式。
本技術領域具有通常知識者可瞭解本揭露所使用的與微電子相關的用語及基本概念，像是「節點（電路節點）」、「電源供應節點」、「接地節點」、「訊號」、「電壓」、「差動訊號」、「電容」、「電阻」、「CMOS（互補式金氧半導體）」、「PMOS（P通道金氧半導體）電晶體」、「NMOS（N通道金氧半導體）電晶體」、「相位」、「時脈」、「上拉（pull-up）」、「下拉（pull-down）」、以及「反相器」。與上述用語及基本概念類似者對本領域具有通常知識者而言是顯而易見的，故於此不再贅述。本領域具有通常知識者當能識別PMOS電晶體與NMOS電晶體的符號，並能辨識該些電晶體的「源極」、「閘極」、與「汲極」。
邏輯訊號是指具有雙態（two states）的訊號。雙態是指：一第一邏輯狀態（或稱一高準位狀態）與一第二邏輯狀態（或稱一低準位狀態）。當一邏輯訊號為高（低）時，其意謂著該邏輯訊號處於該高（低）準位狀態，且這發生於當該邏輯訊號充分地高（低）於一門檻準位（跳變點）時。每一邏輯訊號有一跳變點，且任兩個邏輯訊號未必具有相同的跳變點。時脈是一週期性的邏輯訊號。
本揭露的表達是基於工程觀點。舉例來說，「X等於Y」代表「X與Y之間的差異小於一特定的工程誤差」，「X實質小於Y」代表「X與Y之間的比例小於一特定的工程誤差」。
圖2A依據本發明的一實施例顯示一電路200的示意圖。電路200是用來接收一第一正交時脈包含四種相位X1、X2、X3、與X4，並用來輸出一第二正交時脈包含四種相位Y1、Y2、Y3、與Y4。電路200包含：一第一加總網路211，用來接收X1與X2，並輸出Y1至一第一節點201；一第二加總網路212，用來接收X2與X3，並輸出Y2至一第二節點202；一第三加總網路213，用來接收X3與X4，並輸出Y3至一第三節點203；以及一第四加總網路214，用來接收X4與X1，並輸出Y4至一第四節點204。於另一實施例中，電路200進一步包含四個反相器（INV）221、222、223、以及224，該些反相器用來分別接收Y1、Y2、Y3、與Y4，以及分別輸出Z1、Z2、Z3、與Z4，其中Z1、Z2、Z3、與Z4是一第三正交時脈的四個相位。本揭露中，「V DD」代表一電源供應節點，而「V SS」代表一接地節點。
第一加總網路211包含反相器（INV）211A與211B，該些反相器用來分別接收X1與X2，並共同地產生（establish）Y1。第二加總網路212包含反相器（INV）212A與212B，該些反相器用來分別接收X2與X3，並共同地產生Y2。第三加總網路213包含反相器（INV）213A與213B，該些反相器用來分別接收X3與X4，並共同地產生Y3。第四加總網路214包含反相器（INV）214A與214B，該些反相器用來分別接收X4與X1，並共同地產生Y4。圖2A中，每個反相器包含：一輸入腳位（標示為“ I”），一輸入訊號經由該輸入腳位被接收；一輸出腳位（標示為“ O”），一輸出訊號經由該輸出腳位被產生；一電源腳位（標示為“ P”），一拉升準位的路徑經由該電源腳位被提供；以及一接地腳位（標示為“ G”），一拉低準位的路徑經由該接地腳位被提供。舉例而言，反相器211A經由其“ I”腳位來接收X1，並經由其“ O”腳位產生Y1；當X1為低時，反相器211A可藉由其“ P”腳位將Y1拉升至“V DD”；當X1為高時，反相器211A可藉由其“ G”腳位將Y1拉低至“V SS”。本領域具有通常知識者能夠辨識圖2A中所有其它反相器的腳位連接關係，故該些連接關係於此不再贅述。反相器211A、211B、212A、212B、213A、213B、214A、與214B都是相同的，因此，相位Y1（Y2、Y3、Y4）是近似於相位X1（X2、X3、X4）與相位X2（X3、X4、X1）的均和（equal sum）。據此，Y1（Y2、Y3、Y4）的時序誤差會近似於X1（X2、X3、X4）的時序誤差與X2（X3、X4、X1）的時序誤差的平均。由於該平均的作用，相位Y1、Y2、Y3、與Y4在時序上的均勻性會優於相位X1、X2、X3、與X4在時序上的均勻性。
於一實作範例中，相位X1、X2、X3、與X4分別為0度、80度、180度、與260度，亦即X2與X4的時序均比理想時序提早了10度，值得注意的是，本例中X1與X3的相位差為180度，這是因為它們是一對互補的訊號，且此種互補的訊號通常是由一差動電路產生，該差動電路可輸出二訊號，該二訊號是互補的，故它們的相位差是180度；上述道理也說明了為何X2與X4的相位差是180度。Y1近似於X1與X2的均和，因此，Y1的時序約比理想時序提早了5度（這是因為「相位X1的時序與理想時序的相位差0度」以及「相位X2的時序與理想時序的相位差10度」的平均為5度）；Y2近似於X2與X3的均和，因此，Y2的時序約比理想時序提早了5度（這是因為「相位X2的時序與理想時序的相位差10度」以及「相位X3的時序與理想時序的相位差0度」的平均為5度）；Y3近似於X3與X4的均和，因此，Y3的時序約比理想時序提早了5度（這是因為「相位X3的時序與理想時序的相位差0度」以及「相位X4的時序與理想時序的相位差10度」的平均為5度）；以及Y4近似於X4與X1的均和，因此，Y4的時序約比理想時序提早了5度（這是因為「相位X4的時序與理想時序的相位差10度」以及「相位X1的時序與理想時序的相位差0度」的平均為5度）。由上可知，僅管Y1、Y2、Y3、與Y4的時序仍非理想時序，但它們是高度均勻的。事實上，在所有加總網路211、212、213、與214能夠提供理想的均和的情形下，相位Y1、Y2、Y3、與Y4在時序上可以是完全地均勻的。
公用方塊COB（call-out box）250所示的反相器250可作為一單位元件用來實現圖2A中的每個反相器。反相器250包含一NMOS（N通道金氧半導體）電晶體MN與一PMOS（P通道金氧半導體）電晶體MP，該NMOS電晶體MN的源極、閘極、與汲極分別連接前述接地接腳“ G”、輸入接腳“ I”、以及輸出接腳“ O”，該PMOS電晶體MP的源極、閘極、與汲極分別連接前述電源接腳“ P”、輸入接腳“ I”、以及輸出接腳“ O”。反相器250為本領域的習知技術，其細節在此省略。
反相器221、222、223、與224的每一個可作為一緩衝器以加強電路200的驅動能力，它們分別輸出Z1、Z2、Z3、與Z4，而非直接輸出Y1、Y2、Y3、與Y4給一後端應用電路（未顯示於圖2A）。「緩衝器」與「驅動能力」為本領域具有通常知識者所熟知，故其細節在此不予贅述。反相器221、222、223、與224是相同的，但未必與加總網路211、212、213、與214內的反相器相同，這是因為反相器221、222、223、與224是用來實現其它功能（亦即：緩衝功能，而非加總功能）之故。
圖2B依據本發明的另一實施例顯示另一電路200a。除了部分連接關係外，圖2B的電路200a與圖2A的電路200相同。為便於區分，具有不同連接關係的電路方塊的標示都具有下標“a”。更明確地說：圖2B的加總網路211a（212a、213a、214a）相仿於圖2A的加總網路211（212、213、214），但具有不同的連接關係；圖2B的反相器211Aa（212 Aa、213 Aa、214 Aa）相仿於圖2A的反相器211A（212A、213A、214A），但具有不同的連接關係；以及圖2B的反相器211Ba（212 Ba、213 Ba、214 Ba）相仿於圖2A的反相器211B（212B、213B、214B），但具有不同的連接關係。當X1為低時，反相器211Aa與反相器214Ba經由各自的“ P”接腳提供拉至X3（而非“V DD”）的上拉作用；當X1為高時，反相器211Aa與反相器214Ba經由各自的“ G”接腳提供拉至X3（而非“V SS”）的下拉作用。當X2為低時，反相器212Aa與反相器211Ba經由各自的“ P”接腳提供拉至X4（而非“V DD”的上拉作用；當X2為高時，反相器212Aa與反相器211Ba經由各自的“ G”接腳提供拉至X4（而非“V SS”）的下拉作用。當X3低時，反相器213Aa與反相器212Ba經由各自的“ P”接腳提供拉至X1（而非“V DD”）的上拉作用；當X3為高時，反相器213Aa與反相器212Ba經由各自的“ G”接腳提供拉至X1（而非“V SS”）的下拉作用。當X4為低時，反相器214Aa與反相器213Ba經由各自的“ P”接腳提供拉至X2（而非“V DD”）的上拉作用；當X4為高時，反相器214Aa與反相器213Ba經由各自的“ G”接腳提供拉至X2（而非“V SS”）的下拉作用。相較於圖2A的電路200，圖2B的電路200a可提供較佳的效能，這是因為圖2B的電路200a消除了反相器的擊穿（shoot-through）情形。舉例而言，當X1約為“V DD”與“V SS”之間的中間準位時，圖2A的反相器211A會出現擊穿情形，這是因為當中的NMOS電晶體與PMOS電晶體同時導通，使得電流直接從“V DD”端擊穿至 “V SS”端；在另一方面，圖2B的反相器211Aa無此問題，這是因為它的電源接腳“ P”與接地接腳“ G”都連接至X3，但值得注意的是，圖2B的反相器211Aa仍可達成圖2A之反相器211A的反相功能，這是因為X3與X1互補，當X1為高時， X3為低， Y1可被反相器211Aa經由“ G”接腳拉低至X3，而當X1為低時，X3為高，Y1可被反相器211Aa經由“ P”接腳拉高至X3，據上所述，反相功能被保留了下來，但擊穿情形被消除了。上述道理同樣適用於反相器211Ba、212Aa、212Ba、213Aa、213Ba、214Aa、以及214Ba，在上述各例中，電源接腳“ P”的訊號同於接地接腳“ G”的訊號，但與輸入接腳“ I”的訊號是互補的。值得注意的是，用來輸出X1、X2、X3、與X4的前端電路（未顯示於圖2B）必須具備足夠的驅動能力，以將Y1、Y2、Y3、與Y4拉得夠高或夠低；若非如此，反相器211Aa、211Ba、212Aa、212Ba、213Aa、213Ba、214Aa、以及214Ba的功能可能會失效。
如圖3的流程圖300所示，本發明之方法的一實施例包含下列步驟：（步驟310）接收一第一正交時脈的第一相位、第二相位、第三相位、以及第四相位；（步驟320）使用一第一加總網路，以依據該第一正交時脈的第一相位與第二相位的均和來輸出一第二正交時脈的第一相位；（步驟330）使用一第二加總網路，以依據該第一正交時脈的第二相位與第三相位的均和來輸出該第二正交時脈的第二相位；（步驟340）使用一第三加總網路，以依據該第一正交時脈的第三相位與第四相位的均和來輸出該第二正交時脈的第三相位；以及（步驟350）使用一第四加總網路，以依據該第一正交時脈的第四相位與第一相位的均和來輸出該第二正交時脈的第四相位。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100  多相位濾波器 A1、A2、A3、A4  輸入正交時脈的四個相位 B1、B2、B3、B4  過渡期正交時脈的四個相位 C1、C2、C3、C4  輸出正交時脈的四個相位 111、112、113、114  電容 121、122、123、124  電阻 131、132、133、134  反相器緩衝器 200  電路 X1、X2、X3、X4  第一正交時脈的四種相位 Y1、Y2、Y3、Y4  第二正交時脈的四種相位 211  第一加總網路 201  第一節點 212  第二加總網路 202  第二節點 213  第三加總網路 203  第三節點 214  第四加總網路 204  第四節點 221、222、223、224  反相器（INV） Z1、Z2、Z3、Z4  第三正交時脈的四種相位 V DD電源供應節點 V SS接地節點 211A、211B  第一加總網路的反相器（INV） 212A、212B  第二加總網路的反相器（INV） 213A、213B  第三加總網路的反相器（INV） 214A、214B  第四加總網路的反相器（INV） I輸入腳位 O輸出腳位 P電源腳位 G接地腳位 COB250  公用方塊（call-out box） 250  反相器 MN  NMOS電晶體 MP  PMOS電晶體 200a  電路 211a、212a、213a、214a  加總網路 211Aa、212 Aa、213 Aa、214 Aa、211Ba、212 Ba、213 Ba、214 Ba  反相器 300  本發明之方法的一實施例的流程圖 310~350  步驟
〔圖1〕顯示先前技術的一多相位濾波器的示意圖； 〔圖2A〕依據本發明的一實施例顯示一電路的示意圖； 〔圖2B〕依據本發明的另一實施例顯示另一電路的示意圖；以及 〔圖3〕依據本發明的一實施例顯示一方法的流程圖。
200  電路 X1、X2、X3、X4  第一正交時脈的四種相位 Y1、Y2、Y3、Y4  第二正交時脈的四種相位 211  第一加總網路 201  第一節點 212  第二加總網路 202  第二節點 213  第三加總網路 203  第三節點 214  第四加總網路 204  第四節點 221、222、223、224  反相器（INV） Z1、Z2、Z3、Z4  第三正交時脈的四種相位 V DD電源供應節點 V SS接地節點 211A、211B  第一加總網路的反相器（INV） 212A、212B  第二加總網路的反相器（INV） 213A、213B  第三加總網路的反相器（INV） 214A、214B  第四加總網路的反相器（INV） I輸入腳位 O輸出腳位 P電源腳位 G接地腳位 COB250  公用方塊（call-out box） 250  反相器 MN  NMOS電晶體 MP  PMOS電晶體

Claims (5)

  1. 一種電路，包含：一第一加總網路，用來接收一第一正交時脈的一第一相位以及一第二相位，並輸出一第二正交時脈的一第一相位，該第一加總網路包含：一第一反相器與一第二反相器，用來分別接收該第一正交時脈的該第一相位與該第二相位，並共同地產生該第二正交時脈的該第一相位；一第二加總網路，用來接收該第一正交時脈的該第二相位以及一第三相位，並輸出該第二正交時脈的一第二相位，該第二加總網路包含：一第三反相器與一第四反相器，用來分別接收該第一正交時脈的該第二相位與該第三相位，並共同地產生該第二正交時脈的該第二相位；一第三加總網路，用來接收該第一正交時脈的該第三相位以及一第四相位，並輸出該第二正交時脈的一第三相位，該第三加總網路包含：一第五反相器與一第六反相器，用來分別接收該第一正交時脈的該第三相位與該第四相位，並共同地產生該第二正交時脈的該第三相位；以及一第四加總網路，用來接收該第一正交時脈的該第四相位以及該第一相位，並輸出該第二正交時脈一第四相位，該第四加總網路包含：一第七反相器與一第八反相器，用來分別接收該第一正交時脈的該第四相位與該第一相位，並共同地產生該第二正交時脈的該第四相位，其中該第一反相器、該第二反相器、該第三反相器、該第四反相器、該第五反相器、該第六反相器、該第七反相器、以及該第八反相器是相同的，並各自包含一單位元件；該單位元件包含一輸入接腳、一輸出接腳、一供電接腳、以及一接地接腳，該單位元件的一輸入是由該輸入接腳所接收，該單 位元件的一輸出是傳遞到該輸出接腳，當該單位元件的該輸入為低時，該單位元件的該輸出藉由該供電接腳被拉升，當該單位元件的該輸入為高時，該單位元件的該輸出藉由該接地接腳被拉低；該單位元件的該供電接腳與該接地接腳均連接至一共同牽引訊號(common pulling signal)。
  2. 如申請專利範圍第1項所述之電路，其中該單位元件包含一NMOS(N通道金氧半導體)電晶體以及一PMOS(P通道金氧半導體)電晶體。
  3. 如申請專利範圍第2項所述之電路，其中該NMOS電晶體的一源極、一閘極、以及一汲極分別連接至該接地接腳、該輸入接腳、以及該輸出接腳，而該PMOS電晶體的一源極、一閘極、以及一汲極分別連接至該供電接腳、該輸入接腳、以及該輸出接腳。
  4. 如申請專利範圍第1項所述之電路，其中該共同牽引訊號互補於該單位元件的該輸入，從而該單位元件的該輸出於該單位元件的該輸入為低時被拉升，並於該單位元件的該輸入為高時被拉低。
  5. 如申請專利範圍第1項所述之電路，進一步包含：一第一反相器緩衝器、一第二反相器緩衝器、一第三反相器緩衝器、以及一第四反相器緩衝器分別用來接收該第二正交時脈的該第一相位、該第二相位、該第三相位、以及該第四相位，從而分別輸出一第三正交時脈的一第一相位、一第二相位、一第三相位、以及一第四相位。
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