JP4128834B2 - レベルコンバーター及びレベルコンバーティング方法並びに信号コンバーティング装置及び信号コンバーティング方法 - Google Patents
レベルコンバーター及びレベルコンバーティング方法並びに信号コンバーティング装置及び信号コンバーティング方法 Download PDFInfo
- Publication number
- JP4128834B2 JP4128834B2 JP2002277739A JP2002277739A JP4128834B2 JP 4128834 B2 JP4128834 B2 JP 4128834B2 JP 2002277739 A JP2002277739 A JP 2002277739A JP 2002277739 A JP2002277739 A JP 2002277739A JP 4128834 B2 JP4128834 B2 JP 4128834B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- type mos
- mos transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Description
【発明の属する技術の分野】
本発明は、印加される元信号の電圧レベルを所望の電圧レベルに変換するためのコンバーティング装置に係るもので、特に高速の半導体装置に採用するために適したレベルコンバーター及びそのレベルコンバーターをもつ信号コンバーティング装置と、それに関連する信号コンバーティング方法に関する。
【0002】
【従来の技術】
半導体装置のデザインルールの進歩に応じて半導体チップ内部で用いられる電圧レベルは急速に減少される実情である。しかし、チップ外部とのインターフェースのために設定されるインターフェース電圧レベルについては、信号伝達特性及びインターフェース効率を考慮する必要があるので、それほど減少していない。
【0003】
近来、図11に示すように、チップの内部電圧レベルがそのようなインターフェース電圧レベルよりも低く設定されている。図11において、横軸はデザインルールであり、縦軸は電圧であり、グラフG1はインターフェース電圧レベルを示し、グラフG2は内部電圧レベルを示す。グラフG2とグラフG1を比較すると、デザインルールの縮小に従いポイントt1以下では前記内部電圧のレベルが前記インターフェース電圧レベルよりも低くなることがわかる。従って、チップの内部電圧レベルが前記インターフェース電圧レベルよりも低く設定される場合、チップ内部の信号を外部に出力するため出力信号の電圧レベルを上昇させるレベルコンバーターが半導体装置内に採用される。
【0004】
本分野でデータ出力バッファとして通常に用いられるレベルコンバーターが図12に示されている。図12に示すように、レベルコンバーターは、ゲート端子が互いのドレイン端子にクロスカップルされたp型MOSトランジスタ対P1,P2と、p型MOSトランジスタ対P1,P2のドレイン端子にドレイン端子がそれぞれ連結され入力信号DIN及び反転された入力信号をゲート端子でそれぞれ受信するn型MOSトランジスタN1,N2と、第1電源電圧VDDを動作電源電圧として受信し入力信号DINのレベルを反転するための第1インバーター11と、第2電源電圧vddqを動作電源電圧として受信し前記p型MOSトランジスタP2のドレイン端子に連結されて出力ノードNO2の信号レベルを反転するための第2インバーターI2と、から構成される。
【0005】
ここで、第1電源電圧VDDのレベルは、第2電源電圧vddqのレベルよりも低く、内部電圧レベルに対応する。一方、第2電源電圧vddqのレベルは、インターフェース電圧レベルに対応する。レベルコンバーターは、内部電圧レベルをもつ入力信号をインターフェース電圧レベルをもつ出力信号に変換するため、以下のような動作を行う。
【0006】
入力信号DINがCMOS論理レベル“ハイ”として印加される場合に、n型MOSトランジスタN1はオンされ、n型MOSトランジスタN2はオフされる。これにより、p型MOSトランジスタP1はオフされ、p型MOSトランジスタP2のゲート電圧がn型MOSトランジスタN1により0Vに下降するため、p型MOSトランジスタP2がオンされる。従って、ノードNO2には第2電源電圧vddqのレベルが伝達されて“ハイ”状態が現れる。ノードNO2の“ハイ”は、第2インバーターI2により反転されて出力端DOUTに“ロー”として出力される。出力端DOUTに現れる“ロー”は、約0Vである。
【0007】
入力信号DINがCMOS論理レベル“ロー”として印加される場合に、n型MOSトランジスタN1はオフされ、n型MOSトランジスタN2はオンされる。これにより、p型MOSトランジスタP1がオンされ、p型MOSトランジスタP2のゲート電圧が第2電源電圧vddqのレベルまで上昇されて、p型MOSトランジスタP2が完全にオフされるため、ノードNO2の電圧レベルは“ロー”状態になる。ノードNO2の“ロー”は第2インバーターI2により反転されて出力端DOUTに“ハイ”として出力される。出力端DOUTに現れる“ハイ”はインターフェース電圧レベルとなる。このような動作により0V/VDD振幅をもつ入力信号がvddq/0V振幅をもつ出力信号に変換される。
【0008】
しかし、図12のようなレベルコンバーターは、図13に示すような変換特性をもつため、次々に高速化される半導体装置に段々採用するのが難しくなるという問題点をもつ。図12の回路の動作における入出力信号の波形を示した図13を参照すると、入力信号DINが印加されてから出力信号DOUTが生成されるまでに要する時間Dが比較的に長いということがわかる。遅延タイムDは、図12のレベルコンバーターがスタティック回路の動作特性をもつことに起因して発生する。スタティック回路は、信号の遷移の際にプルダウンとプルアップ電流のファイティングによるオーバーラップタイムを必要とする。このようなオーバーラップタイムは、動作遅延を誘発し高速応答を阻害する。
【0009】
また、図13において入力信号のパルスデュティー比が50%であっても、出力信号のロー区間T1とハイ区間T2が互いに異なっていることがわかる。これは、作動増幅型のレベルコンバーターの特性に起因するもので、信号がローからハイレベルに遷移される場合とハイからローへ遷移される場合とにおいて、互いに応答特性が異なるからである。
【0010】
上述のように図12のレベルコンバーターはレベル変換動作に掛かる時間が比較的に長く、出力信号のデュティ比が入力信号のデュティ比と互いに異なるという問題点がある。
【0011】
パルス幅歪曲問題を矯正する技術の一つとして、2001年1月16日付で米国において発明者のマック(Mack)に与えられた特許第6,175,248号に、ロジックレベルコンバーターが開示されている。この先行技術は、コンピューティングシステムに適合したパルス幅歪曲矯正ロジックレベルコンバーターに係るもので、元信号のパルス幅を持続する間に小さいスイング差動ロジック信号をフルスイング相補MOS信号に変換するコンバーターである。このコンバーターは、差動入力信号を受信する受信器と、前記差動入力信号を第1,2出力信号に変換し前記第1、2出力信号をラッチして前記差動入力信号に対応するパルス幅をもつ単一エンド信号を出力するラッチを含む変換回路と、を備える。
【0012】
しかし、前記先行技術に開示されたレベルコンバーターは、差動入力信号を共通に受信する第1、2コンバーターの第1、2出力信号(長い遅延をもつ長いパルス)を用いてラッチをセット及びリセットする動作を行うため、依然としてレベル変換動作に要する時間が長いという問題点がある。その理由は、第1、2コンバーターが入力信号のライジング信号とフォーリング信号に対しそれぞれ遅延時間T1,T2をもつからであり、ラッチが第1、第2コンバーターからライジング信号だけを受けてセット及びリセット動作を行うからである。
【0013】
よって、上述のレベルコンバーターを半導体装置に採用するとチップのパフォーマンスの低下が起こるので、そのようなレベルコンバーターを高速応答を必要とする半導体装置に採用するのが難しいという問題点があった。
【0014】
【発明が解決しようとする課題】
そこで、本発明の目的は、レベル変換速度が速い高速のレベルコンバーターを提供することにある。
【0015】
本発明の他の目的は、半導体チップのパフォーマンス低下を最小化することができるレベルコンバーターを提供するにある。
【0016】
本発明の更に他の目的は、レベルコンバーティングに要する時間を最小化しレベルコンバーティングされた信号のデュティ比を入力信号のデュティ比と同様にすることができる信号コンバーティング装置を提供するにある。
【0017】
本発明の更に他の目的は、印加される入力信号と同一なパルス幅をもつ単一エンド信号を出力することができる信号コンバーティング装置及びそれに従う信号レベルコンバーティング方法を提供するにある。
【0018】
本発明の又他の目的は、高速応答特性の要求される高速の半導体装置に採用するに適合したレベルコンバーター及びレベルコンバーティング方法を提供するにある。
【0019】
本発明の更に他の目的は、高速応答特性の要求される高速の半導体メモリ装置に採用するために適し、差動入力信号のパルス幅と同一なパルス幅をもつレベル変換された出力信号を生成することができる信号コンバーティング装置及びそれによる信号コンバーティング方法を提供するにある。
【0020】
【課題を解決するための手段】
このような目的を達成するため本発明によるレベルコンバーターは、入力信号に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力するコンバーティング部と、前記コンバーティング部からの前記レベル変換信号を設定された遅延時間だけ遅延させる遅延部と、前記遅延部の遅延されたレベル変換信号に応じてリセット信号を生成し、これを前記コンバーティング部に提供することにより出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間の和に設定されるようにするセルフリセット部と、を備える。
【0021】
又、本発明による差動入力信号として受信される第1、第2入力信号を変換するための信号コンバーティング装置は、前記第1入力信号を変換して第1変換信号を生成する第1コンバーターと、前記第2入力信号を変換して第2変換信号を生成する第2コンバーターと、前記第1、2変換信号に応じて前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号を出力信号として出力するラッチ部と、を備える。
【0022】
又、本発明によるレベルコンバーティング方法は、入力信号に応じて前記入力信号のレベルとは異なったレベルをもつレベル変換信号を出力する段階と、前記レベル変換信号を設定された遅延だけ遅延する段階と、前記遅延されたレベル変換信号に応じてリセット信号を生成し前記リセット信号をもって前記レベル変換信号を制御して、出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間との和に設定されるようにする段階と、を含む。
【0023】
又、本発明による半導体装置に採用するために適した信号コンバーティング方法は、差動入力信号として受信される第1、第2入力信号を互いに区別された経路を通じて独立的に受信する段階と、前記第1、第2入力信号の遷移にそれぞれ対応してパルス形態の第1、第2変換信号を独立的に生成する段階と、前記第1、第2変換信号を用いて前記第1、第2入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号を出力信号として出力する段階と、を含む。
【0024】
このようなレベルコンバーターによると、レベルコンバーティングに要する遅延が最小化され、前記レベルコンバーターをもつ信号コンバーティング装置によると、入力信号のパルス幅と同一なパルス幅をもつ単一エンド信号がレベル変換された出力信号として出力される。
【0025】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて説明する。
【0026】
図1は、本発明の実施形態によるレベルコンバーターのブロック図である。図示したように、レベルコンバーターは、レベルコンバーティング部110、遅延部120、及びセルフリセット部130を備える。レベルコンバーティング部110は、入力信号INの遷移、例えばライジングエッジ(上昇エッジ、立ち上がりエッジ)に応じて入力信号INのレベルとは異なったレベルをもつレベル変換信号OUTを出力する。遅延部120は、レベルコンバーティング部110のレベル変換信号OUTを設定された遅延時間だけ遅延させる。セルフリセット部130は、遅延部120から出力される遅延されたレベル変換信号に応じてリセット信号を生成しこれをコンバーティング部110に提供することにより、出力されるレベル変換信号OUTのパルス幅が前記設定された遅延時間と内部動作遅延時間との和に設定されるようにする。ここで、前記内部動作遅延は、セルフリセット部130の動作により生成される遅延である。
【0027】
図2は、図1によるレベルコンバーターの具体例を示した回路図である。この具体例において、レベルコンバーティング部110は、入力信号INの遷移に応じて入力信号INのレベルとは異なったレベルをもつレベル変換信号OUTを出力する回路であり、スタティック回路よりも応答特性の速いダイナミック回路から構成されている。
【0028】
ダイナミック回路の動作をもつレベルコンバーティング部110は、第2電源電圧VDDQにソースが連結され、ノードNO1にドレインが連結され、ゲートがリセットノードNO3に連結されたp型MOSトランジスタ111と、ノードNO1にドレインが連結されゲートに入力信号INを受信するn型MOSトランジスタ113と、n型MOSトランジスタ113のソースにドレインが連結されゲートがリセットノードNO3に連結されたn型MOSトランジスタ114と、から構成される。
【0029】
遅延部120は、レベル変換信号OUTを受信してインバーティングしつつ単位遅延時間だけ遅延させるインバーター121と、インバーター121の出力をインバーティングしつつ単位遅延時間だけ遅延させるインバーター122と、インバーター122の出力をインバーティングしつつ単位遅延時間だけ遅延させるインバーター123と、から構成される。
【0030】
インバーター121-123は、遅延チェーンとして機能し、レベル変換信号OUTを設定された遅延時間だけ遅延させる。遅延部120は、奇数個のインバーターで構成されるため、その出力信号Bは、レベル変換信号OUTが反転され前記設定された遅延時間だけ遅延された形態として現れる。
【0031】
セルフリセット部130は、第2電源電圧VDDQよりも低い第1電源電圧VDDにソースが連結されたp型MOSトランジスタ131と、p型MOSトランジスタ131のドレインにソースが連結されゲートで入力信号INを受信するp型MOSトランジスタ132と、p型MOSトランジスタ132のドレインにドレインが連結されゲートで信号Bを受信するn型MOSトランジスタ133と、第2電源電圧VDDQにソースがそれぞれ連結され互いのゲートがドレインにクロス連結されたp型MOSトランジスタ136,137と、p型MOSトランジスタ136のドレインと接地との間にドレインソースチャンネルが連結されゲートがn型MOSトランジスタ133のドレインに連結されたn型MOSトランジスタ134と、p型MOSトランジスタ137のドレインにドレインが連結されゲートで第1電源電圧VDDを受信しソースがn型MOSトランジスタ133のドレインに連結されたn型MOSトランジスタ135と、から構成される。
【0032】
このように構成されたレベルコンバーターは、従来のレベルコンバーターに比べて、以下に説明されたように、レベル変換に要する時間が相当に短いため、高速応答特性をもつ。図3には、図2のレベルコンバーターの動作タイミングが示されている。以下、図3を参照して図2の動作を説明する。
【0033】
図2のプリチャージノードNO1及びリセットノードNO3は、初期状態で、それぞれ図3の波形OUT及び波形Aで示されるように、それぞれハイレベルに維持される。ここで、ハイレベルは、第2電源電圧VDDQに対応するレベルである。そのような初期状態で入力信号INが図3の波形INのような形態で印加されると、信号INのライジングエッジに応じてn型MOSトランジスタ113がターンオンされて、プリチャージノードNO1は、図3の波形OUTに示されるようにローレベルに遷移される。
【0034】
遅延部120は、ローレベルに遷移される波形OUTに応じてハイレベルに遷移される信号を図3の波形Bに示されるように出力する。ここで、波形Bは、設定遅延時間だけ遅延の後に現れ、ローレベルに遷移されるレベル変換信号OUTとは反対の位相をもつ。ハイレベルに遷移される波形Bに応じてセルフリセット部130内のn型MOSトランジスタ133がターンオンされると、n型MOSトランジスタ133のドレインに現れる波形Cは図3の波形Cで示されるようにローレベルに遷移されて、n型MOSトランジスタ135がターンオンされp型MOSトランジスタ137がターンオフされて、リセットノードNO3に現れるリセット信号Aは図3の波形Aに示されるようにローレベルに遷移される。リセットノードNO3がローレベルに遷移されると、レベルコンバーティング部110内のp型MOSトランジスタ111がターンオンされてプリチャージノードNO1は再びハイレベルに遷移される。
【0035】
つまり、出力されるローレベルのレベル変換信号OUTは、ローレベルに遷移されるリセット信号Aに応じて図3の波形OUTのようにハイレベルに遷移される。よって、レベル変換信号OUTの波形OUTは、ローパルス形態で提供される。波形OUTがハイレベルに遷移されると、遅延部Bの出力Bはローレベルに遷移され、p型MOSトランジスタ132がターンオンされるので、n型MOSトランジスタ133のドレインに現れる波形Cは、図3の波形Cで示されるようにハイレベルに遷移される。よって、n型MOSトランジスタ134とp型MOSトランジスタ137がターンオンされ、n型MOSトランジスタ135とp型MOSトランジスタ136がターンオフされるため、リセット信号Aは、図3の波形Aに示されるようにハイレベルに遷移される。
【0036】
ここで、波形OUTの出力端となるプリチャージノードNO1はリセットノードNO3がローレベルに維持される間に第2電源電圧VDDQにプリチャージされる。図3に示されるように、レベル変換信号OUTのローパルス幅は、遅延部120の設定された遅延時間とセルフリセット部130内部動作遅延時間との和に設定されることがわかる。このように第1電源電圧VDDのレベルをもつ入力信号を第2電源電圧VDDQのレベルに変換するために要する遅延時間は、ダイナミック回路を構成するn型MOSトランジスタ113がターンオンされる遅延時間だけなので、高速応答特性をもつ。
【0037】
図4は、図1によるレベルコンバーターの他の具体例を示した回路図である。図示したように、レベルコンバーティング部210は、入力信号INの遷移に応じて入力信号INのレベルとは異なったレベルをもつレベル変換信号OUTを出力するため応答特性の速いダイナミック回路で構成される。
【0038】
ダイナミック回路の動作をもつレベルコンバーティング部210は、第2電源電圧VDDQにソースが連結されたp型MOSトランジスタ211と、トランジスタ211のドレインにドレインが連結されゲートで入力信号INを受信するn型MOSトランジスタ213と、n型MOSトランジスタ213のソースにドレインが連結されたn型MOSトランジスタ214と、p型MOSトランジスタ211のドレインに入力端が連結されてインバーターIN1を構成するp型及びn型MOSトランジスタ215,216と、から構成される。
【0039】
ここで、p型及びn型MOSトランジスタ211,214のゲートは、互いに連結されて、リセット信号を受信するリセットノードになる。プリチャージノードは、p型MOSトランジスタ211のドレインになる。
【0040】
遅延部220は、レベル変換信号OUTを受信してインバーティングしつつ単位遅延時間だけ遅延させるインバーター211と、インバーター211の出力をインバーティングしつつ単位遅延時間だけ遅延させるインバーター222と、から構成される。インバーター221,222は、遅延チェーンとして機能し、レベル変換信号OUTを設定された遅延時間だけ遅延させる。遅延部220は、偶数個のインバーターで構成されるため、その出力は、レベル変換信号OUTを前記設定された遅延時間だけ遅延させた形態で現れる。
【0041】
セルフリセット部230は、第2電源電圧VDDQより低い第1電源電圧VDDにソースが連結されたp型MOSトランジスタ231と、p型MOSトランジスタ231のドレインにソースが連結されゲートで入力信号INを受信するp型MOSトランジスタ232と、p型MOSトランジスタ232のドレインにドレインが連結されゲートで遅延部220の出力を受信するn型MOSトランジスタ233と、第2電源電圧VDDQにソースがそれぞれ連結され互いのゲートがドレインにクロス連結されたp型MOSトランジスタ234,235と、p型MOSトランジスタ235のドレインと接地との間にドレインソースチャンネルが連結されゲートがn型MOSトランジスタ233のドレインに連結されたn型MOSトランジスタ237と、p型MOSトランジスタ234のドレインにドレインが連結されゲートに第1電源電圧VDDを受信しソースがn型MOSトランジスタ233のドレインに連結されたn型MOSトランジスタ236と、n型MOSトランジスタ237のドレインにゲートが連結されレベルコンバーティング部210の出力をドレインに受信しソースが接地に連結されたn型MOSトランジスタ238と、から構成される。
【0042】
上記のように構成されたレベルコンバーターは、図2と同様に、従来のレベルコンバーターに比べてレベル変換に要する時間が非常に短いため、高速応答特性をもつ。図4の動作タイミングは、レベル変換信号OUTの波形OUTが反対になることを除いて図3と同様である。
【0043】
図5は、本発明の実施例に従い図1のレベルコンバーターを用いて構成した信号コンバーティング装置のブロック図である。図5に示すように、差動入力信号として受信される第1、2入力信号APOS,ANESを変換するための信号コンバーティング装置は、第1入力信号APOSを変換して第1変換信号Bを生成する第1コンバーター100と、第2入力信号ANESを変換して第2変換信号Cを生成する第2コンバーター200と、第1、2変換信号B,Cに応じて前記差動入力信号APOS,ANESのパルス幅に一致するパルス幅をもつシングルエンド信号Dを出力信号として出力するラッチ部300と、を備える。
【0044】
図5の信号コンバーティング装置は、第1、2コンバーター100,200の内部構成をそれぞれ変更することにより図7、図8、又は図9の動作タイミングのように動作することができる。図7乃至図9は、図5の回路の多様な動作タイミング図である。図7は、第1、2コンバーター100,200が第1、2変換信号B,Cをすべてハイレベルとして出力する場合を示したものである。また、図8は、第1、2コンバーター100,200が第1、第2変換信号B,Cをすべてローパルスとして出力した場合を示し、図9は、第1、2コンバーター100,200が第1、2変換信号B,Cをそれぞれロー及びハイパルスとして出力する場合を示したものである。
【0045】
図7乃至図9のすべてにおいて、シングルエンド信号Dは、ラッチ部300の動作により差動入力信号APOS,ANESのパルス幅に一致するパルス幅をもつロー信号として出力されることがわかる。
【0046】
図6を参照して信号コンバーティング装置の例を説明し、図9と図10の動作タイミングを参照して図6の動作関係を説明する。
【0047】
図6は、図5の信号コンバーティング装置の一例を示した詳細回路図で、第1コンバーター100、第2コンバーター200、及びラッチ部300から構成される。第1コンバーター100は、図2の詳細構成をそのまま使用し、又、第2コンバーター200は、図4の詳細構成をそのまま使用した。ラッチ部300は、プルアップ及びプルダウントランジスタとして機能するp型及びn型MOSトランジスタ331,332と、互いの出力端に入力端が連結された2個のインバーター333,334とを備えたインバーターラッチL2で構成される。図6は、高速応答の要求される半導体装置で出力バッファとして採用できるため、第1コンバーター100の入力信号はDOUと命名され、第2コンバーター200の入力信号はDODと命名された。ここで、入力信号DOUと入力信号DODは共に差動入力信号を構成する。
【0048】
図6において、第1コンバーター100は、入力信号DOUが図9の波形Aposのように印加される場合、符号Alのように波形Aposのライジングエッジに応じてDOUOと命名された第1変換信号Bを図9の波形Bのように出力する。第1変換信号Bのパルス幅D1を拡張又は縮小するのは遅延部120を構成するインバーターの個数を加減することにより達成される。第1コンバーター100の細部的な動作は、図5及び図6で説明されたものと同様である。ラッチ部300内のp型MOSトランジスタ331は、波形Bがローレベルに遷移されるときにターンオンされる。よって、第2電源電圧VDDQとしてのハイレベルがラッチL2を構成するインバーター333の入力端に印加され、インバーター333はインバーティング動作を行ってDOUTと命名された出力端を通じて図9の波形Dに示されるようにローレベルの信号を出力する。
【0049】
ローレベルの信号は、p型MOSトランジスタ331がハイレベルに復帰される波形BによりターンオフされてもラッチL2のラッチ動作により継続して維持される。ここで、ラッチL2は、初期状態をハイレベルにもつ場合と仮定した。上記のようにラッチL2がローレベルの信号を出力するようにセットされた場合に、セット動作の維持はn型MOSトランジスタN1のターンオン動作によりリセットになるまでに行われる。図9の波形Dを参照すると、波形Aposがハイレベルに到達されるときに、波形Dは直ちにローレベルに遷移されるため、出力信号は入力信号のライジングエッジに高速に応答することがわかる。
【0050】
第2コンバーター200は、入力信号DODが図9の波形Anegのように印加される場合、符号A2のように波形Anegのライジングエッジに応じてDOD0と命名された第2変換信号Cを図9の波形Cのように出力する。ここで、第2コンバーター200の細部的な動作も上述のように同一である。ラッチ部300内のn型MOSトランジスタ332は、波形Cがハイレベルに遷移されるときにターンオンされる。よって、ラッチL2を構成するインバーター333の入力端はローレベルとなってラッチL2はリセットされる。インバーター333の動作によりDOUTと命名された出力端には図9の波形Dに示されるようにハイレベルの信号が出力される。ハイレベルの信号は、n型MOSトランジスタ332がターンオフされてもラッチL2のラッチ動作により継続して維持される。
【0051】
上述のように、ラッチL2がハイレベルの信号を出力するようにリセットされた場合にリセット動作の維持は、p型MOSトランジスタ331のターンオン動作があるときまでに行われる。図9の波形Dを参照すると、シングルエンド信号として出力された出力信号DOUTは、差動入力信号DOU,DODのパルス幅に一致するパルス幅をもち、レベル変換に要する全体的な遅延時間T1+T2が最小化されて高速応答特性をもつ。
【0052】
図10は、図6による動作タイミングを示したシミュレーション波形図である。図10を参照すると、DOUのライジングエッジでDOUOのローパルスが生成され、DODのライジングエッジでDODOのハイパルスが生成されることが示される。最終結果信号のDOUTは、図13での出力時点よりも速く得られ、デュティ比もそのまま維持されていることが確認される。
【0053】
そこで、このような信号コンバーティング装置によると、信号レベルのコンバーティングに要する時間が最小化され出力信号のデュティ比が入力信号と同様になるため、チップのパフォーマンス低下が最小化される。
【0054】
以上、本発明の実施例をもって図面に従い説明したが、本発明の技術的思想の範囲内で本発明を変形又は変更できるのは本発明の属する分野の当業者には明白なもので、このような変形及び変更も本発明の特許請求範囲に属するといえる。例えば、思案の異なった場合に回路の内部構成を変更するか又は回路の構成素子を他の等価的素子に対置できるのは勿論のことである。
【0055】
【発明の効果】
以上説明したように本発明によるレベルコンバーター及びレベルコンバーターを備えた信号コンバーティング装置は、高速応答特性によりレベルコンバーティングに要する遅延を最小化し、パルス形態をもつ第1、第2レベル変換信号をラッチして作動入力信号のパルス幅だけ同一パルス幅をもつ単一エンド信号を出力することができるという効果がある。よって、高速の半導体装置にパフォーマンスの阻害なしにレベルコンバーティングのための用途に適宜に採用されることができる。
【図面の簡単な説明】
【図1】本発明の実施例によるレベルコンバーターのブロック図である。
【図2】図1によるレベルコンバーターの具体例を示した回路図である。
【図3】図2のレベルコンバーターの動作タイミング図である。
【図4】図1によるレベルコンバーターの他の具体例を示した回路図である。
【図5】図1のレベルコンバーターを用いて構成した信号コンバーティング装置のブロック図である。
【図6】図5の信号コンバーティング装置の一例を示した詳細回路図である。
【図7】、
【図8】、
【図9】図5の動作に従い現れる多様な形態の動作タイミング図である。
【図10】図6による動作タイミングを示したシミュレーション波形図である。
【図11】半導体装置の内部電圧レベルに対する減少趨勢を説明するためのグラフである。
【図12】通常のレベルコンバーターの回路図である。
Claims (24)
- レベルコンバーターにおいて、
入力信号に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力するコンバーティング部と、
前記コンバーティング部の前記レベル変換信号を設定された遅延時間だけ遅延させる遅延部と、
前記遅延部からの遅延されたレベル変換信号に応じてリセット信号を生成し、これを前記コンバーティング部に提供することにより、出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間との和に設定されるようにするセルフリセット部と、
を備えることを特徴とするレベルコンバーター。 - 前記レベル変換信号は、前記入力信号のパルス幅よりも短いパルス幅をもつことを特徴とする請求項1に記載のレベルコンバーター。
- 前記レベル変換信号のレベルは、前記入力信号のレベルよりも高いことを特徴とする請求項1に記載のレベルコンバーター。
- レベルコンバーターにおいて、
プリチャージノード及びリセットノードをもち、入力信号の遷移に応じて前記入力信号のレベルとは異なったレベルをもつレベル変換信号を前記プリチャージノードを通じて出力するコンバーティング部と、
前記コンバーティング部の前記レベル変換信号を設定された遅延時間だけ遅延させる遅延部と、
前記遅延部の遅延されたレベル変換信号に応じてリセット信号を生成し、これを前記コンバーティング部の前記リセットノードに提供することにより、出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間との和に設定されるようにし、前記プリチャージノードがプリチャージされるようにするセルフリセット部と、
を備えることを特徴とするレベルコンバーター。 - 前記コンバーティング部は、
第2電源電圧にソースが連結され前記プリチャージノードにドレインが連結されゲートがリセットノードに連結されたp型MOSトランジスタと、
前記プリチャージノードにドレインが連結されゲートで前記入力信号を受信するn型MOSトランジスタと、
前記n型MOSトランジスタのソースにドレインが連結されゲートが前記リセットノードに連結されたn型MOSトランジスタと、
を含んで構成されることを特徴とする請求項4に記載のレベルコンバーター。 - 前記遅延部は、前記レベル変換信号を受信して、それを設定された遅延時間だけを遅延させる奇数個のインバーターを含むことを特徴とする請求項5に記載のレベルコンバーター。
- 前記セルフリセット部は、
前記第2電源電圧よりも低い第1電源電圧にソースが連結された第1p型MOSトランジスタと、
前記第1p型MOSトランジスタのドレインにソースが連結されゲートに前記入力信号を受信する第2p型MOSトランジスタと、
前記第2p型MOSトランジスタのドレインにドレインが連結されゲートに前記遅延部の出力信号を受信する第1n型MOSトランジスタと、
前記第2電源電圧にソースがそれぞれ連結され互いのゲートがドレインにクロス連結された第3、第4p型MOSトランジスタと、
前記第3p型MOSトランジスタのドレインと接地の間にドレインソースチャンネルが連結されゲートが前記第1n型MOSトランジスタのドレインに連結された第2n型MOSトランジスタと、
前記第4p型MOSトランジスタのドレインに前記リセットノードと連結されるドレインが連結されゲートに前記第1電源電圧を受信しソースが前記第1n型MOSトランジスタのドレインに連結された第3n型MOSトランジスタと、
を含んで構成されることを特徴とする請求項6に記載のレベルコンバーター。 - レベルコンバーターにおいて、
プリチャージノード及びリセットノードをもち、入力信号に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力ノードを通じて出力するコンバーティング部と、
前記コンバーティング部からの前記レベル変換信号を前記出力ノードを通じて受信して、設定された遅延時間だけ遅延させる遅延部と、
前記遅延部からの遅延されたレベル変換信号に応じてリセット信号を生成しこれを前記コンバーティング部の前記リセットノードに提供することにより、前記出力ノードを通じて出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間の和に設定されるようにし、前記プリチャージノードがプリチャージされるようにするセルフリセット部と、
を備えることを特徴とするレベルコンバーター。 - 前記コンバーティング部は、
第2電源電圧にソースが連結され前記プリチャージノードにドレインが連結されゲートが前記リセットノードに連結されたp型MOSトランジスタと、
前記プリチャージノードにドレインが連結されゲートで前記入力信号を受信するn型MOSトランジスタと、
前記n型MOSトランジスタのソースにドレインが連結されゲートが前記リセットノードに連結されたn型MOSトランジスタと、
前記プリチャージノードと前記出力ノード間に連結されたインバーターと、
を含んで構成されることを特徴とする請求項8に記載のレベルコンバーター。 - 前記遅延部は、前記レベル変換信号を受信して、設定された遅延時間だけ遅延させる偶数個のインバーターを含んで構成されることを特徴とする請求項9に記載のレベルコンバーター。
- 前記セルフリセット部は、
前記第2電源電圧よりも低い第1電源電圧にソースが連結された第1p型MOSトランジスタと、
前記第1p型MOSトランジスタのドレインにソースが連結されゲートに前記入力信号を受信する第2p型MOSトランジスタと、
前記第2p型MOSトランジスタのドレインにドレインが連結されゲートに前記遅延部の出力信号を受信する第1n型MOSトランジスタと、
前記第2電源電圧にソースがそれぞれ連結され互いのゲートがドレインにクロス連結された第3、4p型MOSトランジスタと、
前記第4p型MOSトランジスタのドレインと接地との間にドレインソースチャンネルが連結されゲートが前記第1n型MOSトランジスタのドレインに連結された第2n型MOSトランジスタと、
前記第3p型MOSトランジスタのドレインに前記リセットノードと連結されるドレインが連結されゲートに前記第1電源電圧を受信しソースが前記第1n型MOSトランジスタのドレインに連結された第3n型MOSトランジスタと、
前記第4p型MOSトランジスタのドレインにゲートが連結され前記出力ノードと接地との間にチャンネルが形成される第4n型MOSトランジスタと、
を含んで構成されることを特徴とする請求項10に記載のレベルコンバーター。 - 差動入力信号として受信される第1、第2入力信号をレベル変換するための信号コンバーティング装置において、
前記第1入力信号を変換してパルス形態をもつ第1変換信号を生成する第1コンバーターと、
前記第2入力信号を変換してパルス形態をもつ第2変換信号を生成する第2コンバーターと、
前記第1、2変換信号に応じて前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号をレベル変換された出力信号として出力するラッチ部と、
を備え、前記シングルエンド信号は前記第1変換信号に応じて遷移し前記第2変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング装置。 - 前記第1コンバーターは、
プリチャージノード及びリセットノードをもち、前記第1入力信号の遷移に応じて前記入力信号のレベルよりも高いレベルをもつ第2状態の前記第1変換信号を前記プリチャージノードを通じて出力するコンバーティング部と、
前記コンバーティング部からの前記第1変換信号を設定された遅延時間だけ遅延させる遅延部と、
前記遅延部からの遅延された第1変換信号に応じてリセット信号を生成しこれを前記コンバーティング部の前記リセットノードに提供することにより、出力される前記第1変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間の和に設定されるようにし、前記プリチャージノードが前記第2状態とは反対の第1状態にプリチャージされるようにするセルフリセット部と、
を備えることを特徴とする請求項12に記載の信号コンバーティング装置。 - 前記第2コンバーターは、
プリチャージノード及びリセットノードをもち、前記第2入力信号の遷移に応じて前記第2入力信号のレベルよりも高いレベルをもつ第1状態の前記第2変換信号を出力するコンバーティング部と、
前記コンバーティング部の前記第2変換信号を設定された遅延時間だけ遅延させる遅延部と、
前記遅延部からの遅延された第2変換信号に応じてリセット信号を生成しこれを前記コンバーティング部の前記リセットノードに提供することにより、出力される前記第2変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間の和に設定されるようにし、前記プリチャージノードが第2状態にプリチャージされるようにするセルフリセット部と、
を備えることを特徴とする請求項13に記載の信号コンバーティング装置。 - 前記ラッチ部は、
前記第2電源電圧にソースが連結され前記第1コンバーターの前記プリチャージノードにゲートが連結されたp型MOSトランジスタと、
接地にソースが連結され前記第2コンバーターの出力にゲートが連結されドレインが前記p型MOSトランジスタのドレインに連結されたn型MOSトランジスタと、
前記p型及びn型MOSトランジスタの共通ドレインに入力端が連結され前記第2電源電圧で駆動されるインバーターラッチと、
を含んで構成されることを特徴とする請求項14に記載の信号コンバーティング装置。 - 差動入力信号として受信される第1、第2入力信号を変換するための信号コンバーティング装置において、
前記第1入力信号に応じて第2状態のパルス形態をもつ第1変換信号を生成する第1コンバーターと、
前記第2入力信号に応じて第1状態のパルス形態をもつ第2変換信号を生成する第2コンバーターと、
前記第1、2変換信号を受信して前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号をレベル変換された出力信号として出力するラッチ部と、
を備え、前記シングルエンド信号は前記第1変換信号に応じて遷移し前記第2変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング装置。 - 前記第1状態と前記第2状態は互いに反対のレベルであることを特徴とする請求項16に記載の信号コンバーティング装置。
- 差動入力信号として受信される第1、第2入力信号を変換するための信号コンバーティング装置において、
前記第1入力信号のライジングエッジに応じて第1状態のパルス形態をもつ第1変換信号を生成する第1コンバーターと、
前記第2入力信号のライジングエッジに応じて第1状態のパルス形態をもつ第2変換信号を生成する第2コンバーターと、
前記第1、第2変換信号を受信して前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号をレベル変換された出力信号として出力するラッチ部と、
を備え、前記シングルエンド信号は前記第1変換信号に応じて遷移し前記第2変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング装置。 - 前記第1状態はハイレベルであることを特徴とする請求項18に記載の信号コンバーティング装置。
- 差動入力信号として受信される第1、第2入力信号を変換するための信号コンバーティング装置において、
前記第1入力信号のライジングエッジに応じて第2状態のパルス形態をもつ第1変換信号を生成する第1コンバーターと、
前記第2入力信号のライジングエッジに応じて第2状態のパルス形態をもつ第2変換信号を生成する第2コンバーターと、
前記第1、第2変換信号を受信して前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号をレベル変換された出力信号として出力するラッチ部と、
を備え、前記シングルエンド信号は前記第1変換信号に応じて遷移し前記第2変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング装置。 - 前記第2状態はローレベルであることを特徴とする請求項20に記載の信号コンバーティング装置。
- レベルコンバーティング方法において、
入力信号の遷移に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力する段階と、
前記レベル変換信号を設定された遅延だけ遅延する段階と、
前記遅延されたレベル変換信号に応じてリセット信号を生成し前記リセット信号で前記レベル変換信号を制御して、出力される前記レベル変換信号のパルス幅が前記設定された遅延と内部動作遅延との和に設定されるようにする段階と、
を含むことを特徴とするレベルコンバーティング方法。 - 半導体装置に採用するに適合した信号コンバーティング方法において、
差動入力信号として受信される第1、第2入力信号を互いに区別された経路を通じて独立的に受信する段階と、
前記第1、第2入力信号の遷移にそれぞれ対応してパルス形態の第1、第2変換信号を独立的に生成する段階と、
前記第1、第2変換信号を用いて前記第1、第2入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号を出力信号として出力する段階と、
を含み、前記シングルエンド信号は前記第1変換信号に応じて遷移し前記第2変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング方法。 - 前記第1、第2入力信号のレベルは前記半導体装置の内部電圧レベルであり、前記シングルエンド信号のレベルはインターフェース電圧レベルであることを特徴とする請求項23に記載の信号コンバーティング方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0062065A KR100422447B1 (ko) | 2001-10-09 | 2001-10-09 | 고속 반도체 장치에 채용하기 적합한 레벨 컨버터를가지는 신호컨버팅 장치 및 신호컨버팅 방법 |
KR2001-062065 | 2001-10-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003152526A JP2003152526A (ja) | 2003-05-23 |
JP4128834B2 true JP4128834B2 (ja) | 2008-07-30 |
Family
ID=19714970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002277739A Expired - Fee Related JP4128834B2 (ja) | 2001-10-09 | 2002-09-24 | レベルコンバーター及びレベルコンバーティング方法並びに信号コンバーティング装置及び信号コンバーティング方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6583647B2 (ja) |
JP (1) | JP4128834B2 (ja) |
KR (1) | KR100422447B1 (ja) |
DE (1) | DE10212950B4 (ja) |
TW (1) | TW567672B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7660415B2 (en) | 2000-08-03 | 2010-02-09 | Selinfreund Richard H | Method and apparatus for controlling access to storage media |
US8748629B2 (en) | 2010-07-09 | 2014-06-10 | Mitsubishi Gas Chemical Company, Inc. | Photochromic material |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004096702A (ja) * | 2002-02-20 | 2004-03-25 | Mitsubishi Electric Corp | 駆動回路 |
KR100728776B1 (ko) * | 2003-11-27 | 2007-06-19 | 삼성에스디아이 주식회사 | 레벨 시프터 |
US7640155B2 (en) * | 2004-06-01 | 2009-12-29 | Quickturn Design Systems, Inc. | Extensible memory architecture and communication protocol for supporting multiple devices in low-bandwidth, asynchronous applications |
US7606697B2 (en) * | 2004-06-01 | 2009-10-20 | Quickturn Design Systems, Inc. | System and method for resolving artifacts in differential signals |
US20070008004A1 (en) * | 2005-07-11 | 2007-01-11 | Vikram Santurkar | Apparatus and methods for low-power routing circuitry in programmable logic devices |
JP4979955B2 (ja) * | 2006-02-02 | 2012-07-18 | フリースケール セミコンダクター インコーポレイテッド | レベルシフタ回路 |
US7755394B2 (en) * | 2007-08-29 | 2010-07-13 | International Business Machines Corporation | Circuit combining level shift function with gated reset |
JP2009152754A (ja) * | 2007-12-19 | 2009-07-09 | Nec Electronics Corp | レベルシフト回路及びそれを用いたドライバと表示装置 |
TWI355805B (en) * | 2008-06-03 | 2012-01-01 | Ind Tech Res Inst | Frequency divider |
JP5350141B2 (ja) | 2009-08-26 | 2013-11-27 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
TWI691167B (zh) * | 2018-10-03 | 2020-04-11 | 新唐科技股份有限公司 | 位準轉換器 |
CN113114218A (zh) * | 2021-04-21 | 2021-07-13 | 湖南融创微电子有限公司 | 带伪差分放大的电平转换电路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2901608B2 (ja) * | 1988-01-21 | 1999-06-07 | ソニー株式会社 | リング発振回路 |
US4985643A (en) * | 1988-06-24 | 1991-01-15 | National Semiconductor Corporation | Speed enhancement technique for CMOS circuits |
US5089726A (en) * | 1990-11-29 | 1992-02-18 | International Business Machines Corporation | Fast cycle time clocked amplifier |
US6175248B1 (en) * | 1999-05-18 | 2001-01-16 | Level One Communications, Inc. | Pulse width distortion correction logic level converter |
-
2001
- 2001-10-09 KR KR10-2001-0062065A patent/KR100422447B1/ko active IP Right Grant
-
2002
- 2002-01-22 TW TW091100954A patent/TW567672B/zh not_active IP Right Cessation
- 2002-01-23 US US10/055,206 patent/US6583647B2/en not_active Expired - Lifetime
- 2002-03-20 DE DE10212950A patent/DE10212950B4/de not_active Expired - Lifetime
- 2002-09-24 JP JP2002277739A patent/JP4128834B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7660415B2 (en) | 2000-08-03 | 2010-02-09 | Selinfreund Richard H | Method and apparatus for controlling access to storage media |
US8748629B2 (en) | 2010-07-09 | 2014-06-10 | Mitsubishi Gas Chemical Company, Inc. | Photochromic material |
Also Published As
Publication number | Publication date |
---|---|
KR100422447B1 (ko) | 2004-03-11 |
US6583647B2 (en) | 2003-06-24 |
JP2003152526A (ja) | 2003-05-23 |
KR20030030218A (ko) | 2003-04-18 |
TW567672B (en) | 2003-12-21 |
DE10212950B4 (de) | 2008-08-21 |
DE10212950A1 (de) | 2003-05-22 |
US20030067323A1 (en) | 2003-04-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4128834B2 (ja) | レベルコンバーター及びレベルコンバーティング方法並びに信号コンバーティング装置及び信号コンバーティング方法 | |
US7633329B2 (en) | Single signal-to-differential signal converter and converting method | |
US6828837B2 (en) | Low power flip-flop circuit | |
US6486719B2 (en) | Flip-flop circuits having digital-to-time conversion latches therein | |
US6188244B1 (en) | Hysteresis input buffer | |
JP3394111B2 (ja) | 半導体記憶装置のデータ入力回路 | |
EP1286470A2 (en) | Input/output interface and semiconductor integrated circuit having input/output interface | |
KR100383262B1 (ko) | 반도체 메모리 장치 및 이 장치의 데이터 출력방법 | |
JP3428527B2 (ja) | 波形整形回路 | |
JP3794347B2 (ja) | 差動出力バッファ、差動入力バッファ、半導体集積回路、及び回路基板 | |
JPS62270098A (ja) | 半導体センス回路 | |
US6441644B1 (en) | Logic device for outputting a signal within a through rate range | |
US6617911B2 (en) | Reducing output capacitance of digital-to-time domain converter for very high frequency digital waveform synthesis | |
US6597225B1 (en) | Data capture circuit with series channel sampling structure | |
JP2894040B2 (ja) | ラッチ回路 | |
JPH10190479A (ja) | 並列/直列変換器 | |
KR100625182B1 (ko) | 위상반전회로 | |
TW202211628A (zh) | 緩衝電路 | |
Park et al. | PVT-invariant single-to-differential data converter with minimum skew and duty-ratio distortion | |
JP2001188629A (ja) | 半導体集積回路装置 | |
JPH05145385A (ja) | Cmos出力バツフア回路 | |
JPH07141872A (ja) | 半導体記憶装置 | |
JPH05226988A (ja) | 半導体集積回路 | |
JPH0964197A (ja) | バッファ回路 | |
JPH04186918A (ja) | 出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050713 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070717 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070803 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071102 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071107 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071105 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080415 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080515 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4128834 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080616 |
|
A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20080926 |
|
A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20081003 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |