DE10212950A1

DE10212950A1 - Pegelwandler, Signalwandlungsvorrichtung und Signalwandlungsverfahren

Info

Publication number: DE10212950A1
Application number: DE10212950A
Authority: DE
Inventors: Nam-Seog Kim; Uk-Rae Cho; Kwang-Jin Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-10-09
Filing date: 2002-03-20
Publication date: 2003-05-22
Anticipated expiration: 2022-03-21
Also published as: US6583647B2; KR100422447B1; TW567672B; US20030067323A1; JP4128834B2; DE10212950B4; JP2003152526A; KR20030030218A

Abstract

Die Erfindung bezieht sich auf einen Pegelwandler mit einer Wandlungsstufe (110) zum Abgeben eines pegelgewandelten Signals (OUT), das einen von demjenigen eines Eingangssignals (IN) unterschiedlichen Pegel aufweist, in Reaktion auf das Eingangssignal, auf eine mehreren solchen Pegelwandlern ausgerüstete Signalwandlungsvorrichtung und auf ein zugehöriges Signalwandlungsverfahren. DOLLAR A Erfindungsgemäß beinhaltet der Pegelwandler eine Verzögerungsstufe (120) zur Verzögerung des pegelgewandelten Signals um eine vorgebbare Zeitdauer und eine Selbstrücksetzstufe (130) zur Erzeugung eines Rücksetzsignals in Reaktion auf das verzögerte, pegelgewandelte Signal und zur Zuführung des Rücksetzsignals zur Wandlungsstufe, so dass die Pulsbreite des abgegebenen, pegelgewandelten Signals im Wesentlichen auf der Summe der vorgegebenen Verzögerungszeit und einer internen Betriebsverzögerungszeit eingestellt wird. DOLLAR A Verwendung z. B. für Hochgeschwindigkeits-Halbleiterspeicherbauelemente.

Description

Die Erfindung bezieht sich auf einen Pegelwandler nach dem Oberbegriff des Anspruch 1, eine Signalwandlungsvorrichtung mit Pegelwandlern und ein zugehöriges Signalwandlungsverfahren.
Mit Verringerung der Abmessungen gemäß den Entwurfsregeln für Halbleiterspeicherbauelemente wurden Spannungspegel in Halbleiterchips beträchtlich reduziert. Schnittstellen-Spannungspegel, die für Schnittstellen zwischen internen Schaltungsaufbauten eines Chips und externen Schaltkreisen festgelegt werden, wurden hingegen aus Gründen der Signaltransfereigenschaften und Schnittstelleneffizienz nicht signifikant verringert.
Aus Fig. 1, die graphisch einen abnehmenden Trend für einen internen Spannungspegel von Halbleiterbauelementen veranschaulicht, ist ersichtlich, dass eine interne Spannung eines Chips tendenziell auf niedrigere Pegel als die zugehörige Schnittstellenspannung eingestellt wird. Eine Kennlinie G1 veranschaulicht Schnittstellenspannungspegel, und eine Kennlinie G2 veranschaulicht interne Spannungspegel. Die Abszisse zeigt Entwurfsregeln DR an, während die Ordinate se zeigt Entwurfsregeln DR an, während die Ordinate Spannungspegel wiedergibt. Ein Vergleich der Kennlinien G1 und G2 zeigt, dass die internen Spannungspegel niedriger als die Schnittstellen-Spannungspegel sind, wenn sich die Entwurfsregeln im Bereich eines Punktes t1 oder, wenn die Entwurfsregeln reduziert werden, darunter befinden. Dementsprechend wird für den Fall, dass ein interner Spannungspegel niedriger als ein Schnittstellen-Spannungspegel ist, ein Pegelwandler zur Erhöhung eines Spannungspegels eines Ausgangssignals in einem Halbleiterbauelement benötigt, um ein internes Chipsignal zu einem externen Schaltkreis auszugeben.
Fig. 2 zeigt einen typischen Spannungspegelwandler, der als ein Datenausgabepuffer verwendet wird. Dieser Pegelwandler beinhaltet ein PMOS-Transistorpaar P1, P2, in welchem die Gate-Anschlüsse mit den Drain-Anschlüssen kreuzgekoppelt sind, NMOS-Transistoren N1, N2, deren Drain-Anschlüsse mit denjenigen des PMOS-Transistorpaars P1, P2 verbunden sind und deren Gate-Anschlüsse ein Eingangssignal DIN bzw. das zugehörige invertierte Eingangssignal empfangen, einen ersten Inverter 11, der eine erste Speisespannung VDD als eine Betriebsversorgungsspannung empfängt und den Pegel des Eingangssignals DIN invertiert, und einen zweiten Inverter 12, der eine zweite Speisespannung vddq als Betriebsversorgungsspannung empfängt und an einen Drain-Anschluss des PMOS-Transistors P2 angeschlossen ist, um einen Signalpegel eines Ausgangsknotens NO2 zu invertieren. Der Pegel der ersten Speisespannung VDD beim Eingangssignal DIN ist niedriger als derjenige der zweiten Speisespannung vddq und entspricht einem internen Spannungspegel. Der Pegel der zweiten Speisespannung vddq entspricht einem Schnittstellen-Spannungspegel. Der Pegelwandler arbeitet wie folgt, um ein Eingangssignal mit einem internen Spannungspegel in ein Ausgangssignal mit einem Schnittstellen- Spannungspegel zu wandeln.
Wenn das Eingangssignal DIN als ein hoher logischer CMOS-Pegel zugeführt wird, ist der NMOS-Transistor N1 leitend geschaltet, und der andere NMOS-Transistor N2 ist sperrend geschaltet. Dementsprechend ist der PMOS-Transistor P1 sperrend geschaltet, und eine Gate-Spannung des PMOS-Transistors P2 fällt auf 0 V ab, und der PMOS-Transistor P2 ist leitend geschaltet. Dadurch geht der Knoten NO2 auf hohen Logikpegel, indem er vom Pegel der zweiten Speisespannung vddq beeinflusst wird. Der hohe Pegel am Knoten NO2 wird durch den zweiten Inverter 12 invertiert und als ein niedriger Pegel am Ausgangsanschluss DOUT abgegeben. Der niedrige Pegel am Ausgangsanschluss DOUT beträgt etwa 0 V.
Wenn das Eingangssignal DIN auf niedrigem Logikpegel zugeführt wird, ist der NMOS-Transistor N1 sperrend geschaltet, und der andere NMOS-Transistor N2 ist leitend geschaltet. Dementsprechend ist der PMOS-Transistor P1 leitend geschaltet, und die Gate-Spannung des PMOS-Transistors P2 steigt bis zu einem Pegel der zweiten Speisespannung vddq an, wodurch der PMOS-Transistor P2 sperrend geschaltet wird. Dadurch geht der Spannungspegel am Knoten NO2 auf niedrigen Pegel. Der niedrige Pegel am Knoten NO2 wird durch den zweiten Inverter 12 invertiert und als ein hoher Pegel am Ausgangsanschluss DOUT abgegeben. Der niedrige Pegel am Ausgangsanschluss DOUT ist gleich dem Schnittstellen-Spannungspegel. Bei einem solchen Vorgang wird ein Eingangssignal mit einer Amplitude von 0 V/VDD in ein Ausgangssignal mit einer Amplitude von vddq/0 V gewandelt.
Hierbei besteht jedoch folgende Schwierigkeit. Der Pegelwandler von Fig. 2 hat Wandlereigenschaften, wie sie in Fig. 3 graphisch dargestellt sind. Aufgrund dieser ist es schwierig, einen solchen Pegelwandler bei einem Halbleiterbauelement mit Hochgeschwindigkeitsvorgängen einzusetzen. Fig. 3 zeigt Signalverläufe von Eingabe-/Ausgabesignalen, wobei es eine Zeit D dauert, das Ausgangssignal DOUT zu erzeugen, nachdem das Eingangssignal DIN angelegt wurde, was für Hochgeschwindigkeitsvorgänge zu lang ist. Die Verzögerungszeit D wird durch die Betriebseigenschaften solche statischer Schaltkreise verursacht. Ein solcher statischer Schaltkreis benötigt eine Überlappungszeit, die durch das Konkurrieren von Pull-Down- und Pull-Up-Strömen verursacht wird, wenn ein Signal in seinem Pegel verschoben wird. Eine solche Überlappungszeit verursacht eine Verzögerung im Betrieb des Schaltkreises und verschlechtert entsprechend dessen Hochgeschwindigkeits- Antwortfähigkeit. Außerdem sind, wie in Fig. 3 gezeigt, der Zeitbereich T1 mit niedrigem Pegel und der Zeitbereich T2 mit hohem Pegel voneinander verschieden, obwohl das Impulstastverhältnis des Eingangssignals bei 50% liegt, was durch die Charakteristik des Differenzverstärkertyps des Pegelwandlers verursacht ist. Der Grund hierfür liegt darin, das beim Schieben eines Signals vom niedrigen auf den hohen Pegel und beim Schieben eines Signals vom hohen auf den niedrigen Pegel deren Antwortcharakteristika voneinander verschieden sind. Die Zeitspanne, die der Pegelwandler von Fig. 2 zum Wandeln der Pegel benötigt, ist daher relativ lang, und es besteht folglich die Schwierigkeit, dass das Tastverhältnis eines Ausgangssignals von demjenigen eines Eingangssignals verschieden sein kann.

In der Patentschrift US 6,175,248 ist ein Logikpegelwandler mit Pulsweitenverzerrungskorrektur zur Wandlung eines logischen Differenzsignals mit kleinem Hub in ein komplementäres CMOS-Signal mit vollem Hub beschrieben, bei dem die Pulsweite des Originalsignals erhalten bleibt. Der Wandler beinhaltet einen Empfängerschaltkreis zum Empfangen des Eingangsdifferenzsignals und einen Wandlerschaltkreis zum Wandeln des Eingangsdifferenzsignals in ein erstes und zweites Ausgangssignal sowie ein Zwischenspeicherelement zum Zwischenspeichern des ersten und zweiten Ausgangssignals, um am Ende ein einzelnes Signal mit der gleichen Pulsbreite wie das Eingangsdifferenzsignal abzugeben.

Dieser bekannte Pegelwandler besitzt das Problem, dass der Pegelwandlungsvorgang relativ lang dauert, da der Wandler ein Setzen und Rücksetzen eines Zwischenspeichers unter Verwendung eines ersten und zweiten Ausgangssignals, z. B. lange Impulse mit langer Verzögerung, eines ersten und zweiten Wandlerteils durchführt, die ein gemeinsames Eingangsdifferenzsignal empfangen. Der Grund hierfür liegt darin, dass der erste und zweite Wandlerteil jeweils Verzögerungszeiten von T1 und T2 relativ zu einem ansteigenden Signal und einem fallenden Signal aufweisen und der Zwischenspeicher nur ein ansteigendes Signal vom ersten und zweiten Wandlerteil empfängt, um dadurch Setz- und Rücksetzvorgänge durchzuführen. Dementsprechend besteht die Schwierigkeit, dass ein herkömmlicher Pegelwandler für ein Halbleiterbauelement, das für seinen Betrieb eine Hochgeschwindigkeitsantwort benötigt, nicht besonders geeignet ist, da sich das Leistungsvermögen eines Chips verringern kann, wenn dort ein solcher Pegelwandler zum Einsatz kommt.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Pegelwandlers, einer Signalwandlungsvorrichtung und eines Signalwandlungsverfahrens der eingangs genannten Art zugrunde, die sich gut zur Pegelwandlung mit hoher Geschwindigkeit eignen, das Leistungsvermögen eines Chips nicht merklich herabsetzen, die Beibehaltung eines Tastverhältnisses eines Eingangssignals für ein zugehöriges, pegelgewandeltes Signal und die Ausgabe eines einzelnen Ausgangssignal mit derselben Pulsbreite wie diejenige eines Eingangssignals ermöglichen. Die Erfindung löst dieses Problem durch die Bereitstellung eines Pegelwandlers mit den Merkmalen des Anspruchs 1, einer Signalwandlungsvorrichtung mit den Merkmalen des Anspruchs 12 und eines Signalwandlungsverfahrens mit den Merkmalen des Anspruchs 22 oder 23.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 eine graphische Darstellung zur Veranschaulichung einer Tendenz eines abnehmenden internen Spannungspegels bei Halbleiterbauelementen,
Fig. 2 ein Schaltbild eines herkömmlichen Pegelwandlers,
Fig. 3 ein Signalverlaufsdiagramm von Eingabe-/Ausgabesignalen für den Wandler von Fig. 2,
Fig. 4 ein Blockschaltbild eines erfindungsgemäßen Pegelwandlers,
Fig. 5 ein detailliertes Schaltbild einer ersten Realisierung des Pegelwandlers von Fig. 4,
Fig. 6 ein Zeitsteuerungsdiagramm für den Betrieb des Pegelwandlers von Fig. 5,
Fig. 7 ein detailliertes Schaltbild einer zweiten Realisierung des Pegelwandlers von Fig. 4,
Fig. 8 ein Blockschaltbild eines den Pegelwandler von Fig. 4 enthaltenden Signalwandlungssystems,
Fig. 9 ein detailliertes Schaltbild einer Realisierung des Signalwandlungssystems von Fig. 8,
Fig. 10 bis 12 Zeitsteuerungsdiagramme zur Veranschaulichung verschiedener Betriebsarten des Signalwandlungssystems von Fig. 8 und
Fig. 13 Signalverlaufsdiagramme zur Veranschaulichung einer Zeitsteuerungssimulation des Betriebs des Signalwandlungssystems von Fig. 9.
Fig. 4 zeigt im Blockschaltbild einen erfindungsgemäßen Pegelwandler mit einer Pegelwandlungsstufe 110, einer Verzögerungsstufe 120 und einer Selbstrücksetzstufe 130. Die Pegelwandlungsstufe 110 gibt ein pegelgewandeltes Signal OUT mit einem von demjenigen eines Eingangssignals IN verschiedenen Pegel in Reaktion auf Pegeländerungen des Eingangssignals IN ab, wie z. B. in Reaktion auf eine ansteigende Flanke. Die Verzögerungsstufe 120 verzögert das pegelgewandelte Signal OUT der Pegelwandlungsstufe 110 um eine vorgegebene Verzögerung. Die Selbstrücksetzstufe 130 erzeugt ein Rücksetzsignal in Reaktion auf das verzögerte, pegelgewandelte Signal der Verzögerungsstufe 120 und gibt es an die Wandlungsstufe 110 ab, so dass die Pulsbreite des abgegebenen pegelgewandelten Signals auf die Summe aus der vorgegebenen Verzögerung und einer internen Betriebsverzögerung eingestellt wird. Die interne Betriebsverzögerung wird durch den Betrieb der Selbstrücksetzstufe 130 erzeugt.
Fig. 5 zeigt in einem detaillierten Schaltbild eine mögliche Realisierung des Pegelwandlers von Fig. 4. Die Pegelwandlungsstufe 110 ist hierbei ein dynamischer Schaltkreis mit Hochgeschwindigkeits-Antworteigenschaften, die denen statischer Schaltkreise überlegen sind, und erfüllt die Funktion, ein pegelgewandeltes Signal OUT mit einem von demjenigen des Eingangssignals IN verschiedenen Pegel in Reaktion auf Verschiebungen des Eingangssignals abzugeben. Die Pegelwandlungsstufe 110 umfasst einen PMOS-Transistor 111, dessen Source- Elektrode an eine zweite Speisespannung VDDQ, dessen Drain- Elektrode an einen Knoten NO1 und dessen Gate-Elektrode an einen Rücksetzknoten NO3 angeschlossen sind. Ein NMOS-Transistor 113 ist mit einer Drain-Elektrode an den Knoten NO1 angeschlossen, und seine Gate-Elektrode empfängt das Eingangssignal IN. Ein weiterer NMOS- Transistor 114 ist mit seiner Drain-Elektrode an eine Source-Elektrode des NMOS-Transistors 113 angeschlossen, und seine Gate-Elektrode ist mit dem Rücksetzknoten NO3 verbunden.
Die Verzögerungsstufe 120 umfasst mehrere Inverter, wie einen Inverter 121, der das pegelgewandelte Signal OUT empfängt, invertiert und um eine Einheitsverzögerung verzögert, einen Inverter 122, der ein Ausgangssignal des Inverters 121 invertiert und um eine Einheitsverzögerung verzögert, und einen Inverter 123, der ein Ausgangssignal des Inverters 122 invertiert und um eine Einheitsverzögerung verzögert. Die Inverter 121 bis 123 fungieren als eine Verzögerungskette und verzögern das pegelgewandelte Signal OUT um eine vorgegebene Verzögerung. Da die Verzögerungsstufe 120 eine ungerade Anzahl an Invertern enthält, ist ihr Ausgangssignal B das Inverse des pegelgewandelten Signals OUT.
Die Selbstrücksetzstufe 130 umfasst einen PMOS-Transistor 131, dessen Source-Elektrode an eine erste Speisespannung VDD angeschlossen ist, die niedriger als die zweite Speisespannung VDDQ ist. Ein PMOS-Transistor 132 ist mit seiner Source-Elektrode an eine Drain- Elektrode des PMOS-Transistors 131 angeschlossen, während seine Gate-Elektrode das Eingangssignal IN empfängt. Ein NMOS-Transistor 133 ist mit seiner Drain-Elektrode an eine Drain-Elektrode des PMOS- Transistors 132 angeschlossen und empfängt mit seiner Gate-Elektrode das Signal B. PMOS-Transistoren 136 und 137 sind mit ihren Source- Elektroden an die zweite Speisespannung VDDQ angeschlossen, während ihre Gate-Elektroden mit den Drain-Elektroden kreuzgekoppelt sind. Ein NMOS-Transistor 134 ist mit seinem Drain-Source-Kanal zwischen Masse und eine Drain-Elektrode des PMOS-Transistors 136 eingeschleift, während seine Gate-Elektrode mit einer Drain-Elektrode des NMOS-Transistors 133 verbunden ist. Ein NMOS-Transistor 135 ist mit seiner Drain-Elektrode an die Drain-Elektrode des PMOS-Transistors 137 angeschlossen, während seine Gate-Elektrode die erste Speisespannung VDD empfängt und seine Source-Elektrode mit der Drain- Elektrode des NMOS-Transistors 133 verbunden ist.
Aus Fig. 6 ist ersichtlich, dass der erfindungsgemäße Wandler Spannungspegel rasch wandelt und überlegene Antworteigenschaften verglichen mit denjenigen herkömmlicher Wandler aufweist. Dabei veranschaulicht Fig. 6 eine Zeitsteuerung im Betrieb des Pegelwandlers von Fig. 5, dessen Betriebsweise nachstehend erläutert wird.
Bezugnehmend auf die Fig. 5 und 6 behalten in einem frühen Stadium der Vorladeknoten NO1 und der Rücksetzknoten NO3 beide einen hohen Logikpegel bei, wie in Fig. 6 im Signalverlauf von OUT und im Signalverlauf von A gezeigt. Der hohe Pegel entspricht der zweiten Speisespannung VDDQ. Wenn das Eingangssignal mit einem Signalverlauf IN gemäß Fig. 6 in einem solchen frühen Stadium zugeführt wird, wird der NMOS-Transistor 113 in Reaktion auf eine ansteigende Flanke des Signals IN leitend geschaltet. Der Vorladeknoten NO1, der das OUT-Signal repräsentiert, wird auf niedrigen Pegel verschoben, wie im zugehörigen Signalverlauf von Fig. 6 gezeigt. Die Verzögerungsstufe 120 gibt ein Signal auf hohem Pegel, wie durch den Signalverlauf B in Fig. 6 gezeigt, in Reaktion auf den Wechsel des Signalverlaufs OUT auf niedrigen Pegel ab. Der Signalverlauf B wird nach Verzögerung um eine vorgegebene Verzögerungszeit abgegeben und besitzt eine zu derjenigen des pegelgewandelten Signals OUT, das nun auf niedrigem Pegel verschoben ist, entgegengesetzte Phase. Wenn der NMOS-Transistor 133 in der Selbstrücksetzstufe 130 in Reaktion auf einen hohen Pegel des Signalverlaufs B leitend geschaltet wird, wird der Signalverlauf C, der an der Drain-Elektrode des NMOS-Transistors 133 abgegeben wird, auf niedrigen Pegel verschoben. Der NMOS-Transistor 135 wird dadurch leitend geschaltet, während der PMOS-Transistor 136 sperrend geschaltet wird, so dass das Rücksetzsignal A, das am Rücksetzknoten NO3 erscheint, auf niedrigen Pegel verschoben wird, wie im Signalverlauf A gezeigt. Wenn der Rücksetzknoten NO3 auf niedrigen Pegel verschoben wird, wird der PMOS-Transistor 111 in der Pegelwandlungsstufe 110 leitend geschaltet und zieht den Knoten NO1 auf hohen Pegel. Dadurch geht das pegelgewandelte Signal OUT auf hohen Pegel, und das pegelgewandelte Signal OUT erscheint als Signal vom Impulstyp.
Wenn der Signalverlauf OUT auf hohen Pegel verschoben wird, wird das Ausgangssignal B der Verzögerungsstufe auf niedrigen Pegel verschoben, und der PMOS-Transistor 132 wird leitend geschaltet, so dass der Signalverlauf C, der an der Drain-Elektrode des NMOS-Transistors 133 erscheint, auf hohen Pegel verschoben wird, wie im Signalverlauf C von Fig. 6 dargestellt. Dementsprechend wird, da der NMOS-Transistor 134 und PMOS-Transistor 137 leitend geschaltet und der NMOS-Transistor 135 und der PMOS-Transistor 136 sperrend geschaltet werden, das Rücksetzsignal A auf hohen Pegel verschoben, wie im Signalverlauf A von Fig. 6 gezeigt. Der Vorladeknoten NO1 wird als ein Ausgangsanschluss für den Signalverlauf OUT durch die zweite Speisespannung VDDQ vorgeladen, während der Rücksetzknoten NO3 auf niedrigem Pegel verbleibt. Wie aus Fig. 6 weiter ersichtlich, wird die Niederpegel- Impulsbreite des pegelgewandelten Signals OUT auf etwa die Summe der vorgegebenen Verzögerung der Verzögerungsstufe 120 und der internen Betriebsverzögerung der Selbstrücksetzstufe 130 eingestellt. Dies führt zu Hochgeschwindigkeits-Antworteigenschaften, da die Verzögerungszeit, die zur Wandlung eines Eingangssignals von der ersten Speisespannung VDD zur zweiten Speisespannung VDDQ verstreicht, nur die Verzögerung darstellt, die vergeht, während der NMOS- Transistor 113 leitend geschaltet wird.
Fig. 7 zeigt ein detailliertes Schaltbild einer weiteren erfindungsgemäßen Realisierung. In diesem Beispiel umfasst eine Pegelwandlungsstufe 210 einen PMOS-Transistor 211, dessen Source-Elektrode an eine zweite Speisespannung VDDQ angeschlossen ist, einen NMOS-Transistor 213, dessen Drain-Elektrode mit der Drain-Elektrode des PMOS-Transistors 211 verbunden ist und dessen Gate-Elektrode das Eingangssignal IN empfängt, sowie einen weiteren NMOS-Transistor 214, dessen Drain- Elektrode mit einer Source-Elektrode des NMOS-Transistors 213 verbunden ist. Ein Inverter IN1 mit einem PMOS-Transistor 215 und einem NMOS-Transistor 216 ist mit seinem Eingangsanschluss an eine Drain- Elektrode des PMOS-Transistors 211 angeschlossen. Die Gate- Elektroden des PMOS-Transistors 211 und des NMOS-Transistors 214 sind miteinander verbunden und fungieren als Rücksetzknoten zum Empfangen eines Rücksetzsignals. Ein Vorladeknoten fungiert als Drain- Elektrode des PMOS-Transistors 211.
Die Verzögerungsstufe 220 umfasst mehrere Inverter, wie einen Inverter 221, der das pegelgewandelte Signal OUT empfängt und invertiert und um eine Einheitsverzögerung verzögert, und einen Inverter 222, der ein Ausgangssignal des Inverters 221 invertiert und um eine Einheitsverzögerung verzögert. Die Inverter 221, 222 fungieren als eine Verzögerungskette und verzögern das pegelgewandelte Signal OUT um eine vorgegebene Verzögerung. Da die Verzögerungsstufe 222 eine gerade Anzahl an Invertern umfasst, entspricht ihr Ausgangssignal dem pegelgewandelten Signal OUT, jedoch um eine vorgegebene Verzögerungszeit verzögert.
Die Selbstrücksetzstufe 230 umfasst einen PMOS-Transistor 231, dessen Source-Elektrode an die erste Speisespannung VDD angeschlossen ist, die niedriger als die zweite Speisespannung VDDQ ist, einen PMOS- Transistor 232, dessen Source-Elektrode mit einer Drain-Elektrode des PMOS-Transistors 231 verbunden ist und dessen Gate-Elektrode das Eingangssignal IN empfängt, einen NMOS-Transistor 233, dessen Drain-Elektrode mit der Drain-Elektrode des PMOS-Transistors 232 verbunden ist und dessen Gate-Elektrode ein Ausgangssignal der Verzögerungsstufe 220 empfängt, PMOS-Transistoren 234 und 235, die mit ihren Source-Elektroden an die zweite Speisespannung VDDQ angeschlossen sind und deren Gate-Elektroden mit den Drain-Elektroden kreuzgekoppelt sind, einen NMOS-Transistor 237, der mit seinem Drain- /Source-Kanal zwischen Masse und eine Drain-Elektrode des PMOS- Transistors 235 eingeschleift ist und dessen Gate-Elektrode mit der Drain-Elektrode des NMOS-Transistors 233 verbunden ist, einen NMOS-Transistor 236, dessen Drain-Elektrode mit der Drain-Elektrode des PMOS-Transistors 234 verbunden ist, dessen Gate-Elektrode die erste Speisespannung VDD empfängt und dessen Source-Elektrode mit einer Drain-Elektrode des NMOS-Transistors 233 verbunden ist, und einen NMOS-Transistor 238, der mit seiner Drain-Elektrode ein Ausgangssignal der Pegelwandlungsstufe 210 empfängt und dessen Gate- Elektrode mit einer Drain-Elektrode des NMOS-Transistors 237 verbunden ist, während seine Source-Elektrode mit Masse verbunden ist.
Dieses Ausführungsbeispiel zeigt ebenfalls sehr gute Hochgeschwindigkeitseigenschaften. Die Zeitsteuerung im Betrieb dieser Vorrichtung gemäß Fig. 7 ist identisch zu derjenigen, wie sie in Fig. 6 gezeigt ist, mit der Ausnahme, dass der Signalverlauf des pegelgewandelten Signals OUT gegenüber dem Signalverlauf von OUT in Fig. 6 invertiert ist.
Fig. 8 zeigt im Blockdiagramm eine Signalwandlungsvorrichtung gemäß der Erfindung, die unter Verwendung des Pegelwandlers von Fig. 4 aufgebaut ist. Wie aus Fig. 8 ersichtlich, beinhaltet die Signalwandlungsvorrichtung zur Wandlung eines ersten Eingangssignals A_POS und eines zweiten Eingangssignals A_NEG, die als Eingangsdifferenzsignale empfangen werden, einen ersten Pegelwandler 110 zur Wandlung des ersten Eingangssignals zwecks Erzeugung eines ersten gewandelten Signals B, einen zweiten Pegelwandler 200 zur Wandlung des zweiten Eingangssignals zwecks Erzeugung eines zweiten gewandelten Signals C und eine Zwischenspeicherstufe 300 zum Abgeben eines einzelnen Ausgangssignals D mit derselben Pulsbreite wie diejenige des Eingangsdifferenzsignals in Reaktion auf der erste und das zweite Wandlungssignal B, C. Die Zeitsteuerung der Signalwandlungsvorrichtung von Fig. 8 kann durch Änderung der internen Konfiguration des ersten und zweiten Wandlers 100, 200 variiert werden, wobei das eine oder beide der unter Bezugnahme auf die Fig. 5 und 7 beschriebenen Ausführungsbeispiele verwendet werden, so dass variierte Zeitsteuerungen im Betrieb geniert werden, wie in den Fig. 10, 11 und 12 gezeigt.
Fig. 10 veranschaulicht den Fall, dass der erste und zweite Wandler 100, 200 das erste und das zweite Wandlungssignal B, C als Impulse auf hohem Pegel abgeben. Fig. 11 veranschaulicht den Fall, dass der erste und zweite Wandler 100, 200 das erste und das zweite Wandlungssignal B, C als Impulse auf niedrigem Pegel abgeben. Fig. 12 veranschaulicht den Fall, dass der erste und zweite Wandler 100, 200 das erste und zweite Wandlungssignal B, C in Form eines niedrigen bzw. eines hohen Impulses abgeben. Die Fig. 10, 11 und 12 zeigen an, dass das Ausgangssignal D gemäß dem Betrieb der Zwischenspeicherstufe 300 als ein Signal auf niedrigem Pegel mit einer Pulsbreite abgegeben wird, die identisch zu derjenigen des Eingangsdifferenzsignals ist.
Die Signalwandlungsvorrichtung wird nun unter Bezugnahme auf Fig. 9 näher erläutert, und ihre Betriebsweise wird unter Bezugnahme auf die Betriebszeitsteuerungsansichten der Fig. 12 und 13 erläutert.
Fig. 9 veranschaulicht eine mögliche Realisierung der Signalwandlungsvorrichtung von Fig. 8 in einem detaillierten Schaltbild. Die Signalwandlungsvorrichtung beinhaltet in diesem Fall einen ersten Wandler 100, einen zweiten Wandler 200 und eine Zwischenspeicherstufe 300. Hierbei wurde der erste Wandler 100 so gewählt, dass er dieselbe Struktur wie in Fig. 5 aufweist, wobei der zweite Wandler 200 dieselbe Struktur aufweist, wie zu Fig. 7 erwähnt. Die Zwischenspeicherstufe 300 beinhaltet einen PMOS- und einen NMOS-Transistor 331, 332, die als Pull-Up- bzw. Pull-Down-Transistor fungieren, sowie einen Inverter- Zwischenspeicher L2 mit Invertern 333, 334. Die in Fig. 9 gezeigte Schaltung kann als ein Ausgabepuffer in einem Halbleiterbauelement verwendet werden, das eine Hochfrequenzantwort benötigt. Das Eingangssignal des ersten Wandlers 100 ist mit DOU bezeichnet, und das Eingangssignal des zweiten Wandlers 200 ist mit DOD bezeichnet. Die Eingangssignale DOU und DOD fungieren als Eingangsdifferenzsignale.
Wie aus den Fig. 9 und 12 zu erkennen, gibt der erste Wandler 100, wenn das Eingangssignal DOU als Signalverlauf A_POS zugeführt wird, das erste gewandelte Signal B, in Fig. 9 auch mit DOUO bezeichnet, in Abhängigkeit von einer ansteigenden Flanke des Signalverlaufs A_POS ab. Eine Verlängerung und Verkürzung der Pulsbreite D1 des ersten gewandelten Signals B kann durch Steuerung der Anzahl an Invertern festgelegt werden, die in der Verzögerungsstufe 120 enthalten sind. Die Betriebsweise des ersten Wandlers 100 ist im Detail dieselbe wie im Fall der Fig. 5 und 6. Der PMOS-Transistor 331 in der Zwischenspeicherstufe 300 wird leitend geschaltet, wenn der Signalverlauf B auf niedrigen Pegel geht. Dementsprechend wird die zweite Speisespannung VDDQ mit hohem Pegel einem Eingangsanschluss des Inverters 333 zugeführt, der eine Komponente des Zwischenspeichers L2 bildet. Der Inverter 333 gibt an den Ausgangsanschluss, der mit DOUT bezeichnet ist, ein Signal auf niedrigen Pegel ab, wie in Fig. 12 als Signalverlauf D dargestellt.
Das Signal bleibt durch den Zwischenspeichervorgang des Zwischenspeichers L2 auch dann auf niedrigem Pegel, wenn der PMOS- Transistor 331 dadurch sperrend geschaltet wird, dass der Signalverlauf B auf hohen Pegel geht. Zur beispielhaften Illustration sei angenommen, dass der Zwischenspeicher L2 in einem frühen Stadium einen hohen Pegel einnimmt. Wie oben erläutert, verbleibt der Zwischenspeicher L2 im Fall, dass er so festgesetzt ist, dass er ein Signal auf niedrigem Pegel abgibt, in diesem gesetzten Zustand, bis er durch einen Einschaltvorgang des NMOS-Transistors N1 zurückgesetzt wird. Der Signalverlauf D wird auf einen niedrigen Pegel verschoben, sobald der Signalverlauf A_POS auf hohen Pegel geht, und das Ausgangssignal reagiert folglich mit hoher Geschwindigkeit auf die ansteigende Flanke eines Eingangssignals.
Im Fall, dass das Eingangssignal DOD als ein Signalverlauf A_NEG von Fig. 12 zugeführt wird, gibt der zweite Wandler 200 das zweite gewandelte Signal C in Reaktion auf eine ansteigende Flanke des Signalverlaufs A_NEG ab, wie in Fig. 12 durch das Bezugszeichen A2 angedeutet. Die Betriebsweise des zweiten Wandlers 200 im Einzelnen entspricht der zuvor erläuterten.
Der NMOS-Transistor 332 in der Zwischenspeicherstufe 300 wird leitend geschaltet, wenn der Signalverlauf C auf hohen Pegel geht. Dementsprechend geht der Eingangsanschluss des Inverters 333 des Zwischenspeichers L2 auf niedrigen Pegel, was den Zwischenspeicher L2 zurücksetzt. Der mit DOUT bezeichnete Ausgangsanschluss gibt durch den Betrieb des Inverters 333 ein Signal auf hohem Pegel ab, wie in Fig. 12 durch den Signalverlauf D dargestellt. Das Signal auf hohem Pegel wird vom Zwischenspeicher L2 gehalten, auch wenn der NMOS- Transistor 332 sperrend geschaltet wird. Wie oben erläutert, bleibt in dem Fall, dass der Zwischenspeicher L2 zurückgesetzt wird, um ein Signal auf hohem Pegel abzugeben, das Signal gepuffert, bis der PMOS-Transistor leitend geschaltet wird. Wie anhand des Signalverlaufs D in Fig. 12 zu erkennen, weist das Ausgangssignal DOUT dieselbe Pulsbreite wie diejenige des Eingangsdifferenzsignals DOU, DOD auf, und die gesamte Verzögerungszeit T1 + T2, die zur Pegelwandlung benötigt wird, wird minimiert, was Hochgeschwindigkeits- Antworteigenschaften ergibt.
Fig. 13 zeigt Signalverläufe für eine Simulation zur Veranschaulichung einer Zeitsteuerung im Betrieb gemäß Fig. 9. Im Beispiel von Fig. 13 wird ein Impuls auf niedrigem Pegel für DOUO an einer ansteigenden Flanke von DOU erzeugt, und ein Impuls auf hohem Pegel von DOD wird an einer ansteigenden Flanke von DOD erzeugt. Ein endgültiges Signal DOUT wird früher als der in Fig. 3 gezeigte Ausgabezeitpunkt erhalten, und das Tastverhältnis wird ohne Änderungen beibehalten.
Erfindungsgemäß wird der Vorteil erreicht, dass die zur Wandlung eines Signalpegels benötigte Zeitdauer minimiert wird und das Tastverhältnis eines Ausgangssignals gleich demjenigen eines Eingangssignals ist, was eine Verringerung des Leistungsvermögens eines Chips minimiert.

Claims

1. Pegelwandler mit
einer Wandlungsstufe (110), die in Reaktion auf ein Eingangssignal (IN) ein pegelgewandeltes Signal (OUT) mit einem von demjenigen des Eingangssignals verschiedenen Pegel abgibt, gekennzeichnet durch
eine Verzögerungsstufe (120), die das pegelgewandelte Signal (OUT) der Wandlungsstufe (110) um eine vorgegebene Zeitdauer verzögert, und
eine Selbstrücksetzstufe (130), die ein Rücksetzsignal (A) in Reaktion auf das verzögerte, pegelgewandelte Signal (B) der Verzögerungsstufe erzeugt und dieses an die Wandlungsstufe (110) abgibt, so dass die Pulsbreite des abgegebenen, pegelgewandelten Signals auf im wesentlichen die Summe der vorgegebenen Verzögerungszeit und einer internen Betriebsverzögerungszeit eingestellt ist.

2. Pegelwandler nach Anspruch 1, weiter dadurch gekennzeichnet, dass das pegelgewandelte Signal ein kürze Impulsbreite aufweist als das Eingangssignal.

3. Pegelwandler nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das pegelgewandelte Signal einen höheren Pegel aufweist als das Eingangssignal.

4. Pegelwandler nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Wandlungsstufe einen Vorladeknoten (NO1) und einen Rücksetzknoten (NO3) aufweist, wobei das pegelgewandelte Signal über den Vorladeknoten abgegeben wird, die Selbstrücksetzstufe das Rücksetzsignal an den Rücksetzknoten der Wandlungsstufe abgibt und der Vorladeknoten vorgeladen wird.

5. Pegelwandler nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Wandlungsstufe folgende Elemente enthält:
einen PMOS-Transistor (111), dessen Source-Elektrode an eine zweite Speisespannung (VDDQ) angeschlossen, dessen Drain- Elektrode mit einem Knoten (NO1) verbunden und dessen Gate- Elektrode mit einem Rücksetzknoten (NO3) verbunden ist,
einen ersten NMOS-Transistor (113), dessen Drain-Elektrode mit dem Knoten verbunden ist und dessen Gate-Elektrode das Eingangssignal empfängt, und
einen zweiten NMOS-Transistor (114), dessen Drain-Elektrode mit einer Source-Elektrode des ersten NMOS-Transistors und dessen Gate- Elektrode mit dem Rücksetzknoten verbunden sind.

6. Pegelwandler nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die Verzögerungsstufe (120) eine ungerade Anzahl an Invertern aufweist, die das pegelgewandelte Signal empfangen und um die vorgegebene Verzögerungszeit verzögern.

7. Pegelwandler nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass die Selbstrücksetzstufe (130) folgende Elemente enthält:
einen ersten selbstrücksetzenden PMOS-Transistor (131), dessen Source-Elektrode an eine erste Speisespannung (VDD) angeschlossen ist, die niedriger als die zweite Speisespannung (VDDQ) ist,
einen zweiten selbstrücksetzenden PMOS-Transistor (132), dessen Source-Elektrode mit einer Drain-Elektrode des ersten selbstrücksetzenden PMOS-Transistors verbunden ist und dessen Gate-Elektrode das Eingangssignal empfängt,
einen ersten selbstrücksetzenden NMOS-Transistor (133), dessen Drain-Elektrode mit einer Drain-Elektrode des zweiten selbstrücksetzenden PMOS-Transistors verbunden ist und dessen Gate-Elektrode ein Ausgangssignal der Verzögerungsstufe empfängt,
einen dritten und einen vierten selbstrücksetzenden PMOS- Transistor (136, 137), die mit ihren Source-Elektroden an die zweite Speisespannung angeschlossen sind und deren Gate-Elektroden mit deren Drain-Elektroden kreuzgekoppelt sind,
einen zweiten selbstrücksetzenden NMOS-Transistor (134), dessen Drain-Source-Kanal zwischen Masse und eine Drain-Elektrode des ersten selbstrücksetzenden PMOS-Transistors eingeschleift und dessen Gate-Elektrode mit einer Drain-Elektrode des ersten selbstrücksetzenden NMOS-Transistors verbunden ist, und
einen dritten selbstrücksetzenden NMOS-Transistor (135), dessen Drain-Elektrode mit einer Drain-Elektrode des vierten selbstrücksetzenden PMOS-Transistors verbunden ist, dessen Gate-Elektrode die erste Speisespannung empfängt und dessen Source-Elektrode mit der Drain- Elektrode des ersten selbstrücksetzenden NMOS-Transistors verbunden ist.

8. Pegelwandler nach einem der Ansprüche 1 bis 3 und 5 bis 7, weiter dadurch gekennzeichnet, dass die Wandlungsstufe einen Vorladeknoten (NO1) und einen Rücksetzknoten (NO3) aufweist und das pegelgewandelte Signal über einen Ausgangsknoten (OUT) abgibt, die Verzögerungsstufe das pegelgewandelte Signal über den Ausgangsknoten der Wandlungsstufe empfängt und der Vorladeknoten vorgeladen wird.

9. Pegelwandler nach einem der Ansprüche 5 bis 8, weiter dadurch gekennzeichnet, dass der Knoten, mit dem die Drain-Elektrode des PMOS-Transistors der Wandlungsstufe verbunden ist, der Vorladeknoten (NO1) ist und die Wandlungsstufe einen Inverter (IN1) zwischen dem Vorladeknoten und dem Ausgangsknoten (OUT) aufweist.

10. Pegelwandler nach einem der Ansprüche 1 bis 5 und 7 bis 9, weiter dadurch gekennzeichnet, dass die Verzögerungsstufe eine gerade Anzahl von Invertern umfasst.

11. Pegelwandler nach einem der Ansprüche 1 bis 6 und 8 bis 10, weiter dadurch gekennzeichnet, dass die Selbstrücksetzstufe (230) folgende Elemente enthält:
einen ersten selbstrücksetzenden PMOS-Transistor (231), dessen Source-Elektrode an eine erste Speisespannung (VDD) angeschlossen ist, die niedriger als die zweite Speisespannung (VDDQ) ist,
einen zweiten selbstrücksetzenden PMOS-Transistor (232), dessen Source-Elektrode mit einer Drain-Elektrode des ersten selbstrücksetzenden PMOS-Transistors verbunden ist und dessen Gate-Elektrode das Eingangssignal empfängt,
einen ersten selbstrücksetzenden NMOS-Transistor (233), dessen Drain-Elektrode mit einer Drain-Elektrode des zweiten selbstrücksetzenden PMOS-Transistors verbunden ist und dessen Gate-Elektrode ein Ausgangssignal der Verzögerungsstufe empfängt,
einen dritten und einen vierten selbstrücksetzenden PMOS- Transistor (234, 235), die mit ihren Source-Elektroden an die zweite Speisespannung angeschlossen sind und deren Gate-Elektroden mit deren Drain-Elektroden kreuzgekoppelt sind,
einen zweiten selbstrücksetzenden NMOS-Transistor (237), dessen Drain-Source-Kanal zwischen Masse und eine Drain-Elektrode des vierten selbstrücksetzenden PMOS-Transistors eingeschleift und dessen Gate-Elektrode mit der Drain-Elektrode des ersten selbstrücksetzenden NMOS-Transistors verbunden ist,
einen dritten selbstrücksetzenden NMOS-Transistor (236), dessen Drain-Elektrode mit dem Rücksetzknoten und der Drain-Elektrode des dritten selbstrücksetzenden PMOS-Transistors verbunden ist, dessen Gate-Elektrode die erste Speisespannung empfängt und dessen Source-Elektrode mit der Drain-Elektrode des ersten selbstrücksetzenden NMOS-Transistors verbunden ist, und
einen vierten selbstrücksetzenden NMOS-Transistor (238), dessen Gate-Elektrode mit der Drain-Elektrode des vierten selbstrücksetzenden PMOS-Transistors verbunden ist und dessen Drain-/Source- Kanal zwischen Masse und einem Ausgangsknoten (OUT) liegt.

12. Signalwandlungsvorrichtung zur Wandlung eines ersten Eingangssignals (DOU) und eines zweiten Eingangssignals (DOD), die als Eingangsdifferenzsignale zugeführt werden, mit
einem ersten Pegelwandler (100) zur Wandlung des ersten Eingangssignals und Erzeugung eines ersten gewandelten Signals (B) und
einem zweiten Pegelwandler (200) zur Wandlung des zweiten Eingangssignals und Erzeugung eines zweiten gewandelten Signals (C), gekennzeichnet durch
eine Zwischenspeicherstufe (300) zum Abgeben eines pegelgewandelten Ausgangssignals (D) als ein einzelnes Signal mit derselben Pulsbreite wie diejenige der Eingangsdifferenzsignale in Reaktion auf das erste und das zweite gewandelte Signal (B, C).

13. Signalwandlungsvorrichtung nach Anspruch 12, weiter dadurch gekennzeichnet, dass der erste Pegelwandler ein Pegelwandler nach einem der Ansprüche 1 bis 11 ist und/oder der zweite Pegelwandler ein Pegelwandler nach einem der Ansprüche 1 bis 11 ist.

14. Signalwandlungsvorrichtung nach Anspruch 13, weiter dadurch gekennzeichnet, dass die Wandlungsstufe des ersten Pegelwandlers das erste gewandelte Signal über den Vorladeknoten in einem zweiten Zustand mit einem höheren Pegel als derjenige des ersten Eingangssignals abgibt und der Vorladeknoten des ersten Pegelwandlers auf einen dem zweiten Zustand entgegengesetzten ersten Zustand aufgeladen wird und/oder der zweite Pegelwandler das zweite gewandelte Signal in einem ersten Zustand mit einem höheren Pegel als derjenige des zweiten Eingangssignals abgibt und der Vorladeknoten des zweiten Pegelwandlers auf einen zweiten Zustand vorgeladen wird.

15. Signalwandlungsvorrichtung nach einem der Ansprüche 12 bis 14, weiter dadurch gekennzeichnet, dass die Zwischenspeicherstufe (300) folgende Elemente enthält:
einen PMOS-Transistor (331), dessen Source-Elektrode an die zweite Speisespannung und dessen Gate-Elektrode an den Vorladeknoten (NO1) des ersten Pegelwandlers (110) angeschlossen sind,
einen NMOS-Transistor (332), dessen Source-Elektrode mit Masse, dessen Gate-Elektrode mit einem Ausgang des zweiten Pegelwandlers (200) und dessen Drain-Elektrode mit einer Drain-Elektrode des PMOS-Transistors (331) verbunden sind, und
eine Inverter-Zwischenspeichereinheit (333, 334), die eingangsseitig an eine gemeinsame Drain-Elektrode des PMOS- und des NMOS- Transistors angeschlossen ist und mit der zweiten Speisespannung arbeitet.

16. Signalwandlungsvorrichtung nach einem der Ansprüche 12 bis 15, weiter dadurch gekennzeichnet, dass der erste Pegelwandler das erste gewandelte Signal mit einem zweiten Impulstyp erzeugt und der zweite Pegelwandler das zweite gewandelte Signal mit einem ersten Impulstyp erzeugt.

17. Signalwandlungsvorrichtung nach Anspruch 16, weiter dadurch gekennzeichnet, dass der erste Impulstyp und der zweite Impulstyp zueinander entgegengesetzte Pegel aufweisen.

18. Signalwandlungsvorrichtung nach einem der Ansprüche 12 bis 17, weiter dadurch gekennzeichnet, dass der erste Pegelwandler das erste gewandelte Signal in Reaktion auf eine ansteigende Flanke des ersten Eingangssignals und der zweite Pegelwandler das zweite gewandelte Signal in Reaktion auf eine ansteigende Flanke des zweiten Eingangssignals erzeugt.

19. Signalwandlungsvorrichtung nach einem der Ansprüche 16 bis 18, weiter dadurch gekennzeichnet, dass der erste Impulstyp ein solcher mit einem hohen Signalpegel ist.

20. Signalwandlungsvorrichtung nach Anspruch 18 oder 19, weiter dadurch gekennzeichnet, dass der erste Pegelkonverter das erste gewandelte Signal vom zweiten Impulstyp in Reaktion auf die ansteigende Flanke des ersten Eingangssignals und der zweite Pegelwandler das zweite gewandelte Signal vom zweiten Impulstyp in Reaktion auf die ansteigende Flanke des zweiten Eingangssignals erzeugen.

21. Signalwandlungsvorrichtung nach einem der Ansprüche 16 bis 20, weiter dadurch gekennzeichnet, dass der zweite Impulstyp ein solcher mit einem niedrigen Signalpegel ist.

22. Verfahren zur Pegelwandlung, gekennzeichnet durch folgende Schritte:
Abgeben eines pegelgewandelten Signals (OUT) mit einem von demjenigen eines Eingangssignals (IN) verschiedenen Pegel in Reaktion auf eine Pegelverschiebung des Eingangssignals,
Verzögern des pegelgewandelten Signals um eine vorgegebene Verzögerungszeit und
Erzeugen eines Rücksetzsignals in Reaktion auf das verzögerte, pegelgewandelte Signal und Steuern des pegelgewandelten Signals durch das Rücksetzsignal derart, dass die Pulsbreite des abgegebenen pegelgewandelten Signals im wesentlichen auf die Summe der vorgegebenen Verzögerungszeit und einer internen Betriebsverzögerungszeit eingestellt wird.

23. Verfahren zur Signalwandlung für ein Halbleiterbauelement, gekennzeichnet durch folgende Schritte:
Empfangen eines ersten Eingangssignals (DOU) und eines zweiten Eingangssignals (DOD), die als Eingangsdifferenzsignale zugeführt werden, über separate Pfade,
separates Erzeugen von Impulstypen für ein erstes und ein zweites gewandeltes Signal jeweils in Reaktion auf Pegelverschiebungen des ersten und des zweiten Eingangssignals und
Abgeben eines einzelnen Ausgangssignals mit einer Pulsbreite, die den Pulsbreiten des ersten und zweiten Eingangssignals entspricht, in Reaktion auf das erste und zweite gewandelte Signal.

24. Verfahren nach Anspruch 23, weiter dadurch gekennzeichnet, dass das erste und das zweite Eingangssignal einen internen Spannungspegel des Halbleiterbauelements aufweisen und das einzelne Ausgangssignal einen Schnittstellen-Spannungspegel aufweist.