DE102006010282B4

DE102006010282B4 - Teilerschaltung

Info

Publication number: DE102006010282B4
Application number: DE102006010282A
Authority: DE
Inventors: Stephan Henzler; Siegmar KÖPPE
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-03-02
Filing date: 2006-03-02
Publication date: 2010-01-21
Anticipated expiration: 2026-03-03
Also published as: DE102006010282A1; US7656204B2; US20070216451A1

Abstract

Teilerschaltung (1)
– mit mindestens zwei, von komplementären Eingangstaktsignalen (CP, CN) getakteten, taktflankengesteuerten differenziellen Zwischenspeicherelementen (2, 3) mit internen, auf ein Vorladepotenzial vorladbare Speicherknoten (8, 9, 10, 11) und mit jeweils einem differenziellen Dateneingang (4, 5, 6, 7)
– wobei die internen Speicherknoten (8, 9, 10, 11) eines Zwischenspeicherelementes (2, 3) in Abhängigkeit von dem jeweiligen Eingangstaktsignal (CP, CN) entweder das Vorladepotenzial aufweisen oder einen logischen Pegel speichern
– wobei ein jeweiliger differenzieller Dateneingang (4, 5, 6, 7) der Zwischenspeicherelemente (2, 3) mit den internen Speicherknoten (8, 9, 10, 11) des jeweils anderen Zwischenspeicherelementes (2, 3) verbunden ist und
– wobei an den internen differenziellen Speicherknoten (8, 9, 10, 11) Pulssignale (M1, MN1, M2, MN2) abgreifbar sind.

Description

Die vorliegende Erfindung betrifft eine Teilerschaltung, welche insbesondere als Frequenzteiler arbeitet und welche um vorgegebene Phasen verschobene Ausgangssignale erzeugt.
In der Signalverarbeitung werden häufig aus hochfrequenten Signalen, beispielsweise Eingangstaktsignalen, abgeleitete Ausgangstaktsignale benötigt, deren Frequenz gegenüber dem Eingangstakt geteilt ist und die untereinander eine vorgegebene Phasenbeziehung aufweisen. So genannte IQ-Signale, die z. B. in Empfangsschaltungen von Mobilfunkanwendungen benötigt werden, weisen zwei zueinander orthogonale, reelle Signalanteile auf, wobei der I-Anteil (Inphase) dem Q-Anteil (Quadratur) für positive Frequenzen um 90° vorauseilt und für negative Frequenzen um 90° nachläuft.
In dem Artikel ”A Non-Feedback Multiphase Clock Generator using Direct Interpolation”, Yang et al., The 2002 45th Midwest Symposium an Circuits and Systems, MWSCAS-2002, 4.–7. August 2002, Vol. 1, S. I-340, I-343, ist beispielsweise eine aus 2D-Flip-Flops aufgebaute Teilerschaltung zum Einsatz in einer Schaltungsanordnung zur Erzeugung eines Mehrphasentaktes angegeben. Die dort beschriebene Schaltung eignet sich für Taktfrequenzen zwischen 500 MHz und 1 GHz.
In entsprechenden Frequenzteilerschaltungen werden üblicherweise Flip-Flops eingesetzt, bei denen ein Signal von einem Datenausgang an einen Dateneingang zurückgekoppelt wird, wodurch sich beispielsweise bei D-Flip-Flops der Ausgangszustand bei jeder positiven Taktflanke ändert. Bei besonders hohen Eingangstaktfrequenzen, z. B. im Gigahertzbereich, wirkt sich die DQ-Verzögerungszeit, also die Verzögerung zwischen dem Vorliegen eines Eingangssignalpegels D und dem Vorliegen des entsprechenden Signalpegels an einem Ausgang Q des jeweiligen eingesetzten Flip-Flops auf die Funktion der Teilerschaltung nachteilig aus. Dabei wird die maximal mögliche Eingangsfrequenz durch die DQ-Verzögerungszeit der eingesetzten Flip-Flops und eventuell notwendiger Logikschaltungen nach oben begrenzt.
Bei in konventioneller CMOS-Schaltungstechnik ausgeführten Flip-Flops kann deren Verzögerungszeit länger sein als die Länge eines halben Eingangstaktes. Daher ging man in der Ver gangenheit bei hohen Eingangsfrequenzen zu Ausführungsformen in CML (current mode logic) über, was allerdings mit höheren Verlustleistungen durch ständig fließende Ströme einhergeht. Insbesondere bei Mobilfunkanwendungen sind allerdings Schaltungen mit sehr niedriger Leistungsaufnahme und damit einer sehr geringen Verlustleistung notwendig. Der größte Teil von komplexen Schaltungsanordnungen im Mobilfunkbereich ist daher in statischer CMOS-Technik ausgeführt. Werden dann für schnelle Teilerschaltungen CML-Schaltungsteile verwendet, muss zusätzlich eine Pegelumwandlung auf CMOS-Signale durchgeführt werden. Dies ist mit einem zusätzlichen Schaltungsaufwand und einer weiteren Verlustleistung verbunden.
Um die Geschwindigkeit von in CMOS-Technologie ausgeführten Flip-Flops zu erhöhen, wurden beispielsweise in dem Artikel ”Improved Sense-Amplifier-Based Flip-Flop: Design and Measurements” B. Nikolic et al. in IEEE Journal of solid-state circuits, Band 35, Nr. 6, Juni 2000 auf Leseverstärkern basierende Flip-Flops (SAFF = sense-amplifier-based flip-flog) vorgeschlagen. In dem genannten Artikel ist ein SAFF aus einem differenziellen Leseverstärker als Master-Latch und einem RS-Flip-Flop als Slave-Latch beschrieben, wobei die Leseverstärkerstufe mit jeder steigenden Taktflanke einen Übergang von logischem High- auf logischem Low-Pegel an einem ihrer Ausgänge erzeugt. Das entsprechende SAFF eignet sich insbesondere zum Einsatz in Pipelinestufen von Mikroprozessoren bei Taktraten bis zu 1 GHz.
Bei Frequenzteilerschaltungen in Empfänger- oder Senderschaltkreisen, beispielsweise für Mobilfunk, ADSL, serial ATA oder weiteren drahtgebundene Übertragungen sind aber noch höhere Frequenzen von einigen Gigahertz zu verarbeiten. Ferner ist möglichst ein Tastverhältnis von 0,5 für das erzeugte Ausgangstaktsignal mit geteilter Frequenz vorzuhalten. Günstig ist dabei auch eine Ausgabe von mehreren Signalen mit einer vorgegebenen Phasenverschiebung untereinander. Diese können z. B. als Abtaststeuersignale in Abtast/Halte- Schaltungen oder Analog-Digital Wandlern eingesetzt werden. Andere Einsatzmöglichkeiten sind IQ-Sende und Empfangsschaltungen, die orthogonale Signale benötigen.
Es sind auch Ausführungen in konventioneller CMOS Logik möglich, da dann im Gegensatz zu Current-Mode-Logik-Implementierungen insbesondere keine statischen Stromquellen notwendig sind.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine verbesserte Teilerschaltung zu schaffen, die bei Frequenzen insbesondere von mehr als 1 GHz zuverlässig arbeitet und/oder die insbesondere in einer CMOS-Logik ohne statische Stromquellen realisierbar ist.
Diese Aufgabe wird erfindungsgemäß durch eine Teilerschaltung mit den Merkmalen des Patentanspruchs 1 gelöst.
Demgemäß ist eine Teilerschaltung vorgesehen, mit mindestens zwei von komplementären Eingangstaktsignalen getakteten taktflankengesteuerten differenziellen Zwischenspeicherelementen, die intern auf ein Vorladepotenzial vorladbare Speicherknoten und jeweils einen differenziellen Dateneingang aufweisen. Dabei weisen die internen Speicherknoten eines Zwischenspeicherelementes in Abhängigkeit von dem jeweiligen Eingangstaktsignal entweder das Vorladepotenzial auf, oder sie speichern einen logischen Pegel. Ferner ist ein jeweiliger differenzieller Dateneingang eines Zwischenspeicherelementes an die internen Speicherknoten des anderen Zwischenspeicherelementes verbunden. An den internen differenziellen Speicherknoten sind Pulssignale abgreifbar.
Gemäß der Erfindung werden an internen vorladbaren Speicherknoten der Zwischenspeicherelemente Potenziale bzw. Signale abgegriffen und als Eingangssignale für das jeweils andere Zwischenspeicherelement verwendet. An den differenziellen Speicherknoten, also insgesamt vier Knoten, sind dann Puls signale abgreifbar, die eine feste Phasenverschiebung zueinander aufweisen. Bezogen auf die Eingangstaktfrequenz ergibt sich eine halbierte Ausgangstaktfrequenz aus dem zeitlichen Abstand direkt aufeinander folgender steigender Pulsflanken eines jeweiligen einzelnen Pulssignals. Die Pulsdauer und die Pulshöhe dieser Pulssignale können dabei von der Frequenz des Eingangstaktsignals, der konkreten Implementierung, der jeweiligen Bauelemente der Zwischenspeicherelemente und den Betriebsbedingungen, wie z. B. der Temperatur oder der Versorgungsspannung abhängen.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche sowie der Beschreibung in Zusammenschau mit den Figuren der Zeichnung.
In einer bevorzugten Ausführungsform weist die erfindungsgemäße Teilerschaltung mindestens ein erstes und ein zweites von einem jeweiligen Eingangstaktsignal getaktetes differenzielles Zwischenspeicherelement mit jeweils einem ersten und einem zweiten internen Speicherknoten und einem ersten und zweiten Dateneingang auf. In einer ersten Eingangstaktsignalphase ist dabei der erste und der zweite interne Speicherknoten des ersten Zwischenspeicherelementes auf ein Vorladepotenzial vorladbar, und der erste und zweite interne Speicherknoten des zweiten Zwischenspeicherelementes speichert jeweils einen an dem ersten oder zweiten Dateneingang des zweiten Zwischenspeicherelementes anliegenden logischen Pegel. In einer zweiten Eingangstaktsignalphase ist dann der erste und zweite interne Speicherknoten des zweiten Zwischenspeicherelementes auf ein Vorladepotenzial vorladbar, und der erste und zweite interne Speicherknoten des ersten Zwischenspeicherelementes speichert jeweils einen an dem ersten und zweiten Dateneingang des ersten Zwischenspeicherelementes anliegenden logischen Pegel. Der erste Dateneingang des ersten Zwischenspeicherelementes ist an den ersten internen Speicherknoten des zweiten Zwischenspeicherelementes verbunden. Der zweite Dateneingang des ersten Zwischenspeicherelementes ist an den zweiten internen Speicherknoten des zweiten Zwischenspeicherelementes verbunden. Der erste Dateneingang des zweiten Zwischenspeicherelementes ist an den zweiten internen Speicherknoten des ersten Zwischenspeicherelementes verbunden. Und der zweite Dateneingang des zweiten Zwischenspeicherelementes ist an den ersten internen Speicherknoten des ersten Zwischenspeicherelementes verbunden.
Vorzugsweise sind die Zwischenspeicherelemente als Leseverstarker – auch Sense Amplifier genannt – ausgeführt. Der entsprechende Leseverstärker arbeitet durch die während eines Eingangshalbtaktes vorgeladenen Speicherknoten besonders schnell und ermöglicht die Ausgabe von zuverlässigen Pulssignalen mit fester Phasenbeziehung untereinander bei hohen Eingangstaktfrequenzen. Leseverstärker haben durch ihre interne Rückkopplung ferner die Eigenschaft, dass ein Schaltvorgang abgeschlossen wird, auch wenn sich das jeweilige Eingangssignal unmittelbar nach der Taktflanke wieder ändert.
Vorzugsweise weist mindestens ein Zwischenspeicherelement mindestens einen Datenausgang auf. Dabei ist zwischen einem internen Speicherknoten und dem Datenausgang eine Puffereinrichtung gekoppelt, und an dem Datenausgang ist ein gepuffertes Pulssignal abgreifbar. Die Puffereinrichtung, beispielsweise ein CMOS-Inverter, entkoppelt die Ausgangslastkapazität der erfindungsgemäßen Teilerstufe von den internen Speicherknoten und kann die Signalqualität der Pulssignale verbessern. Als Puffereinrichtung sind z. B. Inverter, Buffer oder andere an sich bekannte Logikeinrichtungen einsetzbar.
Vorzugsweise sind die Zwischenspeicherelemente oder die vollständige Teilerschaltung vollständig in einer konventionellen statischen CMOS-Technologie ausgeführt. Dabei sind insbesondere keine statischen Stromquellen vorgesehen. Die erfindungsgemäße Verschaltung der Leseverstärker ermöglicht selbst bei hohen Eingangstaktfrequenzen, hohen Schwellspannungen oder einer niedrigen Versorgungsspannung die Verwendung einer CMOS-Schaltungstopologie ohne statische Stromquellen, wie beispielsweise in CML. Durch den Abgriff der internen vorladbaren Speicherknoten lässt sich die durch die Verkopplung der Speicherelemente entstehende Latenz minimieren und somit die inhärente Trägheit der CMOS-Bauelemente abfangen.
Erfindungsgemäß wird bei einer steigenden oder fallenden Eingangstaktsignalflanke ein logischer Pegel des an dem jeweiligen Dateneingang anliegenden Signals in den jeweiligen internen Speicherknoten übernommen.
In einer Weiterbildung der erfindungsgemäßen Teilerschaltung ist mindestens eine Pulldown-Einrichtung vorgesehen, welche in Abhängigkeit von mindestens einem Pulssignal oder einem gepufferten Pulssignal einen auf ein Vorladepotenzial vorgeladenen dynamischen Speicherknoten entlädt und ein aufbereitetes Pulssignal ausgibt. Unter einem aufbereiteten Pulssignal sei hier und in der gesamten Patentanmeldung ein gepuffertes, hinsichtlich seines logischen Pegels und seiner zeitlichen Pulslänge definiertes Pulssignal verstanden.
Die zunächst an den internen Speicherknoten abgegriffenen Pulssignale steuern beispielsweise in der Pulldown-Einrichtung vorgesehene Entladeschalter, sodass die Pulldown-Einrichtung eine Signalflanke von dem Vorladepotenzial, beispielsweise auf logischen L-Pegel, erzeugt.
Vorzugsweise weist die Pulldown-Einrichtung ferner mindestens einen steuerbaren Vorladeschalter auf, welcher in Abhängigkeit von mindestens einem aufbereiteten Pulssignal den dynamischen Speicherknoten auf das Vorladepotenzial schaltet. Dadurch wird erneut ein Signalübergang von logischem L-Pegel auf logischen H-Pegel oder das Vorladepotenzial dem dynamischen Speicherknoten aufgeprägt. Prinzipiell lassen sich auch somit auch die an den internen Speicherknoten anliegenden Pulssignale oder die gepufferten Pulssignale direkt zur Ansteuerung der Vorladeschalter verwenden.
In einer Weiterbildung der Erfindung schaltet die Pulldown-Einrichtung ferner in Abhängigkeit von mindestens einem Steuersignal den dynamischen Speicherknoten auf das Vorladerpotenzial und/oder auf einen vorbestimmten logischen Pegel. Beispielsweise lassen sich die Steuersignale mit den aufbereiteten Pulssignalen und/oder den Pulssignalen logisch verknüpfen und so die steuerbaren Entladeschalter oder Vorladeschalter ansteuern.
In einer bevorzugen Ausführungsform der erfindungsgemäßen Teilerschaltung sind vier Pulldown-Einrichtungen vorgesehen, wobei ein jeweiliger steuerbarer Entladeschalter von einem Pulssignal gesteuert ist, und ein jeweiliger Vorladeschalter von einem gegenüber dem aufbereiteten Pulssignal um 90° phasenverschobenen aufbereiteten Pulssignal gesteuert ist. Diese 90°-Phase bezieht sich auf eine Ausgangstaktperiode, welche durch zwei direkt aufeinander folgende, steigende oder fallende Pulsflanken eines der Pulssignale oder der gepufferten Pulssignale definiert ist.
Damit ergeben sich aufbereitete Pulssignale derart, dass ein an einem jeweiligen dynamischen Speicherknoten abgreifbares aufbereitetes Pulssignal um +90° hinsichtlich eines ersten aufbereiteten Pulssignals, welches dem aufbereiteten Pulssignal unmittelbar vorangeht, und um –90° hinsichtlich eines zweiten aufbereiteten Pulssignals, welches dem aufbereiteten Pulssignal unmittelbar nachfolgt, Phasen verschoben ist und eine Periodendauer aufweist, die der doppelten Periode des Eingangstaktsignals entspricht.
In einer Weiterbildung der erfindungsgemäßen Teilerschaltung sind mindestens zwei RS-Flip-Flops mit einem Setzeingang, einem Rücksetzeingang, einem Flip-Flop-Datenausgang und einem inversen Flip-Flop-Datenausgang vorgesehen. Dabei sind den Setzeingängen und den Rücksetzeingängen jeweils zwei aufbereitete Pulssignale zugeführt. Die Nachschaltung der beiden RS-Flip-Flops ermöglicht die Ausgabe eine frequenzgeteilten Ausgangstaktsignals bzw. von jeweiligen aufbereiteten Pulssignalen, die ein Tastverhältnis von genau 0,5 bzw. 50% aufweisen.
Im Weiteren wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die Figuren der Zeichnungen näher erläutert. Es zeigen dabei:
1 ein Blockdiagramm der erfindungsgemäßen Teilerschaltung;
2 ein Schaltbild einer bevorzugten Ausführungsform der erfindungsgemäßen Teilerschaltung;
3 Signalzeitdiagramme für die in der erfindungsgemäßen Teilerschaltung der 1 und 2 auftretenden Signale;
4A–4C Prinzipschaltbilder von Pulldown-Einrichtungen und RS-Flip-Flops für die erfindungsgemäße Teilerschaltung;
5 Signalzeitdiagramme der in der erfindungsgemäßen Teilerschaltung auftretenden Signale; und
6A–6D erweiterte Ausführungsformen von Pulldown-Einrichtungen für die erfindungsgemäße Teilerschaltung.
In den Figuren sind, sofern nichts Anderes angegeben ist, gleiche und funktionsgleiche Elemente, Merkmale und Signale mit denselben Bezugszeichen versehen worden.
1 zeigt ein Blockdiagramm einer erfindungsgemäßen Teilerschaltung 1.
In der 1 ist ein erstes Zwischenspeicherelement 2 und ein zweites Zwischenspeicherelement 3 dargestellt. Die Zwischenspeicherelemente 2, 3 weisen jeweils differenzielle Dateneingänge 4, 5, 6, 7 mit jeweils einem ersten Dateneingang 4, 6 und einem zweiten Dateneingang 5, 7 auf. Jedes Zwischenspeicherelement 2, 3 hat einen differenziellen Speicherknoten 8, 9, 10, 11 aus jeweils einem ersten internen Speicherknoten 8, 10 und einem zweiten internen Speicherknoten 9, 11. Die internen Speicherknoten 8, 9, 10, 11 sind innerhalb der Zwischenspeicherelemente 2, 3 auf ein Vorladepotenzial vorladbar. Die Zwischenspeicherelemente 2, 3 weisen Takteingänge 12, 113 auf und sind mit zueinander komplementären Eingangstaktsignalen CN, CP getaktet.
Das an dem ersten internen Speicherknoten 8 des ersten Zwischenspeicherelementes 2 abgreifbare Signal M1 ist dem zweiten Dateneingang 7 des zweiten Zwischenspeicherelementes 3 als Eingangsdatensignal DN2 zugeführt. Das an dem zweiten internen Speicherknoten 9 des ersten Zwischenspeicherelementes 2 abgreifbare Signal MN1 ist als Eingangsdatensignal D2 dem ersten Dateneingang 6 des zweiten Zwischenspeicherelementes 3 zugeführt. Das an dem ersten internen Speicherknoten 10 des zweiten Zwischenspeicherelementes 3 abgreifbare Signal M2 ist dem ersten Dateneingang 4 des ersten Zwischenspeicherelementes 2 als Eingangsdatensignal D1 zugeführt. Und das an dem zweiten internen Speicherknoten des zweiten Zwischenspeicherelementes 3 abgreifbaren Signals MN2 ist dem zweiten Dateneingang 5 des ersten Zwischenspeicherelementes 2 als Eingangsdatensignal DN1 zugeführt.
Die erfindungsgemäße Verschaltung der beiden Zwischenspeicherelemente 2, 3 und insbesondere die Verwendung der internen Signale bzw. Pegel M1, MN1, M2, MN2 liefert einen Signalverlauf, der beispielsweise in der 3 dargestellt ist. Dabei sind in den ersten beiden Zeilen der 3 die komplementären Eingangstaktsignale CP, CN über den Verlauf von hier beispielhaft acht gewählten Eingangstaktsignalphasen TP0–TP7 dargestellt. Dadurch, dass in den jeweiligen Eingangstaktsignalphasen TP0–TP7 entweder die internen Speicherknoten 8, 9, 10, 11 auf das Vorladepotenzial, beispielsweise logischen H-Pegel, vorgeladen werden und in der zweiten darauf zeitlich folgenden Eingangstaktsignalphase die an den jeweiligen Dateneingängen vorliegenden Signalpegel abspeichern, ergeben sich an den internen Speicherknoten 8, 9, 10, 11 bzw. den damit verbundenen Dateneingängen 4, 5, 6, 7 Pulssignale, die in der 3 mit M1, MN1, M2 und MN2 bezeichnet sind. Diese werden, wie im Weiteren beschrieben ist, zur Ansteuerung von Pulldown-Einrichtungen verwendet. Alternativ ist auch der Einsatz einer Pullup-Einrichtung in einer PMOS-Architektur denkbar, wobei ein auf das zweite Versorgungsspannungspotenzial VSS vorgeladener Knoten durch eine PMOS-Transistor als Schaltmittel entladen wird.
Die 2 zeigt ein Schaltbild eines Ausführungsbeispiels für die beiden erfindungsgemäß verschalteten Zwischenspeicherelemente zu einer erfindungsgemäßen Teilerschaltung 1. Die Zwischenspeicherelemente 2, 3 sind hier vorzugsweise als Leseverstärker ausgeführt. In der 2 sind bezüglich der Dateneingänge 4, 5, 6, 7 und der internen vorladbaren Speicherknoten 8, 9, 10, 11 dieselben Bezugszeichen wie in der 1 verwendet worden.
Der erste Leseverstärker 2 bzw. Sense-Amplifier (SA) ist von einem ersten Eingangstaktsignal CN getaktet, und der zweite SA 3 ist von einem dazu komplementären Taktsignal CP getaktet. Im Folgenden wird der Aufbau der SAs beispielhaft anhand eines der SAs beschrieben.
Es ist ein erster Pullup-Transistor 15, 16 mit einer steuerbaren Strecke 13, 14 und einem Steueranschluss 17, 18 vorgesehen, dessen steuerbarer Strecke 13, 14 zwischen dem ersten internen Speicherknoten 8, 10 und einem ersten Versorgungsspannungspotenzial VDD geschaltet ist. Es ist ein zweiter Pullup-Transistor 19, 20 mit einer steuerbaren Strecke 21, 22 und einem Steueranschluss 23, 24 vorgesehen, wobei dessen steuerbare Strecke 21, 22 zwischen dem zweiten internen Speicherknoten 9, 11 und dem ersten Versorgungsspannungspotenzial VDD geschaltet ist.
Die Zwischenspeicherelemente 2, 3 bzw. Leseverstärker weisen jeweils einen ersten Datenausgang 25, 26 und einen zweiten Datenausgang 27, 28 auf. Zwischen dem ersten internen Speicherknoten 8, 10 und dem jeweiligen ersten Datenausgang 25, 26 ist jeweils ein Inverter 29, 30 vorgesehen. Zwischen dem zweiten internen Speicherknoten 9, 11 und dem jeweiligen zweiten Datenausgang 27, 28 ist jeweils ein weiterer Inverter 31, 132 vorgesehen. Die Inverter 29–31, 132 dienen als Puffereinrichtungen.
Es sind ferner ein PMOS-Transistor 32, 33 und drei NMOS-Transistoren 38, 39, 44, 45, 50, 51 mit jeweils einer steuerbaren Strecke 34, 35, 40, 41, 46, 47, 52, 53 und einem Steueranschluss 36, 37, 42, 43, 48, 49, 54, 55 vorgesehen. Die steuerbaren Strecken 34, 40, 46, 52 bzw. 35, 41, 47, 53 sind in Serie zwischen dem ersten Versorgungsspannungspotenzial VDD und einem zweiten Versorgungsspannungspotenzial VSS geschaltet. Zwischen den steuerbaren Strecken 34, 40 bzw. 35, 41 ist der zweite interne Speicherknoten 9, 11 angeordnet. Die Steueranschlüsse 36, 42 bzw. 37, 43 sind miteinander verbunden und an den ersten internen Speicherknoten 8, 10 gekoppelt. Der Steueranschluss 48, 49 ist an den ersten Dateneingang 4, 6 verbunden. An den Steueranschluss 54, 55 ist das Eingangstaktsignal CN, CP geführt.
Es sind ferner ein PMOS-Transistor 56, 57 und zwei NMOS-Transistoren 58, 59, 60, 61 mit jeweils einer steuerbaren Strecke 62, 63, 64, 65, 66, 67 und einem Steueranschluss 68, 69, 70, 71, 72, 73 vorgesehen. Die steuerbaren Strecken 62, 64, 66 bzw. 63, 65, 67 sind zwischen dem ersten Versorgungsspannungspotenzial VDD über den NMOS-Transistor 50, 51 an das zweite Versorgungsspannungspotenzial VSS schaltbar.
Die Steueranschlüsse 68, 70 bzw. 69, 71 sind miteinander verbunden und an den jeweiligen zweiten internen Speicherknoten 9, 11 gekoppelt. Der Steueranschluss 72, 73 ist an den zweiten Dateneingang 5, 7 gekoppelt.
Zwischen Leitungsknoten 74, 75, 76, 77, die sich zwischen den steuerbaren Strecken 64 und 66, 40 und 46, 65 und 67 bzw. 41 und 47 befinden, ist jeweils die steuerbare Strecke 78, 79 eines NMOS-Transistors 80, 81 geschaltet, wobei dessen Steueranschluss 82, 83 auf das erste Versorgungsspannungspotenzial VDD gelegt ist.
Bei auf logischem H-Pegel liegendem Eingangstaktsignal CN = 1 und auf logischem L-Pegel liegendem komplementären Eingangstaktsignal CP = 0 sperren in dem ersten Zwischenspeicherelement 2 die PMOS-Transistoren 15, 19. Dabei ist das erste Versorgungsspannungspotenzial VDD zuvor als Vorladepotenzial verwendet. Gleichzeitig schaltet der Transistor 50 durch. Über die Eingangstransistoren 44, 60 werden die vorgeladenen Speicherknoten 8, 9 entladen. Aufgrund der komplementären Natur von D1 und D1N wird einer der Speicherknoten deutlich schneller Entladen als der andere. Das ausgebildete Latch unterstützt diesen Vorgang und hält den Zustand auch wenn sich die Eingangssignale nach der steigenden Taktflanke wieder ändern. Zwischen den beiden internen Speicherknoten 8, 9 wird somit mittels der Transistoren 32, 38, 56, 58 ein Latch aus gegengekoppelten Invertern ausgebildet. Die an den internen Speicherknoten 8, 9 vorliegenden Pegel werden abgespeichert. In dem zweiten Zwischenspeicherelement 3 hingegen schalten die beiden PMOS-Transistoren 16, 20 die internen Speicherknoten 10, 11 an das erste Versorgungsspannungspotenzial VDD als Vorladepotenzial. Gleichzeitig entkoppelt der NMOS-Transistor 51 die Transistoren 55, 61 von dem zweiten Versorgungsspannungspotenzial VSS.
Liegt in einer folgenden Eingangstaktsignalphase das Eingangstaktsignal CN auf logischem L-Pegel (CN = 0) und das dazu komplementäre Eingangstaktsignal CP auf logischem H-Pegel (CP = 1), sperren die Pullup-Transistoren 20, 16, und die Transistoren 33, 39, 57, 59 bilden ein Latch bzw. gegengekoppelte Inverter aus. Somit werden die an den internen Speicherknoten 10, 11 vorliegenden logischen Pegel gespeichert. Gleichzeitig ziehen die Pullup-Transistoren 15, 19 die internen Speicherknoten 8, 9 auf das erste Versorgungsspannungspotenzial VDD bzw. ein Vorladepotenzial. Der Transistor 50 sperrt in diesem Fall. Ein Zwischenspeicherelement befindet sich demnach immer in einer Vorladephase, während das jeweils andere in einer Haltephase ist.
Es ergeben sich somit im Betrieb der in 2 dargestellten Teilerschaltung 1 Signalabläufe wie sie in der 3 dargestellt sind. In der ersten Eingangstaktsignalphase TP1 ist es das erste Zwischenspeicherelement 2 in der Haltephase und das zweite Zwischenspeicherelement 3 in der Vorladephase. Dadurch werden die Potenziale bzw. Signale M2, MN2 an den internen Speicherknoten 10, 11 auf logischen H-Pegel gebracht. Bei der darauf folgenden Eingangstaktsignalphase TP2, also bei einer steigenden Eingangstaktsignalflanke des Taktsignals CP und einer fallenden Eingangstaktsignalflanke des Signals CN werden die Potenziale MN1, M1 durch die Pullup-Transistoren 15, 19 auf logischen H-Pegel gebracht. In der folgenden, dritten Eingangstaktsignalphase TP3 wird wiederum das zweite Zwischenspeicherelement 3 in seine Vorladephase versetzt, wodurch das Signal MN2 auf logischen H-Pegel steigt. Das Signal MN2 und das daraus abgeleitete gepufferte Pulssignal P2 stellen somit einen Signalpuls 2 dar. Ähnliche Pulse ergeben sich für die Signalformen der Potenziale bzw. Signale M1, MN1 und M2 bzw. der zugeordneten gepufferten Pulssignale 21, 23 und 24. Eine etwaige zeitliche Verzögerung, beispielsweise zwischen der fallenden Eingangstaktsignalflanke des Taktsignals CP beim Übergang von der Eingangstaktsignalphase TP2 auf TP3 und der steigenden Flanke des Pulssignals MN2 sind durch die Trägheit der in der erfindungsgemäßen Teilerschaltung 1 eingesetzten CMOS-Bauelemente bedingt.
Die erfindungsgemäße rückgekoppelte Verschaltung der als Zwischenspeicherelemente verwendeten Leseverstärker 2, 3 führt somit zu gepufferten Pulssignalen P1, P2, P3, P4, die eine gegenüber den Eingangstaktsignalen CN, CP verdoppelte Periodendauer aufweisen. Untereinander weisen die Pulssignale P1, P2, P3, P4 eine Phasenverschiebung von 90° auf. Erfindungsgemäß werden diese Pulse zur Ansteuerung von dynamischen Speicherknoten verwendet.
4A zeigt vier erfindungsgemäße Pulldown-Einrichtungen 84, die jeweils den gepufferten Pulssignalen P1, P2, P3, 24 zugeordnet sind. Es ist jeweils ein dynamischer Speicherknoten 85 vorgesehen, der über einen Vorladeschalter 86, der hier als PMOS-Transistor mit einer steuerbaren Strecke 87 und einem Steueranschluss 88 ausgeführt ist, an ein Vorladepotenzial, welches dem ersten Versorgungsspannungspotenzial VDD entspricht, schaltbar ist. Der Steueranschluss 88 des PMOS-Transistors ist dabei von einem mittels eines Inverters 89 invertierten aufbereiteten Pulssignal ZQ1, ZQ2, ZQ3, ZQ4 gesteuert.
Es ist ferner eine Entladeeinrichtung 90 vorgesehen, die in Abhängigkeit von dem jeweiligen zugeordneten gepufferten Pulssignal 24, 21, P2, P3 den dynamischen Speicherknoten 85 entlädt und auf das zweite Versorgungsspannungspotenzial VSS bzw. logischen L-Pegel entlädt. Das an dem dynamischen Speicherknoten 85 anliegende Potenzial wird von einem weiteren Inverter 91 invertiert und als aufbereitetes Pulssignal ZQ4, ZQ1, ZQ2, ZQ3 ausgegeben.
Durch das schnelle Entladen der vorgeladenen Speicherknoten 85 über hier als ”Pulldown-Netzwerk” bezeichnete Entladeschalter 90 werden wohldefinierte Signalflanken der aufbereiteten Pulssignale ZQ4, ZQ1, ZQ2, ZQ3 erzeugt. Da die gepufferten Pulssignale P1, P2, P3, P4 jeweils um 90° phasenverschoben sind und die Vorladeschalter bzw. Vorladetransistoren jeweils von einem aufbereiteten Pulssignal ZQ1–ZQ4 angesteuert sind, welches einen um 90° verschobenen Phasenverlauf zeigt, haben die aufbereiteten Pulssignale ZQ1–ZQ4 jeweils eine Pulslänge oder Pulsdauer von der Hälfte der Periodendauer der Eingangstaktsignale, wobei vernachlässigbare Abweichungen durch Laufzeiteffekte auftreten können.
Um ein wohl definiertes Tastverhältnis von beispielsweise 0,5 der ausgegebenen aufbereiteten Pulssignale ZQ1–ZQ4 zu erzielen, werden in bevorzugten Ausführungsformen die aufbereiteten Pulssignale ZQ1–ZQ4 RS-Flip-Flops zugeführt. In den 4B und 4C ist die entsprechende Ansteuerung gezeigt. Es ist ein RS-Flip-Flop 92 dargestellt mit einem Rücksetzeingang 93, einem Setzeingang 94, einem Datenausgang 95 und einem komplementären Datenausgang 96. An dem Rücksetzeingang 93 ist das erste aufbereitete Pulssignal ZQ1 zugeführt, und an den Setzeingang 94 das aufbereitete Pulssignal ZQ3. Die beiden aufbereiteten Pulssignale ZQ1 und ZQ3 sind gegeneinander um 180° phasenverschoben.
An den Datenausgängen 95, 96 des RS-Flip-Flops 92 sind dann zwei Ausgangstaktsignale Q0, Q180 abgreifbar, die jeweils einem Taktsignal entsprechen, das einerseits ein Tastverhältnis von 0,5 aufweist und andererseits die doppelte Periodendauer des Eingangstaktsignals CN bzw. CP oder die halbe Eingangstaktfrequenz aufweist. Analog ist in der 4C die Beschaltung eines zweiten RS-Flip-Flops 92 mit den ebenfalls um 180° phasenverschobenen aufbereiteten Pulssignalen ZQ2 und ZQ4 dargestellt. Diese beiden Taktsignalpaare sind also um 90° gegeneinander verschoben.
Die Phasenbeziehungen der gepufferten Pulssignale der an den dynamischen Knoten 85 vorliegenden Potenziale der aufbereiteten Pulssignale und der Ausgangstaktsignale ist in der 5 näher erläutert. Ein von der erfindungsgemäßen Teilerschaltung, beispielsweise gemäß der 2, ausgegebenes gepuffertes Pulssignal P1 steuert einen geeigneten Entladeschalter 90 (4A), wodurch der dynamische Knoten DK1 von seinem Vorladepotenzial entladen wird und auf einen logischen L-Pegel gebracht wird.
Dasselbe geschieht jeweils um 90° verschoben, bzw. um eine Viertel Ausgangstaktperiode (eine Halbe Eingangstaktperiode) später, durch die Pulldown-Einrichtungen 84 für die dynamischen Knoten DK2, DK3 und DK4. Das invertierte Potenzial bzw. der invertierte logische L-Pegel, welches am Knoten DK1 vorliegt, entspricht dem aufbereiteten Pulssignal ZQ1. Eine evtl. kleine zeitliche Verzögerung ist im Wesentlichen durch den Inverter 91 bedingt.
Der dynamische Knoten DK1 wird, von dem aufbereiteten Pulssignal ZQ2 gesteuert, wieder auf das Vorladepotenzial bzw. dem ersten Versorgungsspannungspotenzial VDD oder logischem H-Pegel gebracht. Analog werden die dynamischen Knoten DK2, DK3 und DK4 jeweils in Abhängigkeit von dem jeweiligen eine Halbe Eingangstaktperiode bzw. Viertel Ausgangstaktperiode folgenden Pulssignal bzw. bei der jeweiligen steigenden Flanke auf das Vorladepotenzial gebracht. Dadurch ergeben sich insbesondere für die steigenden Flanken der aufbereiteten Pulssignale ZQ1, ZQ2, ZQ3, ZQ4 die feste Phasenbeziehung.
Durch die Ansteuerung des RS-Flip-Flops 92 mittels der aufbereiteten Pulssignale ZQ1–ZQ4 ergeben sich die Ausgangstaktsignale Q0, Q90, Q180, Q270. Beispielsweise liefert der Datenausgang 95 des Flip-Flops 92 einen logischen L-Pegel, wenn das an dem Rücksetzeingang 93 vorliegende Signal ZQ1 eine steigende Signalflanke aufweist. Der Datenausgang 95 wird auf logischen H-Pegel gesetzt, wenn an dem Setzeingang 94 des RS-Flip-Flops 92 eine steigende Signalflanke, hier des Signals ZQ3, auftritt. Da die jeweiligen steigenden Flanken der aufbereiteten Pulssignale ZQ1, ZQ3 um 180° phasenverschoben sind, ergibt sich somit ein Tastverhältnis des an dem Datenausgang 95 vorliegenden Ausgangstaktsignals Q0 von 0,5 bzw. von 50%. Analog werden die gegenüber dem Ausgangstaktsignal Q0 um 90°, 180° bzw. 270° phasenverschobenen Ausgangstaktsignale Q90, Q180, Q270 erzeugt.
In der 6 ist eine Weiterbildung der Pulldown-Einrichtungen 97 dargestellt. Beispielsweise gemäß der 6A weist die Pulldown-Einrichtung 97 einen dynamischen Speicherknoten DK1 auf, der von einem Vorladetransistor 86 mit dem ersten Versorgungsspannungspotenzial VDD verbunden werden kann. Der Vorladetransistor 86 wird von einem Signal ZQ2, welches von einem Inverter 89 invertiert wird, angesteuert. Der an dem jeweiligen dynamischen Speicherknoten DK1 vorliegende logische Pegel wird von einem Inverter 91 invertiert und als Ausgangstaktsignal ZQ1 ausgegeben.
Es ist eine Entladeeinrichtung 90 vorgesehen, die vier Entladezweige aus jeweils zwei Entladetransistoren 98–105 aufweist, deren steuerbare Strecken in Serie zwischen dem dynamischen Speicherknoten DK1 und dem zweiten Versorgungsspannungspotenzial bzw. logischen L-Pegel verschaltet sind. Jeweils einer der Entladetransistoren 98, 100, 102, 104 ist von einem gepufferten Pulssignal P1, P2, P3, P4 gesteuert, und der jeweils zweite Entladetransistor 99, 101, 103, 105 von einem weiteren Steuersignal EN1, EN2, EN3, EN4. Mittels der Steuersignale EN1, EN2, EN3, EN4 kann somit beliebig die Phasenlage des jeweiligen Ausgangstaktsignals ZQ1 bzw. ZQ2, ZQ3, ZQ4 bestimmt werden.
Vorzugsweise erfolgt eine Kodierung derart, dass immer nur einer der Entladepfade, also die jeweils zwei in Serie geschalteten Entladetransistoren 98–105, auf das zweite Versorgungsspannungspotenzial VSS durchschaltet. Da erfindungsgemäß für jeden dynamischen Speicherknoten DK1, DK2, DK3 ein Entladepuls bzw. ein gepuffertes Pulssignal 21–24 bereitsteht, das einen Viertel Ausgangstakt vorher bzw. nachher eine steigende Signalflanke aufweist, ist ein störungsfreies Umschalten zwischen den verschiedenen Phasenlagen möglich.
Die in den 6A–6D dargestellten erweiterten Pulldown-Einrichtungen ermöglichen damit eine Erzeugung von Ausgangtaktsignalen ZQ1, ZQ2, ZQ3, ZQ4, wobei ohne Glitches oder Störungen zu erzeugen eine Umschaltung in der Phasenlage in Abhängigkeit von Steuersignalen EN1–EN4 möglich ist. Durch geeignete Wahl der Steuersignale EN1–EN4 ist somit einfach die Ausbildung eines Phasenrotators möglich.
Obwohl die vorliegende Erfindung anhand von bevorzugten Ausführungsbeispielen der erfindungsgemäßen Teilerschaltung näher erläutert wurde, ist sie nicht darauf beschränkt, sondern vielfältig modifizierbar.
Insbesondere sind äquivalente oder ähnliche Schalttopologien der jeweiligen logischen Funktionen selbstverständlich durch Variation der N- oder PMOS-Transistoren möglich. Prinzipiell lässt sich auch eine Pullup-Einrichtung an dynamische Speicherknoten ankoppeln, wobei dann typischerweise PMOS-Vorladeschalter oder PMOS-Transistoren verwendet würden.
Auch die genannten Taktfrequenzen und Perioden des zu teilenden Eingangstaktsignals sind lediglich beispielhaft zu verstehen und lassen sich auch beliebig variieren.

1: Teilerschaltung
2, 3: Zwischespeicherelement
4, 5, 6, 7: Dateneingang
8, 9, 10, 11: interne vorladbarer Speicherknoten
12: Takteingang
13, 14: steuerbare Strecke
15, 16: PMOS-Transistor
17, 18: Steueranschluss
19, 20: PMOS-Transistor
21, 22: steuerbare Strecke
23, 24: Steueranschluss
25, 26, 27, 28: Datenausgang
29, 30, 31: Inverter
32, 33: PMOS-Transistor
34, 35: steuerbare Strecke
36, 37: Steueranschluss
38, 39: NMOS-Transistor
40, 41: steuerbare Strecke
42, 43: Steueranschluss
44, 45: NMOS-Transistor
46, 47: steuerbare Strecke
48, 49: Steueranschluss
50, 51: NMOS-Transistor
52, 53: steuerbare Strecke
54, 55: Steueranschluss
56, 57: PMOS-Transistor
58, 59, 60, 61: NMOS-Transistor
62, 63, 64, 65, 66, 67: steuerbare Strecke
68, 69, 70, 71, 72, 73: Steueranschluss
74, 75, 76, 77: Leitungsknoten
78, 79: steuerbare Strecke
80, 81: NMOS-Transistor
82, 83: Steueranschluss
84: Pulldown-Einrichtung
85: dynamischer Speicherknoten
86: PMOS-Transistor
87: steuerbare Strecke
88: Steueranschluss
89: Inverter
90: Pulldown-Netzwerk
91: Inverter
92: RS-Flip-Flop
93: Rücksetzeingang
94: Setzeingang
95: Flip-Flop-Datenausgang
96: komplementärer Flip-Flop-Datenausgang
97: Pulldown-Einrichtung
98–105: Transistor
113: Takteingang
132: Inverter
CN: komplementäres Eingangstaktsignal
CP: Eingangstaktsignal
D1, DN1, D2, DN2: Dateneingangssignal
DK1, DK2, DK3, DK4: dynamischer Speicherknoten
EN1, EN2, EN3, EN4: Steuersignal
M1, MN1, M2, MN2: potentieller interner Speicherknoten
P1, P2, P3, 24: gepuffertes Pulssignal
Q0, Q90, Q180, Q270: Ausgangstaktsignal
TP0–TP7: Eingangstaktsignalphase
VDD, VSS: Versorgungsspannungstaktsignal
ZQ1, ZQ2, ZQ3, ZQ4: Ausgangstaktsignal
ZQ1, ZQ2, ZQ3, ZQ4: aufbereitetes Pulssignal

Claims

Teilerschaltung (1) – mit mindestens zwei, von komplementären Eingangstaktsignalen (CP, CN) getakteten, taktflankengesteuerten differenziellen Zwischenspeicherelementen (2, 3) mit internen, auf ein Vorladepotenzial vorladbare Speicherknoten (8, 9, 10, 11) und mit jeweils einem differenziellen Dateneingang (4, 5, 6, 7) – wobei die internen Speicherknoten (8, 9, 10, 11) eines Zwischenspeicherelementes (2, 3) in Abhängigkeit von dem jeweiligen Eingangstaktsignal (CP, CN) entweder das Vorladepotenzial aufweisen oder einen logischen Pegel speichern – wobei ein jeweiliger differenzieller Dateneingang (4, 5, 6, 7) der Zwischenspeicherelemente (2, 3) mit den internen Speicherknoten (8, 9, 10, 11) des jeweils anderen Zwischenspeicherelementes (2, 3) verbunden ist und – wobei an den internen differenziellen Speicherknoten (8, 9, 10, 11) Pulssignale (M1, MN1, M2, MN2) abgreifbar sind.
Teilerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Teilerschaltung (1) mindestens ein erstes und ein zweites von einem jeweiligen Eingangstaktsignal (CP, CN) getaktetes differenzielles Zwischenspeicherelement (2, 3) mit jeweils einem ersten und einem zweiten internen Speicherknoten (8, 9, 10, 11) und mit einem ersten und zweiten Dateneingang (4, 5, 6, 7) aufweist.
Teilerschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Teilerschaltung (1) derart ausgestattet ist, dass in einer ersten Eingangstaktsignalphase (TP2) der erste und zweite interne Speicherknoten (8, 9) des ersten Zwischenspeicherelementes (2) auf ein Vorladepotenzial vorladbar sind und der erste und zweite interne Speicherknoten (10, 11) des zweiten Zwischenspeicherelementes (3) jeweils einen an dem ersten und zweiten Dateneingang (6, 7) des zweiten Zwischenspeicherelementes (3) anliegenden logischen Pegel speichert, und in einer zweiten Eingangstaktsignalphase (TP3) der erste und zweite interne Speicherknoten (6, 7) des zweiten Zwischenspeicherelementes (3) auf ein Vorladepotenzial vorladbar sind und der erste und zweite interne Speicherknoten (8, 9) des ersten Zwischenspeicherelementes (2) jeweils einen an dem ersten und zweiten Dateneingang (4, 5) des ersten Zwischenspeicherelementes (2) anliegenden logischen Pegel speichert.
Teilerschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der erste Dateneingang (4) des ersten Zwischenspeicherelementes (2) mit dem ersten internen Speicherknoten (10) des zweiten Zwischenspeicherelementes (3) verbunden ist, der zweite Dateneingang (5) des ersten Zwischenspeicherelementes (2) an den zweiten internen Speicherknoten (11) des zweiten Zwischenspeicherelementes (3) verbunden ist, der erste Dateneingang (6) des zweiten Zwischenspeicherelementes (3) mit dem zweiten internen Speicherknoten (9) des ersten Zwischenspeicherelementes (2) verbunden ist, und der zweite Dateneingang (7) des zweiten Zwischenspeicherelementes (3) an den ersten internen Speicherknoten (8) des ersten Zwischenspeicherelementes (2) verbunden ist.
Teilerschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass mindestens ein Zwischenspeicherelement (2, 3) als Leseverstärker ausgeführt ist.
Teilerschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass mindestens ein Zwischenspeicherelement (2, 3) mindestens einen Datenausgang (25, 26, 27, 28) aufweist, wobei zwischen mindestens einem internen Speicherknoten (8, 9, 10, 11) und dem Datenausgang (25, 26, 27, 28) eine Puffer-Einrichtung (29, 30, 31, 32) gekoppelt ist und an dem Datenausgang (25, 26, 27, 28) ein gepuffertes Pulssignal (P1, P2, P3, P4) abgreifbar ist.
Teilerschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Zwischenspeicherelemente (2, 3) vollständig in einer CMOS-Technologie ausgeführt sind.
Teilerschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass bei einer steigenden oder fallenden Eingangstaktsignalflanke ein logischer Pegel des an dem jeweiligen Dateneingang (4, 5, 6, 7) anliegenden Signals in den jeweiligen internen Speicherknoten (8, 9, 10, 11) übernommen wird.
Teilerschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Pulssignale (M1, MN1, M2, MN2, P1, P2, P3, P4) untereinander um eine vorbestimmte Phase phasenverschoben sind.
Teilerschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass mindestens eine Pulldown-Einrichtung (84, 97) vorgesehen ist, welche in Abhängigkeit von mindestens einem Pulssignal (P1, P2, P3, P4) einen auf ein Vorladepotenzial vorgeladenen dynamischen Speicherknoten (85, DK1, DK2, DK3, DK4) entlädt und ein aufbereitetes Pulssignal (ZQ1, ZQ2, ZQ3, ZQ4, ZQ1, ZQ2, ZQ3, ZQ4) ausgibt.
Teilerschaltung nach Anspruch 10, dadurch gekennzeichnet, dass die Pulldown-Einrichtung (84, 97) mindestens einen steuerbaren Vorladeschalter (86) aufweist, welcher in Abhängigkeit von mindestens einem Pulssignal (P1, P2, P3, P4), insbesondere in Abhängigkeit von mindestens einem aufbereiteten Pulssignal (ZQ1, ZQ2, ZQ3, ZQ4), den dynamischen Speicherknoten (85, DK1, DK2, DK3, DK4) auf das Vorladepotenzial schaltet.
Teilerschaltung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass die Pulldown-Einrichtung (97) ferner in Abhängigkeit von mindestens einem Steuersignal (EN1, EN2, EN3, EN4) den dynamischen Speicherknoten (85, DK1, DK2, DK3, DK4) auf das Vorladepotenzial und/oder einen vorbestimmten logischen Pegel schaltet.
Teilerschaltung nach einem der vorherigen Ansprüche 10–12, dadurch gekennzeichnet, dass vier Pulldown-Einrichtungen (84, 97) vorgesehen sind, wobei ein jeweiliger steuerbarer Entladeschalter (90, 98–105) von einem Pulssignal (P1, P2, P3, P4) gesteuert ist und ein jeweiliger Vorladeschalter (86) von einem gegenüber dem aufbereiteten Pulssignal (ZQ1, ZQ2, ZQ3, ZQ4) um 90° phasenverschobenen aufbereiteten Pulssignal (ZQ1, ZQ2, ZQ3, ZQ4) gesteuert ist.
Teilerschaltung nach einem der vorherigen Ansprüche 10–12, dadurch gekennzeichnet, dass ein an einem jeweiligen dynamischen Speicherknoten (85, DK1, DK2, DK3, DK4) abgreifbares aufbereitetes Pulssignal (ZQ1, ZQ2, ZQ3, ZQ4) um +90° hinsichtlich eines ersten aufbereiteten Pulssignals, welches dem aufbereiteten Pulssignal (ZQ1, ZQ2, ZQ3, ZQ4) unmittelbar vorangeht, und um –90° hinsichtlich eines zweiten aufbereiteten Pulssignals (ZQ1, ZQ2, ZQ3, ZQ4), welches dem aufbereiteten Pulssignal (ZQ1, ZQ2, ZQ3, ZQ4) unmittelbar nachfolgt, Phasen verschoben ist und eine Periodendauer aufweist, die der doppelten Periode des Eingangstaktsignals entspricht.
Teilerschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass mindestens zwei RS-Flip-Flops (92) mit einem Setzeingang (94), einem Rücksetzeingang (93), einem Flip-Flop-Datenausgang (95) und einem inversen Flip-Flop-Datenausgang (96) vorgesehen sind, wobei den Setzeingängen (94) und den Rücksetzeingängen (93) jeweils zwei aufbereitete Pulssignale (ZQ1, ZQ2, ZQ3, ZQ4) zugeführt sind.