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HINTERGRUND DER ERFINDUNG
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GEBIET DER ERFINDUNG
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Die
Erfindung betrifft dynamische Logik- und Registerfunktionen. Sie
betrifft insbesondere ein Domino-Ausgangslatch, mit dem das Problem
angegangen wird, die Ausgaben von komplexen Logikschaltungen, bei
denen Geschwindigkeit und Größe wichtige
Faktoren darstellen, zwischenzuspeichern.
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BESCHREIBUNG DES STANDS DER TECHNIK
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In
integrierten Schaltungen werden Register in beträchtlicher Anzahl verwendet,
und zwar insbesondere in Schaltungen mit synchroner Pipelinearchitektur.
Die Registerlogik dient zum Halten der Ausgangssignale von Vorrichtungen
und Schaltungen für eine
Zeitspanne, so dass andere Vorrichtungen und Schaltungen diese Ausgangssignale
empfangen können.
In einem getakteten System, beispielsweise einem Pipeline-Mikroprozessor,
werden Register zum Zwischenspeichern und Halten der Ausgangssignale
einer gegebenen Pipelinestufe für
die Dauer eines Taktzyklus verwendet, damit Eingangsschaltungen
in einer nachfolgenden Stufe die Ausgangssignale innerhalb dieser
Periode empfangen können, während die
genannte Pipelinestufe gleichzeitig neue Ausgangssignale erzeugt.
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Früher war
es gängige
Praxis, komplizierten logischen Bewertungsschaltungen, beispielsweise Multiplexern
mit mehreren Eingängen
(Muxern), Multi-Bit-Codierern usw. Register vor- und nachzuschalten,
die die Eingangssignale für
die und die Ausgangssignale von den Bewertungsschaltungen halten.
Generell kommen diesen Registern zugehörige Einstell- und Haltezeitanforderungen
zu, die beide die Bewertungsschaltungen in der vorhergehenden Stufe
einschränken.
Zudem besitzen Register entsprechende Merkmale der Data-to-Output-Zeit,
die die Bewertungsschaltungen in nachfolgenden Stufen einschränken. Die "Geschwindigkeit" eines Registers wird üblicherweise
anhand seiner Data-to-Output-Zeit
beurteilt, d. h. der Summe aus seiner Einstellzeit und der Clock-to-Output-Zeit.
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Das
Vor- und Nachschalten von herkömmlichen
Registerschaltungen bei einer Bewertungslogikschaltung erzeugt Verzögerungen
in einem Pipelinesystem, deren kumulative Auswirkungen zu beträchtlich
geringeren Arbeitsgeschwindigkeiten führen. Im Einzelnen besteht
eine beträchtliche
Quelle für
diese Verzögerungen
in den Data-to-Output- Zeit-Anforderungen,
die Bewertungslogikschaltungen erfüllen müssen, um stabil abgelegte Ausgangssignale
sicherzustellen, Man wünscht,
diese Verzögerungen
zu verringern, um in jeder Stufe zusätzlich Zeit bereitzustellen
und dadurch die Gesamtgeschwindigkeit des Pipelinesystems zu erhöhen.
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In
einer vorausgehenden verwandten Patentschrift mit dem Patentanwalts-Geschäftszeichen CNTR.2200
und dem Titel "Non-inverting
Domino Register" werden
die oben beschriebenen Problemen angegangen. In der früheren Offenlegung
ist ein nicht invertierendes Dominoregister beschrieben, in dem
Bewertungslogikfunktionen mit ihren zugehörigen Registern kombiniert
sind, damit man eine schnellere Clock-to-Output-Zeit erzielt als
bei herkömmlichen
Ansätzen,
ohne jedoch die Stabilität
seines Ausgangssignals zu beeinträchtigen. Es wurde gezeigt,
dass die Übergänge des
Ausgangssignals des dort offenbarten nicht invertierenden Dominoregisters
sehr rasch auf Übergänge des
Taktsignals ansprechen, und zwar verglichen mit den langsameren Übergangsantworten
bei herkömmlichen
invertierenden Dominoregistern. Das frühere nicht invertierende Dominoregister
war jedoch bezüglich
der Bewertungslogik nicht sehr flexibel; diese musste als N-Kanal-Logik
bereitgestellt werden. Zudem konnte das frühere nicht invertierende Dominoregister
möglicherweise
Leckeffekte aufweisen, wenn es in einem Prozess mit hoher Leckage
oder hohem Rauschen implementiert wurde, beispielsweise 90 Nanometer (nm)
Silicium-auf-Isolator (SOI, SOI = Silicon-On-Insulator).
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Es
wird gewünscht,
ein verbessertes Dominoregister bereitzustellen, das alle Vorteile
des früheren
nicht invertierenden Dominoregisters liefert, und das hinsichtlich
der Dominostufe stärker
flexibel ist und sich bestmöglich
für den
Einsatz in einer Umgebung mit hoher Leckage oder hohem Rauschen
eignet.
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Es
wird zudem gewünscht,
ein verbessertes N-Domino-Ausgangslatch bereitzustellen, das alle Vorteile
des früheren
nicht invertierenden Dominoregisters liefert, wenn es als Latch
verwendet wird, und das hinsichtlich der Dominostufe stärker flexibel
ist und sich bestmöglich
für den
Einsatz in einer Umgebung mit hoher Leckage oder hohem Rauschen
eignet.
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Es
wird zudem gewünscht,
eine verbesserte P-Domino-Schaltung bereitzustellen, die als Latch verwendet
alle Vorteile des früheren
nicht invertierenden Dominoregisters liefert und sich bestmöglich für den Einsatz
in einer Umgebung mit hoher Leckage oder hohem Rauschen eignet.
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Es
wird zusätzlich
gewünscht,
eine verbesserte P-Domino-Schaltung bereitzustellen, die als Latch
verwendet alle Vorteile des früheren
nicht invertierenden Dominoregisters liefert und sich bestmöglich für den Einsatz
in einer Umgebung mit hoher Leckage oder hohem Rauschen eignet.
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Wichtige
Informationen zum Stand der Technik findet man in den veröffentlichten
US-Patenten US 2004/0257115 und
US 2005/0046446 .
US 2004/0257115 offenbart
eine Vorrichtung und ein Verfahren zum Beschleunigen der bewerteten
Ausgabe eines N-Domino-Latchs.
US
2005/0046446 offenbart ein dynamisches Logikregister. Diese
beiden Dokumente sollten eingesehen werden.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Als
eine Schaltung wird ein P-Domino-Latch bereitgestellt. Das P-Domino-Latch
enthält
eine Dominostufe, eine Schreibstufe, einen Inverter, einen Low-Haltepfad,
einen High-Haltepfad und eine Ausgabestufe. Die Dominostufe ist
an ein ungefähr
symmetrisches Taktsignal angeschlossen und bewertet eine Logikfunktion
abhängig
von den Zuständen
mindestens eines Datensignals und des ungefähr symmetrischen Taktsignals,
wobei die Dominostufe einen Vorspannknoten auf Lowpegel vorspannt,
falls das ungefähr
symmetrische Taktsignal high ist, und den Vorspannknoten auf einen
High-Status entspannt, falls die Logikfunktion gültig ist, wenn das ungefähr symmetrische
Taktsignal low ist, und den Vorspannknoten auf Lowpegel hält, falls
die Logikfunktion ungültig
ist, wenn das ungefähr
symmetrische Taktsignal low ist, wobei der Latchstatus des mindestens
einen Datensignals an die Dominostufe geliefert wird, wenn das ungefähr symmetrische
Taktsignal low ist. Die Schreibstufe ist mit der Dominostufe verbunden und
spricht auf das ungefähr
symmetrische Taktsignal an, und zieht einen ersten vorläufigen Ausgangsknoten
auf Lowpegel, falls der Vorspannknoten auf Highpegel geht, und zieht
den ersten vorläufigen Ausgangsknoten
auf Highpegel, falls der Vorspannknoten low bleibt. Ein Eingang
des Inverters ist mit dem ersten vorläufigen Ausgangsknoten verbunden, und
ein Ausgang ist mit einem zweiten vorläufigen Ausgangsknoten verbunden.
Der Low-Haltepfad hält, wenn
er freigegeben ist, den ersten vorläufigen Ausgangsknoten auf Lowpegel,
wobei der Low-Haltepfad freigegeben
wird, falls das ungefähr
symmetrische Taktsignal und der zweite vorläufige Ausgangsknoten beide
high sind, und andernfalls gesperrt ist. Der High-Haltepfad hält, wenn
er freigegeben ist, den ersten vorläufigen Ausgangsknoten auf Highpegel,
wobei der High-Haltepfad freigegeben wird, falls der zweite vorläufige Ausgangsknoten
und der Vorspannknoten beide low sind, und andernfalls gesperrt
ist. Die Ausgabestufe liefert ein Ausgangssignal abhängig von
Zuständen
des Vorspannknotens und des zweiten vorläufigen Ausgangsknotens.
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Als
weitere Schaltung wird eine P-Domino-Latchschaltung bereitgestellt.
Die P-Domino-Latchschaltung
besitzt eine Bewertungsschaltung, eine Schreibschaltung, einen Inverter,
eine Halteschaltung und eine Ausgangsschaltung. Die Bewertungsschaltung
empfängt
ein symmetrisches Taktsignal, das von einer Taktsignalquelle geliefert wird,
und spannt einen ersten Knoten auf Lowpegel vor, während das
symmetrische Taktsignal high ist, und bewertet eine Logikfunktion,
um einen Status des ersten Knotens zu steuern, wenn das symmetrische
Taktsignal auf Lowpegel geht, wobei die Logikfunktion abhängig von
einem oder mehreren Datensignalen bewertet wird, die zu bewerten
sind, wenn das symmetrische Taktsignal low ist, und die zwischenzuspeichern
sind, wenn das symmetrische Taktsignal high ist. Die Schreibschaltung
ist mit dem ersten Knoten verbunden und empfängt das symmetrische Taktsignal,
und sie zieht einen zweiten Knoten auf Lowpegel, falls der erste
Knoten high ist, und sie zieht den zweiten Knoten auf Highpegel,
falls der erste Knoten low bleibt, wenn das symmetrische Taktsignal
auf Lowpegel geht. Ein Eingang des Inverters ist mit dem zweiten
Knoten gekoppelt, und ein Ausgang ist mit einem dritten Knoten verbunden.
Die Halteschaltung ist mit dem zweiten und dritten Knoten und der
Schreibschaltung verbunden und hält
den zweiten Knoten auf Lowpegel, während der dritte Knoten und
die symmetrischen Taktsignale beide high sind, und sie hält den zweiten
Knoten auf Highpegel, während
der dritte Knoten und der erste Knoten beide low sind. Die Ausgangsschaltung
liefert ein Ausgangssignal abhängig
von den Zuständen
des ersten und des dritten Knotens.
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In
einer weiteren Schaltung wird ein Verfahren zum Zwischenspeichern
eines oder mehrerer Eingangsdatensignale bereitgestellt. Das Verfahren umfasst
das Vorspannen eines ersten Knotens auf Lowpegel während ein
ungefähr
symmetrisches Taktsignal high ist; wenn das ungefähr symmetrische Taktsignal
low ist, das Bewerten einer Logikfunktion abhängig von einem oder mehreren
Eingangsdatensignalen zum Steuern des Zustands des ersten Knotens;
das Steuern des Zustands eines zweiten Knotens mit dem Status des
ersten Knotens, wenn das ungefähr
symmetrische Taktsignal low ist; das Definieren des Status eines
dritten Knotens als invertierten Status des zweiten Knotens; das
Freigeben eines Highstatus-Haltepfads, damit der Status des zweiten Knotens
auf Highpegel gehalten wird, falls der erste Knoten und der dritte
Knoten beide low sind, und andernfalls das Sperren des Highstatus-Haltepfads; das
Freigeben eines Lowstatus-Haltepfads, damit der Status des zweiten
Knotens auf Lowpegel gehalten wird, falls das ungefähr symmetrische
Taktsignal und der dritte Knoten beide high sind, und andernfalls das
Sperren des Highstatus-Haltepfads; und wenn das ungefähr symmetrische
Taktsignal high ist, das Zwischenspeichern des Status eines Ausgangsknotens
abhängig
von Zuständen
des er sten Knotens und des dritten Knotens.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die
Vorzüge,
Merkmale und Vorteile der Erfindung gehen aus der folgenden Beschreibung
und den beiliegenden Zeichnungen besser hervor.
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Es
zeigt:
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1 einen
Schaltplan eines nicht invertierenden Dominoregisters, das gemäß einer
früheren Offenbarung
implementiert ist;
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2 eine
zeitabhängige
Darstellung der Arbeitsweise des nicht invertierenden Dominoregisters in 1, 3, 4 und 5;
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3 einen
Schaltplan eines nicht invertierenden Dominoregisters ohne Footer;
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4 einen
Schaltplan eines weiteren nicht invertierenden Dominoregisters,
in dem eine verbesserte Speicherstufe verwendet wird;
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5 einen
Schaltplan eines weiteren nicht invertierenden Dominoregisters ohne
Footer, in dem die verbesserte Speicherstufe aus 4 verwendet wird;
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6 eine
zeitabhängige
Darstellung der Arbeitsweise des nicht invertierenden Dominoregisters in 1, 3, 4 und 5 bei
Verwendung eines gepulsten Takts, der zum Minimieren der Haltezeit
bevorzugt wird;
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7 eine
zeitabhängige
Darstellung der Arbeitsweise eines N-Domino-Latchs in 1, 3, 4 und 5;
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8 einen
Schaltplan einer P-Domino-Schaltung gemäß einer beispielhaften Ausführungsform
der Erfindung;
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9 eine
zeitabhängige
Darstellung der Arbeitsweise der P-Domino-Schaltung in 8,
wenn sie als P-Domino-Register-Ausführungsform der Erfindung verwendet
wird; und
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10 eine
zeitabhängige
Darstellung der Arbeitsweise der P-Domino-Schaltung in 8, wenn
sie als P-Domino-Latch-Ausführungsform
der Erfindung verwendet wird.
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AUSFÜHRLICHE
BESCHREIBUNG
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Die
folgende Beschreibung ist dafür
gedacht, dass ein Fachmann die Erfindung so ausführen und verwenden kann, wie
sie im Zusammenhang mit einer bestimmten Anwendung und deren Anforderungen
bereitgestellt wird. Für
Fachleute sind verschiedene Abwandlungen der bevorzugten Ausführungsform
jedoch offensichtlich, und man kann die hier bestimmten allgemeinen
Prinzipien auf andere Ausführungsformen
anwenden. Es ist daher nicht beabsichtigt, dass die Erfindung auf
die besonderen hier dargestellten und beschriebenen Ausführungsformen eingeschränkt ist,
sondern ihr ist der breiteste Bereich zuzuerkennen, der mit den
hier offenbarten Prinzipien und neuartigen Merkmalen verträg lich ist.
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Der
Erfinder dieser Anmeldung hat den Bedarf erkannt, Ausgänge mit
Latches und/oder Registern für
Logikschaltungen bereitzustellen, bei denen Geschwindigkeit, Größe und Stabilität kritische
Faktoren sind, wobei die Schaltungen bezüglich der Bewertungslogik flexibel
sind und man sie in Umgebungen mit hoher Leckage oder hohem Rauschen
verwenden kann. Der Erfinder hat daher ein nicht invertierendes
Dominoregister und zugehörige
N-Domino-Latches und P-Domino-Latches entwickelt, die eine schnellere
Data-to-Output-Zeit aufweisen ohne die Stabilität des Ausgangssignals zu beeinträchtigen,
die flexibel hinsichtlich der Implementierung der Bewertungslogik
sind, und die man in Umgebungen mit hoher Leckage oder hohem Rauschen
verwenden kann. Dies wird im Weiteren anhand von 1–5 beschrieben.
Verwendet man ein Dominolatch gemäß den Ausführungsformen der Erfindung
in einer Pipelinearchitektur, die sehr stark auf Registern und Dominologik
für die
Datenübertragung zwischen
den Stufen beruht, so ermöglicht
es eine beträchtlich
höhere
Arbeitsgeschwindigkeit der Gesamtvorrichtung. Man kann die Gesamtvorrichtung mit
Hilfe von schnelleren und kleineren Vorrichtungen in einem Prozess
mit hoher Leckage oder hohem Rauschen verwenden, ohne die Geschwindigkeit
zu beeinträchtigen
und ohne dass große
Vorrichtungen zum Überwinden
der Haltevorrichtungen nötig
sind.
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1 zeigt
einen Schaltplan eines nicht invertierenden Dominoregisters 100,
das gemäß der früheren Offenlegung
CNTR.2200 implementiert ist. Das nicht invertierende Dominoregister 100 enthält eine
Bewertungslogik-Eingangsstufe oder Dominostufe, die aus gestapelten
P-Kanal-Vorrichtungen und N-Kanal-Vorrichtungen P1 und N2 und einer
Bewertungslogik 104 besteht. Die Vorrichtungen P1 und N2
stellen ein komplementäres
Paar Bewertungsvorrichtungen dar, die zu beiden Seiten der Bewertungslogik 104 im
Stapel verbunden sind. Die Bewertungslogik 104 kann ganz
einfach aus einer einzigen N-Kanal-Vorrichtung
bestehen; sie kann für
die Bewertung jeder beliebigen gewünschten Logikfunktion auch wesentlich
komplizierter aufgebaut sein. Die Source von P1 ist an eine Spannungsquelle
VDD angeschlossen, und ihr Drain ist mit dem Knoten 105 verbunden,
der ein Signal TOP liefert. Die Bewertungslogik 104 ist
zwischen den Knoten 105 und das Drain von N2 geschaltet,
wobei ihre Source an Masse liegt. Ein eingegebenes Taktsignal CLK
wird über
den Knoten 101 an die Gates von P1 und N2 gelegt. Ein Satz von
N Knoten 103 liefert N Eingangsdatensignale DATA für die Bewertungslogik 104,
wobei N irgendeine positive ganze Zahl ist.
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Der
Dominostufe des nicht invertierenden Dominoregisters 100 folgt
eine Spei cherstufe, die die Vorrichtungen P2, N3 und N4 und eine
schwache Halteschaltung 109 umfasst. Die Vorrichtungen
P2, N3 und N4 kann man als "Schreibstufe" betrachten, und
die Halteschaltung 109 als Haltestufe innerhalb der Speicherstufe.
Der Knoten 101 ist mit dem Gate von N3 verbunden. Der Knoten 105 ist
an die Gates von P2 und N4 angeschlossen. Die Source von P2 liegt
an VDD, und ihr Drain ist an einen ersten Zwischenausgangsknoten 107 angeschlossen,
der ein erstes Zwischenausgangssignal QII liefert. Der Knoten 107 liegt
am Drain von N3, am Eingang eines Inverters 109A und dem
Ausgang eines weiteren Inverters 109B. Der Ausgang des
Inverters 109A ist an einen zweiten Zwischenausgangsknoten 111 angeschlossen
und liefert ein zweites Zwischenausgangssignal QI, das am Eingang
des Inverters 109B anliegt. Die Inverter 109A und 109B sind
zwischen den Knoten 107 und 111 antiparallel geschaltet
und bilden gemeinsam die schwache Halteschaltung 109. Die Source
von N3 ist an das Drain von N4 angeschlossen, deren Source an Masse
liegt.
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Der
Speicherstufe des nicht invertierenden Dominoregisters 100 folgt
eine zusätzliche
Ausgabestufe, die die P-Kanal-Vorrichtungen P3 und P4 und die N-Kanal-Vorrichtungen
N5 und N6 enthält.
Der Knoten 105 ist mit den Gates von P4 und N6 verbunden,
und der Knoten 111 ist mit den Gates von P3 und N5 verbunden.
Die Sources von P3 und P4 liegen an VDD, und ihre Drains sind an
einem Ausgangsknoten 113 miteinander verbunden, der ein
Ausgangssignal Q liefert. Der Ausgangsknoten 113 ist mit
dem Drain von N5 verbunden, deren Source am Drain von N6 liegt,
deren Source wiederum an Masse liegt. Die P-Kanal-Vorrichtungen
arbeiten generell als Hochziehvorrichtungen, und die N-Kanal-Vorrichtungen arbeiten
generell als Herunterziehvorrichtungen.
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2 zeigt
eine zeitabhängige
Darstellung der Arbeitsweise des nicht invertierenden Dominoregisters 100,
in der die Signale CLK, DATAN, TOP, QII, QI und Q in Abhängigkeit
von der Zeit aufgetragen sind. Die relativen Übergangszeiten sind geschätzt, und
Verzögerungen
werden ignoriert. Das DATAN-Signal ist als ein einzelnes Signal
dargestellt, das den ganzen Satz von N DATA-Signalen repräsentiert. Das
DATAN-Signal ist auf Highpegel gesetzt dargestellt, falls der gemeinsame
Status der Datensignale bewirkt, dass die Bewertungslogik 104 den
Wert gültig
liefert und dadurch das TOP-Signal auf Lowpegel zieht. Das DATAN-Signal
ist auf Lowpegel gesetzt dargestellt, falls die Bewertungslogik 104 den
Wert ungültig
liefert, wodurch das TOP-Signal high bleibt. Liefert also die Bewertungslogik 104 "gültig", so bewirkt sie, dass das TOP-Signal
von seinem vorgespannten Highzustand in einen Lowzustand übergeht.
Liefert die Bewertungslogik 104 "ungültig", so bleibt TOP in
seinem vorgespannten Highzustand. Ist zum Zeitpunkt T0 das CLK-Signal
anfänglich
low, so wird N2 gesperrt und P1 wird leitend, so dass die Domino stufe
das TOP-Signal auf Highpegel vorspannt. Das TOP-Signal wird von
der Bewertungslogik 104 mit der steigenden Flanke von CLK
zur Vorbereitung der Bewertung des DATAN-Signals, bei der das DATAN-Signal
anfänglich
high ist, auf Highpegel vorspannt. Das vorgespannte TOP-Signal schaltet
N4 und N6 durch. Das QII-Signal verbleibt in seinem früheren Status
(anfänglich
in einem Logikzustand Low dargestellt) und wird von der Halteschaltung 109 dort gehalten.
Das QI-Signal ist anfänglich
high und schaltet N5 ein, so dass das Ausgangssignal Q anfänglich über die
Vorrichtungen N5 und N6 auf Lowpegel gezogen wird.
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Zum
Zeitpunkt T1 geht das CLK-Signal auf Highpegel. Dadurch wird das
TOP-Signal auf Lowpegel
heruntergezogen, da das DATAN-Signal high ist. Im Einzelnen wird
N2 leitend und die Bewertungslogik 104 liefert den Wert
gültig,
wodurch TOP über
N2 auf Lowpegel an Masse gezogen wird. Das QII-Signal wird über P2 auf
Highpegel gezogen, und das Ausgangssignal Q wird über P4 auf
Highpegel gezogen. Die Signale QII und Q werden ungefähr zum gleichen
Zeitpunkt T1 auf Highpegel gezogen, und das QI-Signal wird vom Inverter 109A auf
Lowpegel gezogen. Der invertierte Status des QI-Signals am Ausgang
der Halteschaltung 109 steuert die Vorrichtungen P3 und
N5 an. Ist QI high, so sperrt P3 und N5 leitet. Ist QI low, so leitet
P3 und N5 sperrt. Zum nachfolgenden Zeitpunkt T2, zu dem das CLK-Signal
erneut auf Lowpegel geht, wird das TOP-Signal wieder auf Highpegel
vorgespannt. P2 und N3 werden abgeschaltet, so dass der Knoten 107 in
keinen Status gesteuert wird. Die jeweiligen Zustände der
Signale QII und QI bleiben jedoch durch die Wirkung der Halteschaltung 109 unverändert, so
dass für
den Rest des halben Zyklus von CLK die Signale Q und QII high bleiben
und das QI-Signal low bleibt.
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Es
ist dargestellt, dass das DATAN-Signal zum Zeitpunkt T3 auf Lowpegel
geht, während
das CLK-Signal nach wie vor low ist. Das CLK-Signal wird nun zum
Zeitpunkt T4 auf Highpegel gesetzt, während das DATAN-Signal low
ist. Die Bewertungslogik 104 liefert keinen Gültig-Wert,
so dass TOP high bleibt während
DATAN low und CLK high ist. Die Signale CLK und TOP schalten die
Vorrichtungen N3 bzw. N4 ein, so dass das QII-Signal ungefähr zum Zeitpunkt T4 auf Lowpegel
gesetzt wird, und das QI-Signal folglich vom Inverter 109A auf
Highpegel gezogen wird. Das TOP-Signal auf Highpegel hält N6 leitend.
Das QI-Signal schaltet N5 ein und sperrt P3, so dass das Q-Signal über N5 und
N6 heruntergezogen wird. Nun geht das CLK-Signal zum Zeitpunkt T5 auf
Lowpegel und zieht TOP erneut auf Highpegel. Die jeweiligen Zustände der
Signale QII und QI bleiben durch die Wirkung der Halteschaltung 109 unverändert. Das
Q-Signal bleibt für
den Rest des Zyklus von CLK low, da QI N5 leitend hält und TOP
N6 leitend hält.
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Das
Q-Signal geht abhängig
von einer steigenden Flanke des CLK-Signals relativ rasch von Lowpegel
auf Highpegel über,
wenn die Bewertungslogik 104 den Wert gültig liefert und das TOP-Signal auf
Lowpegel zieht. Durch die Vorrichtungen N2 und P4, die den Übergang
des Ausgangssignals bewirken, entsteht eine vernachlässigbare
Verzögerung. Das
Q-Signal geht abhängig
von einer steigenden Flanke des CLK-Signals nach einer vernachlässigbaren
Verzögerung
durch die Vorrichtungen N3, N5 und den Inverter 109A von
Highpegel auf Lowpegel über, falls
die Bewertungslogik 104 keinen Gültig-Wert liefert und das TOP-Signal
high bleibt. Die Verzögerung durch
den Inverter 109A wird so klein wie möglich, da dieser als relativ
kleine Vorrichtung (mit kleinstmöglicher
Kapazität)
implementiert wird, und da er weder die Größe eines Puffers benötigt noch
dessen Funktion ausführen
muss. In einer anderen Ausführungsform
kann man die Verzögerung
so klein wie möglich halten,
indem man geeignet bemessene Bauteile ("ratioed logic", d. h. eine große P-Vorrichtung und eine kleine
N-Vorrichtung) für
den Inverter 109A verwendet. Fachleute können erkennen,
dass Übergänge des
ausgegebenen Q-Signals des nicht invertierenden Dominoregisters 100 in
Abhängigkeit
von Übergängen des
CLK-Signals sehr schnell erfolgen. Ist ein nicht invertierender
Ausgang erforderlich oder aus anderen Gründen gewünscht, so liefert das nicht invertierende
Dominoregister 100 verglichen mit herkömmlichen Entwürfen neben
anderen Vorteilen und Vorzügen
eine überlegene
Data-to-Output-Geschwindigkeit.
Man kann das nicht invertierende Dominoregister 100 einfach
dadurch in ein invertierendes Dominoregister umwandeln, dass man
einen Ausgangsinverter bzw. Ausgangspuffer (nicht dargestellt) zufügt.
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Aus
der Beschreibung der Arbeitsweise der Schaltung 100 in 1 kann
ein Fachmann entnehmen, dass in einer Ausführungsform der Erfindung geeignet
bemessene P- und N-Vorrichtungen zum Aufbau der Bewertungslogik
verwendet werden, da die Funktion der Bewertungslogik 104 darin
besteht, das TOP-Signal aus seinem vorgespannten Highpegel sehr
rasch auf einen Lowpegel zu überführen. In dieser
Ausführungsform
werden starke N-Vorrichtungen und schwache P-Vorrichtungen verwendet.
Dies führt
zu einem schnelleren Betrieb.
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In
der früheren
Offenbarung CNTR.2200 sind beispielhaft eine UND-Logik und eine
ODER-Logik erläutert
(hier nicht dargestellt), die man als Bewertungslogik 104 verwenden
kann. Dort ist beschrieben, dass jede beliebige geeignete Kombination
der UND- und ODER-Logikschaltungen in Betracht gezogen wird, und
dass beliebige andere komplizierte Logikbewertungsschaltungen in
Betracht gezogen werden einschließlich beispielsweise Multiplexern
mit mehreren Eingängen
(Muxern), Multi-Bit-Codierern usw. Man kann jegliche gewünschte einfache bis
komplizierte Bewertungslogik für
die Bewertungs logik 104 einsetzen, ohne die Geschwindigkeit
oder die zugehörigen
Leistungseinschränkungen
des nicht invertierenden Dominoregisters 100 nachteilig zu
beeinflussen. Die UND- und ODER-Logikschaltungen dienten nur als
Beispiele und um zu erläutern, dass,
wie Fachleuten geläufig
ist, die Bewertungslogik 104 jede beliebige komplizierte
Logikbewertungsschaltung sein kann. Eine mögliche Einschränkung des
invertierenden Dominoregisters 100 besteht jedoch darin,
dass es bezüglich
der Bewertungslogik 104 nicht besonders flexibel ist, die
normalerweise als N-Kanal-Logik implementiert werden musste. Eine
N-Kanal-Logik liefert nicht die bestmöglichen Pegel des Eingangsrauschabstands.
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3 zeigt
einen Schaltplan eines weiteren nicht invertierenden Dominoregisters 300.
Das nicht invertierende Dominoregister 300 gleicht im Wesentlichen
dem nicht invertierenden Dominoregister 100. Die Bewertungslogik-Eingangsstufe
oder Dominostufe, die die gestapelten P-Kanal-Vorrichtungen und N-Kanal-Vorrichtungen
P1 und N2 und die Bewertungslogik 104 enthält, ist
jedoch in eine Anordnung ohne "Footer" umkonfiguriert,
und die Bewertungslogik 104 ist durch die Bewertungslogik 301 ersetzt.
Die Vorrichtungen P1 und N2 sind ein komplementäres Paar Bewertungsvorrichtungen,
die am Knoten 105 miteinander verbunden sind, der das TOP-Signal
liefert. In diesem Fall ist das Drain von N2 mit dem Knoten 105 verbunden,
und ihre Source ist mit der Oberseite bzw. dem oberen Ende der Bewertungslogik 301 verbunden.
Die Unterseite bzw. das untere Ende der Bewertungslogik 301 liegt
an Masse. Auf diese Weise liegt die Bewertungslogik 301 am
Fuß des
Stapels aus P1 und N2 und ist nicht zwischen P1 und N2 geschaltet.
Die Arbeitsweise ist im Wesentlichen gleich, und die Zeitverlaufsdarstellung
in 2 gilt ebenso für das nicht invertierende Dominoregister 300.
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Die
Bewertungslogik 301 kann im Wesentlichen genau so aufgebaut
sein wie die Bewertungslogik 104. Wie Fachleuten bekannt
ist, kann die Bewertungslogik 301 wahlweise auch mit Hilfe
einer komplementären
Metalloxid-Halbleiter-Logik (CMOS) ausgeführt werden und nicht mit einer
N-Kanal-Logik. Die Zeitverlaufsdarstellung in 2 bleibt
wiederum gültig.
Eine CMOS-Logik liefert verglichen mit einer N-Kanal-Logik einen
beträchtlich
besseren Pegel des Eingangsrauschabstands, so dass das nicht invertierende
Dominoregister 300 verglichen mit dem nicht invertierenden
Dominoregister 100 einen wesentlich besseren Pegel des
Eingangsrauschabstands bereitstellt, wenn man in der Dominostufe
eine CMOS-Logik verwendet.
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Die
nicht invertierenden Dominoregister 100 und 300 zeigen
beide Leckeffekte, wenn sie mit einem Prozess mit hoher Leckage
oder hohem Rauschen implementiert werden, beispielsweise 90 Nanometer
SOI oder einem ähnlichen
Prozess. Das Verklei nern auf 90 nm führt zu Problemen bezüglich der
Leckage. Verkleinerte Prozesse weisen höhere Leckagen auf, da die Kanallängen kürzer sind.
Folglich muss zum Schreiben eines neuen Status auf den Knoten 107 der
Speicherstufe für
jedes der Register 100 und 300 eine schwache Vorrichtung
innerhalb des Rückführinverters überwunden
werden (z. B. innerhalb des Inverters 109B eine schwache
P-Kanal-Vorrichtung, um auf einen Low-Status überzugehen, und eine schwache
N-Kanal-Vorrichtung, um auf einen High-Status überzugehen). Das Überwinden
einer Vorrichtung kostet Geschwindigkeit und Strom. Zusätzlich müssen bei
Prozessen, bei denen entweder hohe Leckagen oder hohes Rauschen
auftritt, die schwachen N- und P-Vorrichtungen innerhalb des Rückführinverters 109B größer gemacht werden,
um den Status des Ausgangsknotens in Anwesenheit von Leckage oder
Rauschen zu halten.
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Man
beachte, dass beispielsweise der Speicherknoten 107 (Signal
QII) von der Eingangsstufe isoliert ist, wenn CLK low ist. Das QII-Signal
wird ausschließlich
von dem Halte-Rückführinverter 109B getrieben,
der intern schwache N- und P-Vorrichtungen enthält (nicht dargestellt). Wegen
der erhöhten
Leckage bei einem verkleinerten Prozess fließt jedoch eine größere Menge
an Leckstrom durch die Vorrichtungen P2 und N3. Damit müssen die
N- und P-Vorrichtungen im Inverter 109B groß genug
sein, um diese Leckage zu überwinden.
Ist beispielsweise das QII-Signal high, so tritt eine Leckage über die
Vorrichtungen N3 und N4 gegen Masse auf, und die P-Vorrichtung innerhalb
des Inverters 109B muss so groß sein, dass sie ausreichend
Strom zum Überwinden dieser
Leckage liefert, damit das QII-Signal auf Highpegel gehalten wird.
In Prozessen, in denen hohe Leckagen oder hohe Ströme auftreten
und die Vorrichtungen sperren, braucht man immer breitere Vorrichtungen,
um den Status zu halten. Der Gebrauch breiterer Vorrichtungen verringert
die Leistungsfähigkeit beträchtlich,
weil beim Schreiben eines neuen Status die breitere Vorrichtung,
die den Status hält, überwunden
werden muss. Um die Geschwindigkeitsverringerung auszugleichen werden
die Speicherstufenvorrichtungen P2, N3 und N4 größer bemessen, damit sie den
neuen Status treiben und den Status überwinden, den die großen Vorrichtungen
in Halte-Rückführinverter 109B halten.
Größere Vorrichtungen
verbrauchen wertvollen Platz auf einer integrierten Schaltung (IC).
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4 zeigt
einen Schaltplan eines weiteren nicht invertierenden Dominoregisters 400,
in dem eine verbesserte Halteschaltung verwendet wird. Das nicht
invertierende Dominoregister 400 enthält eine Eingangsdominostufe
gefolgt von einer Speicherstufe und einer Ausgabestufe. Die Dominostufe und
der Anfangsabschnitt der Speicherstufe des Registers 400 unterscheiden
sich nicht vom Register 100. Die Halteschaltung des Registers 400 ist
jedoch verändert,
um die Leistung zu verbessern. Dabei ist es nicht mehr erforderlich,
Vorrichtungen zu überwinden,
und der Aufwand hinsichtlich der Geschwindigkeit und des Stroms
wird geringer. Die Dominostufe enthält gestapelte P-Kanal-Vorrichtungen und
N-Kanal-Vorrichtungen P1 und N2 und die Bewertungslogik 104.
Wie früher
sind die Vorrichtungen P1 und N2 ein komplementäres Paar Bewertungsvorrichtungen, die
zu beiden Seiten der Bewertungslogik 104 an die Spannungsquelle
VDD bzw. an Masse geschaltet sind. Die Source von P1 ist an VDD
angeschlossen, und ihr Drain ist mit dem Knoten 105 verbunden,
der das Signal TOP liefert. Die Bewertungslogik 104 ist zwischen
den Knoten 105 und das Drain von N2 geschaltet, und die
Source von N2 liegt an Masse. Ein eingegebenes Taktsignal CLK wird über den
Knoten 101 an die Gates von P1, N2 und N3 gelegt. Ein Satz von
N Knoten 103 liefert N Eingangsdatensignale DATA für die Bewertungslogik 104.
Wie früher
ist der Knoten 105, der das TOP-Signal liefert, an die
Gates der Vorrichtungen P2 und N4 angeschlossen. Der Anfangsabschnitt
der Speicherstufe gleicht im Wesentlichen der Schreibstufe einschließlich der
gestapelten Vorrichtungen P2, N3 und N4. Die Source von P2 liegt
an VDD, und ihr Drain ist an den Knoten 107 angeschlossen,
der das erste Zwischenausgangssignal QII liefert. Das Drain von
N3 ist mit dem Knoten 107 verbunden, und ihre Source liegt
am Drain von N4, deren Source an Masse liegt.
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Die
Speicherstufe des nicht invertierenden Dominoregisters 400 umfasst
die Schreibstufe, die die Vorrichtungen P3, P4 und N5 enthält, eine
Halteschaltung, die die Vorrichtungen P3, P4 und N3 enthält, und
einen Inverter 401. Der Speicherstufe folgt eine Ausgabestufe,
die in der dargestellten Ausführungsform
ein NUND-Gatter 403 mit zwei Eingängen enthält. In diesem Fall ist die
Source von P3 an VDD angeschlossen und ihr Drain liegt an der Source
von P4, deren Drain am Knoten 107 mit dem Drain von N5
verbunden ist. Die Source von N5 ist mit dem Drain von N4 verbunden
und zudem an die Source von N3 angeschlossen. Der Knoten 101,
der das CLK-Signal liefert, ist an das Gate von P4 angeschlossen.
Der Knoten 107, der das QII-Signal erzeugt, ist an den
Eingang des Inverters 401 angeschlossen, dessen Ausgang
mit dem Knoten 111 verbunden ist, an dem das zweite Zwischenausgangssignal
QI auftritt. Der Knoten 111 ist mit den Gates von P3 und
N5 verbunden, und er ist an einen Eingang des NUND-Gatters 403 angeschlossen.
Der Knoten 105, der das TOP-Signal liefert, ist an den
anderen Eingang des NUND-Gatters 403 angeschlossen. Der Ausgang
des NUND-Gatters 403 liefert das Ausgangssignal Q.
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Die
Zeitverlaufsdarstellung in 2 ist für diese
Situation auf das nicht invertierende Dominoregister 400 anwendbar,
wobei nur unbedeutende Unterschiede im Zeitverhalten auftreten.
Diese Unterschiede im Zeitverhalten und kleine Verzögerungen werden vernachlässigt (z.
B. werden Verzögerungen durch
den Inverter 401 und das NUND-Gatter 403 ignoriert). Es sei
wiederum angenommen, dass das QII-Signal anfänglich low ist und dass es
auf Highpegel zu setzen ist. Zum Zeitpunkt T0, siehe 2,
sind die Signale CLK, Q und QII anfänglich low, und das QI-Signal
ist high. Da CLK low ist, wird P1 leitend, und TOP wird mit Highpegel
vorgespannt, wodurch N4 einschaltet. Da QI und TOP beide high sind,
ist das Q-Signal am Ausgang des NUND-Gatters 403 anfänglich low.
Da CLK low ist und QI high, ist N5 eingeschaltet, P3 sperrt und
P4 leitet. In diesem Fall sind daher sowohl N5 als auch N4 leitend
und liefern einen "Lowstatus"-Haltepfad für den Knoten 107 gegen
Masse, der das QII-Signal low hält.
Der Low-Haltepfad wird immer dann freigegeben, wenn der zweite vorläufige Ausgangsknoten 111 und
der vorgespannte Knoten 105 beide high sind, und ist andernfalls
gesperrt.
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Geht
das CLK-Signal zum Zeitpunkt T1 auf Highpegel, so wird N2 leitend
und setzt die Bewertung der DATA-Operanden durch die Bewertungslogik 104 in
Gang. Wie früher
ist das DATAN-Signal, das die eingegebenen DATA-Operanden darstellt, anfänglich mit
Highpegel dargestellt. Dies veranlasst die Bewertungslogik 104,
den Knoten 105 mit dem Drain von N2 zu koppeln. Dies bewirkt,
dass das TOP-Signal über
N2 auf Lowpegel gezogen wird. Der sich einstellende Lowpegel von
TOP bewirkt, dass das NUND-Gatter 403 ungefähr zum Zeitpunkt
T1 Q auf Highpegel setzt (nach einer kurzen Verzögerung durch das NUND-Gatter 403).
Der sich einstellende Lowpegel von TOP sperrt auch N4 und damit
den Low-Haltepfad von N5 über
N4 hinunter zur Masse. Der sich einstellende Lowpegel von TOP schaltet auch
P2 ein, wodurch das QII-Signal ungefähr zum Zeitpunkt T1 auf Highpegel
gezogen wird. Geht das QII-Signal zum Zeitpunkt T1 auf Highpegel,
so zieht der Inverter 301 das QI-Signal auf Lowpegel, wodurch
P3 leitet und N5 sperrt. Das Ausgangssignal Q bleibt low, solange
das QI-Signal low ist.
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In
diesem Beispiel ist der Low-Haltepfad über N5 gesperrt, da N4 sperrt,
wenn das TOP-Signal auf Lowpegel geht. Da N4 sperrt, braucht P2
N5 nicht zu überwinden,
um das QII-Signal hochzuziehen. Immer dann, wenn das QII-Signal
low ist und durch die Bewertung auf Highpegel zu ziehen ist (herunterziehen
von TOP), ist der Low-Haltepfad stets gesperrt (weil N4 abgeschaltet
ist), so dass die Schreibstufe der Speicherstufe keine Haltevorrichtung
zu überwinden
braucht.
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Zum
Zeitpunkt T2, zu dem nun CLK auf Lowpegel geht, wird TOP wiederum
auf Highpegel vorgespannt. Zum Zeitpunkt T2 wird auch P4 eingeschaltet,
wodurch ein "Highstatus"-Haltepfad vom Knoten 107 über P4 und
P3 zu VDD hergestellt wird. Dadurch wird das QII-Signal auf Highpegel
gehalten. Der High-Haltepfad wird immer dann freigegeben, wenn der
vorgespannte Knoten 105 und der zweite vorläufige Ausgangsknoten 111 beide
low sind, und andernfalls gesperrt. Dadurch wird das QII-Signal
auf Highpegel gehalten, wodurch wiederum QI auf Lowpegel gehalten
wird, damit der Status des Ausgangssignals Q gehalten wird, während TOP
zum Zeitpunkt T2 auf Highpegel geht. Das auf Highpegel gehende TOP-Signal
schaltet N4 ungefähr
zum Zeitpunkt T2 wieder ein. Da jedoch das QI-Signal low ist, sperrt
N5 und hält
dadurch den Low-Haltepfad für
den Rest des Zyklus abgeschaltet bzw. gesperrt.
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Das
DATAN-Signal geht zum Zeitpunkt T3 auf Lowpegel, und das CLK-Signal
geht daraufhin zum Zeitpunkt T4 auf Highpegel, während das DATAN-Signal nach
wie vor low ist, wodurch die Bewertungslogik 104 nicht
bewertet. Somit bleibt TOP zum Zeitpunkt T4 high, so dass N4 weiterhin
leitet. Das hochgehende CLK-Signal schaltet P4 ab und N3 ein. Der
High-Haltepfad vom Knoten 107 zu VDD ist gesperrt, da P4
sperrt, und N3 und N4 sind beide leitend und ziehen das QII-Signal
auf Lowpegel. Da P4 sperrt, brauchen N3 und N4 keinerlei Vorrichtungen einschließlich schwacher
Halteschaltungen zu überwinden,
um QII auf Lowpegel zu ziehen. Immer dann, wenn das QII-Signal high
ist und durch die Ungültigkeit
der Bewertung (wobei TOP high bleibt) auf Lowpegel zu ziehen ist,
ist der High-Haltepfad stets gesperrt (da P4 abgeschaltet ist),
so dass die Schreibstufe der Speicherstufe keine Haltevorrichtung überwinden
muss. Wegen des auf Lowpegel gehenden QII-Signals zieht der Inverter 401 ungefähr zum Zeitpunkt
T4 QI auf Highpegel. Da QI und TOP beide high sind, zieht das NUND-Gatter 403 ungefähr zum Zeitpunkt
T4 Q auf Lowpegel. Der Übergang
von QI auf Highpegel schaltet auch N5 ein und P3 aus, wodurch der
High-Haltepfad gesperrt und der Low-Haltepfad über N5 und N4 erneut freigegeben
ist. Geht nun CLK zum Zeitpunkt T5 auf Lowpegel, so wird N3 abgeschaltet.
QII wird jedoch über
den Low-Haltepfad auf Lowpegel gehalten, da N5 und N4 weiterhin leitend
sind. TOP und QI bleiben beide high, so dass Q für den Rest des CLK-Zyklus low
bleibt.
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Im
nicht invertierenden Dominoregister 400 wird eine verbesserte
Technik zum Sperren der schwachen Halte-Rückführvorrichtungen verwendet, so
dass beim Schreiben eines neuen Status keine starke Vorrichtung
innerhalb einer Haltevorrichtung überwunden werden muss. Folglich
werden die Vorrichtungen P3 und N5 breiter ausgelegt, um Leckagen
zu beseitigen und damit den Status zu halten, jedoch ohne die Geschwindigkeit
zu beeinträchtigen, da
genau diese Vorrichtungen P3 und N5 stillgelegt sind, wenn ein neuer
Status auf den Speicherknoten 107 (das QII-Signal) geschrieben
wird. Beim Schreiben eines neuen Status des QII-Signals muss keine Rückführ-Halteschaltung überwunden
werden, wodurch die Vorrichtungen P2 und N3 normal bemessene Vorrichtungen
sein können.
Der "Halter" des nicht invertierenden
Dominoregisters 400 wird nur zum Spei chern des Status freigegeben.
Im Einzelnen werden die Rückführvorrichtungen
freigegeben, um den Status zu halten, und gesperrt, wenn ein neuer
Status geschrieben wird.
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5 zeigt
einen Schaltplan eines weiteren nicht invertierenden Dominoregisters 500 ohne
Footer, in dem die verbesserte Haltestufe des Registers 400 verwendet
wird. Das nicht invertierende Dominoregister 500 gleicht
im Wesentlichen dem nicht invertierenden Dominoregister 400.
Der Unterschied besteht darin, dass die Bewertungslogik-Eingangsstufe oder
Dominostufe, die die gestapelten P-Kanal-Vorrichtungen und N-Kanal-Vorrichtungen
P1 und N2 und die Bewertungslogik 104 enthält, zu einer
Konfiguration ohne "Footer" umgestaltet ist,
und dass die Bewertungslogik 104 durch die Bewertungslogik 301 ersetzt
ist. Der Übergang
zum Register 500 vom Register 400 entspricht dem Übergang
zum Register 300 vom Register 100. Auf diese Weise
kann man die Bewertungslogik 301 des nicht invertierenden
Dominoregisters 500 mit einer CMOS-Logik anstelle einer N-Kanal-Logik
implementieren. Die Zeitverlaufsdarstellung in 2 bleibt
wiederum gültig.
Wie bereits beschrieben bietet eine CMOS-Logik einen beträchtlich
besseren Eingangspegel-Rauschabstand als eine N-Kanal-Logik, wodurch
das nicht invertierende Dominoregister 500 einen etwas
besseren Eingangspegel-Rauschabstand liefert als das nicht invertierende
Dominoregister 400, wenn eine CMOS-Logik in der Dominostufe
eingesetzt wird.
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Ein
nicht invertierendes Dominoregister besitzt eine schnellere Clock-to-Output-Zeit als herkömmliche
Ansätze,
ohne die Stabilität
seines Ausgang Q zu beeinträchtigen.
Zusätzlich
kann man die Speicherstufe noch weiter verbessern, um Vorrichtungen
in einer Umgebung mit hoher Leckage zu verwenden, die kleiner und
schneller sind als die Vorrichtungen, die andernfalls zum Überwinden
der starken Haltevorrichtungen nötig
wären.
Dadurch kann man das nicht invertierende Dominoregister mit einem
Prozess mit hoher Leckage oder hohem Rauschen implementieren, beispielsweise
90 Nanometer SOI oder einem ähnlichen
Prozess, ohne eine Leistungsverschlechterung zu erhalten, die durch
Leckagefaktoren verursacht wird. Somit lässt sich der Nutzen eines verkleinerten
Prozesses einschließlich
verkleinerter Abmessungen, einer geringeren Spannung, eines geringeren
Energieverbrauchs usw. erzielen, ohne eine Leistungsverschlechterung
zu erhalten, die durch derartige verkleinerte Prozesse bewirkt wird.
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Man
beachte, dass der Betrieb der verschiedenen oben anhand von 2–5 beschriebenen
Dominoregister stets mit Datenhaltezeitanforderungen verbunden ist,
die eine Funktion des Tastverhältnisses
des Taktsignals CLK sind, das am Knoten 101 auftritt. Im
Einzelnen müssen
die Datensignale DATAN am Knoten 103 für die Zeitdauer, in der das Taktsignal
CLK high ist, auf dem gewünschten
Pegel gehalten werden. Verändert
DATAN den Zustand bzw. die Zustände
während
des Intervalls, in dem CLK high ist, so breitet sich die Statusänderung
bis zum Ausgang Q aus. Die Erfinder haben auch festgestellt, dass
es in gewissen Registeranwendungen erwünscht ist, die Haltezeitanforderungen
an DATAN so klein wie möglich
zu gestalten. Daher wird nun anhand von 6 ein gepulster
Takt beschrieben, wobei der Takt so konfiguriert ist, dass die Datenhaltezeit
minimal wird.
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6 zeigt
eine zeitabhängige
Darstellung, die die Arbeitsweise der nicht invertierenden Dominoregister
in 1, 3, 4 und 5 mit
einem gepulsten Takt erläutert,
der die Haltezeit so klein wie möglich
macht. Wie oben anhand von 2 beschrieben
sind die Signale CLK, DATAN, TOP, QII, QI und Q in Abhängigkeit
von der Zeit aufgetragen. Die relativen Übergangszeiten sind geschätzt, und Verzögerungen
werden ignoriert. Das DATAN-Signal ist als ein einzelnes Signal
dargestellt, das den ganzen Satz von N DATA-Signalen repräsentiert. Das DATAN-Signal
ist auf Highpegel gesetzt dargestellt, falls der gemeinsame Status
der Datensignale bewirkt, dass die Bewertungslogik 104 den
Wert gültig liefert
und dadurch das TOP-Signal auf Lowpegel zieht. Das DATAN-Signal
ist auf Lowpegel gesetzt dargestellt falls die Bewertungslogik 104 den
Wert ungültig
liefert, wodurch das TOP-Signal high bleibt. Ist zum Zeitpunkt T0
das CLK-Signal anfänglich
low, so wird N2 gesperrt und P1 wird leitend, so dass die Dominostufe
das TOP-Signal auf Highpegel vorspannt. Das TOP-Signal wird von
der Bewertungslogik 104 mit der steigenden Flanke von CLK
zur Vorbereitung der Bewertung des DATAN-Signals auf Highpegel vorspannt,
bei der das DATAN-Signal anfänglich
high ist. Das vorgespannte TOP-Signal schaltet N4 und N6 durch.
Das QII-Signal verbleibt in seinem früheren Status (anfänglich in
einem Logikzustand Low dargestellt) und wird von der Halteschaltung 109 dort
gehalten. Das QI-Signal ist anfänglich high
und schaltet N5 ein, so dass das Ausgangssignal Q anfänglich über die
Vorrichtungen N5 und N6 auf Lowpegel gezogen wird.
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Zum
Zeitpunkt T1 geht das CLK-Signal auf Highpegel. Dadurch wird das
TOP-Signal auf Lowpegel
heruntergezogen, da das DATAN-Signal high ist. Im Einzelnen wird
N2 leitend und die Bewertungslogik 104 liefert den Wert
gültig,
wodurch TOP über
N2 auf Lowpegel an Masse gezogen wird. Das QII-Signal wird über P2 auf
Highpegel gezogen, und das Ausgangssignal Q wird über P4 auf
Highpegel gezogen. Die Signale QII und Q werden ungefähr zum gleichen
Zeitpunkt T1 auf Highpegel gezogen, und das QI-Signal wird vom Inverter 109A auf
Lowpegel gezogen. Der invertierte Status des QI-Signals am Ausgang
der Halteschaltung 109 steuert die Vorrichtungen P3 und
N5 an. Ist QI high, so sperrt P3 und N5 leitet. Ist QI low, so leitet
P3 und N5 sperrt. Zum nachfolgenden Zeit- Punkt T2, zu dem das CLK-Signal erneut
auf Lowpegel geht, wird das TOP-Signal wieder auf Highpegel vorgespannt.
P2 und N3 werden abgeschaltet, so dass der Knoten 107 in
keinen Status gesteuert wird. Die jeweiligen Zustände der
Signale QII und QI bleiben jedoch durch die Wirkung der Halteschaltung 109 unverändert, so
dass für
den Rest des halben Zyklus von CLK die Signale Q und QII high bleiben
und das QI-Signal low bleibt.
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Es
ist dargestellt, dass das DATAN-Signal zum Zeitpunkt T3 auf Lowpegel
geht, während
das CLK-Signal nach wie vor low ist. Das CLK-Signal wird nun zum
Zeitpunkt T4 auf Highpegel gesetzt, während das DATAN-Signal low
ist. Die Bewertungslogik 104 liefert keinen Gültig-Wert,
so dass TOP high bleibt während
CLK high ist. Die Signale CLK und TOP schalten die Vorrichtungen
N3 bzw. N4 ein, so dass das QII-Signal ungefähr zum Zeitpunkt T4 auf Lowpegel
gesetzt wird, und das QI-Signal folglich vom Inverter 109A auf
Highpegel gezogen wird. Das TOP-Signal auf Highpegel hält N6 leitend.
Das QI-Signal schaltet
N5 ein und sperrt P3, so dass das Q-Signal über N5 und N6 heruntergezogen
wird. Nun geht das CLK-Signal zum Zeitpunkt T5 auf Lowpegel und zieht
TOP erneut auf Highpegel. Die jeweiligen Zustände der Signale QII und QI
bleiben durch die Wirkung der Halteschaltung 109 unverändert. Das
Q-Signal bleibt für
den Rest des Zyklus von CLK low, da QI N5 leitend hält und TOP
N6 leitend hält.
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Das
Q-Signal geht abhängig
von einer steigenden Flanke des CLK-Signals relativ rasch von Lowpegel
auf Highpegel über,
wenn die Bewertungslogik 104 den Wert gültig liefert und das TOP-Signal auf
Lowpegel zieht. Durch die Vorrichtungen N2 und P4, die den Ausgangssignal-Übergang
bewirken, entsteht eine vernachlässigbare
Verzögerung.
Das Q-Signal geht abhängig
von einer steigenden Flanke des CLK-Signals nach einer vernachlässigbaren
Verzögerung
durch die Vorrichtungen N3, N5 und den Inverter 109A von
Highpegel auf Lowpegel über,
falls die Bewertungslogik 104 keinen Gültig-Wert liefert und das TOP-Signal
high bleibt. Die Verzögerung durch
den Inverter 109A wird so klein wie möglich, da dieser als relativ
kleine Vorrichtung (mit kleinstmöglicher
Kapazität)
implementiert wird und er weder die Größe eines Puffers benötigt noch
dessen Funktion ausführen
muss. Fachleute können
erkennen, dass Übergänge des
ausgegebenen Q-Signals des nicht invertierenden Dominoregisters 100 in
Abhängigkeit von Übergängen des
CLK-Signals sehr
schnell erfolgen. Ist ein nicht invertierender Ausgang erforderlich oder
aus anderen Gründen
gewünscht,
so liefert das nicht invertierende Dominoregister 100 verglichen mit
herkömmlichen
Entwürfen
neben anderen Vorteilen und Vorzügen
eine überlegene
Data-to-Output-Geschwindigkeit. Man kann das nicht invertierende
Dominoregister 100 einfach dadurch in ein invertierendes
Dominoregister umwandeln, dass man einen Ausgangsinverter bzw. Ausgangspuffer
(nicht dargestellt) zufügt.
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Man
beachte, dass der einzige Unterschied zwischen der zeitabhängigen Darstellung
in 2 und der zeitabhängigen Darstellung in 6 darin besteht,
dass der Knoten 103 der nicht invertierenden Dominoregister
in 1, 3, 4 und 5 jeweils
an ein gepulstes Taktsignal CLK angeschlossen ist und nicht an ein
ungefähr
symmetrisches Taktsignal CLK. Dadurch wird die Haltezeitanforderung
für das
Datensignal DATAN gegenüber den
anhand von 2 besprochenen Ausführungsformen
beträchtlich
verringert. In einer Ausführungsform
ist das Tastverhältnis
des gepulsten Taktsignals CLK kleiner oder gleich 10 Prozent. Vergleicht
man die Ausführungsformen
in 2 und 6, so stellt man fest, dass
die Zeitspanne von T1 (wenn CLK auf Highpegel geht) bis T3 (wenn
sich der Status von DATAN verändern
darf) wesentlich kürzer
ist als die vergleichbare Periode in 2. Eine
derartige Ausführungsform
der Erfindung wird bevorzugt, um die Haltezeit so kurz wie möglich zu
gestalten.
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Es
sei zudem darauf hingewiesen, dass die anhand von 1, 3, 4 und 5 beschriebenen
Anordnungen auch als N-Domino-Latch-Ausführungsformen ausgeführt werden
können,
da sich der Status von DATAN bis zum Ausgang Q ausbreiten kann,
falls CLK high ist, wenn man den Knoten 101 mit einem ungefähr symmetrischen
Latchtakt CLK verbindet und der Knoten 103 die Latchdaten DATAN
empfängt.
Die Latchdaten DATAN können von
einer vorhergehenden Dominoschaltung geliefert werden, für die eine
Zwischenspeicherfunktion erwünscht
ist. Die Schaltungen in 1, 3, 4 und 5 sind
vorteilhaft, wenn sie als N-Domino-Latch-Ausführungsformen verwendet werden, und
zwar wegen eines beschleunigten Entladepfads über den Knoten 105 zum
Ausgangssignal Q. Damit dürfen
dem Knoten 103 mehr Dominoschaltungen in Reihe vorausgehen
als bisher vorgesehen. Die Ausführungsformen
als N-Domino-Latch werden nun anhand von 7 besprochen.
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7 zeigt
eine zeitabhängige
Darstellung, die N-Domino-Latches erläutert. Will man die Schaltungen
in 1, 3, 4 und 5 als
N-Domino-Latch-Ausführungsformen
verwenden, so ist es erwünscht,
den Knoten 101 an ein ungefähr symmetrisches Latchtaktsignal
CLK anzuschließen.
In einer Ausführungsform
zeigt das Latchtaktsignal CLK ein Tastverhältnis zwischen 40 Prozent und
60 Prozent. Überblickshalber
sei angemerkt, dass während
der Periode, in der CLK high ist, ein Bewertungsfenster geöffnet ist,
in dem sich DATAN ändern
darf und der Ausgang Q DATAN folgt. Geht CLK auf Lowpegel, so wird
der Status von DATAN zwischengespeichert, bis CLK wieder auf Highpegel
geht. Damit ist zum Zeitpunkt T0 CLK low und TOP ist vorgespannt.
Der vorhergehende Status (d. h. der Status bevor CLK auf Lowpegel
geht) von DATAN wird durch die Signale QII, QI zwischengespeichert
und an den Ausgang Q gegeben. Zum Zeitpunkt T1 geht CLK wieder auf Highpegel
und öffnet
ein Fenster, in dem sich der Status von DATAN bis zum Ausgang Q
ausbreiten kann. Da DATAN low ist, bleibt der Ausgang Q low. Zum
Zeitpunkt T2 geht DATAN auf Highpegel und bewirkt, dass das TOP-Signal
heruntergezogen wird, wodurch P2 leitet und den Ausgang Q auf Highpegel zieht.
Zum Zeitpunkt T3 geht CLK wieder auf Lowpegel. Das Bewertungsfenster
wird geschlossen und der Status von DATAN wird zwischengespeichert. Damit
bleibt Q während
dieser Periode high. Bei T3 geht auch DATAN zurück auf Lowpegel und spiegelt den
Status einer vorhergehenden Dominostufe wider, deren Ausgang an
den Knoten 803 angeschlossen ist. TOP wird zum Zeitpunkt
T3 vorgespannt und dadurch für
das folgende Bewertungsfenster vorbereitet, wenn CLK zum Zeitpunkt
T4 auf Highpegel geht. Da DATAN zum Zeitpunkt T4 low ist, wird TOP nicht
heruntergezogen. Damit sind zum Zeitpunkt T4 N3 und N4 leitend und
treiben QII auf Lowpegel und QI auf Highpegel. Da zum Zeitpunkt
T4 sowohl QI als auch TOP high sind, wird Q auf low gezogen. Da
zum Zeitpunkt T5 DATAN nach wie vor low ist (d. h., die vorhergehende
Dominostufe hat keinen Gültig-Wert geliefert),
bleibt TOP high und der Low-Status am Ausgang Q bleibt erhalten.
Zum Zeitpunkt T6 geht CLK wieder auf Lowpegel und speichert während der Periode,
in der CLK low ist, den Status von DATAN in den Ausgang Q ein.
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Ein
Fachmann kann sehen, dass man die Vorrichtung N2 aus der Schaltung
in einem N-Domino-Latch entfernen kann, da DATAN generell auf Lowpegel
zurück
geht, wenn CLK auf Lowpegel geht, wodurch die Geschwindigkeit der
Schaltung wächst.
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8 zeigt
einen Schaltplan einer P-Domino-Schaltung 800 der Erfindung.
Die P-Domino-Schaltung 800 kann
man entweder als Latch oder als Register verwenden. Sie weist gegenüber dem Stand
der Technik Vorteile auf, die anhand der zeitabhängigen Darstellungen in 9 und 10 ausführlich beschrieben
werden. Die Erfinder haben auch die Notwendigkeit erkannt, das Problem
der langen Clock-to-Output-Zeiten bei P-Domino-Ausgangslatches und -registern zu lösen. Sie
haben daher eine P-Domino-Ausgangsschaltung 800 entwickelt,
die man entweder als Latch oder als Register verwenden kann, und
zwar abhängig
von der Art des Taktsignals und der Dateneingaben, an die die P-Domino-Schaltung 800 angeschlossen
wird.
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Der
Aufbau und die Arbeitsweise der P-Domino-Schaltung 800 gleicht
der Arbeitsweise der N-Domino-Schaltung, die oben anhand von 1 bis 7 beschrieben
wurde. Viele Signale und Signalzustände sind jedoch invertiert,
siehe die folgende Beschreibung. Die P-Domino-Schaltung 800 enthält drei
Stufen, zu denen eine Bewertungsstufe, eine Latchstufe und eine
Ausgabestufe gehören.
Die Bewertungsstufe wird von einer P-Kanal-Vorrichtung P1, einer N-Kanal-Vorrichtung
N1 und einem Inverter U1 gebildet. Die Latchstufe wird von den P-Kanal-Vorrichtungen
P2 und P3 und einer N-Kanal-Vorrichtung N2 gebildet, die als Stapel
verbunden sind. Die Ausgabestufe wird von der P-Kanal-Vorrichtung P4, den
N-Kanal-Vorrichtungen N3 und N4, dem Inverter U2 und einem NO-DER-Gatter U3 mit
zwei Eingängen
gebildet. Ein Takt- oder Phasensignal PH1B wird über den Knoten 801 an
die Gates von P1, N1, P3 und N3 geliefert. Die Source von N1 liegt an
Masse (bezogen auf eine Quellspannung VDD), und ihr Drain ist mit
einem Vorspannknoten 805 gekoppelt, an dem ein Vorspannsignal
auftritt, das als TOPB bezeichnet wird. Das Drain von P1 ist an
den Knoten 805 angeschlossen, und ihre Source ist mit dem
Ausgang des Inverters U1 verbunden, dessen Eingang an einem Knoten 803 liegt,
der ein Datensignal DB an den Eingang des Inverters U1 liefert.
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Die
Vorrichtungen P1 und N1 bilden ein komplementäres Paar Bewertungsvorrichtungen,
wobei der Inverter U1 die Bewertungslogik zum Bewerten des Datensignals
DB bildet. Einem Fachmann ist geläufig, dass man die Eingangsbewertungsvorrichtung U1
durch eine kompliziertere P-Logik ersetzen kann, die dafür konfiguriert
ist, die Source von P1 auf Highpegel zu ziehen, wenn ein oder mehrere
Dateneingänge
DB als gültig
bewertet werden (in diesem Fall enthält der Knoten 803 einen
Satz Knoten, die entsprechende Datensignale an eine kompliziertere
Bewertungslogik liefern). Zum Vereinfachen der Erklärung sind überall in
dieser Offenbarung ein einziger Dateneingang DB und ein zugehöriges Bewertungslogikgatter
U1 dargestellt. Zudem kann wie in den N-Domino-Schaltungen in 1 und 4 der
Inverter U1 (oder eine kompliziertere CMOS-Bewertungslogik) in Kaskadenschaltung
mit der Vorrichtung P1 vertauscht werden, damit kompliziertere komplementäre Bewertungslogikanordnungen
möglich
sind. In solchen Anordnungen ist die Source von P1 an die Quellspannung
VDD angeschlossen. Zudem kann ein Fachmann erkennen, dass, da die
Funktion U1 (oder eine kompliziertere Bewertungslogik) das Signal
TOPB rasch aus seinem vorgespannten Lowpegel auf einen Highpegel überführen muss,
in einer Ausführungsform
der Erfindung geeignet bemessene P- und N-Vorrichtungen (starke P-Vorrichtungen
und schwache N-Vorrichtungen) verwendet werden, die zu einem schnelleren
Betrieb führen.
Liefert U1 den Wert "gültig", so bewirkt er,
dass das Signal TOPB aus seinem vorgespannten Lowpegel auf einen
Highpegel übergeht.
Liefert U1 den Wert "ungültig", so bleibt TOPB
auf seinem vorgespannten Lowpegel.
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Der
Knoten 805, der das TOPB-Signal liefert, ist an die Gates
der Vorrichtungen P2 und N2 und an einen Eingang des NODER-Gatters
U3 angeschlossen. Die Source von P2 liegt an VDD und ihr Drain ist mit
der Source von P3 verbunden, deren Drain an einem Knoten 807 liegt,
der ein erstes Zwischenausgangssignal QIIB liefert. Das Drain von
N2 liegt am Knoten 807 und ihre Source liegt an Masse.
Die Source von P4 liegt an VDD und ihr Drain ist an das Drain von
N3 angeschlossen, deren Source am Knoten 807 mit dem Drain
von N4 verbunden ist. Die Source von N4 liegt an Masse. Der Knoten 807 ist
mit dem Knoten verbunden, der von den Drains von P4 und N4 gebildet
wird, und mit dem Eingang des Inverters U2. Der Ausgang von U2 ist
an den Knoten 811 angeschlossen, an dem ein zweites Zwischenausgangssignal
QIB auftritt. Das QIB-Signal wird nach einer Gatterverzögerung durch
den Inverter U2 in den entgegengesetzten Logikzustand des QIIB-Signals
gesteuert. Der Knoten 811 ist mit den Gates von P4 und
N4 und mit dem anderen Eingang des NODER-Gatters U3 gekoppelt. Der
Ausgang des NODER-Gatters
U3 liefert das Ausgangssignal QB.
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9 zeigt
eine Zeitverlaufsdarstellung der Arbeitsweise der P-Domino-Schaltung 800,
wenn diese als P-Domino-Latch verwendet wird. Aufgetragen sind die
Signale PH1B, DB, TOPB, QIIB, QIB und QB in Abhängigkeit von der Zeit. In den
Zeitverlaufsdarstellungen erfolgten einige Vereinfachungen. Die
Verzögerungen
durch jede Vorrichtung oder Komponente (N-Kanal-Vorrichtungen, P-Kanal-Vorrichtungen,
Logikgatter, Multiplexer usw.) sind gleich dargestellt, da sie einander
grob entsprechen. Die Anstiegs- und Abfallzeiten sind ebenfalls
gleich dargestellt, da sich diese Zeiten ebenfalls grob entsprechen.
In der Zeitverlaufsdarstellung sind zwei PH1B-Zyklen erläutert. Um
die P-Domino-Schaltung 800 als
P-Domino-Register zu verwenden, ist es wie beschrieben erwünscht, den
Knoten 801 mit einem gepulsten Taktsignal PH1B zu verbinden.
In einer Ausführungsform
weist PH1B ein Tastverhältnis
von 10 Prozent oder weniger auf.
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Zum
Anfangszeitpunkt T0 ist das QIIB-Signal anfänglich high, und es ist auf
Lowpegel zu setzen, wenn das PH1B-Signal auf Lowpegel geht, da das
Signal DB low ist. Zum Zeitpunkt T0 ist das PH1B-Signal anfänglich high,
wogegen das QIB-Signal low ist. Da PH1B high ist, wird N1 leitend,
und TOPB wird auf Lowpegel "vorgespannt", so dass P2 und
N3 beide durchgeschaltet sind. Da QIB und TOPB beide low sind, ist
das QB-Signal am
Ausgang des NODER-Gatters U3 anfänglich
high. Während
PH1B high ist und QIB low, sperrt N4 und N3 und P4 leiten. In diesem
Fall sind daher sowohl P4 als auch N3 leitend und bieten einen "Highstatus"-Haltepfad für den Knoten 807 nach
VDD, der das QIIB-Signal auf Highpegel hält.
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Das
DB-Signal, das einen oder mehrere Eingabedatenoperanden darstellt,
ist anfänglich
low dargestellt, wodurch der Inverter U1 die Source von P1 auf Highpegel
zieht. Geht das PH1B-Signal zum Zeitpunkt T1 auf Lowpegel während DB
low ist, so wird P1 eingeschaltet. Ist P1 leitend, so wird das TOPB-Signal über P1 auf
Highpegel gezogen. Der Übergang
von TOPB auf Highpegel bewirkt, dass das NODER-Gatter U3 QB auf
Lowpegel setzt. Der Übergang
von TOPB auf Highpegel zum Zeitpunkt T1 schaltet auch N2 durch,
so dass das QIIB-Signal auf Lowpegel gezogen wird. Durch den Übergang
des QIIB-Signals zieht der Inverter U2 das QIB-Signal auf Highpegel.
Der Übergang
von QIB auf Highpegel schaltet N4 ein und P4 aus. Das QIB-Signal
auf Highpegel speichert effektiv das Ausgangssignal QB mit Lowpegel
für den
Rest des PH1B-Zyklus zwischen.
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Zum
Zeitpunkt T2, zu dem PH1B wieder auf Highpegel geht, wird TOPB erneut über N1 auf
Lowpegel vorgespannt. Das QIB-Signal auf Highpegel hält N4 leitend,
wodurch QIIB auf Lowpegel und QIB auf Highpegel bleiben, um den
Status des Ausgangssignals QB zu halten, während TOPB auf Lowpegel geht.
Das auf Lowpegel gehende TOPB-Signal schaltet P2 wieder ein. Da
jedoch das PH1B-Signal high ist, sperrt P3, so dass das QIIB-Signal
nicht auf Highpegel gezogen wird.
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Das
DB-Signal geht zum Zeitpunkt T3 auf Highpegel, damit es für die nächste Flanke
von PH1B vorbereitet ist, wodurch der Inverter U1 die Source von
P1 auf Lowpegel zieht. Das PH1B-Signal geht nun zum Zeitpunkt T4
auf Lowpegel und schaltet P1 ein. Da DB nach wie vor high ist und
die Source von P1 low ist, bleibt TOPB zum Zeitpunkt T4 low. Das
auf Lowpegel gehende PH1B-Signal schaltet N3 ab und P3 ein. Da N2
gesperrt bleibt und P2 und P3 beide eingeschaltet sind, wird das
QIIB-Signal auf Highpegel gezogen. Durch den Übergang von QIIB auf Highpegel
zieht der Inverter U2 QIB auf Lowpegel. Da QIB und TOPB nun beide
low sind, zieht das NODER-Gatter U3 QB auf Highpegel.
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Die
P-Dominoregister-Ausführungsform
der Schaltung 800 in 8 eignet
sich gut für
zeitkritische Pfade unter "Bewertungs"-Bedingungen, da
nur zwei Stufen (U1 und U3) an Gatterverzögerungen während einer Bewertungsperiode
(in der PH1B low ist) für
die Data-to-Output-Zeit vorhanden sind. Durch das Verbinden des
Knotens 801 mit einer gepulsten Taktquelle PH1B wie beschrieben
werden die Haltezeitanforderungen für das Datensignal DB, das am Knoten 803 liegt,
so klein wie möglich.
Beispielsweise kann in der zeitabhängigen Darstellung in 9 DB
den Status zu jeder beliebigen Zeit nach dem Zeitpunkt T2 (oder
dem Zeitpunkt T5) ändern,
da der Status von DB bei QB bis zum Bewertungsintervall von PH1
festgehalten wird.
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Da
sich der Status von DB bis zum Ausgang QB fortpflanzen darf, wenn
PH1B low ist, kann man die P-Domino-Schaltung 800 auch
als P-Domino-Latch ausführen,
indem man den Knoten 801 mit einem ungefähr symmetrischen
Latchtaktsignal PH1B verbindet und den Knoten 803 mit den
Latchdaten DB. Die Latchdaten DB können von einer vorhergehenden
Dominoschaltung geliefert werden, für die eine Latchfunktion gewünscht wird.
Die Schaltung 800 in 8 ist vorteilhaft,
wenn sie als P-Domino-Latch-Ausführungsform
verwendet wird, da ein beschleunigter "Entladeweg" über
den Knoten 805 zum Ausgangssignal QB vorhanden ist. Damit
dürfen dem
Knoten 803 mehr Dominoschaltungen in Reihe vorausgehen
als bisher zulässig
waren. Die P-Domino-Latch-Ausführungsform
wird nun anhand von 10 beschrieben.
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10 zeigt
eine Zeitverlaufsdarstellung, die der Erläuterung einer Ausführungsform
eines P-Domino-Latchs der Erfindung dient. Will man die Schaltung 800 in 8 als
P-Domino-Latch verwenden, so ist es erwünscht, den Knoten 801 mit
einem ungefähr
symmetrischen Latchtaktsignal PH1B zu verbinden. In einer Ausführungsform
zeigt das Latchtaktsignal PH1B ein Tastverhältnis zwischen 40 Prozent und
60 Prozent. Überblickshalber
sei angemerkt, dass während
der Periode, in der PH1B low ist, ein Bewertungsfenster geöffnet ist,
in dem sich DB ändern
darf und der Ausgang QB DB folgt. Geht PH1B auf Highpegel, so wird
der Status von DB zwischengespeichert, bis PH1B wieder auf Lowpegel geht.
Damit ist zum Zeitpunkt T0 PH1B high und TOPB ist auf Lowpegel vorgespannt.
Der vorhergehende Status (d. h. der Status bevor PH1B auf Lowpegel
geht) von DB wird durch die Signale QIIB, QIB zwischengespeichert
und an den Ausgang QB gegeben. Zum Zeitpunkt T1 geht PH1B wieder
auf Lowpegel und öffnet
ein Fenster, in dem sich der Status von DB bis zum Ausgang QB ausbreiten
kann. Da DB während
dieses Fensters high ist, bleibt der Ausgang QB high. Zum Zeitpunkt
T2 geht DB auf Lowpegel und bewirkt, dass das TOPB-Signal auf Highpegel "entladen" wird, wodurch N2
leitet und der Ausgang QB auf Lowpegel gezogen wird. Zum Zeitpunkt
T3 geht PH1B wieder auf Highpegel. Das Bewertungsfenster wird geschlossen
und der Status von DB wird zwischengespeichert. Damit bleibt QB
während
dieses Halbzyklus von PH1B low. Bei T3 geht DB auch zurück auf Highpegel
und spiegelt den Status einer vorhergehenden Dominostufe wider,
deren Ausgang an den Knoten 803 angeschlossen ist. TOPB
wird zum Zeitpunkt T3 auf Lowpegel vorgespannt und dadurch für das folgende
Bewertungsfenster vorbereitet, wenn PH1B zum Zeitpunkt T4 auf Lowpegel
geht. Da DB zum Zeitpunkt T4 high ist, wird TOPB nicht entladen.
Damit sind zum Zeitpunkt T4 P2 und P3 leitend und treiben QIIB auf
Highpegel und QIB auf Lowpegel. Da zum Zeitpunkt T4 sowohl QIB als
auch TOPB low sind, wird QB auf Highpegel gezogen. Da zum Zeitpunkt
T5 DB nach wie vor high ist (d. h., die vorhergehende Dominostufe
hat keinen Gültig-Wert geliefert,
durch den DB auf Lowpegel geht), bleibt TOPB low und der High-Status
am Ausgang QB bleibt erhalten. Zum Zeitpunkt T6 geht PH1B wieder auf
Highpegel und speichert während
der Periode, in der PH1B low ist, den Status von DB in den Ausgang QB
ein.
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Ein
Fachmann kann sehen, dass man die Vorrichtung P1 aus der Schaltung 800 in
einem P-Domino-Latch entfernen kann, da DB generell auf Highpegel
zurück
geht, wenn PH1B auf Highpegel geht, wodurch die Geschwindigkeit
der Schaltung 800 wächst.
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Die
Erfindung ist mit Bezug auf gewisse bevorzugte Versionen der Erfindung
ausführlich
dargestellt. Andere Versionen und Abwandlungen sind jedoch möglich und
werden in Betracht gezogen. Obwohl in dieser Offenbarung eine Implementierung
mit MOS-Vorrichtungen
betrachtet wird, zu denen CMOS-Vorrichtungen usw. gehören, beispielsweise NMOS-
und PMOS-Transistoren, kann man die Erfindung auch in ähnlicher
Weise auf unterschiedliche oder analoge Typen von Technologien und
Topologien anwenden, beispielsweise auf bipolare Vorrichtungen usw.