DE69533678T2

DE69533678T2 - Technik zur schnellen Übertragung in CMOS integrierte Schaltungen

Info

Publication number: DE69533678T2
Application number: DE69533678T
Authority: DE
Inventors: Robert J. Morgan Hill Proebsting
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix Inc
Priority date: 1994-06-30
Filing date: 1995-06-27
Publication date: 2006-02-09
Anticipated expiration: 2015-06-28
Also published as: KR100397360B1; JPH08181596A; EP0690577B1; CN1117671A; DE69533678D1; EP0690577A1; CN1093702C; EP1069685B1; DE69520620D1; EP1069685A1; JP3129938B2; DE69520620T2; TW338190B; KR960002346A; US5519344A

Description

Diese Erfindung betrifft synchrone CMOS-Schreib-Lese-Speicherschaltungen (CMOS: Komplementärer Metalloxidhalbleiter), die Zeitversatzlogik (asymmetrische Logik) verwenden.
Ein typischer CMOS-Inverter enthält einen P-Kanal-Pullup-Transistor (PMOS-Pullup-Transistor) und einen N-Kanal-Pulldown-Transistor (NMOS-Pulldown-Transistor). Da PMOS inhärent schwächer ist als NMOS, wird die Ausdehnung (d. h. Kanalbreite) des PMOS-Pullup-Transistors gewöhnlich etwa 1,5mal so groß wie die des NMOS-Pulldown-Transistors gemacht, um die Signalausbreitungszeit durch ein kaskadenförmig angeordnetes Paar von Inverterstufen minimal zu machen. Die Signalausbreitung-Verzögerungszeit für ein CMOS-Gatter wächst linear mit dem Ausgangslastfaktor F des Gatters. Der Ausgangslastfaktor F für eine gegebene Stufe ist durch den Quotienten aus der Ausdehnung der Lastvorrichtung (d. h. die angesteuerte Stufe) und der Ausdehnung der Treiberstufe definiert. Je größer die Ausdehnung der Transistoren in einem CMOS-Inverter ist, desto schneller kann der Ausgang eine gegebene kapazitive Last schalten. Um eine sehr große Last bei minimaler Verzögerung anzusteuern, verwendet eine normale CMOS-Logik herkömmlich eine Kette von in Reihe geschalteten Invertern, deren Ausdehnung fortschreitend zunimmt, wobei jede Stufe einen Ausgangslastfaktor F von etwa 3 besitzt. Ein Entwurf mit einem Wert des Ausgangslastfaktors, der entweder kleiner oder größer als 3 ist, vergrößert die Verzögerung, um einen vorgegebenen erforderlichen Gesamtausgangslastfaktor zu erreichen. Bei einem geringeren Ausgangslastfaktor pro Stufe werden zu viele Stufen benötigt, während bei einem größeren Ausgangslastfaktor pro Stufe die Verzögerung pro Stufe übermäßig groß wird. Die Ausbreitungsverzögerungszeit bleibt ein wesentlicher Entwurfsfaktor.
In einigen Anwendungen synchroner Schaltungen ist es möglich, die Signalausbreitungsgeschwindigkeit deutlich zu vergrößern, indem eine Technik verwendet wird, die als Nachladelogik bekannt ist. Wie im Patent US-A-4.985.643 vollständig beschrieben ist, erreicht die Nachladelogik eine viel größere Geschwindigkeit als die, die mit normalen CMOS-Logikschaltungen erreicht werden kann, und eine etwas größere Geschwindigkeit als die, die durch die Technik der vorliegenden Erfindung erreicht werden kann. Die Nachladelogik weist jedoch mehrere Einschränkungen auf. Sie erfordert zahlreiche Rückführungs-Rücksetz wege, die Probleme beim Schaltungsentwurf bewirken. Sie erfordert außerdem ein Rücksetzzeitintervall nach jedem aktiven Impuls, bevor ein weiterer Puls ausgesendet werden kann. Das begrenzt den Arbeitszyklus bei jedem Impuls auf 50% oder weniger, was für viele Schaltungen, die Speicherschaltungen enthalten, eine ernsthafte Einschränkung darstellen kann. Bei einem auf 50% begrenzten Arbeitszyklus steht lediglich ein halber Zyklus zur Verfügung, um während eines Lesezyklus ein Signal von einer Speicherzelle zu bilden oder um während eines Schreibzyklus neue Daten in eine Speicherzelle zu bringen.
Es besteht deswegen eine Notwendigkeit, Ausbreitungsverzögerungszeiten in CMOS-Logikschaltungen ohne die Einschränkungen der Nachladelogik zu verringern.
Die vorliegende Erfindung schafft eine Technik zur schnellen Signalausbreitung für synchrone CMOS-Schreib-Lese-Speicherschaltungen (CMOS-RAMs), bei denen sich Eingangsinformationen lediglich bei bekannten bestimmten Zeitpunkten ändern können (d. h. mit einer bekannten minimalen Zeit zwischen Änderungen). Die Technik kann z. B. bei synchronen Schaltungen verwendet werden, bei denen ein wiederholt auftretendes Steuerereignis, wie etwa ein Takteingang, festlegt, wann neue Informationen verfügbar sind.
Allgemein ausgedrückt, die Schaltung der vorliegenden Erfindung besitzt eine normale Spannung oder Bereitschaftsspannung an jedem Knoten, die durch einen Informationen tragenden Impuls unterbrochen wird. Der Informationen tragende Impuls wird nahe am Schaltungseingang als ein schmaler Impuls (kurze Dauer) erzeugt. Um diesen Impuls durch die verschiedenen Logikebenen in der Schaltung mit einer möglichst kleinen Ausbreitungsverzögerung zu übertragen, verwenden die verschiedenen Logikstufen Transistorausdehnungen mit asymmetrischen Verhältnissen. Die Asymmetrie von Transistorausdehnungen in einem CMOS-Gatter erreicht in einer Richtung (die Informationen tragende Anstiegsflanke) ein schnelleres Schalten auf Kosten des langsameren Schaltens in der anderen Richtung (das Rücksetzen auf normale Spannung oder Bereitschaftsspannung). Schnellere Übergänge der Anstiegsflanke haben eine schnellere Ausbreitung der Informationen über den Signalweg zur Folge. Wenn sich der Impuls über den Signalweg ausbreitet, bewirkt die langsame zweite Flanke, dass die Impulsbreite wächst. Bei jeder Stufe der Zeitversatzlogik wird die Impulsbreite größer. Es gibt jedoch eine obere Grenze der Breite des sich ausbreitenden Impulses, die gleich der minimalen Zykluszeit der Schaltung ist.
Das heißt, der Impuls muss ausreichend früh zurückgesetzt werden, um eine Störung mit einer nachfolgenden Informationen tragenden Flanke zu vermeiden. Die Anzahl von Zeitversatzlogikstufen, durch die sich der Impuls ausbreitet, muss deswegen begrenzt sein. Es ist demzufolge möglich, dass sich ein schmaler Impuls ausbreitet und über mehrere frühe Stufen der Schaltung in der Breite wächst, und dann als ein zweiter schmaler Impuls neu beginnt, der sich weiter durch die späteren Stufen der Schaltung ausbreitet, während seine Breite zunimmt.
Die Erfindung ist in den Ansprüchen 1, 7 und 8 definiert.
Die vorliegende Erfindung verbessert die Zugriffszeit für einen synchronen Schreib-Lese-Speicher (RAM). Die Technik der schnellen Signalausbreitung der vorliegenden Erfindung kann in synchronen Schaltungen angewendet werden, da ein wiederholt auftretendes Steuerereignis, wie etwa ein Mastertakt, üblicherweise festlegt, wann Informationen zur Verfügung stehen. Ein Impulsgenerator erzeugt einen schmalen Impuls an der Informationen tragenden Flanke des Mastertakts. Der Impuls breitet sich über den Decodierungsweg, der Zeitversatzlogik verwendet, aus. Der Decodierungsweg enthält einen Adresseneingangspuffer, einen Vordecodierer und einen Enddecodierer, die jeweils asymmetrische Transistorausdehnungen aufweisen, um die Informationen tragende Anstiegsflanke des Signals zu beschleunigen, wobei die Impulsbreite des schmalen Impulses am Ausgang des Decodierers die Zeitspanne zwischen den Informationen tragenden Flanken von zwei aufeinander folgenden Impulsen des Master-Taktsignals nicht übersteigt. Der Ausgabeweg verwendet ebenfalls Zeitversatzlogik, beginnend von dem dynamischen Differenz-Leseverstärker, der die von den komplementären lokalen Eingangs/Ausgangs-Leitungen empfangenen Daten erfasst und verstärkt. Der Leseverstärker empfängt einen zweiten schmalen Impuls als ein aktivierendes Freigabesignal. Durch die Verwendung von Invertern mit asymmetrischen Transistorausdehnungen wird der Ausgang des Leseverstärkers auf globalen I/O-Leitungen gepuffert. Die globalen I/O-Leitungen leiten die Daten über einen Ausgangspuffer zu dem Ausgang. Somit wird für den synchronen RAM durch die Verwendung der Zeitversatzlogik eine verringerte Zugriffszeit erreicht.
Eine weitere Ausführungsform betrifft in einer CMOS-Schaltung (CMOS: Komplementärer Metalloxidhalbleiter), bei der sich Eingangsdaten lediglich zu im Voraus definierten Zeitpunkten ändern, eine Schaltung mit schneller Signalausbreitung, umfassend:
einen Impulsgenerator, der das Eingangssignal an einem Eingang empfängt und an einem Ausgang einen schmalen Impuls bei einer Informationen tragenden Flanke des Signals erzeugt; und
eine Logikschaltung mit P-Kanal-Pullup-Transistoren und N-Kanal-Pulldown-Transistoren und mit einem Eingang zum Empfangen des schmalen Impulses, wobei die P-Kanal- und N-Kanal-Transistoren im Verhältnis stehende Kanalausdehnungen derart aufweisen, daß ein schneller Signalübergang für die Informationen tragende Flanke des Signals und ein langsamer Signalübergang für eine gegenüberliegende Flanke erreicht werden.
Diese Schaltung mit schneller Signalausbreitung kann einen zweiten Impulsgenerator umfassen, der einen Ausgang eines ersten Abschnitts der Logikschaltung als einen Eingang empfängt und einen zweiten schmalen Impuls bei der Informationen tragenden Flanke des Signals erzeugt, wobei sich der zweite schmale Impuls durch einen restlichen Abschnitt der Logikschaltung ausbreitet.
Der erste und der zweite Impulsgenerator können jeweils monostabile Schaltungen sein.
Eine weitere Ausführungsform betrifft in einer CMOS-Schreib-Lese-Speicherschaltung, in der ein Master-Taktsignal einen Speicherzyklus definiert und Eingangsinformationen sich lediglich zu im Voraus definierten Zeitpunkten gemäß des Mastertaktes ändern, eine Schaltung mit schneller Signalausbreitung, umfassend:
einen Impulsgenerator, der das Master-Taktsignal an einem Eingang empfängt und einen schmalen Impuls bei einer Informationen tragenden Flanke des Master-Taktsignals erzeugt; und
einen Adresseneingangspuffer, der an einem Eingang Adresseninformationen empfängt, wobei der Adresseneingangspuffer durch den schmalen Impuls freigegeben wird, um die Adresseninformationen als einen schmalen Impuls an einem Anschluss von einem komplementären Paar Ausgangsanschlüsse zu regenerieren,
wobei der Adresseneingangspuffer eine erste CMOS-Stufe enthält, die einen P-Kanal-Pullup-Transistor und einen N-Kanal-Pulldown-Transistor aufweist, wovon jeder den schmalen Impuls an einem Gate-Anschluss empfängt, wobei die Ausdehnungen des P-Kanal- und des N-Kanal-Transistors in einem solchen Verhältnis stehen, dass ein schneller Signalübergang in der Informationen tragenden Flanke des Taktsignals und ein langsamer Signalübergang in einer gegenüberliegenden Flanke erreicht wird.
In dieser Schaltung kann der Eingangspuffer ferner einen CMOS-Inverter mit einem Eingang umfassen, der mit einem Ausgang der ersten CMOS-Stufe gekoppelt ist, um den Ausgang des Adresseneingangspuffers anzusteuern, wobei die Transistorausdehnungen des Inverters in einem solchen Verhältnis stehen, dass ein schneller Signalübergang bei der Informationen tragenden Flanke des Taktsignals und ein langsamer Signalübergang bei einer gegenüberliegenden Flanke erreicht werden.
Die Schaltung kann ferner einen Adressendecodierungsweg mit einem Eingang umfassen, der mit dem Ausgang des Adresseneingangspuffers gekoppelt ist, wobei der Adressendecodierungsweg eine Decodierungsstufe unter Verwendung von CMOS-Logik mit asymmetrischen Transistorausdehnungen enthält, um einen schnellen Signalübergang bei der Informationen tragenden Flanke des Taktsignals und einen langsamen Signalübergang bei einer gegenüberliegenden Flanke zu erreichen.
Die Schaltung kann ferner umfassen:
einen zweiten Impulsgenerator, der das Master-Taktsignal an einem Eingang empfängt und einen zweiten schmalen Impuls bei einer Informationen tragenden Flanke des Taktsignals erzeugt; und
einen Differenz-Leseverstärker mit einem ersten und einem zweiten Eingang, die mit einem komplementären Paar von lokalen Eingangs/Ausgangssignalen gekoppelt sind, wobei der Differenz-Leseverstärker durch den zweiten schmalen Impuls freigegeben wird, um einen Ausgang mit einer schmalen Impulsbreite zu erzeugen.
Der Differenz-Leseverstärker kann ferner einen P-Kanal-Pullup-Transistor und einen N-Kanal-Pulldown-Transistor umfassen, wovon jeder den zweiten schmalen Impuls an einem Gate-Anschluss empfängt, wobei die Ausdehnungen des P-Kanal- und N-Kanal-Transistors in einem solchen Verhältnis stehen, dass ein Ausgang mit einem schnellen Signalübergang bei der Informationen tragenden Flanke des Taktsignals und mit einem langsamen Signalübergang bei einer gegenüberliegenden Flanke erreicht wird.
Der Differenz-Leseverstärker kann ferner einen CMOS-Inverter mit einem Eingang umfassen, der mit dem Ausgang des Differenz-Leseverstärkers gekoppelt ist, um den Ausgang anzusteuern, wobei die Transistorausdehnungen des Inver ters in einem solchen Verhältnis stehen, dass ein schneller Signalübergang bei der Informationen tragenden Flanke des Taktsignals und ein langsamer Signalübergang bei einer gegenüberliegenden Flanke erreicht werden.
Eine weitere Ausführungsform betrifft in einer synchronen CMOS-Schreib-Lese-Speicherschaltung, bei der ein Master-Taktsignal einen Speicherzyklus definiert und bei der sich Eingangsinformationen lediglich an im Voraus definierten Zeitpunkten gemäß des Mastertaktes ändern, eine Schaltung mit schneller Signalausbreitung, umfassend:
einen Impulsgenerator, der das Master-Taktsignal an einem Eingang empfängt und einen schmalen Impuls bei einer Informationen tragenden Flanke des Master-Taktsignals erzeugt;
einen Adresseneingangspuffer, der Adresseninformationen an einem Eingang empfängt; und
einen Adressendecodierungsweg mit einem Eingang, der mit einem Ausgang des Adresseneingangspuffers gekoppelt ist, wobei der Adressendecodierungsweg eine Decodierungsstufe unter Verwendung von CMOS-Logik mit asymmetrischen Transistorausdehnungen enthält, um einen schnellen Signalübergang bei der Informationen tragenden Flanke des Taktsignals und einen langsamen Signalübergang bei einer gegenüberliegenden Flanke zu erreichen.
Eine weitere Ausführungsform betrifft in einer synchronen CMOS-Schreib-Lese-Speicherschaltung, bei der ein Master-Taktsignal einen Speicherzyklus definiert und bei der sich Eingangsinformationen lediglich zu im Voraus definierten Zeitpunkten gemäß des Mastertaktes ändern, eine Schaltung mit schneller Signalausbreitung, umfassend:
einen Adresseneingangspuffer, der Adresseninformationen an einem Eingang empfängt;
einen Adressendecodierer mit einem Eingang, der mit einem Ausgang des Adresseneingangspuffers gekoppelt ist, und mit einem Ausgang, um eine Speicherzelle in Reaktion auf die Adresseninformationen auszuwählen und um einen Inhalt der Speicherzelle zu einem komplementären Paar von Eingangs/Ausgangs-Leitungen zu koppeln;
einen Impulsgenerator, der einen schmalen Impuls an einem Ausgang erzeugt, wobei der schmale Impuls auftritt, nachdem ein Differenzsignal auf dem komplementären Paar von Eingangs/Ausgangs-Leitungen gebildet wurde; und
einen Differenz-Leseverstärker mit einem ersten und einem zweiten Ein gang, die mit dem komplementären Paar von Eingangs/Ausgangs-Leitungen gekoppelt sind, wobei der Differenz-Leseverstärker durch den schmalen Impuls freigegeben wird, um einen Ausgang mit einer schmalen Impulsbreite zu erzeugen.
Der Differenz-Leseverstärker kann ferner einen P-Kanal-Pullup-Transistor und einen N-Kanal-Pulldown-Transistor umfassen, wovon jeder den zweiten schmalen Impuls an einem Gate-Anschluss empfängt, wobei die Ausdehnungen des P-Kanal-Transistors und des N-Kanal-Transistors in einem solchen Verhältnis stehen, dass ein Ausgang mit einem schnellen Signalübergang bei der Informationen tragenden Flanke des Taktsignals und mit einem langsamen Signalübergang bei einer gegenüberliegenden Flanke erreicht wird.
Eine weitere Ausführungsform betrifft in einer CMOS-Schaltung ein Verfahren zum Vergrößern der Geschwindigkeit der Signalausbreitung, das die folgenden Schritte umfasst:

(a) Erzeugen eines schmalen Impulses bei einer Informationen tragenden Flanke eines Signals;
(b) Anlegen des schmalen Impulses an ein Logikgatter der CMOS-Schaltung; und
(c) Schaffen von asymmetrischen Verhältnissen der Transistorausdehnung der P-Kanal-Pullup-Transistoren zu den N-Kanal-Pulldown-Transistoren in der CMOS-Schaltung, um einen schnellen Signalübergang bei der Informationen tragenden Flanke des Signals und eines langsamen Signalübergangs bei einer gegenüberliegenden Flanke zu erreichen.

Das Verfahren kann ferner die folgenden Schritte umfassen:

(d) Vergrößern einer Impulsbreite des Signals, wenn es sich durch die Zeitversatz-CMOS-Schaltung (asymmetrische CMOS-Schaltung) ausbreitet;
(e) Erzeugen eines zweiten schmalen Impulses bei einer Informationen tragenden Flanke des Signals, um eine Impulsbreite des Signals wieder zu verringern; und
(f) Fortsetzen der Ausbreitung des zweiten schmalen Impulses durch die CMOS-Schaltung.

Eine weitere Ausführungsform betrifft eine CMOS-Schaltung, bei der sich Informationen an einem ersten Knoten lediglich an im Voraus definierten Zeitpunkten ändern, wobei die CMOS-Schaltung umfasst:
einen ersten Impulsgenerator mit einem Eingang, der mit dem ersten Knoten gekoppelt ist, wobei der erste Impulsgenerator einen ersten Impuls an einem Ausgang in Reaktion auf einen ansteigenden Übergang der Informationen an dem ersten Knoten erzeugt;
einen zweiten Impulsgenerator mit einem Eingang, der mit dem ersten Knoten gekoppelt ist, wobei der zweite Impulsgenerator einen zweiten Impuls an einem Ausgang in Reaktion auf einen abfallenden Übergang der Informationen an dem ersten Knoten erzeugt;
einen ersten Weg aus Logikgattern mit einem Eingang, der mit dem Ausgang des ersten Impulsgenerators verbunden ist, wobei der erste Weg aus Logikgattern PMOS- und NMOS-Transistoren mit asymmetrischen Ausdehnungsverhältnissen enthält, um die Ausbreitungsverzögerung einer ansteigenden Flanke der Informationen an dem ersten Knoten minimal zu machen; und
einen zweiten Weg aus Logikgattern mit einem Eingang, der mit dem Ausgang des zweiten Impulsgenerators verbunden ist, wobei der zweite Weg aus Logikgattern PMOS- und NMOS-Transistoren mit asymmetrischen Ausdehnungsverhältnissen enthält, um die Ausbreitungsverzögerung einer negativen Flanke der Informationen an dem ersten Knoten minimal zu machen;
wobei ein Impuls an einem Ausgang des ersten logischen Wegs einen Zustand eines zweiten Knotens auf einen ersten logischen Pegel setzt und ein Impuls an einem Ausgang des zweiten logischen Wegs den Zustand des zweiten Knotens auf einen zweiten logischen Pegel setzt.
Ein besseres Verständnis des Wesens und der Vorteile der Technik zur schnellen Signalausbreitung der vorliegenden Erfindung kann durch Bezugnahme auf die nachfolgenden genauen Beschreibungen und Darstellungen erhalten werden.
Die 1A und 1B zeigen eine Inverterkette des Standes der Technik bzw. eine Inverterkette mit Zeitversatzlogik gemäß der vorliegenden Erfindung;
2 ist ein Zeitablaufdiagramm für die Inverterketten von 1, das die Geschwindigkeit der Zeitversatzlogik veranschaulicht;
3 zeigt eine einfache Ausführungsform einer CMOS-Schaltung unter Verwendung von Zeitversatzlogik gemäß der vorliegenden Erfindung;
4 ist eine schematische Darstellung eines typischen Decodiererwegs für einen RAM;
5 ist eine schematische Darstellung eines beispielhaften Eingangspuffers für einen synchronen RAM unter Verwendung der Technik der Zeitversatzlogik der vorliegenden Erfindung;
6 ist eine schematische Darstellung eines beispielhaften Vordecodierers für einen synchronen RAM unter Verwendung der Technik der Zeitversatzlogik der vorliegenden Erfindung;
7 ist eine schematische Darstellung eines beispielhaften Differenz-Leseverstärkers für einen synchronen RAM unter Verwendung der Technik der Zeitversatzlogik der vorliegenden Erfindung; und
8 zeigt komplementäre Datenwege für die Technik der Zeitversatzlogik der vorliegenden Erfindung.
Die 1A und 1B zeigen zwei CMOS-Inverterketten 100 bzw. 102, wovon jede eine effektive kapazitive Last 104 mit gleichem Wert ansteuert. Die Inverterkette 100 ist eine typische Pufferschaltung des Standes der Technik mit einer Kette aus sechs in Reihe geschalteten CMOS-Invertern 106, 108, 110, 112, 114 und 116, die Transistorausdehnungen aufweisen, die für eine minimale Ausbreitungsverzögerung sowohl für die ansteigende als auch für die abfallende Flanke des Eingangssignals 200 eingestellt sind. Die Breite jedes Transistors ist in den 1A und 1B in Klammern angegeben, wobei der PMOS-Transistors 106P eine Breite von 3 μm aufweist und der NMOS-Transistor 106N eine Breite von 2 μm aufweist. Bei diesem Beispiel wächst die Ausdehnung jedes Inverters um einen Faktor von 3 beginnend von einem PMOS/NMOS-Kanalbreitenverhältnis von 3/2 für den Inverter 106 bis zu einem Verhältnis von 729/486 für den letzten Inverter 116. Definiert man den Ausgangslastfaktor für jeden einzelnen Transistor als das Verhältnis aus der Summe der Transistorausdehnungen (Kanalbreiten) der Last (d. h. die Gesamtbreite der angesteuerten Transistorgates) dividiert durch die Ausdehnung des Treibertransistors, ergibt sich ein Ausgangslastfaktor Fp von 5 (5 = [9 + 6]/3 = [27 + 18]/9 = [81 + 54]/27 = usw.) für die PMOS-Transistoren 106P, 108P, 110P, usw. und ein Ausgangslastfaktor Fn von 7,5 (7,5 = [9 + 6]/2 = [27 + 18]/6 = [81 + 54]/18 = usw.) für die NMOS-Transistoren 106N, 108N, 110N usw. Bei gleichen Bedingungen des Ausgangslastfaktors weist jedes Paar von Stufen (eine Stufe bei einer ansteigenden Flanke und eine Stufe bei einer abfallenden Flanke) den gleichen Betrag der Ausbreitungsverzögerung wie jedes andere Paar auf.
In 1B enthält die Inverterkette 102 vier in Reihe geschaltete CMOS-Inverter 118, 120, 122 und 124, wovon jeder mit asymmetrischen Transistorausdehnungen entworfen ist. Bei diesem Beispiel wird angenommen, dass die Informationen durch die ansteigende Flanke des Eingangssignals getragen wer den. Deswegen sind die Transistorausdehnungen asymmetrisch vorgesehen worden, um die Ausbreitung durch die Inverterkette, die sich aus der ansteigenden Flanke des Eingangssignals ergibt, zu beschleunigen. Der erste Inverter 118 besitzt einen NMOS-Transistor mit einer Ausdehnung, die z. B. das Vierfache von der des PMOS-Transistors ist, was an dem Knoten 118OUT einen abfallenden Übergang zur Folge hat, der viel schneller als der ansteigende Übergang erfolgt. Um eine hohe Geschwindigkeit für den schnellen (den Informationen tragenden) Weg der Inverterkette 102 zu erreichen, ist der Ausgangslastfaktor Fn des NMOS-Transistors 118N so gewählt, dass er 7,5 beträgt, das ist der gleiche Wert, der für den Transistor 106N in 1A verwendet wird. Die Summe der Kanalbreiten für die Lasttransistoren 120P und 120N ist dadurch so beschaffen, dass sie bei einer Gesamtkanalbreite für die Transistoren 120P und 120N von 30 μm 7,5 mal größer als die Kanalbreite von 4 μm des Treibertransistors 118N ist. Um die Anstiegsdauer des Signals an dem Ausgang des Inverters 120 zu beschleunigen, wird der PMOS-Transistor 120P viel größer gemacht als der NMOS-Transistor 120N. In dem gezeigten Beispiel sind die PMOS/NMOS-Transistorausdehnungen für den Inverter 120 auf einen Wert von 25/5 gesetzt. Das beschleunigt die Anstiegsdauer des Signals am Ausgang des Inverters 120 auf Kosten der langsameren Abfalldauer, während ein Gesamtwert von 30 μm für die Ausdehnungen der Transistorkanäle beibehalten wird. Die gleiche Analyse gilt bei der Auswahl der Transistorkanalbreiten für die beiden letzten Inverter 122 und 124. In dem in 1B gezeigten Beispiel lauten die PMOS/NMOS-Kanalbreitenausdehnungen der Inverter 122 und 124 115/110 bzw. 750/75.
Der Wert Fp für den Inverter 120 beträgt 125/25 = 5 und der Wert Fn für den Inverter 122 beträgt 825/110 = 7,5.
Um die Leistungsfähigkeit jeder Inverterkette zu vergleichen, wird angenommen, dass jedes aufeinander folgende Paar von Invertern in der Inverterkette 100 eine Ausbreitungsverzögerung von beispielsweise 1 ns besitzt. Bei dem gleichen Ausgangslastfaktor für den schnellen Weg (d. h. Ansteigen der Flanke des Eingangssignals) für die zwei Inverterketten 100 und 102 ist die Verzögerung pro Stufenpaar in der Inverterkette 102 tatsächlich kleiner als die der Inverterkette 100. Wenn das Eingangssignal 200 einen Übergang vom Tiefpegel zum Hochpegel macht, verringert sich die Gate-Source-Spannung der PMOS-Transistoren 106P und 118P der Inverter 106 bzw. 118, während die Gate-Source-Spannung der NMOS-Transistoren 106N bzw. 118N ansteigt. Die NMOS-Transistoren begin nen somit ein Einschalten und die PMOS-Transistoren beginnen ein Ausschalten, wodurch die Inverterausgänge in Richtung Masse gezogen werden. Beim Ziehen der Ausgänge in Richtung Masse müssen jedoch anfangs die NMOS-Transistoren gegen die PMOS-Transistoren ankämpfen, die noch nicht vollständig ausgeschaltet sind. Während dieser Periode kämpft ein verhältnismäßig starker NMOS 118N gegen einen viel schwächeren PMOS 118P im Vergleich zu dem NMOS 106N, der gegen einen vergleichsweise kräftigen PMOS 106P ankämpft. Bei dem gleichen kapazitiven Ausgangslastfaktor Fn = 7,5 für die NMOS-Transistoren wird deswegen das Signal 118OUT an dem Ausgang des Inverters 118 schneller auf Masse abfallen als das Signal 106OUT an dem Ausgang des Inverters 106. Das heißt, der asymmetrische Inverter 118 weist für ein ansteigendes Eingangssignal eine geringere Verzögerung auf als der normale Inverter 106. Wenn die Ausgänge der ersten Inverter 106 und 118 in jeder Kette zum Tiefpegel schalten, schalten sie gleichfalls in den folgenden Stufen die PMOS-Transistoren 118P und 120P ein bzw. die NMOS-Transistoren 108N und 120N aus. Der kleine NMOS-Transistor 120N leistet wiederum dem großen PMOS-Transistor 120P einen geringen Widerstand, während der NMOS-Transistor 108N dem PMOS-Transistor 108P anfangs einen bedeutenden Widerstand leistet. Bei dem gleichen kapazitiven Ausgangslastfaktor von Fp = 5 für die PMOS-Transistoren wird deshalb das Signal 120OUT an dem Ausgang des Inverters 120 schneller auf VDD ansteigen als das Signal 108OUT an dem Ausgang des Inverters 108. Dementsprechend ist die mittlere Verzögerung pro Stufenpaar für die Kette 102 mit asymmetrischem Inverter für ein ansteigendes Eingangssignal kleiner als die der Inverterkette 100 und beträgt möglicherweise 0,9 ns. Die Gesamtverzögerung für die Inverterkette 100 beträgt deshalb 3 ns (sechs Stufen mit jeweils 0,5 ns), während die Gesamtverzögerung für ein ansteigendes Signal für die Inverterkette 102 mit asymmetrischem Inverter 1,8 ns beträgt (vier Stufen von jeweils 0,45 ns). Es wird angemerkt, dass der PMOS-Transistor 124P in dem letzten Inverter 124 in der Inverterkette 102 noch stärker ist als der PMOS-Transistor 116P in dem letzten Inverter 116 in der Inverterkette 100. Deswegen ist die Inverterkette 102 mit einer um 2 geringeren Anzahl von Stufen in der Lage, eine noch größere Last viel schneller anzusteuern als das mit der Inverterkette 100 möglich ist. Die Verzögerung für ein ansteigendes Eingangssignal für die Zeitversatzlogik beträgt bei dem gleichen Gesamtausgangslastfaktor lediglich etwa 60% von der Verzögerung der normalen Logik.
Der bedeutende Anstieg der Geschwindigkeit durch die Schaltung 120 bei der ansteigenden Flanke des Eingangssignals wird jedoch auf Kosten der wesentlich vergrößerten Verzögerung bei der abfallenden Flanke des Eingangssignals realisiert. Im Stand der Technik weist der Signalweg 100 gleiche Verzögerungen für ansteigende oder abfallende Eingangssignale auf. Der Signalweg 102 gemäß der vorliegenden Erfindung ist jedoch sehr langsam beim Ausbreiten einer abfallenden Flanke an seinem Eingang. Wenn der Eingang zum Tiefpegel schaltet, ist der PMOS-Transistor 118P aus zwei Gründen sehr langsam, um den Knoten 118OUT zum Hochpegel zu schalten. Erstens besitzt der PMOS-Transistor 118P einen sehr hohen Ausgangslastfaktor von [25 + 5]/1 = 30. Ein derart großer Ausgangslastfaktor macht den PMOS-Transistor 118P sehr langsam. Zweitens führt der NMOS-Transistor 118N weiterhin einen erfolgreichen Kampf gegen den PMOS-Transistor 118P, bis der Eingang 200 eine ausreichend geringe Spannung erreicht, um den NMOS-Transistor 118N auszuschalten. Somit schaltet der Knoten 118OUT nach einem negativen Übergang an dem Eingang bei einer beträchtlich langsameren Rate zum Hochpegel als der Knoten 116OUT in der Schaltung 100. Gleichfalls ist der NMOS-Transistor 120N der Stufe 120 sehr langsam, um den Knoten 120OUT zum Tiefpegel zu ziehen. Wie in 2 gezeigt ist, ist die Zeitversatzlogik der Schaltung 102 somit schneller als die Schaltung 100 des Standes der Technik an der vorderen (ansteigenden) Flanke des Eingangssignals, jedoch viel langsamer als die Schaltung 100 des Standes der Technik an der hinteren (abfallenden) Flanke des Eingangssignals. Die vergrößerte Verzögerung an der hinteren Flanke besitzt jedoch absolut keine nachteiligen Folgen auf den Betrieb der Schaltung der vorliegenden Erfindung. Das ist der Fall, da der Impuls endet, bevor die nächste Informationen tragende Vorderflanke eines Impulses auftritt.
Infolge der langsameren zweiten Flanke wächst jedoch die Breite des Impulses um einen beträchtlichen Betrag, wenn sich der Impuls durch jede Stufe der Kette mit asymmetrischen Invertern ausbreitet. Wie in 2 gezeigt ist, ist der positive Impuls am Knoten 124OUT breiter als der negative Impuls am Knoten 120OUT, der wiederum breiter ist als der positive Impuls am Knoten 120OUT usw. Es ist zulässig, dass die Breite des Impulse wesentlich ansteigt, ohne das Nachteile auftreten, die Schaltung muss jedoch so entworfen sein, dass selbst in der letzten Stufe der Logik sichergestellt ist, dass der Impuls endet, bevor die nächste Informationen tragende Flanke auftritt. Um diese zeitliche Beendigung sicherzustellen, ist die Technik der Zeitversatzlogik der vorliegenden Erfindung in solchen Schaltungen anwendbar, bei denen die Informationen tragende Flanke des Signals nicht zu beliebigen Zeitpunkten erfolgt, sondern darauf beschränkt ist, lediglich bei bekannten minimalen Zeitintervallen zwischen der Auslösung von neuen Informationen tragenden Impulsflanken auftritt. Das stellt sicher, dass ein Daten tragender Impuls vor der Ankunft eines neue Daten tragenden Impulses endet.
Für einen korrekten Betrieb der Schaltung muss der Entwickler die Impulsbreite des Signals, das sich über den Signalweg ausbreitet, begrenzen. Das kann erreicht werden, indem ein sehr schmaler Impuls an der Informationen tragenden Flanke des Signals erzeugt wird, indem z. B. eine einfache monostabile Schaltung verwendet wird. Anstelle des ursprünglichen Eingangssignals wird der schmale Impuls in die Zeitversatzlogik eingegeben. Wenn sich der schmale Impuls über den Weg der Zeitversatzlogik ausbreitet, wächst seine Impulsbreite. Wenn die Impulsbreite des Signals eine kritische Größe erreicht (kleiner als die minimale Zykluszeit), kann das Signal noch einmal durch eine monostabile Schaltung geschickt werden, um einen zweiten schmalen Impuls zu erzeugen, der sich weiter über zusätzliche Stufen der Zeitversatzlogik ausbreitet. Diese Regeneration eines schmalen Impulses kann so häufig ausgeführt werden, wie es als erforderlich eingeschätzt wird.
3 zeigt ein einfaches Beispiel der Zeitversatzlogik gemäß der vorliegenden Erfindung. Ein Eingangssignal 300 wird an den Eingang einer monostabilen Schaltung 302 angelegt. Der Ausgang 304 der monostabilen Schaltung 302 ist ein schmaler negativer Impuls an der ansteigenden Flanke des Eingangssignals. Dieses Signal breitet über mehrere Stufen der Zeitversatzlogik 306 aus. In diesem Beispiel sind die PMOS/NMOS-Ausdehnungsverhältnisse asymmetrisch, um die Verzögerung durch die Schaltung an der abfallenden Flanke des Signals am Knoten 304 minimal zu machen. Die Breite des schmalen Impulses wächst, wenn er sich durch jede Stufe der Zeitversatzlogik 306 ausbreitet. Wenn die Impulsbreite sich der minimalen Zyklusdauer des Eingangssignals nähert (d. h. die Zeit zwischen der Auslösung von neuen Informationen tragenden Impulsen), empfängt eine zweite monostabile Schaltung 308 das Signal an ihrem Eingang, um einen zweiten schmalen Impuls an ihrem Ausgang 310 zu erzeugen. Dieser Prozess setzt sich fort, bis das Signal den Ausgang erreicht. Es sollte klar sein, dass in einer typischen Anwendung viele der asymmetrischen Inverter 306 NAND-Gatter, NOR-Gatter oder andere Logikgatter sein können.
Die Technik der Zeitversatzlogik der vorliegenden Erfindung erfordert, dass Daten durch Impulse auf komplementären oder gegenseitig unabhängigen Datenleitungen im Unterschied zu Spannungspegeln dargestellt werden müssen. Das heißt, Daten werden nicht über eine einzelne Drahtleitung unter Verwendung von Spannungspegeln übertragen, die sich zwischen einer logischen "0" und einer logischen "1" unterscheiden. Statt dessen sind wenigstens zwei voneinander unabhängige Drahtleitungen erforderlich, so dass ein Impuls auf der wahren Drahtleitung eine logische "1" darstellt, während ein davon unabhängiger Impuls auf der inversen Drahtleitung eine logische "0" darstellt. Bei einem Vordecodierer oder einem Ausgang eines letzten Decodierers in einer Schreib-Lese-Speicherschaltung ist z. B. ein Impuls an einem ausgewählten Ausgang der N Ausgänge unabhängig von einem Impuls an irgendeinem anderen Ausgang vorhanden. Jeder Impuls kann sich über einen separaten Weg der Zeitversatzlogik ausbreiten. Separate Datenwege werden durch die beispielhafte Schaltung, die in 8 gezeigt ist, dargestellt. Ein Eingangssignal und sein inverses Signal werden jeweils an die Eingänge der zwei Impulsgeneratoren 800 bzw. 802 angelegt. Die Ausgänge der Impulsgeneratoren 800 und 802 verlaufen jeweils durch mehrere Stufen der Zeitversatzlogik 804 bzw. 806, die den fünf Invertern im Block 306 von 3 ähnlich ist. Der Ausgang des wahren Wegs 804 steuert das Gate eines PMOS-Pullup-Transistors 808 über einen Inverter an, während der Ausgang des inversen Wegs 806 das Gate eines NMOS-Pulldown-Transistors 810 direkt ansteuert. Die Drain-Anschlüsse des PMOS-Transistors 808 und des NMOS-Transistors 810 sind miteinander verbunden, um eine einzelne Ausgangsleitung zu bilden. Eine ansteigende Flanke an dem Eingang hat an dem Ausgang der monostabilen Schaltung 800 einen negativen Impuls zur Folge, dessen Vorderflanke sich rasch durch die Zeitversatzlogik 804 ausbreitet und als ein viel breiterer negativer Impuls an dem Gate des PMOS-Transistors 808 ankommt, während das Gate des NMOS-Transistors 810 auf einem logischen Tiefpegel bleibt. Das bewirkt, dass der PMOS-Transistor 808 den Ausgangsknoten OUT mit geringer Gesamtverzögerung auf VDD zieht. Eine abfallende Flanke an dem Eingang hat an dem Ausgang der monostabilen Schaltung 802 einen negativen Impuls zur Folge, dessen Vorderflanke sich rasch durch die Zeitversatzlogik 806 ausbreitet und als ein viel breiterer positiver Impuls an dem Gate des NMOS-Transistors 810 ankommt, während das Gate des PMOS-Transistors 808 auf einen logischen Hochpegel bleibt. Das bewirkt, dass der Ausgangsknoten OUT auf Masse gezogen wird. Bei einigen An wendungen kann an der Ausgangsleitung ein kleiner Zwischenspeicher erforderlich sein, um die Daten, die durch den zuletzt empfangenen Impuls repräsentiert werden, auf unbestimmte Zeit zu halten. Dadurch können die Geschwindigkeitsvorteile der Technik der Zeitversatzlogik der vorliegenden Erfindung in beiden Richtungen eines Eingangssignals auf einer einzigen Ausgangsleitung, jedoch bei zwei getrennten Signalwegen realisiert werden.
Dieses Beispiel veranschaulicht außerdem die Notwendigkeit eines minimalen Zeitintervalls zwischen dem Auftreten von zwei Informationen tragenden Flanken. Das heißt, es ist nicht zulässig, dass ein negativer Übergang am Punkt IN zu dicht auf einen positiven Übergang und umgekehrt folgt. Ein sehr schmaler Impuls, der an dem Ausgang einer monostabilen Schaltung 800 erzeugt wird, wächst zu einem wesentlich breiteren Impuls an dem Gate des PMOS-Transistors 808. Wenn ein nachfolgender negativer Übergang am Punkt IN früh genug folgt, so dass der NMOS-Transistor 810 einschaltet, bevor der PMOS-Transistor 808 ausschaltet, fällt der Ausgang, falls überhaupt sehr langsam ab und die Schaltung verbraucht eine übermäßige Leistung. Es ist somit für die Technik der Zeitversatzlogik der vorliegenden Erfindung wesentlich, dass die Informationen tragende Flanke des Signals nicht zu willkürlichen Zeitpunkten auftritt. Es muss eine ausreichende Zeitspanne zwischen Informationen tragenden Impulsen zugelassen werden, damit die vorherige Informationen tragende Flanke enden kann, bevor eine neue, möglicherweise entgegengesetzte Informationen tragende Flanke ankommt.
Ein gutes Beispiel einer Anwendungsschaltung für die Technik der Zeitversatzlogik der vorliegenden Erfindung ist eine dynamische oder statische synchrone Schreib-Lese-Speicherschaltung. Der Entwurf von synchronen Speicherschaltungen basiert auf einem Master-Taktsignal. Ein Zyklus eines dynamischen Schreib-Lese-Speichers (DRAM), wie etwa Schreiben oder Lesen, wird an der ansteigenden Flanke (willkürliche Auswahl) des Takteingangssignals ausgelöst. Die Spaltenadressen, die an synchrone DRAMs geliefert werden, werden an der ansteigenden Flanke des periodischen Taktes abgetastet (oder durch diese Flanke zwischengespeichert) und können sich zwischen den Takten intern nicht ändern. Ein synchroner DRAM unterstützt keinen Lesen/Modifizieren/Schreiben-Zyklus, was das Aufrechterhalten eines Spaltendecodierungssignals, das für einen möglichen Schreibzyklus nach einer Leseoperation ausgewählt wurde, erfordern würde. Eine einfache bekannte Operation (z. B. Lesen oder Schreiben) ermöglicht die Verwendung eines Impulses an Stelle eines Pegels auf dem letzten Spaltendecodierungsausgang. Das ermöglicht in Kombination mit der periodischen Änderung der internen Adresse die Verwendung der Zeitversatzlogik. Somit werden die Geschwindigkeitsvorteile der Zeitversatzlogik realisiert, während gleichzeitig ein breiterer Impuls erreicht wird als das bei der Nachladelogik zum Lesen oder Schreiben auf dem Spaltenwahlausgang möglich ist. Diese Vorteile werden nachfolgend genauer erläutert.
4 ist ein vereinfachter Schaltplan eines typischen Decodierungsschemas, das in DRAMs verwendet wird. Adresseninformationen mit beispielsweise acht Bit werden an acht entsprechende Eingangspuffer 400 angelegt. Eine Vordecodiererstufe 402 teilt die Adressenbits beispielsweise in zwei Gruppen aus drei Bit und eine Gruppe aus zwei Bit. Der Vordecodierer 402 enthält typischerweise NAND-Gatter 404 mit jeweils drei Eingängen, denen eine Kette von Treiberinvertern 406 folgt, deren Ausdehnung fortschreitend ansteigt. Der Vordecodierer 402 wählt eine der acht globalen Vordecodierungsleitungen für die zwei 3 Bit-Gruppen und eine der vier Leitungen für die 2 Bit-Gruppe. Die globalen Vordecodierungsleitungen werden dann in eine letzte Decodierungsstufe 408 eingegeben, die NAND-Gatter 410 mit jeweils drei Eingängen enthält, denen eine Kette von Treiberinvertern 412 folgt, deren Ausdehnung fortschreitend ansteigt. Die letzte Decodierungsstufe 408 wählt eine der 256 Leitungen aus, um die abschließende globale Spaltendecodierungsleitung zu erzeugen, die eine bestimmte Spalte in jeder der Speicheranordnungen auswählt.
Bei synchronen DRAMs wird die Adresse an dem Eingang des Eingangspuffers 400 an einer gegebenen z. B. ansteigenden Flanke des Master-Taktsignals abgetastet (oder zwischengespeichert). Der Block 400 von 5 ist ein Prinzipschaltplan eines beispielhaften Adresseneingangspuffers eines synchronen DRAM unter Verwendung der Zeitversatzlogik gemäß der vorliegenden Erfindung. Die Adresse an einem Eingangsanschluss 500 wird unter Verwendung von in Reihe geschalteten Invertern 502 und 504 gepuffert. Der Ausgang des Inverters 504 ist mit einem Eingang eines NAND-Gatters 506 mit zwei Eingängen verbunden, dessen Ausgang mit einem Inverter 508 verbunden ist. Der Ausgang des Inverters 508 bildet den wahren Ausgang OUT der Eingangspufferschaltung. Der Ausgang des ersten Inverters 502 ist mit einem Eingang eines weiteren NAND-Gatters 510 mit zwei Eingängen verbunden, dessen Ausgang mit einem Eingang eines Inverters 512 verbunden ist. Der Ausgang des Inverters 512 bildet den kom plementären Ausgang /OUT der Eingangspufferschaltung. Die zweiten Eingänge von beiden NAND-Gattern 506 und 510 sind miteinander verbunden und empfangen ein STROBE-Signal, das die Adresse durch Übertragen eines Impulses auf der geeigneten Ausgangsleitung OUT oder /OUT zwischenspeichert. Ein negativer Impuls wird durch eine monostabile Schaltung 514 (die dem Block 302 in 3 ähnlich ist) bei der ansteigenden Flanke des an ihrem Eingang empfangenen Taktsignals erzeugt. Der monostabilen Schaltung 514 folgt ein Inverter 516, dessen Ausgang das STROBE-Signal ist. STROBE ist ein sehr schmaler positiver Impuls bei der ansteigenden (vorderen) Flanke des Takteingangs. Die Zeitversatzlogik wird in dieser Schaltung verwendet, um die Verzögerung für die Vorderflanke des Adressensignals zu verringern. Deswegen besitzen die NAND-Gatter 506 und 510 verhältnismäßig große NMOS-Transistoren und kleine PMOS-Transistoren, während die Inverter 508 und 512 verhältnismäßig große PMOS-Transistoren und kleine NMOS-Transistoren besitzen. Der Inverter 516 und die monostabile Schaltung 514 besitzen asymmetrische Ausdehnungsverhältnisse der PMOS/NMOS-Transistoren, um in diesem Beispiel die Verzögerung für die ansteigende Flanke des Signals CLK IN minimal zu machen. Die Inverter 502 und 504, die zur anfänglichen Pufferung des Adresseneingangs dienen, besitzen normale Transistorausdehnungsverhältnisse, da sowohl für positive als auch negative Übergänge des Adresseneingangs eine gleiche Geschwindigkeit erforderlich ist.
Die Kombination einer logischen "1" (VDD) am Adresseneingang 500 mit einem positiven Impuls bei STROBE hat einen positiven Impuls bei OUT zur Folge, wobei /OUT auf Masse bleibt. Die Kombination einer logischen "0" (Masse) auf dem Adresseneingang 500 und einem positiven Impuls bei STROBE hat einen positiven Impuls bei /OUT zur Folge, wobei OUT auf Masse bleibt. In Folge der asymmetrischen Transistorausdehnungen ist das Signal bei OUT und /OUT ein Impuls, der etwas breiter ist als der STROBE-Impuls.
Adressenimpulse auf OUT und /OUT werden in Vordecodierer geleitet. 6 ist ein beispielhafter Prinzipschaltplan eines Vordecodierers eines synchronen DRAM gemäß der vorliegenden Erfindung. Drei Adressenbits A_i, A_j und A_k sind mit Gate-Anschlüssen der drei NMOS-Transistoren 600, 602 bzw. 604 verbunden. Die drei NMOS-Transistoren verbinden in Reihe geschaltet einen vorgeladenen Decodierungsknoten 606 mit Masse, wodurch eine NAND-Logik geschaffen wird. Ein vierter NMOS-Transistor 608 empfängt das Komplement von A_i (das niederwertigste Bit) an seinem Gate-Anschluss und verbindet die Transisto ren 602 und 604 mit einem zweiten vorgeladenen Decodierungsknoten 610. Der Knoten 606 decodiert somit die Adresse 111 und der Knoten 610 decodiert die Adresse 110. Drei weitere ähnliche Schaltungen mit anderen Werten für A_j und A_k erzeugen sechs weitere Ausgänge. Die PMOS-Transistoren 612 und 614 laden die Decodierungsknoten 606 bzw. 610 auf die positive Versorgungsspannung (VDD) vor und sind ausgeschaltet, wenn Impulse auf A_i–A_k ankommen. Die Pufferung für das Signal an jedem Decodierungsknoten wird durch drei in Reihe geschaltete Inverter geschaffen, die asymmetrische und fortschreitend ansteigende Transistorausdehnungen besitzen. Die Inverter 616, 618, 620 puffern das Signal vom Knoten 606, um die stark kapazitive Last an dem Ausgang des Inverters 620 anzusteuern. Diese asymmetrischen Inverter besitzen beispielhafte PMOS/NMOS-Kanalbreitenverhältnisse von 80/20, 80/160 bzw. 700/170. Die Inverter 622, 624, 626 puffern das Signal vom Knoten 610 bei ähnlichen PMOS/NMOS-Verhältnissen. Dieser Zeitversatz (Asymmetrie) verringert die Verzögerung für die Vorderflanke des Signals an den Ausgängen der Inverterkette wesentlich.
Die Impulsbreite des Signals an den Ausgängen steigt jedoch infolge der vergrößerten Verzögerung durch die Schaltung an der ansteigenden Flanke des Impulses weiter an. Die Impulsbreite eines globalen Decodierungssignals an dem Ausgang eines letzten Decodierers (408 in 4) ist infolge des ähnlichen Zeitversatzes zugunsten der Vorderflanke des Impulses noch weiter vergrößert. Die Impulsbreite darf bis zu der minimalen Zykluszeit, für die eine korrekte Operation erforderlich ist, ansteigen, diese jedoch nicht übersteigen. Wenn die Zykluszeit gleich der ausgedehnten Breite des Impulses an dem Ausgang des globalen Decoders ist, wird die Auswahl einer globalen Spalte gleichzeitig mit der Auswahl einer anderen Spalte beendet. Falls die gleiche Spalte in zwei aufeinander folgenden Zyklen ausgewählt wird, bleibt sie einfach für die beiden Zyklen eingeschaltet, was bei der Nachladelogik nicht möglich ist. Somit ermöglicht die Technik der Zeitversatzlogik der vorliegenden Erfindung, dass eine Decodierungsleitung einer globalen Spalte für einen vollen Taktzyklus eingeschaltet ist, wodurch die doppelte Speicherbandbreite für eine gegebene Auswahlzeit im Vergleich mit der, die bei der Nachladelogik möglich ist, erreicht wird.
Das globale Decodierungssignal verbindet typischerweise ein ausgewähltes Paar von Bit- und/Bit-Leitungen mit einem Paar komplementärer lokaler Eingangs/Ausgangs (I/O)-Leitungen. Bei der Bildung eines globalen Decodierungssignals in einem Lesezyklus bilden die lokalen I/O-Leitungen ein Differenzsignal, dessen Polarität von den in der ausgewählten Speicherzelle gespeicherten Daten abhängt. Die lokalen I/O-Leitungen verbinden mit den Eingängen eines Differenz-Leseverstärkers, dessen Ausgänge einen Impuls auf einer wahren oder komplementären globalen I/O-Leitung erzeugen. An dieser Stelle ist es günstig, die Impulsbreite des Signals durch die Steuerung des Aktivierungssignals für den Differenz-Leseverstärker zu verringern. 7 ist ein Prinzipschaltplan eines beispielhaften dynamischen Differenz-Leseverstärkers für synchrone RAMs gemäß der vorliegenden Erfindung. Ein Paar NMOS-Eingangstransistoren 700 und 702 empfängt die Signale I/O bzw. /I/O an seinen Gate-Anschlüssen. Ein kreuzgekoppeltes Paar von NMOS-Transistoren 704, 706 und ein kreuzgekoppeltes Paar von PMOS-Transistoren 708, 710 sind miteinander verbunden, um die Differenzverstärkung auszuführen. Der Differenzverstärker wird lediglich bei einem Lesezyklus aktiviert und nur dann, nachdem die ausgewählte Spalte ein Differenzsignal auf den lokalen I/O-Leitungen gebildet hat. Der NMOS-Transistor 712 und die PMOS-Transistoren 714 und 716 empfangen das aktivierende STROBE-Signal an ihren Gate-Anschlüssen, damit der Verstärker die Differenzeingänge erfassen kann. Dadurch wird der Leseverstärker mit einem neu erzeugten schmalen Impuls in der verhältnismäßig langen Periode, während der die Spaltenleitung ausgewählt bleibt und während der sich eine Differenzspannung langsam auf den I/O-Leitungen bildet, zu einem späten Zeitpunkt freigegeben.
Vor der Erzeugung des schmalen positiven Impulses bringt ein logischer Tiefpegel an den Freigabeeingängen beide Ausgänge des Verstärkers an den Knoten 718 und 720 auf VDD. Wenn der schmale positive Impuls ankommt, schalten die PMOS-Transistoren 714 und 716 aus und der NMOS-Transistor 712 schaltet ein. Das ermöglicht, dass die kreuzgekoppelten Transistoren den Regenerationsprozess beginnen, so dass er dann, wenn I/O auf einer stärker positiven Spannung ist als /I/O, den Ausgangsknoten 720 rasch auf Masse bringt und seinen komplementären Knoten 718 auf VDD lässt. Wenn /I/O bei der Ankunft des STROBE-Impulses eine stärker positive Spannung ist als I/O, bringen die kreuzgekoppelten Transistoren den Knoten 718 auf Masse und lassen den Knoten 720 auf VDD. Die Technik der Zeitversatzlogik kann in dem Verstärker verwendet werden, indem der NMOS-Pulldown-Transistor 712 im Vergleich zu den PMOS-Pullup-Transistoren 714 und 716 groß gemacht wird. Deswegen wird ein Ausgang 718 oder 720 einen negativen Impuls mit einer sehr schnell abfallenden Flanke und einer langsamer ansteigenden Flanke aufweisen. Die Breite des negativen Impulses an dem Knoten 718 oder 720 ist gleich der Breite des Freigabeimpulses plus die Impulsdehnung, die durch die langsamen PMOS-Pullup-Transistoren 714, 716 im Vergleich zu dem starken NMOS-Transistor 712 bewirkt wird. Zwei Inverter 722 bzw. 724 mit asymmetrischen PMOS/NMOS-Transistorausdehnungen von beispielsweise 20/4 steuern jeden Ausgangsknoten an. Indem wiederum der PMOS-Transistor wesentlich größer gemacht wird als der NMOS-Transistor, ist die Anstiegszeit der Signale an dem Ausgang jedes Inverters stark verringert. Diese Signale sind über Pulldown-Transistoren 726 bzw. 728 mit den vorgeladenen globalen I/O- und /I/O-Leitungen verbunden. Die Technik der Zeitversatzlogik kann auf diese Weise in synchronen RAMs auf dem gesamten I/O-Weg verwendet werden, um schnellere Zugriffszeiten zu erreichen als die, die bei normalen Schaltungen ohne Zeitversatzlogik möglich sind.
Die vorliegende Erfindung schafft folglich eine Technik der schnellen Signalausbreitung für CMOS-Schaltungen. Durch das Schaffen der asymmetrischen Transistorausdehnungen der CMOS-Schaltung beschleunigt die Technik der vorliegenden Erfindung die Informationen tragende Flanke des sich ausbreitenden Signals auf Kosten der langsameren gegenüberliegenden Flanke. Das beschleunigt die Zugriffszeit der Schaltung im Vergleich zu der, die unter Verwendung von normalen Logikstufen (ohne Zeitversatzlogik) möglich ist. Die Technik kann in jenen CMOS-Schaltungen verwendet werden, bei denen sich Informationen nicht zu willkürlichen Zeitpunkten ändern können, sondern sich stattdessen lediglich zu bekannten bestimmten Zeitpunkten ändern. Ein gutes Beispiel einer Anwendung für die Technik der vorliegenden Erfindung ist eine synchrone CMOS-DRAM- oder CMOS-SRAM-Schaltung, bei der die Zugriffszeit eines der wesentlichsten Entwurfskriterien ist. Die Technik der Zeitversatzlogik der vorliegenden Erfindung ermöglicht, dass eine Spaltenauswahlleitung während eines vollständigen Taktzyklus eingeschaltet ist, wodurch die Speicherzeit, die zum Schreiben oder zum Bilden eines Lesesignals zur Verfügung steht, im Vergleich zu der, die bei der Nachladelogik zur Verfügung steht, bedeutend vergrößert wird.

Claims

Synchrone CMOS-Schreib-Lese-Speicherschaltung, in der Informationen tragende Flanken von Daten gemäß einem Master-Taktsignal (CLK IN), das einen Speicherzyklus definiert, auftreten, die umfasst: einen Imulsgenerator (514), der einen Eingang, um das Master-Taktsignal (CLK IN) zu empfangen, und einen Ausgang besitzt, um einen schmalen Strobe-Impuls (STROBE) bei der Informationen tragenden Flanke des Master-Taktsignals (CLK IN) bereitzustellen und bei der gegenüberliegenden Flanke des Master-Taktsignals (CLK IN) keinen Impuls bereitzustellen, einen Adresseneingangspuffer (400-0), der einen Eingang, um Adresseninformationen (A₀) einer zu adressierenden Speicherzelle zu empfangen, und einen Ausgang (OUT) besitzt, um die Adresseninformationen (A₀) als einen schmalen Impuls zu regenerieren, wenn er durch den Strobe-Impuls (STROBE) freigegeben wird, und einen Decodierer (402, 408), der einen Eingang, der mit dem Ausgang (OUT) des Adresseneingangspuffers (400-0) gekoppelt ist, und einen Ausgang (FINAL DECODE), der mit der Speicherzellen gekoppelt ist, besitzt, gekennzeichnet durch eine Zeitversatzlogikstufe, die einen P-Kanal-Pullup-Transistor und einen N-Kanal-Pulldown-Transistor umfasst, wovon jeder an seinem Gate-Anschluss den schmalen Impuls empfängt, wobei die Größen des P-Kanal- und des N-Kanal-Transistors in einem Verhältnis stehen, um durch die Zeitversatzlogikstufe bei einer ersten Flanke des schmalen Impulses einen schnellen Signalübergang zu erhalten und bei einer zweiten gegenüberliegenden Flanke einen langsamen Signalübergang zu erhalten, wobei der langsame Signalübergang eine Zunahme der Breite des schmalen Impulses bewirkt, wobei die Zeitversatzlogikstufe in dem Adresseneingangspuffer (400-0) enthalten ist, mehrere in Reihe geschaltete Zeitversatzlogikstufen in einer Decodierungsstufe des Decodierers vorhanden sind, und/oder die Zeitversatzlogikstufe in einem Differenz-Leseverstärker enthalten ist, der einen ersten und einen zweiten Eingang besitzt, die mit dem komplementären Paar von Eingangs/Ausgangs-Leitungen (I/O, /I/O) verbunden sind, und einen ersten und einen zweiten Ausgang besitzt, die mit einem komplementären Paar globaler Eingangs/Ausgangs-Leitungen (GLOBAL I/O, GLOBAL /I/O) verbunden sind, wobei der Differenz- Leseverstärker durch den Strobe-Impuls (STROBE) freigegeben wird, um einen schmalen Impuls zu erzeugen, der einem Signal auf dem komplementären Paar von Eingangs/Ausgangs-Leitungen (I/O, /I/O) entspricht.
Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Adresseneingangspuffer (400-0) einen CMOS-Inverter (508, 512) umfasst, der eine zweite Zeitversatzlogikstufe bildet, wovon ein Eingang mit einem Ausgang der ersten Zeitversatzlogikstufe verbunden ist, um den Ausgang des Adresseneingangspuffers (400-0) anzusteuern.
Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Differenz-Leseverstärker eine CMOS-Inverter-Stufe mit Zeitversatzlogik umfasst, die einen mit dem Ausgang des Differenz-Leseverstärkers verbundenen Eingang besitzt, um den Ausgang anzusteuern.